KR101487264B1 - Semiconductor memory device reducing early stage mulfuction in serial readout operation and serial readout therof - Google Patents

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Abstract

A semiconductor memory device for reducing an initial sensing malfunction in a serial readout operation and a serial readout method thereof are disclosed. The semiconductor memory device comprises: a memory array; an address command receiving block configured to receive a serial readout command, an external row address, and an external column address, and to generate an initial confirmation signal, wherein the initial confirmation signal is activated before the reception of the external column address is completed in the serial readout operation; a sensing block driven to sense data on the bit line of a column specified by the activation of a column selection signal; a row control block configured to control to activate the word lines of rows of the memory array; and a column control block driven to activate the column selection signal corresponding to the specified column, wherein an internal column address is controlled to the final address by the activation of the initial confirmation signal, and wherein the final address is the address of a column in the last order which may be specified by the external row address. The semiconductor memory device may advance a sensing point of time of second data in the initial sensing under the worst conditions, thereby reducing a number of malfunctions.

Description

시리얼 독출 동작의 초기 센싱 오동작을 감소시키는 반도체 메모리 장치 및 그의 시리얼 독출 방법{SEMICONDUCTOR MEMORY DEVICE REDUCING EARLY STAGE MULFUCTION IN SERIAL READOUT OPERATION AND SERIAL READOUT THEROF} TECHNICAL FIELD [0001] The present invention relates to a semiconductor memory device and a method of reading serial data from a semiconductor memory device,

본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 시리얼 독출 동작을 수행하는 반도체 메모리 장치에 관한 것이다.
The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device that performs a serial read operation.

일반적으로, 반도체 메모리 장치는 소위 '시리얼(serial) 독출 동작'을 수행하도록 요구되고 있다. 상기 '시리얼 독출 동작'은 입력되는 외부 어드레스에 의하여 특정되는 메모리셀로부터 일련의 어드레스 순서에 특정되는 메모리셀들의 데이터를 연속적으로 독출하는 동작이다. 상기 '시리얼 독출 동작'에서의 어드레스 순서는 외부 행 어드레스에 의하여 지정되는 행에 대하여 외부 열 어드레스에 의하여 지정되는 열로부터 순차적으로 증가한다. 이때, 상기 외부 열 어드레스에 의하여 지정될 수 있는 마지막 순서의 열의 어드레스가 발생된 후에는, 행 어드레스가 증가하는 방식으로 진행된다.In general, a semiconductor memory device is required to perform a so-called " serial read operation ". The 'serial read operation' is an operation for successively reading data of memory cells specified by a series of address sequences from memory cells specified by an input external address. The address sequence in the 'serial read operation' sequentially increases from the column specified by the external column address for the row designated by the external row address. At this time, after the address of the last column which can be designated by the external column address is generated, the process proceeds in such a manner that the row address is increased.

이에 따라, 외부 열 어드레스가 마지막 순서의 열을 특정하는 경우(본 명세서에서는, '최악 조건(worst case)'라 함)에, 연속되는 2번의 독출 동작 각각에서 워드라인이 활성화하게 된다.Thus, if the external column address specifies the last column of the sequence (referred to herein as the " worst case "), the word line is activated in each of two consecutive read operations.

한편, 최근의 반도체 메모리 장치는 높은 집적도를 요구하고 있다. 이러한 집적도 향상을 위해서는, 하나의 워드라인에 연결되는 메모리셀의 수의 증가가 필요하다. 이 경우, 워드라인의 활성화에 소요되는 시간이 길어지며, 상기 비트라인 데이터의 센싱 시에 필요한 프리차아지 시간이 길어진다. 그 결과, 반도체 메모리 장치는 시리얼 독출 동작의 최악 조건의 초기 센싱에서, 2번째의 데이터 센싱 시점을 늦어져 정해진 운용 규정을 위반하는 오동작이 발생될 수 있다.
On the other hand, recent semiconductor memory devices require high integration. In order to improve such integration, it is necessary to increase the number of memory cells connected to one word line. In this case, the time required for activation of the word line becomes long, and the time required for the precharging at the time of sensing the bit line data becomes long. As a result, in the initial sensing of the worst condition of the serial read operation, the semiconductor memory device may be delayed from the second data sensing point, and malfunction may be caused in violation of the prescribed operating rule.

본 발명의 해결하고자 하는 과제는 시리얼 독출 동작시에 최악 조건하에서의 초기 센싱에서, 2번째 데이터의 센싱 시점을 앞당겨 오동작을 저감함으로써, 집적도를 향상시킬 수 있는 반도체 메모리 장치를 제공하는 데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor memory device capable of improving the degree of integration by reducing erroneous operation by advancing the sensing time of the second data in the initial sensing under the worst condition in the serial read operation.

상기의 목적을 달성하기 위한 본 발명의 일면은 시리얼 독출 동작을 수행하는 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 행들과 열들로 이루어지는 매트릭스 상에 배열되는 복수개의 메모리셀들을 포함하는 메모리 어레이로서, 상기 복수개의 메모리셀들은 대응하는 행의 워드라인의 활성화에 따라 대응하는 열의 비트라인에 저장된 데이터를 반영하는 상기 메모리 어레이; 시리얼 독출 명령, 외부 행 어드레스, 외부 열 어드레스를 차례로 수신하며, 최초 확인 신호를 발생하는 어드레스 명령 수신 블락으로서, 상기 최초 확인 신호는 상기 시리얼 독출 동작에서 상기 외부 열 어드레스의 수신이 완료되기 이전에 활성화되는 상기 어드레스 명령 수신 블락; 대응하는 칼럼 선택 신호의 활성화에 의하여 특정되는 열의 비트라인의 데이터를 센싱하도록 구동되는 센싱 블락; 내부 행 어드레스에 따라 특정되는 상기 메모리 어레이의 행의 워드라인을 활성화하도록 제어하는 로우 제어 블락으로서, 상기 내부 행 어드레스는 상기 외부 행 어드레스로부터 순차적으로 증가하는 상기 로우 제어 블락; 및 내부 열 어드레스에 따라 특정되는 열의 상기 칼럼 선택 신호를 활성화하도록 구동되는 칼럼 제어 블락으로서, 상기 내부 열 어드레스는 상기 외부 열 어드레스로부터 순차적으로 증가되되, 상기 최초 확인 신호의 활성화에 의하여 최종 어드레스로 제어되는 상기 칼럼 제어 블락을 구비한다. 이때, 상기 최종 어드레스는 상기 외부 행 어드레스에 의하여 특정될 수 있는 마지막 순서의 열의 어드레스이다.According to an aspect of the present invention, there is provided a semiconductor memory device for performing a serial read operation. A semiconductor memory device of the present invention is a memory array including a plurality of memory cells arranged on a matrix of rows and columns, wherein the plurality of memory cells are arranged in a bit line of a corresponding column in accordance with activation of a word line of a corresponding row The memory array reflecting stored data; An address command receiving block for receiving a serial read command, an external row address, and an external column address in sequence and generating an initial acknowledgment signal, the first acknowledgment signal being activated before the reception of the external column address in the serial read operation is completed The address command reception block; A sensing block driven to sense bit line data of a column specified by activation of a corresponding column selection signal; A row control block for controlling to activate a word line of a row of the memory array specified in accordance with an internal row address, the internal row address being sequentially incremented from the external row address; And a column control block driven to activate the column select signal of a column specified according to an internal column address, wherein the internal column address is sequentially incremented from the external column address, And the column control block. The last address is the address of the last column that can be specified by the external row address.

상기의 목적을 달성하기 위한 본 발명의 다른 일면은 반도체 메모리 장치의 시리얼 독출 방법에 관한 것이다. 본 발명의 반도체 메모리 장치의 시리얼 독출 방법은 시리얼 독출 명령을 수신하는 명령 수신 단계; 외부 행 어드레스를 수신하는 행 어드레스 수신단계로서, 상기 외부 행 어드레스의 수신에 응답하여, 최종 어드레스에 따른 열의 비트라인에 대한 프리차아지를 시작하는 상기 행 어드레스 수신 단계; 외부 열 어드레스를 수신하는 열 어드레스 수신 단계로서, 수신되는 상기 외부 열 어드레스가 상기 최종 어드레스와 동일함에 의하여, 상기 최종 어드레스에 따른 열의 상기 비트라인에 대한 센싱을 수행하는 상기 열 어드레스 수신단계로서, 수신되는 상기 외부 열 어드레스가 상기 최종 어드레스와 비동일함에 의하여, 상기 최종 어드레스에 따른 상기 비트라인에 대한 프리차아지를 중단하고, 상기 외부 열 어드레스에 열의 비트라인에 대한 센싱을 수행하는 상기 열 어드레스 수신단계; 및 센싱된 상기 비트라인의 데이터를 출력하는 데이터 출력 단계를 구비한다. 이때, 상기 최종 어드레스는 상기 외부 행 어드레스에 의하여 특정될 수 있는 마지막 순서의 열의 어드레스이다.According to another aspect of the present invention, there is provided a method of reading serial data from a semiconductor memory device. According to another aspect of the present invention, there is provided a method of reading serial data from a semiconductor memory device, comprising: receiving a serial read command; A row address receiving step of receiving an external row address, the method comprising: in response to receiving the external row address, starting a pre-charge on a bit line of a column according to a final address; A column address receiving step of receiving an external column address, the column address receiving step of performing sensing on the bit line in accordance with the final address by the same as the external column address being received, Wherein said external column address is non-identical to said final address to stop precharging said bit line in accordance with said final address and to perform sensing on a bit line of a column in said external column address ; And a data output step of outputting the data of the bit line sensed. The last address is the address of the last column that can be specified by the external row address.

상기와 같은 구성을 본 발명의 반도체 메모리 장치는 시리얼 독출 동작에서, 외부 열 어드레스를 수신하기 이전에, 마지막 순서의 비트라인에 대한 프리차아지를 시작한다. 이에 따라, 본 발명의 반도체 메모리 장치에 의하면, 최악 조건하에서의 초기 센싱에서, 2번째 데이터의 센싱 시점이 앞당질 수 있으므로, 오동작이 저감된다. 결과적으로, 본 발명의 반도체 메모리 장치에 의하면, 집적도 향상이 가능하게 된다.
In the serial memory read operation, the semiconductor memory device of the present invention having the above structure starts the precharge for the last bit line before receiving the external column address. Thus, according to the semiconductor memory device of the present invention, in the initial sensing under the worst condition, the sensing time point of the second data can be picked up earlier, so that malfunction is reduced. As a result, according to the semiconductor memory device of the present invention, the degree of integration can be improved.

본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 2는 도 1의 메모리 어레이, 먹싱 유닛 및 센싱 유닛의 구성을 설명하기 위한 도면이다.
도 3은 도 2의 먹서의 구성을 설명하기 위한 도면이다.
도 4a 및 도 4b는 도 1의 반도체 메모리 장치의 시리얼 독출 동작을 설명하기 위한 타이밍도이다.A brief description of each drawing used in the present invention is provided.
1 is a diagram illustrating a semiconductor memory device according to an embodiment of the present invention.
Fig. 2 is a diagram for explaining the configuration of the memory array, the muxing unit and the sensing unit of Fig. 1;
Fig. 3 is a view for explaining the configuration of the food of Fig. 2; Fig.
4A and 4B are timing diagrams for explaining a serial read operation of the semiconductor memory device of FIG.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. For a better understanding of the present invention and its operational advantages, and the objects attained by the practice of the present invention, reference should be made to the accompanying drawings, which illustrate preferred embodiments of the invention, and the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments disclosed herein are being provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art.

그리고, 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 또한, 하기의 설명에서, 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 기술된다. 그러나, 이들 특정 상세들 없이도, 본 발명의 실시될 수 있다는 것은 당해 기술분야에서 통상의 지식을 가진 자에게는 자명한 사실이다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.It should be noted that, in understanding each of the drawings, the same members are denoted by the same reference numerals whenever possible. Also, in the following description, numerous specific details, such as specific processing flows, are set forth in order to provide a more thorough understanding of the present invention. It will be apparent, however, to one skilled in the art, that the present invention may be practiced without these specific details. Further, detailed descriptions of known functions and configurations that may be unnecessarily obscured by the gist of the present invention are omitted.

한편, 본 명세서에서는 동일한 구성 및 작용을 수행하는 구성요소들에 대해서는 동일한 참조부호와 함께 < >속에 참조부호가 추가된다. 이때, 이들 구성요소들은 참조부호로 통칭한다. 그리고, 이들을 개별적인 구별이 필요한 경우에는, 참조부호 뒤에 '< >'가 추가된다.In the present specification, the same reference numerals are used to denote elements that perform the same configurations and functions, and reference numerals are added to <&gt;. At this time, these components are collectively referred to as reference numerals. If they need to be distinguished from each other, '<>' is added after the reference character.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면이다. 도 1에 도시되는 반도체 메모리 장치는 저장된 데이터를 외부 어드레스에 의하여 지정되는 메모리셀로부터 어드레스 순서에 따라 순차적으로 특정되는 메모리셀의 데이터를 독출하는 소위 '시리얼 독출 동작'을 수행할 수 있다.1 is a diagram illustrating a semiconductor memory device according to an embodiment of the present invention. The semiconductor memory device shown in FIG. 1 can perform a so-called &quot; serial read operation &quot; in which data stored in memory cells sequentially specified in accordance with the address order is read from memory cells designated by an external address.

본 발명의 반도체 메모리 장치는 다수개의 입출력 패드들을 통하여 데이터, 신호, 어드레스 등을 입출력할 수 있다. 그러나, 본 명세서에서는, 설명의 간략화를 위하여, 반도체 메모리 장치가 하나의 입출력 패드를 통하여 데이터, 신호, 어드레스 등을 입출력하는 것으로 가정하여 기술한다.The semiconductor memory device of the present invention can input and output data, signals, and addresses through a plurality of input / output pads. However, in this specification, for the sake of simplicity of explanation, it is assumed that the semiconductor memory device inputs / outputs data, signals, addresses, etc. through one input / output pad.

그리고, 본 발명의 반도체 메모리 장치는 클락(미도시)에 동기되어 동작한다.The semiconductor memory device of the present invention operates in synchronization with a clock (not shown).

도 1을 참조하면, 본 발명의 반도체 메모리 장치는 메모리 어레이(100), 어드레스 명령 수신 블락(200), 센싱 블락(300), 로우 제어 블락(400) 및 칼럼 제어 블락(500)을 구비한다.Referring to FIG. 1, the semiconductor memory device of the present invention includes a memory array 100, an address command reception block 200, a sensing block 300, a row control block 400, and a column control block 500.

상기 메모리 어레이(100)는 행(row)들과 열(column)들로 이루어지는 매트릭스 상에 배열되는 복수개의 메모리셀들(MC)을 포함한다. 이때, 상기 행들에는 대응하는 워드라인(WL)들이 배열되고, 열들에 대응하는 비트라인(BL)들이 배열된다. 그리고, 상기 복수개의 메모리셀(MC)들 각각은 대응하는 열의 비트라인(BL)에 자신에 저장된 데이터를 독출하여 반영한다.The memory array 100 includes a plurality of memory cells MC arranged on a matrix of rows and columns. At this time, the corresponding word lines (WL) are arranged in the rows, and the bit lines (BL) corresponding to the columns are arranged. Each of the plurality of memory cells MC reads and reflects data stored in the bit line BL of the corresponding column.

상기 어드레스 명령 수신 블락(200)은 시리얼 독출 명령(SCMD), 외부 행 어드레스(EXADD), 외부 열 어드레스(EYADD)를 차례로 수신하며(도 4 및 도 5 참조), 최초 확인 신호(XFST)를 발생한다. 이때, 상기 최초 확인 신호(XFST)는 본 발명의 반도체 메모리 장치의 시리얼 독출 동작시에, 상기 외부 열 어드레스의 수신이 완료되기 이전에 활성화된다.The address command reception block 200 sequentially receives a serial read command SCMD, an external row address EXADD and an external column address EYADD (see FIGS. 4 and 5), and generates an initial confirmation signal XFST do. At this time, the initial confirmation signal XFST is activated in the serial read operation of the semiconductor memory device of the present invention before the reception of the external column address is completed.

바람직하기로는, 상기 최초 확인 신호(XFST)는 상기 외부 행 어드레스(EXADD)의 수신에 응답하여 활성화된다. 그리고, 상기 외부 열 어드레스(EYADD)의 수신에 응답하여 비활성화된다.Preferably, the initial confirmation signal XFST is activated in response to reception of the external row address EXADD. And is deactivated in response to receiving the external column address EYADD.

상기 센싱 블락(300)은 대응하는 칼럼 선택 신호(YSEL)의 활성화에 의하여 특정되는 열의 비트라인(BL)의 데이터를 센싱하도록 구동된다.The sensing block 300 is driven to sense the data of the bit line BL of the column specified by the activation of the corresponding column selection signal YSEL.

바람직하기로는, 상기 센싱 블락(300)은 먹싱 유닛(310) 및 센싱 유닛(320)을 구비한다.Preferably, the sensing block 300 includes a feeding unit 310 and a sensing unit 320.

이때, 상기 먹싱 유닛(310)은 활성화되는 상기 칼럼 선택 신호(YSEL)에 응답하여, 대응하는 열의 상기 비트라인(BL)을 공통 데이터 라인(CDL)에 연결한다. At this time, the muxing unit 310 connects the bit line BL of the corresponding column to the common data line CDL in response to the column selection signal YSEL to be activated.

그리고, 상기 센싱 유닛(320)은 상기 공통 데이터 라인(CDL)에 전송되는 상기 비트라인(BL)의 데이터를 센싱하여 글로발 라인(GDL)에 출력한다.The sensing unit 320 senses data of the bit line BL transmitted to the common data line CDL and outputs the sensed data to the global line GDL.

그리고, 도 1의 출력 유닛(330)은 상기 글로발 라인(GDL)의 데이터를 클락(미도시)에 동기되어 외부로 출력한다.The output unit 330 of FIG. 1 outputs the data of the global line GDL to the outside in synchronization with a clock (not shown).

도 2는 도 1의 메모리 어레이(100), 상기 먹싱 유닛(310) 및 상기 센싱 유닛(320)의 구성을 설명하기 위한 도면이다.FIG. 2 is a view for explaining the configuration of the memory array 100, the muxing unit 310 and the sensing unit 320 of FIG.

도 2를 참조하면, 본 발명의 반도체 메모리 장치에서, 상기 메모리 어레이(100)는 다수개의 메모리 유닛(BKM)들로 구분될 수 있다. 그리고, 상기 먹싱 유닛(310)은 상기 메모리 유닛(BKM)들의 수에 대응하는 갯수의 먹서(MUX)들을 포함하며, 상기 센싱 유닛(320)은 상기 메모리 유닛(BKM)들의 수에 대응하는 갯수의 센서 앰프(SA)들을 포함한다.Referring to FIG. 2, in the semiconductor memory device of the present invention, the memory array 100 may be divided into a plurality of memory units (BKMs). The sensing unit 320 may include a number of memory units BKM corresponding to the number of memory units BKM, and the number of memory units BKM corresponding to the number of memory units BKM. Sensor amplifiers (SAs).

도 3은 도 2의 먹서(MUX)의 구성을 설명하기 위한 도면으로, 맨 왼쪽에 배치되는 먹서(MUX<1>)가 대표적으로 기술된다.FIG. 3 is a view for explaining the configuration of the MUX of FIG. 2, and a mux (MUX < 1 >) arranged on the leftmost side is representatively described.

상기 먹서(MUX<1>)는 대응하는 칼럼 선택 신호(YSEL)의 활성화에 응답하여, 특정되는 상기 비트라인(BL)의 데이터를 상기 공통 데이터 라인(CDL<1>)에 전송한다. 그리고, 상기 센서 앰프(SA<1>)는 상기 공통 데이터 라인(CDL<1>)를 센싱한다.The multiplexer MUX <1> transmits the data of the specified bit line BL to the common data line CDL <1> in response to the activation of the corresponding column selection signal YSEL. Then, the sensor amplifier SA <1> senses the common data line CDL <1>.

이때, 상기 센서 앰프(SA)의 센싱 동작은 프리차아지 과정, 증폭 과정 및 래치 과정 순으로 구성된다.At this time, the sensing operation of the sensor amplifier SA is performed in the order of the free charge process, the amplification process, and the latch process.

프리차아지 과정에서는, 상기 센서 앰프(SA)의 내부 신호들이 정해진 레벨로 프리차아지된다. 증폭 과정에서는, 상기 공통 데이터 라인(CDL)의 데이터를 감지하여 증폭한다. 그리고, 래치 과정에서는, 증폭된 상기 공통 데이터 라인(CDL)의 데이터를 래치한다.In the free charge process, internal signals of the sensor amplifier SA are precharged to a predetermined level. In the amplification process, the data of the common data line (CDL) is sensed and amplified. In the latching process, the data of the amplified common data line CDL is latched.

다시 도 1을 참조하면, 상기 로우 제어 블락(400)은 내부 행 어드레스(XIN)에 따라 특정되는 상기 메모리 어레이(100)의 행의 워드라인(WL)을 활성화하도록 제어한다. Referring again to FIG. 1, the row control block 400 controls to activate a word line (WL) of a row of the memory array 100 specified in accordance with an internal row address XIN.

상기 로우 제어 블락(400)은 내부 행 어드레스 발생 유닛(410) 및 행 디코더(420)를 구비한다.The row control block 400 includes an internal row address generating unit 410 and a row decoder 420.

상기 내부 행 어드레스 발생 유닛(410)은 상기 어드레스 명령 수신 블락(100)로부터 제공되는 상기 외부 행 어드레스(EXADD)를 수신하여 상기 내부 행 어드레스(XIN)를 발생한다. 이때, 상기 내부 행 어드레스(XIN)는 '시리얼 독출 동작'에서, 상기 외부 행 어드레스(EXADD)로부터 순차적으로 증가한다.The internal row address generating unit 410 receives the external row address EXADD provided from the address command receiving block 100 and generates the internal row address XIN. At this time, in the 'serial read operation', the internal row address XIN sequentially increases from the external row address EXADD.

여기서, 상기 시리얼 독출 동작에서의, 내부 행 어드레스(XIN)의 증가를 구체적으로 살펴보면, 다음과 같다.Here, an increase in the internal row address XIN in the serial read operation will be described in detail as follows.

본 발명의 반도체 메모리 장치에서는, 상기 내부 행 어드레스(XIN)는, 첫번째 독출 동작에서는, 상기 외부 행 어드레스(EXADD)와 동일한 어드레스로 설정된다. 이후, 후술하는 내부 열 어드레스(YIN)가 증가하면서 독출 동작이 반복으로 진행된다. 그리고, 외부 열 어드레스(EYADD)에 의하여 특정될 수 있는 각 메모리 블락에서의 마지막 순서(이하, '마지막 순서'라 함)의 열이 특정하는 내부 열 어드레스(YIN)에 따른 독출 동작이 진행된 후, 상기 내부 행 어드레스(XIN)는 증가하게 된다.In the semiconductor memory device of the present invention, the internal row address XIN is set to the same address as the external row address EXADD in the first read operation. Thereafter, the read operation is repeated as the internal column address YIN to be described later increases. After the read operation according to the internal column address YIN specified by the column of the last order in each memory block (hereinafter, referred to as 'last order') that can be specified by the external column address EYADD proceeds, The internal row address XIN is increased.

상기 행 디코더(420)는 상기 내부 행 어드레스(XIN)를 디코딩하여 특정되는 상기 워드라인(WL)을 활성화한다.The row decoder 420 decodes the internal row address XIN to activate the specified word line WL.

도 1에서, 어드레스 천이 감지 유닛(430)은 상기 내부 행 어드레스(XIN)의 천이를 감지하여 행 천이 신호(XRTR)를 발생한다.In FIG. 1, the address transition detection unit 430 detects a transition of the internal row address XIN and generates a row transition signal (XRTR).

계속 도 1을 참조하면, 상기 칼럼 제어 블락(500)은 상기 내부 열 어드레스(YIN)에 따라 특정되는 열의 상기 칼럼 선택 신호(YSEL)를 활성화하도록 구동된다.Continuing to refer to FIG. 1, the column control block 500 is driven to activate the column select signal YSEL of the column specified in accordance with the internal column address YIN.

상기 내부 열 어드레스(YIN)는 클락(미도시)에 동기되어 상기 외부 열 어드레스(EYADD)로부터 순차적으로 증가된다. 이때, 본 발명의 반도체 메모리 장치에서, 상기 내부 열 어드레스(YIN)는 상기 최초 확인 신호(XFST)의 활성화에 응답하여, 최종 어드레스(LADD)로 설정된다. 본 실시예에서, 상기 최종 어드레스(LADD)는 마지막 순서의 열을 특정하는 어드레스이다. 이후, 상기 외부 열 어드레스(EYADD)의 수신 완료에 따라, 비활성화되는 상기 최초 확인 신호(XFST)에 의하여, 상기 내부 열 어드레스(YIN)는 상기 외부 열 어드레스(EYADD)에 따른 어드레스로 설정되고, 이후 순차적으로 증가한다.The internal column address YIN is sequentially increased from the external column address EYADD in synchronization with a clock (not shown). At this time, in the semiconductor memory device of the present invention, the internal column address YIN is set to the final address (LADD) in response to the activation of the initial confirmation signal (XFST). In the present embodiment, the last address (LADD) is an address specifying the column of the last sequence. The internal column address YIN is set to an address according to the external column address EYADD by the initial confirmation signal XFST that is inactivated upon receipt of the external column address EYADD, It increases sequentially.

상기 칼럼 제어 블락(500)은 구체적으로 내부 열 어드레스 발생 유닛(510), 열 디코더(520)를 구비한다. 상기 열 어드레스 발생 유닛(510)은 상기 어드레스 명령 수신 블락(200)으로부터 제공되는 상기 외부 열 어드레스(EYADD)를 수신하여 상기 내부 열 어드레스(YIN)를 발생되되, 상기 최초 확인 신호(XFST)에 응답하여 상기 내부 열 어드레스(YIN)를 상기 최종 어드레스(LADD)로 제어한다.The column control block 500 specifically includes an internal column address generating unit 510 and a column decoder 520. The column address generating unit 510 receives the external column address EYADD provided from the address command receiving block 200 to generate the internal column address YIN and generates the internal column address YIN in response to the initial confirmation signal XFST And controls the internal column address YIN to the final address LADD.

그리고, 상기 열 디코더(520)는 상기 내부 열 어드레스(YIN)를 디코딩하여 특정되는 상기 칼럼 선택 신호(YSEL)를 활성화하도록 구동된다.The column decoder 520 is driven to decode the internal column address YIN to activate the specified column select signal YSEL.

도 1의 센싱 제어 유닛(530)은 상기 최초 확인 신호(XFST) 및 상기 행 천이 신호(XRTR)가 활성화되는 경우에는, 상기 센싱 유닛(320)의 센서 앰프(SA)들로 하여금 미리 설정된 긴 시간의 프리차아지를 수행하도록 한다. 그 이유는 상기 센싱 유닛(320)의 센서 앰프(SA)들이 워드라인(WL)을 활성화된 이후에 특정되는 열의 비트라인의 데이터를 센싱하도록 하기 위함이다.1 activates the sensor amplifiers SA of the sensing unit 320 when the initial confirmation signal XFST and the row transition signal XRTR are activated, To carry out the free charge of the toner. The reason is that the sensor amplifiers SA of the sensing unit 320 sense the data of the bit line of the column specified after the word line WL is activated.

이어서, 본 발명의 반도체 메모리 장치의 시리얼 독출 동작이 자세히 기술된다.Next, a serial read operation of the semiconductor memory device of the present invention will be described in detail.

도 4a는 본 발명의 반도체 메모리 장치의 시리얼 독출 동작에서, 외부 행 어드레스가 마지막 열을 특정하는 어드레스인 경우를 나타내는 타이밍도이다.4A is a timing chart showing a case where an external row address is an address specifying the last column in the serial read operation of the semiconductor memory device of the present invention.

도 4a를 참조하면, 먼저, 시리얼 독출 명령(SCMD)가 수신된 이후, 외부 행 어드레스(EXADD)가 수신된다. 이때, 상기 외부 행 어드레스(EXADD)에 따른 워드라인(WL<k>)이 활성화된다(t11). 그리고, 최초 확인 신호(XFST)가 활성화된다(t12).Referring to FIG. 4A, an external row address EXADD is received after a serial read command SCMD is received. At this time, the word line WL < k > according to the external row address EXADD is activated (t11). Then, the initial confirmation signal XFST is activated (t12).

이때, 상기 최초 확인 신호(XFST)의 활성화에 응답하여, 내부 열 어드레스(YIN)이 최종 어드레스(LADD)로 제어됨은 전술한 바와 같으며, 이에 따라, 각 먹서(MUX)에 마지막 순서의 열에 대응하는 칼럼 선택 신호(YSEL<256>)가 활성화되고, 마지막 비트라인(BL<256>)에 대한 프리차아지가 진행된다(t13). At this time, in response to the activation of the initial confirmation signal XFST, the internal column address YIN is controlled to the final address LADD as described above, The column select signal YSEL <256> is activated and the free charge for the last bit line BL <256> is advanced (t13).

다시 기술하면, 본 발명의 반도체 메모리 장치의 시리얼 독출 동작에서, 상기 외부 행 어드레스(EXADD)가 수신되면, 이에 응답하여, 최종 어드레스(LADD)에 따른 열의 비트라인 즉, 마지막 순서의 비트라인에 대한 프리차아지가 시작된다.In response to receipt of the external row address EXADD in the serial read operation of the semiconductor memory device of the present invention, the bit line of the column according to the final address LADD, that is, Free chaage begins.

이어서, 외부 열 어드레스(EYADD)가 수신되면, 상기 최초 확인 신호(XFST)는 비활성화된다(t14). 하지만, 수신된 외부 열 어드레스(EYADD)가 마지막 열을 특정하는 최종 어드레스(LADD)와 동일하므로, 내부 열 어드레스(EYADD)도 여전히 최종 어드레스(LADD)와 동일하다. 그러므로, 각 먹서(MUX)에 마지막 열에 대응하는 칼럼 선택 신호(YSEL<256>)가 계속 활성화 상태를 유지하며, 마지막 열의 비트라인(BL<256>)에 대한 미리 설정된 긴 프리차아지 시간(T-LN) 동안의 프리차아지 과정이 진행된다.Then, when the external column address EYADD is received, the first confirmation signal XFST is inactivated (t14). However, since the received external column address EYADD is equal to the final address LADD specifying the last column, the internal column address EYADD is still the same as the final address LADD. Therefore, the column selection signal YSEL < 256 > corresponding to the last column remains active in each MUX, and the preset long precharge time T < -LN) is carried out.

그리고, 프리차아지 과정이 종료된 후, 소정의 클락의 경과에 응답하여, 센서 앰프(SA)에서의 첫번째 래치 과정(LAT_1)이 수행된다.(t15)Then, after the free charge process ends, the first latch process (LAT_1) in the sensor amplifier (SA) is performed in response to the passage of a predetermined clock (t15)

즉, 수신되는 상기 외부 열 어드레스(EYADD)가 상기 최종 어드레스(LADD)와 동일하면, 상기 최종 어드레스(LADD)에 따른 열의 상기 비트라인에 대한 센싱이 수행된다.That is, if the received external column address EYADD is the same as the final address LADD, sensing of the bit line in the column according to the final address LADD is performed.

그리고, 상기 첫번째 래치 과정(LAT_1)에 래치된 데이터는 소정의 클락의 경과에 응답하여 첫번째 출력 데이터(DOUT1)가 발생된다(t16).The data latched in the first latching process LAT_1 is generated in response to the elapse of a predetermined clock (t16).

그리고, 첫번째 래치 과정(LAT_1)이 수행되면, 내부 행 어드레스(XIN)가 증가되며, 이에 따라 다음 행의 워드라인(WL<k+1>)이 활성화된다(t17). 이때, 내부 열 어드레스(XIN)은 첫번째 열을 특정하는 어드레스로 제어되며, 이에 따라 각 먹서(MUX)에 첫번째 열에 대응하는 칼럼 선택 신호(YSEL<1>)가 활성화된다(t18).Then, when the first latching process LAT_1 is performed, the internal row address XIN is increased, and the word line WL <k + 1> of the next row is activated (t17). At this time, the internal column address XIN is controlled to an address specifying the first column, thereby activating the column selection signal YSEL <1> corresponding to the first column in each MUX (t18).

이 경우, 첫번째 열의 비트라인(BL<1>)에 대한 긴 프리차아지 시간(T-LN) 동안의 프리차아지 과정이 진행된다.In this case, the precharging process for the long precharge time (T-LN) for the bit line (BL <1>) of the first column proceeds.

그리고, 프리차아지 과정이 종료된 후, 소정의 클락의 경과에 응답하여, 센서 앰프(SA)에서의 두번째 래치 과정(LAT_2)이 수행된다.(t19)After the free charge process ends, the second latch process (LAT_2) in the sensor amplifier (SA) is performed in response to the passage of a predetermined clock (t19)

그리고, 상기 첫번째 래치 과정(LAT_1)에 래치된 데이터는 소정의 클락의 경과에 응답하여 두번째 출력 데이터(DOUT2)가 발생된다(t20).The second output data DOUT2 is generated in response to the elapse of a predetermined clock of the data latched in the first latching process LAT_1 (t20).

도 4b는 본 발명의 반도체 메모리 장치의 시리얼 독출 동작에서, 외부 행 어드레스가 마지막 열을 특정하는 어드레스가 아닌 경우를 나타내는 타이밍도이다.4B is a timing chart showing a case where the external row address is not an address specifying the last column in the serial read operation of the semiconductor memory device of the present invention.

도 4b를 참조하면, 먼저, 시리얼 독출 명령(SCMD)가 수신된 이후, 외부 행 어드레스(EXADD)가 수신된다. 이때, 상기 외부 행 어드레스(EXADD)에 따른 워드라인(WL<k>)이 활성화된다(t21). 그리고, 최초 확인 신호(XFST)가 활성화된다(t22).Referring to FIG. 4B, an external row address EXADD is received after a serial read command SCMD is received. At this time, the word line WL < k > according to the external row address EXADD is activated (t21). Then, the initial confirmation signal XFST is activated (t22).

이때, 상기 최초 확인 신호(XFST)의 활성화에 응답하여, 내부 열 어드레스(YIN)이 최종 어드레스(LADD)로 제어됨은 전술한 바와 같으며, 이에 따라, 각 먹서(MUX)에 마지막 열에 대응하는 칼럼 선택 신호(YSEL<256>)가 활성화되고, 마지막 비트라인(BL<256>)에 대한 프리차아지가 진행된다(t23). In this case, in response to the activation of the initial confirmation signal XFST, the internal column address YIN is controlled as the final address LADD as described above, The selection signal YSEL <256> is activated and the precharging operation for the last bit line BL <256> proceeds (t23).

다시 기술하면, 본 발명의 반도체 메모리 장치의 시리얼 독출 동작에서, 상기 외부 행 어드레스(EXADD)가 수신되면, 이에 응답하여, 최종 어드레스(LADD)에 따른 열의 비트라인 즉, 마지막 순서의 비트라인에 대한 프리차아지가 시작된다.In response to receipt of the external row address EXADD in the serial read operation of the semiconductor memory device of the present invention, the bit line of the column according to the final address LADD, that is, Free chaage begins.

이어서, 외부 열 어드레스(EYADD)가 수신되면, 상기 최초 확인 신호(XFST)는 비활성화된다(t24). 그리고, 각 먹서(MUX)에 마지막 열에 대응하는 칼럼 선택 신호(YSEL<256>)가 종료되고, 수신된 외부 열 어드레스(EYADD)에 따른 대응하는 칼럼 선택 신호(YSEL<i>)가 활성화된다. 이에 따라, 마지막 열의 비트라인(BL<256>)에 대한 프리차아지 과정은 중단되고(t25), 수신된 외부 열 어드레스(EYADD)에 따른 비트라인(BL<i>)에 대한 프리차아지 과정이 진행된다(t26).Then, when the external column address EYADD is received, the initial confirmation signal XFST is inactivated (t24). Then, the column selection signal YSEL <256> corresponding to the last column is terminated in each MUX and the corresponding column selection signal YSEL <i> corresponding to the received external column address EYADD is activated. Accordingly, the precharging process for the bit line BL <256> of the last column is stopped (t25) and the precharge process for the bit line BL <i> according to the received external column address EYADD is stopped (T26).

이때, 센서 앰프(SA)의 프리차아지 과정이 미리 수행된 상태이므로, 수신된 외부 열 어드레스(EYADD)에 따른 비트라인(BL<i>)에 대한 프리차아지 과정은 짧은 프리차아지 시간(T-SS)으로 진행된다.At this time, since the precharging process of the sensor amplifier SA is performed in advance, the precharging process for the bit line BL <i> according to the received external column address EYADD is performed by the short precharge time T-SS).

그리고, 프리차아지 과정이 종료된 후, 소정의 클락의 경과에 응답하여, 센서 앰프(SA)에서의 첫번째 래치 과정(LAT_1)이 수행된다.(t27)After the free charge process ends, the first latch process (LAT_1) in the sensor amplifier (SA) is performed in response to the passage of a predetermined clock (t27)

즉, 수신되는 상기 외부 열 어드레스(EYADD)가 상기 최종 어드레스(LADD)와 비동일하면, 상기 최종 어드레스(LADD)에 따른 상기 비트라인에 대한 프리차아지는 중단되고, 상기 외부 열 어드레스(EYADD)에 열의 비트라인에 대한 센싱이 수행된다.That is, if the received external column address EYADD is not equal to the final address LADD, the precharging for the bit line according to the final address LADD is stopped, and the external column address EYADD is Sensing is performed on the bit line of the column.

그리고, 상기 첫번째 래치 과정(LAT_1)에 래치된 데이터는 소정의 클락의 경과에 응답하여 첫번째 출력 데이터(DOUT1)가 발생된다(t28).The data latched in the first latching process LAT_1 is generated in response to the elapse of a predetermined clock (t28).

두번째 독출 동작은 짧은 프리차아지로 진행될 수 있으므로, 2번째 래치 시점을 앞당길 수 있다. 그리고, 두번째 및 이후의 독출 동작은 일반적인 방법이 사용될 수 있으므로, 그에 대한 구체적인 기술은 생략된다.The second read operation can proceed to a short precharge, so that the second latch time can be advanced. Since the second and subsequent read operations can be performed by a general method, a detailed description thereof is omitted.

정리하면, 본 발명의 반도체 메모리 장치는 시리얼 독출 동작에서, 외부 열 어드레스를 수신하기 이전에, 마지막 순서의 비트라인에 대한 프리차아지를 시작한다. 이에 따라, 본 발명의 반도체 메모리 장치에 의하면, 최악 조건하에서의 초기 센싱에서, 2번째 데이터의 센싱 시점이 앞당질 수 있으므로, 오동작이 저감된다. 결과적으로, 본 발명의 반도체 메모리 장치에 의하면, 집적도 향상이 가능하게 된다.
In summary, in the serial read operation of the semiconductor memory device of the present invention, before receiving the external column address, the semiconductor memory device starts the precharge for the bit line of the last sequence. Thus, according to the semiconductor memory device of the present invention, in the initial sensing under the worst condition, the sensing time point of the second data can be picked up earlier, so that malfunction is reduced. As a result, according to the semiconductor memory device of the present invention, the degree of integration can be improved.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

Claims (6)

시리얼 독출 동작을 수행하는 반도체 메모리 장치에 있어서,
행들과 열들로 이루어지는 매트릭스 상에 배열되는 복수개의 메모리셀들을 포함하는 메모리 어레이로서, 상기 복수개의 메모리셀들은 대응하는 행의 워드라인의 활성화에 따라 대응하는 열의 비트라인에 저장된 데이터를 반영하는 상기 메모리 어레이;
시리얼 독출 명령, 외부 행 어드레스, 외부 열 어드레스를 차례로 수신하며, 최초 확인 신호를 발생하는 어드레스 명령 수신 블락으로서, 상기 최초 확인 신호는 상기 시리얼 독출 동작에서 상기 외부 열 어드레스의 수신이 완료되기 이전에 활성화되는 상기 어드레스 명령 수신 블락;
대응하는 칼럼 선택 신호의 활성화에 의하여 특정되는 열의 비트라인의 데이터를 센싱하도록 구동되는 센싱 블락;
내부 행 어드레스에 따라 특정되는 상기 메모리 어레이의 행의 워드라인을 활성화하도록 제어하는 로우 제어 블락으로서, 상기 내부 행 어드레스는 상기 외부 행 어드레스로부터 순차적으로 증가하는 상기 로우 제어 블락; 및
내부 열 어드레스에 따라 특정되는 열의 상기 칼럼 선택 신호를 활성화하도록 구동되는 칼럼 제어 블락으로서, 상기 내부 열 어드레스는 상기 외부 열 어드레스로부터 순차적으로 증가되되, 상기 최초 확인 신호의 활성화에 의하여 최종 어드레스로 제어되는 상기 칼럼 제어 블락을 구비하며,
상기 최종 어드레스는
상기 외부 행 어드레스에 의하여 특정될 수 있는 마지막 순서의 열의 어드레스인 것을 특징으로 하는 반도체 메모리 장치.
A semiconductor memory device for performing a serial read operation,
A memory array comprising a plurality of memory cells arranged on a matrix of rows and columns, wherein the plurality of memory cells are arranged in the memory, which reflects data stored in a bit line of a corresponding column according to activation of a word line of a corresponding row, Array;
An address command receiving block for receiving a serial read command, an external row address, and an external column address in sequence and generating an initial acknowledgment signal, wherein the first acknowledgment signal is activated before the reception of the external column address in the serial read operation is completed The address command reception block;
A sensing block driven to sense bit line data of a column specified by activation of a corresponding column selection signal;
A row control block for controlling to activate a word line of a row of the memory array specified in accordance with an internal row address, the internal row address being sequentially incremented from the external row address; And
A column control block driven to activate the column select signal of a column specified according to an internal column address, wherein the internal column address is sequentially incremented from the external column address, and is controlled to a final address by activation of the initial confirmation signal Said column control block,
The end address
And the address of the last column that can be specified by the external row address.
제1 항에 있어서, 상기 최초 확인 신호는
상기 외부 행 어드레스의 수신에 응답하여 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
2. The method of claim 1,
And wherein the semiconductor memory device is activated in response to reception of the external row address.
제1항에 있어서, 상기 센싱 블락은
상기 칼럼 선택 신호에 응답하여 대응하는 열의 상기 비트라인을 공통 데이터 라인에 연결하는 먹싱 유닛; 및
상기 먹싱 유닛에 의하여 상기 공통 데이터 라인에 전송되는 상기 비트라인의 데이터를 센싱하는 센싱 유닛을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 1, wherein the sensing block
A muxing unit coupling the bit lines of the corresponding column to a common data line in response to the column select signal; And
And a sensing unit for sensing data of the bit line transmitted to the common data line by the feeding unit.
제1항에 있어서, 상기 로우 제어 블락은
상기 어드레스 명령 수신 블락으로부터 제공되는 상기 외부 행 어드레스를 수신하여, 순차적으로 증가하는 상기 내부 행 어드레스를 발생하는 내부 행 어드레스 발생 유닛; 및
상기 내부 행 어드레스를 디코딩하여 특정되는 상기 워드라인을 활성화하는 행 디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
The apparatus of claim 1, wherein the row control block
An internal row address generating unit which receives the external row address provided from the address command receiving block and generates the internal row address which sequentially increases; And
And a row decoder for decoding the internal row address to activate the specified word line.
제1항에 있어서, 상기 칼럼 제어 블락은
상기 어드레스 명령 수신블락으로부터 제공되는 상기 외부 열 어드레스를 수신하여 상기 내부 열 어드레스를 발생하되, 상기 최초 확인 신호에 응답하여 상기 내부 열 어드레스를 상기 최종 어드레스로 제어하는 내부 열 어드레스 발생 유닛; 및
상기 내부 열 어드레스를 디코딩하여 특정되는 상기 칼럼 선택 신호를 활성화하도록 구동되는 열 디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
2. The apparatus of claim 1, wherein the column control block
An internal column address generating unit for receiving the external column address provided from the address command reception block to generate the internal column address and controlling the internal column address to the final address in response to the initial confirmation signal; And
And a column decoder driven to decode the internal column address to activate the column select signal specified.
반도체 메모리 장치의 시리얼 독출 방법에 있어서,
시리얼 독출 명령을 수신하는 명령 수신 단계;
외부 행 어드레스를 수신하는 행 어드레스 수신단계로서, 상기 외부 행 어드레스의 수신에 응답하여, 최종 어드레스에 따른 열의 비트라인에 대한 프리차아지를 시작하는 상기 행 어드레스 수신 단계;
외부 열 어드레스를 수신하는 열 어드레스 수신 단계로서, 수신되는 상기 외부 열 어드레스가 상기 최종 어드레스와 동일함에 의하여, 상기 최종 어드레스에 따른 열의 상기 비트라인에 대한 센싱을 수행하는 상기 열 어드레스 수신단계로서, 수신되는 상기 외부 열 어드레스가 상기 최종 어드레스와 비동일함에 의하여, 상기 최종 어드레스에 따른 상기 비트라인에 대한 프리차아지를 중단하고, 상기 외부 열 어드레스에 열의 비트라인에 대한 센싱을 수행하는 상기 열 어드레스 수신단계; 및
센싱된 상기 비트라인의 데이터를 출력하는 데이터 출력 단계를 구비하며,
상기 최종 어드레스는
상기 외부 행 어드레스에 의하여 특정될 수 있는 마지막 순서의 열의 어드레스인 것을 특징으로 하는 반도체 메모리 장치의 시리얼 독출 방법.A method of reading out serial data from a semiconductor memory device,
A command receiving step of receiving a serial read command;
A row address receiving step of receiving an external row address, the method comprising: in response to receiving the external row address, starting a pre-charge on a bit line of a column according to a final address;
A column address receiving step of receiving an external column address, the column address receiving step of performing sensing on the bit line in accordance with the final address by the same as the external column address being received, Wherein said external column address is non-identical to said final address to stop precharging said bit line in accordance with said final address and to perform sensing on a bit line of a column in said external column address ; And
And a data output step of outputting data of the bit line sensed,
The end address
And the address of the last column that can be specified by the external row address.
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