KR101483419B1 - 집적 회로 다이를 패키징하는 방법 - Google Patents

집적 회로 다이를 패키징하는 방법 Download PDF

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Abstract

패키징 동안 집적 회로 다이(38)를 홀딩하기 위한 구조(40)는 지지 기판(42), 기판(42)에 부착된 박리막(44), 및 팽윤제(60)를 포함한다. 다이(38)를 패키징하는 방법(34)은 기판(42) 상에 다이(38)를 이의 활성 표면(52) 및 본드 패드들(54)을 막(44)과 접촉하게 하여 배치하는 단계를 포함한다. 팽윤제(60)는 박리막(44)의 접착제 코팅(50) 위에 도포된다. 팽윤제(60)는 접착제(50)를 팽윤시켜 본드 패드들(54)과 접촉하게 하고/하거나 다이(38)에 관하여 접착제(50)의 필렛들(64)을 형성하게 한다. 다이(38)는 몰딩 물질(72)로 인캡슐레이트되며 다이들(38)의 패널(74)로서 기판(42)로부터 분리된다. 본드 패드들(54)에 관하여 접착제(50)의 팽윤은 몰딩 물질(72)이 본드 패드들(54)에 블리딩하는 것을 방지한다.

Description

집적 회로 다이를 패키징하는 방법{METHOD OF PACKAGING AN INTEGRATED CIRCUIT DIE}
본 발명은 일반적으로 집적 회로 다이 패키지들에 관한 것이며, 특히 본 발명은 집적 회로 다이의 칩-우선 패키징(chips-first packaging) 동안 본드 패드들의 오염을 방지하는 방법에 관한 것이다.
집적 회로 패키징은 소형의 고 성능 반도체 디바이스들을 제공하는 공정에서 중대한 단계이다. 따라서, 컴퓨터들부터 셀 전화들과 내장된 프로세서들에 이르기까지, 최종-사용자 디바이스들의 외양 및 기능에 현저한 영향을 미친다. 대부분의 전자장치에서와 같이, 경향은 반도체 디바이스들을 더 작고, 더 강력하고, 덜 비용이 들게 하는 것이다. 집적 회로(IC) 패키징은 예를 들면, 패키지 시스템(system in package), 패키지 온 패키지(package on package), 칩-우선 패키징, 등을 포함한 복수 유형들의 패키징 기술들을 통해 발전해왔다. 이들 패키징 기술들은 고 수준의 집적, 더 많은 기능성, 공간 및 무게 절약, 및 적절한 비용 절약 면에서 잇점들을 제공한다.
패키지 시스템은 몇 개의 집적 회로들을 한 패키지에 배치할 수 있게 하여, 작은 면적에 완전한 한 세트의 디바이스 전자장치를 제공하는 기술이다. 패키지 온 패키지는 더 큰 집적 복잡성 및 상호연결 밀도를 위해 한 패키지 상에 한 패키지를 배치한다. 시스템 패키지 기술 및 패키지 온 패키지 기술은 일반적으로 IC 다이 및 패키지를 연결하기 위해 와이어 본딩을 사용한다. 불행히도, 와이어 본딩이 유용한 패키징 기술일지라도, 와이어들은 유용한 보드 공간을 점유한다. 따라서, 와이어 본딩을 제거하기 위해서 플립 칩 기술들이 개발되었다. 플립 칩 공정에서, 볼 그리드 어레이 또는 다른 도전성 범프들(conductive bumps)을 사용하여 보드 또는 기판에 IC 다이를 뒤집어 연결한다. 이 기술은 와이어 본드들을 제거하며 속도들을 증가시키고 크기를 감소시킨다.
와이어 본딩 및 일부 볼 그리드 어레이 기술들의 한계에 대항하기 위해서 칩-우선 패키징이 개발되었다. 칩-우선 패키징의 한 기술은 IC 다이 또는 다이들을 박리가능 접착제에 뒤집어 실장하고 이어서 이들을 인캡슐레이트하여 다이 주위에 확장된 표면을 형성하는 것을 수반한다. 결과적인 어레이 구조를 기판으로부터 분리하고 IC 다이 및 확장된 표면 위에 상호연결 회로를 만든다. 상호연결은 회로 보드의 가공의 통합된 부분으로서 IC 다이에 형성되므로, 와이어 본드들, 테이프 자동화 본드들(TABs), 또는 납땜 범프들에 대한 필요성을 제거한다.
도 1은 종래 기술의 칩-우선 패키징 공정이 진행되는 IC 다이(20)의 측면도이다. 칩-우선 패키징에서, IC 다이(20)로 나타낸 배어(bare) IC 다이들은 일반적으로 이들 위에 상호연결 회로를 형성하기에 앞서 보호 패키지를 형성하기 위해 몰딩 물질(22)로 인캡슐레이트된다. IC 다이(20)의 인캡슐레이션은 이를 열화시킬 수 있는 상태들로부터 보호하고 IC 다이(20)가 수송, 취급 및 다른 성분들로 쉽게 구성될 수 있게 한다. 인캡슐레이션은 IC 다이(20)의 표면을 확장도 할 수 있어, IC 다이(20) 위에 회로의 재분배를 위한 플랫폼을 생성한다. 이것은 효과적으로 칩 레이아웃을 더 크게 하므로 조악한 피치의 회로 보드에 본딩될 수 있다. 인캡슐레이션은 활성 표면(24)이 있는 IC 다이(20)를 접착제(26)에 뒤집어 부착시켜 적소에 홀딩(hold)하는 것을 수반한다. IC 다이(20)의 활성 표면(24)은 IC 다이(20)의 본드 패드들(28)이 있는 측을 말한다. IC 다이(20)는 몰드 내 놓여지고 몰딩 물질(22)(이를테면 충진된 에폭시 수지)로 인캡슐레이트되고, 이어서 몰딩 물질(22)은 경화된다.
불행히도, 접착제(26)의 표면(30)에 변동 및 기계적 배치에 변동이 때때로 IC 다이(20) 밑에 갭들을 남긴다. 이들 갭들은 IC 다이(20) 밑에서 여기에서는 수지 블리딩(bleeding)이라 하는 몰딩 물질(22)의 누출을 야기할 수 있다. 그러면 이 몰딩 물질(22)은 바람직하지 않게 본드 패드들(28)을 코팅할 수 있다. 경화 공정시, 몰딩 물질(22)은 본드 패드들(28)에 영구히 접착되어 개방 회로들을 야기하고 IC 다이(20)를 쓸모없게 만든다.
수지 블리딩 문제를 해결하기 위한 시도로 많은 방법들이 시도되었다. 예를 들면, 일부 종래 기술들은 수지 블리딩을 방지하기 위해 IC 다이 주위에 웰들, 트렌치들 또는 댐들을 사용한다. 다른 종래 기술들은 IC 패키지의 노출된 본드 패드들에의 수지 블리딩을 방지하기 위해 리드 프레임 및 몰드 피처들(features), 및 고 클램핑 힘을 이용한다. 또 다른 종래 기술들은 IC 다이의 바깥 주변 주위에 시일 링을 사용하거나 나중에 제거될 수 있는 본드 패드들을 덮는 희생층을 사용한다. 불행히도, 이들 종래 기술들은 증가된 복잡성을 야기하며 추가의 설계 및 가공 단계들을 요구하여, 비용을 올리고 신뢰성 문제들의 가능성을 야기한다. 따라서, 필요한 것은 현존의 패키징 방법들에서 쉽게 구현될 수 있는 칩-우선 패키징이 행해질 때 수지 블리드로부터 IC 다이의 본드 패드들을 효과적으로 보호하는 방법이다.
본 발명의 더 완전한 이해는 동일 구성요소에 동일 참조부호를 사용한 도면들에 관련하여 고찰되었을 때 상세한 설명 및 청구항들을 참조함으로써 얻어질 수 있다.
도 1은 종래 기술의 칩-우선 패키징 공정이 행해지는 집적 회로(IC) 다이의 측면도.
도 2는 발명의 실시예에 따라 IC 다이 패키징 공정의 흐름도.
도 3은 도 2의 IC 다이 패키징 공정에 따라 패키징의 시작 단계에서 다수의 IC 다이들의 한 부분의 측면도.
도 4는 가공에 따라 도 3에 도시된 IC 다이들의 부분의 측면도.
도 5는 가공에 따라 도 4에 도시된 IC 다이들의 부분의 측면도.
도 6은 가공에 따라 도 5에 도시된 IC 다이들의 부분의 측면도.
도 7은 가공에 따라 도 6에 도시된 IC 다이들의 부분의 측면도.
도 8은 가공에 따라 도 7에 도시된 IC 다이들의 부분의 측면도.
도 9는 도 2의 IC 다이 패키징 공정의 실행에 의한 IC 다이 패키지들의 측면도.
도 2는 발명의 실시예에 따라 집적 회로(IC) 다이 패키징 공정(34)의 흐름도이다. IC 다이 패키징 공정(34)은 인캡슐레이션 및 몰딩 물질의 경화 동안 지지 기판에 IC 다이를 홀딩하기 위해 사용되는 접착제 코팅의 팽윤(swelling)을 야기하기 위해서 선택된 용매의 도포를 포함하는 칩-우선 패키징 방법을 기술한다. 접착제의 팽윤은 IC 다이 밑에 갭들을 채우고 및/또는 IC 다이 밑에서 몰딩 물질이 블리딩(bleeding)하는 것을 방지하는 IC 다이의 주변에 관하여 팽윤된 접착제의 필렛(fillet)을 생성한다.
IC 다이 패키징 공정(34)은 작업(36)부터 시작한다. 작업(36)에서, IC 다이들은 박리 테이프를 통해 지지 기판에 부착된다. 작업(36)과 관련하여 도 3을 참조하면, 도 3은 IC 패키징 공정(34)의 작업(36)에 따라 패키징의 시작 단계에서 다수의 IC 다이들(38)의 한 부분의 측면도이다. 패키징 동안 IC 다이들(38)을 일시적으로 홀딩하기 위한 구조(40)는 일반적으로 지지 기판(42) 및 지지 기판(42)의 표면(46)에 부착된 박리막(44)을 포함한다. 일 실시예에서, 박리막(44)은 표면(46)에 적층 또는 고정되는 폴리이미드 라이너(48)를 포함하다. 라이너(48)에는 실리콘(silicone) 폴리머 접착제 코팅(50)이 코팅된다. 작업(36)에서, 개별화된 IC 다이들(38) 각각의 활성 표면(52)을 접착제 코팅(50)에 뒤집어 IC 다이들(38)을 지지 기판(42) 상에 배치한다. IC 다이들(38)의 활성 표면(52)은 각각의 IC 다이들(38)의 본드 패드들(54)이 있는 측을 말한다. 도시된 바와 같이, 접착제 코팅(50)은 비균일한 표면(56)을 갖는다. 비균일 표면(56)은 본드 패드들(54)과 접착제 코팅(50) 사이에 갭들을 야기할 수 있다.
본 발명은 낱개로 된 또는 개개의 IC 다이들(38)의 패키징에 관련하여 논의된다. 그러나, 본 발명은 복수-칩 모듈들의 패키징에 똑같이 적용되고, 그 각각은 다양한 기능들을 수행할 수 있는 복수의 개별화된 IC 다이들을 포함한다.
도 2를 참조하면, 다음 작업(36)으로서 작업(58)이 수행된다. 작업(58)에서, 팽윤제(swelling agent)가 접착제 코팅의 표면에 분사되고 증발하게 한다. 작업(58)과 관련하여 도 4를 참조하면, 도 4는 가공에 따라 도 3에 도시된 IC 다이들(38)의 부분의 측면도이다. 구조(40)는 팽윤제(60)를 추가로 포함한다. 일 실시예에서, 팽윤제(60)는 접착제 코팅(50) 및 IC 다이들(38) 상에 통상의 분사 장비의 분사 노즐(62)로부터 무화된 분사로서 균일하게 분포된다.
노즐(62)이 도 4에서 IC 다이들(38) 및 접착제 코팅(50)에 가깝게 있는 것으로 보일지라도, 노즐(62)과 IC 다이들(38) 사이의 거리는 IC 다이들(38)로부터 최대 근사적으로 20 인치까지 이격하여 10 밀만큼 가까이 있을 수 있다. 특히, 노즐(62)은 IC 다이들(38)로부터 4 내지 10 인치 떨어져 있을 수 있다. 노즐(62)로부터 팽윤제(60)의 분사 압력은 제곱인치(psi) 당 1/2 내지 80 파운드(psi)일 수 있고, 보다 전형적으로는 1/2 내지 5 psi이다. 접착제 코팅(50)의 표면(56)의 토폴로지, 즉 형상 및 형태에 어떤 분사로 인해 야기되는 변화를 제한시키기 위해 비교적 낮은 분사 압력이 바람직하다. 즉, 고 분사 압력은 접착제 코팅(50)의 표면(56)의 거칠기를 예를 들면 피팅 표면(56)에 의해 변경할 수도 있다. 접착제 코팅(50)의 거친 표면(56)은 이하 논의되는 인캡슐레이트 물질의 표면에 악영향을 미칠 수 있어, 이는 인캡슐레이트된 IC 다이들(38)의 후속 가공에 문제가 될 수 있다.
노즐(62)에 대한 이동 루트는 정적일 수 있는데, 즉 위로부터 단일 분사일 수 있다. 대안적으로, 노즐(62)에 대한 이동 루트는 원형 이동이거나 라인별 이동, 즉 IC 다이(38) 별 이동일 수 있다. 노즐(62)은 IC 다이들(38)의 상부가 반드시 분사될 필요가 있는 것은 아니기 때문에 IC 다이들(38)의 상부를 가로질러 이동할 필요는 없는 것에 유의한다. 그보다는, 접착제 코팅(50)만이 분사될 필요가 있다. 따라서, 프로그램가능 스프레이 도구를 사용하여, 노들(62)은 대안적으로 IC 다이들(38) 사이의 갭에 IC 다이들(38)의 상부 밑에 놓여질 수도 있다.
분사 기간은 노즐(62)의 이동루트에 따른다. 예를 들면, 위로부터 단일 분사는 수 초만큼 적은 정도가 걸린다. 그러나, 라인별로 노즐(62)을 이동시키는 것은 예를 들면 IC 다이들(38)의 300 밀리미터 직경 패널에 대해 최대 15분으로 더 긴 시간이 걸릴 수 있다. 위에 언급된 바와 같이, 팽윤제(60)는 무화된 분사로서 전달된다. 무화된 분사로서, 팽윤제(60)의 액적 크기는 수 마이크론을 초과하지 않아야 한다. 팽윤제(60)의 이 무화된 분사는 접착제 코팅(50)의 재현가능한 일관된 팽윤을 얻기 위해 바람직하다.
IC 다이 패키징 공정(34)(도 2)의 작업(58)에 관련하여 도 5를 참조하면, 도 5는 가공에 따른 도 4에 도시된 IC 다이들(38)의 부분의 측면도이다. 팽윤제(60)의 도포에 응하여(도 4), 접착제 코팅(50)은 본드 패드들(54)과 접촉하여 IC 다이들(38)의 에지들 근처에 활성 표면(52) 주위에서 팽윤하게 된다. 팽윤제(60)는 본드 패드들(54)과 접촉하여 팽윤하여 본드 패드들(54)과 접착제 표면(56) 사이에 있을 수 있는 갭들을 채울 수 있다. 또한, 또는 대안적으로, 팽윤된 접착제 코팅(50)의 필렛(64)은 IC 다이들(38)의 각각의 주변에 관하여 형성될 수 있다. 임의의 잔류한 팽윤제(60)는 접착제 표면(56) 및 IC 다이들(38)로부터 증발한다.
일 실시예에서, 팽윤제(60)는 용매, 즉 전형적으로 고체, 액체 또는 기체 용질을 용해시킬 수 있는 액체이다. 그러나, 용매 팽윤제(60)의 적합한 선택 및 팽윤제(60)의 적합한 도포는 실리콘 폴리머 접착제 코팅(50)이 팽윤제(60)에 의해 용해되기보다는 용매 팽윤제의 존재로 팽윤하게 된다. 용매 팽윤제(60)의 적합한 선택은 적합한 용해도 파라미터들, 용매 극성, 비등점, 등을 갖는 용매를 선택하는 것을 수반한다. 용매 팽윤제(60)는 접착제 코팅(50)의 적합한 팽윤량을 야기하고 접착제 표면(56)의 토포그래피에 거의 변화를 야기하지 않는(요망되는 팽윤은 제외하고) 것이 바람직하다. 또한, 적합한 팽윤제(60)는 박리막(44)의 실리콘 폴리머 접착제 코팅(50) 및 라이너(48)와의 화학반응이 거의 또는 전혀 없어야 한다.
용매 용해도를 고찰할 때, 팽윤제(60)로서 작용할 적합한 용매는 접착제 코팅(50)을 용해하지 않고 접착제 코팅(50)의 과도한 팽윤을 야기하지 않는 용매이다. 팽윤된 코팅(50)의 필렛(64)의 높이(66)는 바람직하게는 1/2 내지 100 마이크론, 더 특히 2 내지 10 마이크론이다. 높이(66)는 팽윤제(60)가 접착제 코팅(50)을 팽윤시키는 경향에 의해 직접 영향을 받는다. 이에 따라, 접착제 코팅(50)의 과도한 팽윤은 100 마이크론보다 큰 높이(66)를 갖는 필렛들(64)로 될 수 있다. 과도하게 높은 필렛들(64)은 이하 논의되는 후속 유전체 형성 공정들 동안 보이드들이 생길 기회를 증가시킬 수 있다. 또한, 접착제 코팅(50)의 과도한 팽윤은 접착제 표면(56)의 균일성을 변경시킬 수 있고, 이는 인캡슐레이트된 IC 다이(38)의 토포그래피를 변경시킬 수 있어 후속 유전체 형성 공정들 동안 문제들을 야기시킬 수 있다.
용해도 파라미터는 한 특정 용매의 상대적 용해력 거동을 나타내는 수치값이다. 액체들 및 고체들은 분자 사이의 힘에 의해 함유 홀딩된다. 용해가 일어나기 위해서, 용매 분자들은 용질에 분자 사이의 힘을 극복해야 하며 용질 분자들 사이 및 이들 주위에 이들의 길을 발견해야 한다. 동시에, 용매 분자들 자신들은 용질의 분자들에 의해 서로 분리되어야 한다. 이 분자 사이의 힘은 반 데르 발스 힘들로서 알려져 있다. 가장 널리 적용가능한 용해도 스케일들 중 하나는 용매의 총 반 데르 발스 힘을 반영하는 힐데브란트 용해도 파라미터로서 알려져 있다. 실험을 통해, 18.3(SI 단위)의 힐데브란트 용해도 파라미터를 갖는 톨루엔은 토포그래피를 현저히 변경함이 없이(요망되는 팽윤은 제외하고) 실리콘 폴리머 접착제 코팅(50)의 적합한 팽윤도를 야기한다. 그러나, 14.9(SI 단위)의 힐데브란트 용해도 파라미터를 갖는 핵산은 접착제 코팅의 너무 많은 팽윤을 야기한다. 19.7(SI 단위)의 힐데브란트 용해도 파라미터를 갖는 아세톤은 적합한 접착제 패창을 제공하지 않고 그보다는 실리콘 폴리머 접착체 코팅(50)을 용해시킨다.
팽윤제(60)는 이의 극성에 관해서도 선택된다. 용매들은 광범위하게 극성 및 비-극성 용매들로 구분된다. 용매의 극성은 어떤 유형의 화합물들을 용해할 수 있는지 그리고 어떤 다른 용매들 또는 액체 화합물들에 섞일 수 있는지를 결정한다. 경험적으로, 극 용매들은 극 화합물들을 최상으로 용해시키며 비-극성 용매들은 비-극성 화합물들을 최상으로 용해시킨다. 이러한 경험을 종종 "유사한 것이 유사한 것을 용해시킨다"라고 한다. 극 용매는 실리콘 폴리머 접착제 코팅(50) 및 하지의 폴리머 라이너(48)의 본딩을 공격할 수 있다. 이 공격은 라이너(48)로부터 접착제 코팅(50)의 분리를 야기할 수 있다. 극 용매는 접착제 표면(56)의 토포그래피에 현저한 변화를 야기시킬 수도 있는데, 이것은 후속 유전체 형성 공정들 동안 문제를 야기할 수 있다. 따라서, 일 실시예에서, 팽윤제(60)는 팽윤제(60)와 실리콘 폴리머 접착제 코팅(50) 사이의 화학 반응을 방지 또는 제한하기 위해서 톨루엔 같은 비-극성 용매이다.
용매들의 또 다른 중요한 특성은 비등점이다. 용매의 비등점은 증발 속도를 결정한다. 잔류 용매가 접착제 코팅(50) 상에 잔류하지 않도록 팽윤제(60)의 급속한 증발이 바람직하다. 이러한 잔류 용매는 인캡슐레이트 또는 몰딩 물질이 이하 논의되는 바와 같이 적용될 때 문제들을 야기할 수 있다. 또한, 작은 분자 무게 및 용매 팽윤제(60)의 크기에 기인하여, 더 긴 팽윤제(60)가 접착제 코팅(50) 상에 안착할수록 코팅(50) 내로 팽윤제(60)의 침투 깊이는 더 커진다. 이것은 필렛들(64)의 높이(66)가 과도해지게 한다. 따라서, 용매 팽윤제(60)의 비등점은 용매 분사 및 증발 공정들이 빠른 증발을 보장하기 위해 실온에서 수행된다면 50 내지 150도의 범위에 있어야 한다. 예로서, 톨루엔의 비등점은 110.6 ℃이다. 서브(sub)-주변 또는 수퍼(super)-주변 가동온도들의 조건들 하에서, 적합한 증발율을 달성하기 위해 톨루엔보다 낮은 또는 높은 비등점을 갖는 다른 용매 팽윤제(60)가 선택될 수 있음을 알아야 한다.
톨루엔은 폴리이미드 라이너(48) 및 실리콘 폴리머 접착제 코팅(50)으로 형성된 박리막(44)과 조합하여 사용될 때 적합한 용매 팽윤제(60)인 것으로서 위에서 논의되었다. 톨루엔은 이것이 적합한 용해도를 나타내고 비-극성 용매이며, 이의 비등점이 비교적 급속한 증발을 야기하기에 접합하기 때문에 적합한 용매이다. 그러나, 용매 톨루엔이 여기에서 기술되었을지라도, 당업자들은 접착제 코팅(50)을 용해하거나 아니면 코팅(50)의 토포그래피를 변경시킴이 없이 접착제 코팅(50)의 적합한 팽윤도를 야기하는 다른 용매들이 채용될 수 있음을 알 것임이 이해될 것이다.
IC 다이 패키징 공정(34)을 참조하면(도 2), 팽윤제(60)의 도포(도 4) 및 이에 이어 작업(58)에서 증발에 이어, 공정(34)이 작업(70)에서 계속된다. 작업(70)에서, IC 다이들(38)은 IC 다이들(38)의 패널을 형성하기 위해 몰딩 물질로 인캡슐레이트된다. 작업(66)에 관련하여 도 6을 참조하면, 도 6은 가공에 따라 도 5에 도시된 IC 다이들(38)의 부분의 측면도이다. 더욱 도시된 바와 같이, IC 다이들(38)은 몰딩 물질(72)로 인캡슐레이트된다. 하나의 예시적인 몰딩 물질(72)은 실리카로 충전된 에폭시 몰딩 화합물이며, 그러나 다른 공지된 및 도래할 몰딩 물질들(72)이 이용될 수도 있다. 본드 패드들(54)에 접촉한 접착제 코팅(50)의 팽윤 뿐만 아니라 접착제 코팅(50)의 필렛들(64)의 존재는 본드 패드들(54)에 몰딩 물질(72)의 블리딩을 방지함에 유의한다. 일단 IC 다이들(38)이 인캡슐레이트되면, 복수의 IC 다이들(38)을 내장한 패널(74)이 형성된다.
도 2를 참조하면, 작업(70)에 이어, 작업(76)이 수행된다. 작업(76)에서, 패널(74)이 경화된다. 예로서, 경화 프로파일은 60분 기간 동안 100도의 온도에 패널(74)의 노출 및 이에 바로 이어 다시 60분 동안 150도의 온도에 패널(74)의 노출을 수반할 수 있다. 대안적으로, 당업자들은 특정한 몰딩 물질들에 적합한 다른 경화 프로파일들이 이용될 수 있음을 알 것이다.
다음에, 작업(78)이 수행된다. 작업(78)에서, 패널(74)은 통상의 공정들에 따라 적합한 두께로 백그라인드될 수 있다. 대안적 실시예에서, 패널(74)은 당업자들에게 공지된 바와 같이 적합한 두께로 몰딩될 수도 있다.
작업(78)에 이어, 작업(80)에서, 패널(74)은 지지 기판(42)으로부터 분리되고(도 3) 접착제 코팅(50)(도 3)이 통상의 공정들에 따라 본드 패드들(54)로부터 세정될 수 있다. 작업(80)과 관련하여 도 7을 참조하면, 도 7은 공정에 따라 도 6에 도시된 IC 다이들(38)의 부분의 측면도이다. 지지 기판(42) 및 접착체 코팅(50)의 제거에 이어, 접착제 코팅(50)의 필렛들(64)이 한번 위치되었던 IC 다이들(38) 각각의 주변에 보이드들(voids)(82)이 남는다. 이어서, IC 다이들(38)의 패널(74)은 당업자들에게 공지된 바와 같이, 후속 가공을 위해 캐리어(84)에 부착될 수 있다.
대략 1/2 내지 100 마이크론 범위에 있는 높이(66)(도 5)로 필렛들(64)이 제어되는 것은 반복을 수반한다. 결국, 보이드들(82)의 대응하는 높이(86)는 필렛들(64)의 높이(66)와 근사적으로 동일할 것이다. 필렛들(64)이 과도하게 높아 과도하게 깊은 보이드들(82)을 초래한다면, 후속 유전체 피착 공정들 동안 문제들에 접하게 될 수 있다. 예를 들면, 스핀 코팅 공정 동안, 과도하게 깊은 보이드들(82)은 유전체의 단차 또는 이외 표면 비-순응성들을 야기할 수 있다. 또한, 과도하게 깊은 보이드들(82)은 IC 다이들(38)을 적소에 홀딩하기 위해 이들 IC 다이들을 둘러싸는 몰딩 물질(72)의 부적절한 량을 초래할 수 있다.
도 2를 참조하면, 작업(80)에 이어, 작업(88)이 수행된다. 작업(88)에서, IC 다이들(38)의 패널(74)은 IC 다이들(38) 각각의 활성 표면(52) 상에 본드 패드들(54) 사이에 신호들, 파워, 및 접지선들을 라우트 아웃하기 위한 가공된다. 도 2 및 도 8을 참조하면, 도 8은 가공에 따른 도 7에 도시된 IC 다이들(38)의 부분의 측면도이다. 라우팅은 표준 실리콘 제조 장비를 사용하여 수행될 수 있다. 이들 가공 단계들은 전기도금 기술들에 의해 구리 금속화 층들의 피착을 포함할 수 있다. 금속층들은 일반적으로 스핀 코팅된 포토이미저블(photoimageable) 유전체로부터 형성된 절연층들에 의해 분리되고 배치 공정 리소그래피를 사용하여 패터닝된다. 금속층들과 절연층들과의 조합을 일괄하여 도 8에서 대표적 층(90)으로 나타내었다. 패키지에 금속층들의 수는 패키지 크기, 랜드 그리드 어레이 또는 볼 그리드 어레이 피치 요건, 입력/출력 카운트, 파워 및 접지 요건들, 라우팅 설계규칙들에 따른다. 금속층들은 활성 표면(52) 상에 본드 패드들(54)을 패널(74)의 외부 표면(94) 상에 위치된 패드들(92)에 연결한다. 패드들(92)은 니켈-금(NiAu) 합금 또는 랜드 그리드 어레이(LGA)를 위한 땜납 마감 또는 볼 그리드 어레이(BGA)를 위한 땜납 볼들(96)을 구비할 수 있다.
도 2의 IC 다이 패키징 공정(34)을 참조하면, 작업(88)에 이어, 작업(98)이 수행된다. 작업(98)에서, 패널(74)은 개개의 IC 다이 패키지들로 분리된다. 작업(98)에 이어, IC 다이 패키징 공정(34)이 종료된다.
도 9는 도 2의 IC 다이 패키징 공정(100)의 실행에 기인한 IC 다이 패키지들(100)의 측면도이다. 이때 IC 다이 패키지들(100)은 이들이 전자 디바이스들에 포함되는 것에 대비하여 공지의 공정들에 따라 가공될 수 있다.
여기에서 기술된 실시예는 집적 회로(IC) 다이를 패키징하는 방법을 포함한다. 패키징은 패키지가 배어 IC 다이들 주위에 형성되는 칩-우선 방법을 수반한다. IC 다이 인캡슐레이션에 앞서, IC 다이들은 활성측을 밑으로 하여 접착제 코팅 상에 놓여져 IC 다이들을 지지 기판에 고정시킨다. 접착제 코팅은 비-극성 용매 형태의 팽윤제로 분사된다. 팽윤제는 접착제 코팅이 활성 표면 상에 위치된 본드 패드들과 접촉하게 팽윤되게 하고/하거나 IC 다이 인캡슐레이트 동안 사용되는 몰딩 물질이 본드 패드들에 블리딩하지 않게 접착제 코팅이 IC 주위에 접착제 코팅의 필렛들을 형성하게 한다. 이에 따라, 적합하게 선택된 용매로 접착체 코팅을 팽윤시키는 공정은 IC 다이의 본드 패드들이 인캡슐레이트될 때 블리딩되는 수지, 즉 몰딩 물질로부터 효과적으로 보호한다. 본드 패드들을 보호하기 위한 팽윤제의 간단하고 비용효율적 도포는 IC 칩들의 패널화 동안 통상의 장비를 이용하여 달성된다. 이에 따라, 방법은 현존의 패키징 방법들 내에서 용이하게 구현될 수 있다.
38: IC 다이들 42: 지지 기판
44: 박리막 48: 폴리이미드 라이너
50: 실리콘 폴리머 접착제 코팅 52: 활성 표면
54: 본드 패드들 56: 접착제 표면
60: 팽윤제 62: 노즐
64: 필렛 72: 몰딩 물질
74: 패널 82: 보이드들
92: 패드들 96: 땜납 볼들

Claims (20)

  1. 집적 회로(integrated circuit; IC) 다이(die)의 활성 표면 상에 위치된 본드 패드들을 가지는 상기 IC 다이를 패키징하는 방법에 있어서,
    지지 기판 위에 박리막(release film)을 부착하는 단계로서, 상기 박리막은 상기 지지 기판에 반대쪽인 상기 막의 일 측 상에 위치된 접착제 코팅(adhesive coating)을 가지는, 상기 박리막 부착 단계;
    상기 IC 다이를 상기 활성 표면이 상기 박리막과 접촉하도록 상기 지지 기판 상에 배치하는 단계;
    상기 접착제 코팅 위에 팽윤제(swelling agent)를 도포하는 단계;
    상기 팽윤제의 도포에 응하여 상기 접착제 코팅을 팽윤시켜 상기 본드 패드들에 접촉하게 하는 단계;
    상기 IC 다이를 몰딩 물질로 인캡슐레이트(encapsulate)하는 단계; 및
    상기 IC 다이를 상기 지지 기판으로부터 릴리스(release)하는 단계를 포함하는, IC 다이 패키징 방법.
  2. 제 1 항에 있어서,
    상기 팽윤제로서 용매를 선택하는 단계를 추가로 포함하는, IC 다이 패키징 방법.
  3. 제 2 항에 있어서,
    상기 선택 공정은 상기 용매로서 비-극성 용매(non-polar solvent)를 선택하는 단계를 포함하는, IC 다이 패키징 방법.
  4. 제 2 항에 있어서,
    섭씨 50도 내지 150도 범위의 비등 온도(boiling temperature)를 나타내는 용매들의 그룹으로부터 상기 용매를 선택하는 단계를 추가로 포함하는, IC 다이 패키징 방법.
  5. 제 1 항에 있어서,
    상기 팽윤제로서 톨루엔을 선택하는 단계를 추가로 포함하는, IC 다이 패키징 방법.
  6. 제 1 항에 있어서,
    실리콘(silicone) 폴리머로부터 형성된 상기 접착제 코팅을 가지는 상기 박리막을 선택하는 단계를 추가로 포함하는, IC 다이 패키징 방법.
  7. 제 1 항에 있어서,
    상기 도포 공정은 상기 접착제 코팅 위에 상기 팽윤제를 균일하게 분포시키는 단계를 포함하는, IC 다이 패키징 방법.
  8. 제 1 항에 있어서,
    상기 도포 공정은 상기 접착제 코팅 위에 원자화된 분무(atomized spray)로서 상기 팽윤제를 분포시키는 단계를 포함하는, IC 다이 패키징 방법.
  9. 제 1 항에 있어서,
    상기 도포 공정은 0.5 psi 내지 5 psi 범위의 압력으로 상기 접착제 코팅 위에 상기 팽윤제를 분무시키는 단계를 포함하는, IC 다이 패키징 방법.
  10. 제 1 항에 있어서,
    상기 접착제 코팅을 팽윤시켜 상기 본드 패드들에 접촉하게 하는 공정은 상기 IC 다이의 외곽 부근에 상기 접착제 코팅의 필렛(fillet)을 형성하는 단계로서, 상기 필렛은 1/2 마이크론 내지 100 마이크론의 범위의 높이를 나타내는, 상기 필렛 형성 단계를 포함하는, IC 다이 패키징 방법.
  11. 제 1 항에 있어서,
    상기 IC 다이의 적어도 활성 표면 주위에서 상기 접착제 코팅이 팽윤할 때 상기 IC 다이의 상기 본드 패드들로의 상기 몰딩 물질의 흐름을 방지하는 단계를 추가로 포함하는, IC 다이 패키징 방법.
  12. 제 1 항에 있어서,
    상기 IC 다이는 다수의 IC 다이들 중 하나이고, 상기 다수의 IC 다이들 각각은 상기 활성 표면을 가지고:
    상기 다수의 IC 다이들 각각을 상기 활성 표면이 상기 박리막과 대향하도록 상기 지지 기판 상에 배치하는 단계;
    상기 박리막의 상기 접착제 코팅 위에 상기 팽윤제를 도포하는 단계;
    상기 팽윤제의 도포에 응하여 상기 접착제 코팅을 팽윤시켜 상기 다수의 IC 다이들의 상기 각각의 상기 활성 표면 상의 상기 본드 패드들과 접촉하게 하는 단계;
    상기 도포 공정에 이어 동시에 상기 다수의 IC 다이들을 상기 몰딩 물질로 인캡슐레이트하는 단계;
    상기 인캡슐레이트 공정에 이어 패널로서 상기 지지 기판으로부터 상기 다수의 IC 다이들을 릴리스하는 단계; 및
    상기 패널의 상기 다수의 IC 다이들을 분리하여 개개의 IC 패키지들을 형성하는 단계를 추가로 포함하는, IC 다이 패키징 방법.
  13. 적어도 하나의 집적 회로(IC) 다이의 패키징 동안 상기 적어도 하나의 IC 다이를 일시적으로 홀딩(holding)하기 위한 구조로서, 상기 IC 다이는 상기 IC 다이의 활성 표면 상에 위치된 본드 패드들을 가지는, 상기 구조에 있어서:
    지지 기판; 및
    상기 지지 기판의 표면 위에 놓인 박리막으로서, 실리콘 폴리머 접착제 코팅으로 코팅된 폴리이미드 라이너(polyimide liner)를 포함하는, 상기 박리막을 포함하고, 상기 접착제 코팅은 상기 지지 기판 상에 원하는 배치로 상기 적어도 하나의 IC 다이의 상기 활성 표면을 일시적으로 홀딩하고 상기 접착제 코팅의 팽윤을 야기하도록 적응된 용매의 도포에 응하여 상기 IC 다이의 적어도 상기 활성 표면을 인캡슐레이트하는 양만큼 팽윤되고, 상기 용매는 상기 접착제 코팅 위에 원자화된 분무로서 균일하게 분포되어 상기 접착제 코팅이 팽윤하여 상기 본드 패드들과 접촉하게 하고 상기 IC 다이의 적어도 상기 활성 표면을 인캡슐레이트하게 하는, 적어도 하나의 IC 다이를 일시적으로 홀딩하기 위한 구조.
  14. 제 13 항에 있어서,
    상기 용매는 섭씨 50도 내지 150도 범위의 비등 온도를 나타내는, 적어도 하나의 IC 다이를 일시적으로 홀딩하기 위한 구조.
  15. 제 13 항에 있어서,
    상기 용매는 비-극성 용매인, 적어도 하나의 IC 다이를 일시적으로 홀딩하기 위한 구조.
  16. 제 13 항에 있어서,
    상기 용매는 톨루엔을 포함하는, 적어도 하나의 IC 다이를 일시적으로 홀딩하기 위한 구조.
  17. 집적 회로(IC) 다이의 활성 표면 상에 위치된 본드 패드들을 가지는 상기 IC 다이를 패키징하는 방법에 있어서:
    지지 기판 위에 박리막을 부착하는 단계로서, 상기 박리막은 상기 지지 기판의 반대쪽인 상기 막의 일 측 상에 위치된 접착제 코팅을 가지는, 상기 박리막 부착 단계;
    상기 IC 다이를 상기 활성 표면이 상기 박리막과 접촉하도록 상기 지지 기판 상에 배치하는 단계;
    원자화된 분무로서 상기 접착제 코팅 위에 팽윤제를 균일하게 분포시킴으로써 상기 접착제 코팅 위에 팽윤제를 도포하는 단계;
    상기 팽윤제의 도포에 응하여 상기 접착제 코팅을 팽윤시켜 상기 본드 패드들에 접촉하게 하는 단계;
    상기 IC 다이를 몰딩 물질로 인캡슐레이트하는 단계로서, 상기 접착제 코팅이 상기 IC 다이 주위에서 팽윤할 때, 상기 몰딩 물질은 상기 IC 다이의 상기 본드 패드들로 흐르는 것이 방지되는, 상기 IC 다이 인캡슐레이트 단계; 및
    상기 IC 다이의 인캡슐레이션에 이어 상기 IC 다이를 상기 지지 기판으로부터 릴리스하는 단계를 포함하는, IC 다이 패키징 방법.
  18. 제 17 항에 있어서,
    실리콘 폴리머로부터 형성된 상기 접착제 코팅을 가지는 상기 박리막을 이용하는 단계; 및
    상기 팽윤제로서 비-극성 용매를 선택하는 단계를 추가로 포함하는, IC 다이 패키징 방법.
  19. 제 17 항에 있어서,
    섭씨 50도 내지 150도 범위의 비등 온도를 나타내는 용매들의 그룹으로부터 상기 용매를 선택하는 단계를 추가로 포함하는, IC 다이 패키징 방법.
  20. 제 17 항에 있어서,
    상기 접착제 코팅을 팽윤시켜 상기 본드 패드들에 접촉하게 하는 공정은 상기 IC 다이의 외곽 부근에 상기 접착제 코팅의 필렛을 형성하는 단계로서, 상기 필렛은 1/2 마이크론 내지 100 마이크론의 범위의 높이를 나타내는, 상기 필렛 형성 단계를 포함하는, IC 다이 패키징 방법.
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI360207B (en) 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
US8035216B2 (en) * 2008-02-22 2011-10-11 Intel Corporation Integrated circuit package and method of manufacturing same
US8580612B2 (en) * 2009-02-12 2013-11-12 Infineon Technologies Ag Chip assembly
TWI456715B (zh) * 2009-06-19 2014-10-11 Advanced Semiconductor Eng 晶片封裝結構及其製造方法
TWI466259B (zh) * 2009-07-21 2014-12-21 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體的製造方法
TWI405306B (zh) 2009-07-23 2013-08-11 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體
US20110084372A1 (en) 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
US20110108999A1 (en) * 2009-11-06 2011-05-12 Nalla Ravi K Microelectronic package and method of manufacturing same
JP5551568B2 (ja) * 2009-11-12 2014-07-16 日東電工株式会社 樹脂封止用粘着テープ及びこれを用いた樹脂封止型半導体装置の製造方法
US8378466B2 (en) 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
US8901724B2 (en) 2009-12-29 2014-12-02 Intel Corporation Semiconductor package with embedded die and its methods of fabrication
US8742561B2 (en) 2009-12-29 2014-06-03 Intel Corporation Recessed and embedded die coreless package
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8372689B2 (en) 2010-01-21 2013-02-12 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with three-dimensional fan-out and manufacturing methods thereof
US8320134B2 (en) 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8368232B2 (en) * 2010-03-25 2013-02-05 Qualcomm Incorporated Sacrificial material to facilitate thin die attach
US8278746B2 (en) 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
US8535989B2 (en) 2010-04-02 2013-09-17 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
US8319318B2 (en) 2010-04-06 2012-11-27 Intel Corporation Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages
US8618652B2 (en) 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
US8939347B2 (en) 2010-04-28 2015-01-27 Intel Corporation Magnetic intermetallic compound interconnect
US9847308B2 (en) 2010-04-28 2017-12-19 Intel Corporation Magnetic intermetallic compound interconnect
US8313958B2 (en) 2010-05-12 2012-11-20 Intel Corporation Magnetic microelectronic device attachment
US8434668B2 (en) 2010-05-12 2013-05-07 Intel Corporation Magnetic attachment structure
US8609532B2 (en) 2010-05-26 2013-12-17 Intel Corporation Magnetically sintered conductive via
US20120001339A1 (en) 2010-06-30 2012-01-05 Pramod Malatkar Bumpless build-up layer package design with an interposer
US8372666B2 (en) 2010-07-06 2013-02-12 Intel Corporation Misalignment correction for embedded microelectronic die applications
US8754516B2 (en) 2010-08-26 2014-06-17 Intel Corporation Bumpless build-up layer package with pre-stacked microelectronic devices
US8501544B2 (en) * 2010-08-31 2013-08-06 Stats Chippac, Ltd. Semiconductor device and method of forming adhesive material over semiconductor die and carrier to reduce die shifting during encapsulation
US8304913B2 (en) 2010-09-24 2012-11-06 Intel Corporation Methods of forming fully embedded bumpless build-up layer packages and structures formed thereby
US8941222B2 (en) 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US8937382B2 (en) 2011-06-27 2015-01-20 Intel Corporation Secondary device integration into coreless microelectronic device packages
US8848380B2 (en) 2011-06-30 2014-09-30 Intel Corporation Bumpless build-up layer package warpage reduction
US9245773B2 (en) * 2011-09-02 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packaging methods and structures thereof
US9257368B2 (en) 2012-05-14 2016-02-09 Intel Corporation Microelectric package utilizing multiple bumpless build-up structures and through-silicon vias
CN104321864B (zh) 2012-06-08 2017-06-20 英特尔公司 具有非共面的、包封的微电子器件和无焊内建层的微电子封装
CN102842564B (zh) * 2012-09-12 2014-06-25 矽力杰半导体技术(杭州)有限公司 集成开关电源的倒装封装装置及其倒装封装方法
NL2011512C2 (en) * 2013-09-26 2015-03-30 Besi Netherlands B V Method for moulding and surface processing electronic components and electronic component produced with this method.
US11075173B2 (en) * 2018-10-31 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming same
KR20210011276A (ko) * 2019-07-22 2021-02-01 삼성전자주식회사 반도체 패키지 및 그 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070092996A1 (en) 2005-10-21 2007-04-26 Freescale Semiconductor, Inc. Method of making semiconductor package with reduced moisture sensitivity

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4918811A (en) 1986-09-26 1990-04-24 General Electric Company Multichip integrated circuit packaging method
US5032543A (en) 1988-06-17 1991-07-16 Massachusetts Institute Of Technology Coplanar packaging techniques for multichip circuits
US5144747A (en) 1991-03-27 1992-09-08 Integrated System Assemblies Corporation Apparatus and method for positioning an integrated circuit chip within a multichip module
US5250843A (en) 1991-03-27 1993-10-05 Integrated System Assemblies Corp. Multichip integrated circuit modules
US5353498A (en) 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5866952A (en) 1995-11-30 1999-02-02 Lockheed Martin Corporation High density interconnected circuit module with a compliant layer as part of a stress-reducing molded substrate
US5841193A (en) 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
US6099959A (en) 1998-07-01 2000-08-08 International Business Machines Corporation Method of controlling the spread of an adhesive on a circuitized organic substrate
US6211462B1 (en) 1998-11-05 2001-04-03 Texas Instruments Incorporated Low inductance power package for integrated circuits
KR100361640B1 (ko) * 1999-08-30 2002-11-18 한국과학기술원 도포된 이방성 전도 접착제를 이용한 웨이퍼형 플립 칩 패키지 제조방법
US6555908B1 (en) 2000-02-10 2003-04-29 Epic Technologies, Inc. Compliant, solderable input/output bump structures
US6734534B1 (en) 2000-08-16 2004-05-11 Intel Corporation Microelectronic substrate with integrated devices
US6518097B1 (en) 2000-08-29 2003-02-11 Korea Advanced Institute Of Science And Technology Method for fabricating wafer-level flip chip package using pre-coated anisotropic conductive adhesive
JP2002093830A (ja) * 2000-09-14 2002-03-29 Sony Corp チップ状電子部品の製造方法、及びその製造に用いる疑似ウェーハの製造方法
US6673653B2 (en) * 2001-02-23 2004-01-06 Eaglestone Partners I, Llc Wafer-interposer using a ceramic substrate
US6661083B2 (en) 2001-02-27 2003-12-09 Chippac, Inc Plastic semiconductor package
TW544882B (en) * 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
US6908784B1 (en) 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
US6953985B2 (en) 2002-06-12 2005-10-11 Freescale Semiconductor, Inc. Wafer level MEMS packaging
JP3595323B2 (ja) * 2002-11-22 2004-12-02 沖電気工業株式会社 半導体装置及びその製造方法
JP2005243706A (ja) * 2004-02-24 2005-09-08 Nitto Denko Corp 半導体装置製造用耐熱性粘着テープおよび半導体装置の製造方法
US20060170096A1 (en) * 2005-02-02 2006-08-03 Yang Jun Y Chip scale package and method for manufacturing the same
US7824965B2 (en) * 2007-08-07 2010-11-02 Skyworks Solutions, Inc. Near chip scale package integration process

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070092996A1 (en) 2005-10-21 2007-04-26 Freescale Semiconductor, Inc. Method of making semiconductor package with reduced moisture sensitivity

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