KR101482683B1 - 3d-ic including open and short-circuited test structure and method of testing the same - Google Patents
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Abstract
단선 테스트 구조를 갖는 3차원 집적 회로는 복수의 관통 실리콘 비아들, 복수의 범프들, 제1 재배선들, 제2 재배선들을 포함한다. 복수의 관통 실리콘 비아들은 제1 기판을 관통한다. 복수의 범프들은 관통 실리콘 비아들의 하측 각각에 연결되며 제2 기판 상에 형성된다. 제1 재배선들은 관통 실리콘 비아들의 상측들 간에 연결된다. 제2 재배선들은 범프들의 하측들 간에 연결된다. 제1 재배선들과 제2 재배선들은 각각 관통 실리콘 비아들의 상측들과 범프들의 하측들에 교번적으로 연결되어 데이지-체인 구조를 형성하고, 데이지-체인 구조 상의 단선된 지점부터 입력 재배선까지의 커패시턴스에 의한 연결성에 기초하여 제1 및 제2 재배선들 중 단선된 적어도 하나의 재배선의 위치를 검증한다. 본 발명에 의한 실시예들에 의하면 3차원 집적 회로를 손상 시키지 않으면서 커패시턴스에 기초한 연결성을 측정함으로써 단선의 여부 및 위치를 정확하게 파악할 수 있다.A three-dimensional integrated circuit having a single line test structure includes a plurality of through silicon vias, a plurality of bumps, first and second lines. A plurality of through silicon vias pass through the first substrate. A plurality of bumps are formed on the second substrate and connected to respective lower sides of the through silicon vias. The first rewiring lines are connected between the upper sides of the through silicon vias. The second rewires are connected between the underside of the bumps. The first and second rewiring lines are alternately connected to the upper side of the through silicon vias and the lower side of the bumps to form a daisy-chain structure, and the first reed lines and the second reed lines are connected to the input rewiring line And verifies the position of the disconnected at least one rewiring line among the first and second rewiring lines based on the connectivity by the capacitance. According to the embodiments of the present invention, it is possible to precisely determine the disconnection and position by measuring the connectivity based on the capacitance without damaging the three-dimensional integrated circuit.
Description
본 발명은 3차원 집적 회로의 검증에 관한 것으로서, 더욱 상세하게는 단선, 단락 테스트 구조를 갖는 3차원 집적 회로 및 이의 테스트 방법에 관한 것이다. The present invention relates to verification of a three-dimensional integrated circuit, and more particularly, to a three-dimensional integrated circuit having a single-wire short circuit test structure and a test method thereof.
본 발명은 산업기술연구회 및 한국전자통신연구원의 국가연구개발사업의 일환으로 한국전자통신연구원이 주관기관인 과제고유번호:N02120205, 연구사업명: 영상기반 초미세 실시간 검사 및 결함 분리 시스템 개발, 연구과제명: "전기적 3차원 초미세 결함 검출 기술 개발"에 관한 것이다. The present invention relates to the development of an image-based ultrafine real-time inspection and defect separation system, a research project titled "N02120205" by the Korea Electronics and Telecommunications Research Institute as part of the national research and development project of the Industrial Technology Research Association and the Korea Electronics and Telecommunications Research Institute : "Development of electric three-dimensional ultrafine defect detection technology ".
3차원 집적 회로에 있어서 칩을 다층으로 쌓게 되면 칩 간의 연결 길이를 줄일 수 있게 되어 전력 소비량을 줄일 수 있기 때문에 실리콘 기판을 통과하여 연결하는 관통 실리콘 비아 기반의 3차원 집적 회로가 많이 사용되고 있다. 그러나 관통 실리콘 비아의 물리적 크기가 수 마이크로미터 단위로 작아지면서 공정 과정에서 여러 가지 어려움이 발생하고 있다. 공정을 마친 3차원 집적 회로는 신뢰성과 수율을 확인하기 위하여 테스트를 거쳐야 하는데, 현재 3차원 집적 회로를 완벽하게 테스트 하는 방법은 없고 정확한 불량을 검증하기 위해서는 칩을 손상 시켜 단면을 보아야 한다. 3차원 집적 회로의 신뢰성과 수율을 확인하기 위한 많은 연구가 이루어지고 있으며 3차원 집적 회로의 신뢰성과 수율 검증의 정확도를 높이기 위한 여러 방법들이 시도되고 있다. In the three-dimensional integrated circuit, if a plurality of chips are stacked, a length of a connection between chips can be reduced, and a power consumption can be reduced. Therefore, a three-dimensional integrated circuit based on a through silicon via via a silicon substrate is widely used. However, as the physical size of the through silicon vias decreases to several micrometers, various difficulties arise in the process. Processed three-dimensional integrated circuits have to be tested to confirm their reliability and yield. Currently, there is no perfect way to test three-dimensional integrated circuits. Many studies have been conducted to confirm the reliability and yield of three - dimensional integrated circuits, and various methods have been tried to improve the reliability and yield verification of three - dimensional integrated circuits.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 3차원 집적 회로의 신뢰성과 수율 검증의 정확도를 높일 수 있는 단선 테스트 구조를 갖는 3차원 집적 회로를 제공하는 것이다. An object of the present invention is to provide a three-dimensional integrated circuit having a single wire test structure capable of improving the reliability of the three-dimensional integrated circuit and the accuracy of the yield verification.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 3차원 집적 회로의 신뢰성과 수율 검증의 정확도를 높일 수 있는 단락 테스트 구조를 갖는 3차원 집적 회로를 제공하는 것이다.An object of the present invention is to provide a three-dimensional integrated circuit having a short test structure capable of improving the reliability of the three-dimensional integrated circuit and the accuracy of the yield verification.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 3차원 집적 회로의 신뢰성과 수율 검증의 정확도를 높일 수 있는 단선-단락 테스트 구조를 갖는 3차원 집적 회로를 제공하는 것이다.An object of the present invention is to provide a three-dimensional integrated circuit having a short-circuit / short-circuit test structure capable of improving the reliability of the three-dimensional integrated circuit and the accuracy of the yield verification.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 3차원 집적 회로의 신뢰성과 수율 검증의 정확도를 높일 수 있는 단선 테스트 방법을 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to solve the above problems and provide a method of testing a single wire which can improve the reliability of the three-dimensional integrated circuit and the accuracy of the yield verification.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 3차원 집적 회로의 신뢰성과 수율 검증의 정확도를 높일 수 있는 단락 테스트 방법을 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to solve the above problems and provide a short-circuit test method capable of improving reliability and yield verification of a three-dimensional integrated circuit.
상기한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 단선 테스트 구조를 갖는 3차원 집적 회로는 복수의 관통 실리콘 비아들, 복수의 범프들, 제1 재배선들 및 제2 재배선들을 포함한다. 상기 복수의 관통 실리콘 비아들은 제1 기판을 관통한다. 상기 복수의 범프들은 상기 관통 실리콘 비아들의 하측 각각에 연결되며 제2 기판 상에 형성된다. 상기 제1 재배선들은 상기 관통 실리콘 비아들의 상측들 간에 연결된다. 상기 제2 재배선들은 상기 범프들의 하측들 간에 연결된다. 상기 제1 재배선들과 상기 제2 재배선들은 각각 상기 관통 실리콘 비아들의 상측들과 상기 범프들의 하측들에 교번적으로 연결되어 데이지-체인 구조를 형성하고, 상기 데이지-체인 구조 상의 단선된 지점부터 입력 재배선까지의 커패시턴스에 의한 연결성에 기초하여 상기 제1 및 상기 제2재배선들 중 단선된 적어도 하나의 재배선의 위치를 검증한다. In order to accomplish the object of the present invention, a three-dimensional integrated circuit having a single wire test structure according to embodiments of the present invention includes a plurality of through silicon vias, a plurality of bumps, Lines. The plurality of through silicon vias pass through the first substrate. The plurality of bumps are connected to each of the lower sides of the through silicon vias and are formed on the second substrate. The first rewiring lines are connected between the upper sides of the through silicon vias. The second rewiring lines are connected between the lower sides of the bumps. The first and second rewiring lines are alternately connected to the upper sides of the through silicon vias and the lower sides of the bumps to form a daisy chain structure, And verifies the position of at least one rewiring line among the first and second rewiring lines based on the connectivity by the capacitance up to the input rewiring line.
예시적인 실시예에 있어서, 상기 연결성 검증에 의해 상기 단선된 적어도 하나의 재배선의 위치가 상기 제1 재배선들 중 하나인 경우, 상기 관통 실리콘 비아들 중 적어도 하나가 단선된 것으로 판단될 수 있다. In an exemplary embodiment, if the location of the disconnected at least one rewiring line is one of the first rewires, at least one of the through silicon vias may be determined to be disconnected.
예시적인 실시예에 있어서, 상기 연결성 검증에 의해 상기 단선된 적어도 하나의 재배선의 위치가 상기 제2 재배선들 중 하나인 경우, 상기 범프들 중 적어도 하나가 단선된 것으로 판단될 수 있다. In an exemplary embodiment, when the location of the disconnected at least one rewiring line is one of the second rewiring lines, at least one of the bumps may be determined to be disconnected.
예시적인 실시예에 있어서, 상기 연결성은 단선된 간격에 기초하여 결정될 수 있다. In an exemplary embodiment, the connectivity may be determined based on the disconnected interval.
예시적인 실시예에 있어서, 상기 커패시턴스에 의한 연결성은 입력 재배선, 출력 재배선 및 그라운드로 형성되는 투-포트 회로의 지-파라미터(G-parameter)를 이용하여 산출될 수 있다. In the exemplary embodiment, the capacitance-based connectivity may be calculated using a G-parameter of a two-port circuit formed of input rewiring lines, output rewiring lines, and ground.
예시적인 실시예에 있어서, 상기 커패시턴스에 의한 연결성은 입력 재배선을 통하여 측정되는 타임-도메인 리플렉타머트리(Time-Domain Reflectometry,TDR)를 이용하여 산출될 수 있다. In an exemplary embodiment, the capacitance-based connectivity may be calculated using a time-domain reflectometry (TDR), which is measured through input rewiring.
상기한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 단락 테스트 구조를 갖는 3차원 집적 회로는 복수의 관통 실리콘 비아들, 복수의 범프들, 제1 재배선들 및 제2 재배선들을 포함한다. 상기 복수의 관통 실리콘 비아들은 제1 기판을 관통한다. 상기 복수의 범프들은 상기 관통 실리콘 비아들의 하측 각각에 연결되며 제2 기판 상에 형성된다. 상기 제1 재배선들은 상기 관통 실리콘 비아들의 상측들 간에 연결된다. 상기 제2 재배선들은 상기 범프들의 하측들 간에 연결된다. 상기 제1 재배선들과 상기 제2 재배선들은 각각 상기 관통 실리콘 비아들의 상측들과 상기 범프들의 하측들에 교번적으로 연결되어 데이지-체인 구조를 형성하고, 상기 데이지-체인 구조 상의 그라운드와 단락된 지점부터 입력 재배선까지의 레지스턴스와 인덕턴스에 의한 연결성에 기초하여 상기 제1 및 상기 제2재배선들 중 단락된 적어도 하나의 재배선의 위치를 검증한다. In order to accomplish one aspect of the present invention, a three-dimensional integrated circuit having a short-circuit test structure according to embodiments of the present invention includes a plurality of through silicon vias, a plurality of bumps, Lines. The plurality of through silicon vias pass through the first substrate. The plurality of bumps are connected to each of the lower sides of the through silicon vias and are formed on the second substrate. The first rewiring lines are connected between the upper sides of the through silicon vias. The second rewiring lines are connected between the lower sides of the bumps. Wherein the first and second rewiring lines are alternately connected to the upper side of the through silicon vias and the lower side of the bumps to form a daisy-chain structure, wherein the ground lines in the daisy- The position of at least one rewiring line among the first and second rewiring lines is verified based on the resistance from the point to the input rewiring line and the connection by inductance.
예시적인 실시예에 있어서, 상기 연결성 검증에 의해 상기 단락된 적어도 하나의 재배선의 위치가 상기 제1 재배선들 중 하나인 경우, 상기 관통 실리콘 비아들 중 적어도 하나가 단락된 것으로 판단될 수 있다.In an exemplary embodiment, at least one of the through silicon vias may be determined to be shorted if the location of the shorted at least one rewiring line by the connectivity verification is one of the first rewiring lines.
예시적인 실시예에 있어서, 상기 연결성 검증에 의해 상기 단락된 적어도 하나의 재배선의 위치가 상기 제2 재배선들 중 하나인 경우, 상기 범프들 중 적어도 하나가 단락된 것으로 판단될 수 있다. In an exemplary embodiment, at least one of the bumps may be determined to be shorted if the location of the shorted at least one rewiring line by the connectivity verification is one of the second rewiring lines.
상기한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 단선-단락 테스트 구조를 갖는 3차원 집적 회로는 복수의 관통 실리콘 비아들, 복수의 범프들, 제1 재배선들 및 제2 재배선들을 포함한다. 상기 복수의 관통 실리콘 비아들은 제1 기판을 관통한다. 상기 복수의 범프들은 상기 관통 실리콘 비아들의 하측 각각에 연결되며 제2 기판 상에 형성된다. 상기 제1 재배선들은 상기 관통 실리콘 비아들의 상측들 간에 연결된다. 상기 제2 재배선들은 상기 범프들의 하측들 간에 연결된다. 상기 제1 재배선들과 상기 제2 재배선들은 각각 상기 관통 실리콘 비아들의 상측들과 상기 범프들의 하측들에 교번적으로 연결되어 데이지-체인 구조를 형성하고, 상기 데이지-체인 구조 상의 단선된 지점부터 입력 재배선까지의 제1 연결성에 기초하여 상기 제1 및 상기 제2재배선들 중 단선된 적어도 하나의 재배선의 위치를 검증하고, 상기 데이지-체인 구조 상의 그라운드와 단락된 지점부터 입력 재배선까지의 제2 연결성에 기초하여 상기 제1 및 상기 제2재배선들 중 단락된 적어도 하나의 재배선의 위치를 검증한다. In order to accomplish one object of the present invention, a three-dimensional integrated circuit having a single-wire short circuit test structure according to embodiments of the present invention includes a plurality of through silicon vias, a plurality of bumps, Includes 2 growing lines. The plurality of through silicon vias pass through the first substrate. The plurality of bumps are connected to each of the lower sides of the through silicon vias and are formed on the second substrate. The first rewiring lines are connected between the upper sides of the through silicon vias. The second rewiring lines are connected between the lower sides of the bumps. The first and second rewiring lines are alternately connected to the upper sides of the through silicon vias and the lower sides of the bumps to form a daisy chain structure, Verifying the position of at least one rewiring line among the first and second rewiring lines based on the first connectivity up to the input rewiring line and verifying the position of at least one rewiring line between the ground and the input rewiring line in the daisy- And verifies the position of at least one of the rewiring lines shorted out of the first and second rewiring lines based on the second connectivity.
예시적인 실시예에 있어서, 상기 제1 연결성은 커패시턴스에 기초하여, 상기 제2 연결성은 레지스턴스와 인덕턴스에 기초하여 결정할 수 있다. In an exemplary embodiment, the first connectivity is based on capacitance, and the second connectivity is based on resistance and inductance.
예시적인 실시예에 있어서, 상기 제1 및 상기 제2 연결성은 입력 재배선, 출력 재배선 및 그라운드로 형성되는 투-포트 회로의 지-파라미터(G-parameter)를 이용하여 산출될 수 있다. In an exemplary embodiment, the first and second connectivity may be calculated using a G-parameter of a two-port circuit formed of an input rewiring line, an output rewiring line, and a ground.
예시적인 실시예에 있어서, 상기 제1 및 상기 제2 연결성은 입력 재배선을 통하여 측정되는 타임-도메인 리플렉타머트리(Time-Domain Reflectometry, TDR)를 이용하여 산출될 수 있다. In an exemplary embodiment, the first and second connectivity may be computed using a time-domain reflectometry (TDR) measured through input rewiring.
상기한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 단선 테스트 방법은 3차원 집적 회로의 입출력단을 결정하는 단계, 상기 입출력단에 기초하여 투-포트(two-port) 회로의 지-파라미터(G-parameter)를 산출하는 단계, 상기 투-포트 회로의 지-파라미터와 단선 정보 지-파라미터를 비교하는 단계 및 상기 비교 결과를 이용하여 단선된 위치를 추출하는 단계를 포함한다. According to another aspect of the present invention, there is provided a method of testing a single wire, comprising the steps of: determining an input / output stage of a three-dimensional integrated circuit; Calculating a G-parameter of the circuit, comparing the ground-parameter of the two-port circuit with the disconnection information paper-parameter, and extracting the disconnected position using the comparison result do.
상기한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 단락 테스트 방법은 3차원 집적 회로의 입출력단을 결정하는 단계, 상기 입출력단에 기초하여 타임-도메인 리플렉타머트리(Time-Domain Reflectometry, TDR)를 산출하는 단계, 상기 타임-도메인 리플렉타머트리와 단락 정보 타임-도메인 리플렉타머트리를 비교하는 단계 및 상기 비교 결과를 이용하여 단락된 위치를 추출하는 단계를 포함한다. According to another aspect of the present invention, there is provided a short-circuit testing method comprising the steps of: determining an input / output stage of a three-dimensional integrated circuit; determining a time-domain reflector tree based on the input / Domain reflectometry (TDR), comparing the time-domain reflector tree with the parallax information time-domain reflector tree, and extracting the short-circuited position using the comparison result do.
도 1은 본 발명의 실시예들에 따른 단선 테스트 구조를 갖는 3차원 집적 회로를 나타내는 측면도이다.
도 2는 본 발명의 실시예들에 따른 단선 테스트 구조를 갖는 3차원 집적 회로를 나타내는 평면도이다.
도 3은 본 발명의 실시예들에 따른 단락 테스트 구조를 갖는 3차원 집적 회로를 나타내는 평면도이다.
도 4는 본 발명의 실시예들에 따른 단선 테스트 방법을 나타내는 순서도이다.
도 5는 본 발명의 실시예들에 따른 단락 테스트 방법을 나타내는 순서도이다. 1 is a side view showing a three-dimensional integrated circuit having a single wire test structure according to embodiments of the present invention.
2 is a plan view showing a three-dimensional integrated circuit having a single wire test structure according to embodiments of the present invention.
3 is a plan view showing a three-dimensional integrated circuit having a short-circuit test structure according to embodiments of the present invention.
4 is a flow diagram illustrating a method of testing a single wire in accordance with embodiments of the present invention.
5 is a flow diagram illustrating a short circuit test method in accordance with embodiments of the present invention.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.For the embodiments of the invention disclosed herein, specific structural and functional descriptions are set forth for the purpose of describing an embodiment of the invention only, and it is to be understood that the embodiments of the invention may be practiced in various forms, The present invention should not be construed as limited to the embodiments described in Figs.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.The present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the text. It is to be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but on the contrary, is intended to cover all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms may be used for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between. Other expressions that describe the relationship between components, such as "between" and "between" or "neighboring to" and "directly adjacent to" should be interpreted as well.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms "comprise", "having", and the like are intended to specify the presence of stated features, integers, steps, operations, elements, components, or combinations thereof, , Steps, operations, components, parts, or combinations thereof, as a matter of principle.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries should be construed as meaning consistent with meaning in the context of the relevant art and are not to be construed as ideal or overly formal in meaning unless expressly defined in the present application .
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals are used for the same constituent elements in the drawings and redundant explanations for the same constituent elements are omitted.
도 1은 본 발명의 실시예들에 따른 단선 테스트 구조를 갖는 3차원 집적 회로를 나타내는 측면도이고, 도 2는 본 발명의 실시예들에 따른 단선 테스트 구조를 갖는 3차원 집적 회로를 나타내는 평면도이다.FIG. 1 is a side view showing a three-dimensional integrated circuit having a single line test structure according to embodiments of the present invention, and FIG. 2 is a plan view showing a three-dimensional integrated circuit having a single line test structure according to embodiments of the present invention.
도 1 및 도 2를 참조하면, 단선 테스트 구조를 갖는 3차원 집적 회로(10)는 복수의 관통 실리콘 비아들(101, 102, 103, 104), 복수의 범프들(201, 202, 203, 204), 제1 재배선들(303) 및 제2 재배선들(302, 304)을 포함한다. 복수의 관통 실리콘 비아들(101, 102, 103, 104)은 제1 기판(400)을 관통한다. 복수의 범프들(201, 202, 203, 204)은 관통 실리콘 비아들(101, 102, 103, 104)의 하측 각각에 연결되며 제2 기판(500) 상에 형성된다. 제1 재배선들(303)은 관통 실리콘 비아들(101, 102, 103, 104)의 상측들 간에 연결된다. 제2 재배선들(302, 304)은 범프들(201, 202, 203, 204)의 하측들 간에 연결된다. 제1 재배선들(303)과 제2 재배선들(302, 304)은 각각 관통 실리콘 비아들(101, 102, 103, 104)의 상측들과 범프들(201, 202, 203, 204)의 하측들에 교번적으로 연결되어 데이지-체인(daisy-chain) 구조를 형성하고, 데이지-체인 구조 상의 단선된 지점부터 입력 재배선(301)까지의 커패시턴스에 의한 연결성에 기초하여 제1 재배선들(303) 및 제2 재배선들(302, 304) 중 단선된 적어도 하나의 재배선의 위치를 검증한다. 단선 테스트 구조를 갖는 3차원 집적 회로(10)는 복수의 관통 실리콘 비아들(101, 102, 103, 104), 복수의 범프들(201, 202, 203, 204)을 제1 재배선들(303) 및 제2 재배선들(302, 304)을 이용하여 연결한다. 제1 재배선들(303)과 제2 재배선들(302, 304)로 연결된 복수의 관통 실리콘 비아들(101, 102, 103, 104)과 복수의 범프들(201, 202, 203, 204)은 데이지-체인(daisy-chain) 구조를 형성한다. 데이지-체인 구조에서 복수의 관통 실리콘 비아들(101, 102, 103, 104) 또는 복수의 범프들(201, 202, 203, 204) 간에 단선이 발생하는 경우, 제1 재배선들(303) 또는 제2 재배선들(302, 304)로 연결되는 데이지-체인 구조의 연결성을 측정함으로써 단선의 위치를 파악할 수 있다. 단선의 위치를 판단함에 있어서, 입력 재배선(301)으로부터 데이지-체인 구조를 통해서 연결되는 단선된 위치까지의 커패시턴스에 기초한 연결성을 측정한다. 또한 3차원 집적 회로의 샘플을 통해서 사전에 데이지-체인 상의 복수의 관통 실리콘 비아들(101, 102, 103, 104) 또는 복수의 범프들(201, 202, 203, 204) 간에 단선이 발생하는 경우 입력 재배선(301)에서부터 각 데이지-체인 구조의 단선된 위치까지의 커패시턴스에 기초한 연결성에 대한 정보를 얻는다. 실제 3차원 집적 회로에서 측정한 커패시턴스에 기초한 연결성을 사전에 샘플을 통해서 얻은 정보와 비교하면 단선된 위치를 파악할 수 있다. 3차원 집적 회로 내부에 배치되는 복수의 관통 실리콘 비아들(101, 102, 103, 104)과 범프들(201, 202, 203, 204)의 연결성을 검증을 하기 위한 가장 정확한 방법은 직접 칩을 손상시켜 단면을 보는 것이다. 모든 3차원 집적 회로에 대하여 칩을 손상시켜 검증하는 방법은 현실적으로 불가능하다. 본 발명에 의한 실시예들에 의하면 3차원 집적 회로를 손상 시키지 않으면서 커패시턴스에 기초한 연결성을 측정함으로써 단선의 여부 및 위치를 정확하게 파악할 수 있다. 1 and 2, a three-dimensional
예시적인 실시예에 있어서, 연결성 검증에 의해 단선된 적어도 하나의 재배선의 위치가 제1 재배선들(303) 중 하나인 경우, 관통 실리콘 비아들(101, 102, 103, 104) 중 적어도 하나가 단선된 것으로 판단될 수 있다. 복수의 관통 실리콘 비아들(101, 102, 103, 104)은 제1 재배선들(303)을 이용하여 연결된다. 입력 재배선(301)에서부터 데이지-체인 구조의 단선된 위치까지의 커패시턴스에 의한 연결성을 측정한 결과 단선된 위치가 제1 재배선인 경우, 관통 실리콘 비아들(101, 102, 103, 104) 간에 단선이 발생한 것임을 알 수 있고 단선된 관통 실리콘 비아의 위치도 파악할 수 있다. In an exemplary embodiment, if the location of at least one rewiring line disconnected by connectivity verification is one of the
예시적인 실시예에 있어서, 연결성 검증에 의해 단선된 적어도 하나의 재배선의 위치가 제2 재배선들(302, 304) 중 하나인 경우, 범프들(201, 202, 203, 204) 중 적어도 하나가 단선된 것으로 판단될 수 있다. 복수의 범프들(201, 202, 203, 204)은 제2 재배선들(302, 304)을 이용하여 연결된다. 입력 재배선(301)에서부터 데이지-체인 구조의 단선된 위치까지의 커패시턴스에 의한 연결성을 측정한 결과 단선된 위치가 제2 재배선인 경우, 범프들(201, 202, 203, 204) 간에 단선이 발생한 것임을 알 수 있고 단선된 범프의 위치도 파악할 수 있다.In an exemplary embodiment, if the position of at least one rewiring line disconnected by connectivity verification is one of the
예시적인 실시예에 있어서, 연결성은 단선된 간격에 기초하여 결정될 수 있다. 도 2에서 시그널 라인(S)은 중간에 단선되었는데, 단선된 간격에 따라 연결성은 달라지게 된다. 단선된 간격이 작으면 연결성은 높아지고, 단선된 간격이 크면 연결성은 낮아지게 된다. In an exemplary embodiment, connectivity may be determined based on the disconnected interval. In FIG. 2, the signal line S is disconnected in the middle, and the connectivity is changed according to the disconnected interval. If the disconnected interval is small, the connectivity is high, and if the disconnected interval is large, the connectivity is low.
예시적인 실시예에 있어서, 커패시턴스에 의한 연결성은 입력 재배선(301), 출력 재배선(305) 및 그라운드로 형성되는 투-포트 회로의 지-파라미터(G-parameter)를 이용하여 산출될 수 있다. 커패시턴스에 의한 연결성을 측정하는 방법 중의 하나로 지-파라미터를 이용할 수 있다. 3차원 집적 회로의 샘플을 통해서 사전에 데이지-체인 상의 복수의 관통 실리콘 비아들(101, 102, 103, 104) 또는 복수의 범프들(201, 202, 203, 204) 간에 단선이 발생하는 경우 입력 재배선(301), 출력 재배선(305) 및 그라운드로 형성되는 투-포트 회로의 지-파라미터에 대한 정보를 얻는다. 그 후 실제 3차원 집적 회로에서 측정한 지-파라미터를 사전에 샘플을 통해서 얻은 지-파라미터 정보와 비교하면 단선의 여부 및 위치를 파악할 수 있다.In the exemplary embodiment, the capacitance-based connectivity can be calculated using a G-parameter of a two-port circuit formed of an
예시적인 실시예에 있어서, 커패시턴스에 의한 연결성은 입력 재배선(301)을 통하여 측정되는 타임-도메인 리플렉타머트리(Time-Domain Reflectometry,TDR)를 이용하여 산출될 수 있다. 커패시턴스에 의한 연결성을 측정하는 방법 중의 하나로 타임-도메인 리플렉타머트리를 이용할 수 있다. 3차원 집적 회로의 샘플을 통해서 사전에 데이지-체인 상의 복수의 관통 실리콘 비아들(101, 102, 103, 104) 또는 복수의 범프들(201, 202, 203, 204) 간에 단선이 발생하는 경우 입력 재배선(301)을 통하여 타임-도메인 리플렉타머트리에 대한 정보를 얻는다. 그 후 실제 3차원 집적 회로에서 측정한 타임-도메인 리플렉타머트리를 사전에 샘플을 통해서 얻은 타임-도메인 리플렉타머트리 정보와 비교하면 단선의 여부 및 위치를 파악할 수 있다.In an exemplary embodiment, the capacitance-based connectivity can be calculated using a time-domain reflectometry (TDR) measured through the
도 3은 본 발명의 실시예들에 따른 단락 테스트 구조를 갖는 3차원 집적 회로를 나타내는 평면도이다.3 is a plan view showing a three-dimensional integrated circuit having a short-circuit test structure according to embodiments of the present invention.
도 3을 참조하면, 단락 테스트 구조를 갖는 3차원 집적 회로(30)는 복수의 관통 실리콘 비아들(101, 102, 103, 104), 복수의 범프들(201, 202, 203, 204), 제1 재배선들(303) 및 제2 재배선들(302, 304)을 포함한다. 복수의 관통 실리콘 비아들(101, 102, 103, 104)은 제1 기판(400)을 관통한다. 복수의 범프들(201, 202, 203, 204)은 관통 실리콘 비아들(101, 102, 103, 104)의 하측 각각에 연결되며 제2 기판(500) 상에 형성된다. 제1 재배선들(303)은 관통 실리콘 비아들(101, 102, 103, 104)의 상측들 간에 연결된다. 제2 재배선들(302, 304)은 범프들(201, 202, 203, 204)의 하측들 간에 연결된다. 제1 재배선들(303)과 제2 재배선들(302, 304)은 각각 관통 실리콘 비아들(101, 102, 103, 104)의 상측들과 범프들(201, 202, 203, 204)의 하측들에 교번적으로 연결되어 데이지-체인 구조를 형성하고, 데이지-체인 구조 상의 그라운드와 단락된 지점부터 입력 재배선(301)까지의 레지스턴스와 인덕턴스에 의한 연결성에 기초하여 제1 및 제2재배선들 중 단락된 적어도 하나의 재배선의 위치를 검증한다. 단락 테스트 구조를 갖는 3차원 집적 회로(30)는 복수의 관통 실리콘 비아들(101, 102, 103, 104), 복수의 범프들(201, 202, 203, 204)을 제1 재배선들(303) 및 제2 재배선들(302, 304)을 이용하여 연결한다. 제1 재배선들(303)과 제2 재배선들(302, 304)로 연결된 복수의 관통 실리콘 비아들(101, 102, 103, 104)과 복수의 범프들(201, 202, 203, 204)은 데이지-체인(daisy-chain) 구조를 형성한다. 데이지-체인 구조에서 복수의 관통 실리콘 비아들(101, 102, 103, 104) 또는 복수의 범프들(201, 202, 203, 204)에 단락이 발생하는 경우, 제1 재배선들(303) 또는 제2 재배선들(302, 304)로 연결되는 데이지-체인 구조의 연결성을 측정함으로써 단락의 위치를 파악할 수 있다. 단락의 위치를 판단함에 있어서, 입력 재배선(301)으로부터 데이지-체인 구조를 통해서 연결되는 단락된 위치까지의 레지스턴스와 인덕턴스에 기초한 연결성을 측정한다. 또한 3차원 집적 회로의 샘플을 통해서 사전에 데이지-체인 상의 복수의 관통 실리콘 비아들(101, 102, 103, 104) 또는 복수의 범프들(201, 202, 203, 204)에 단락이 발생하는 경우 입력 재배선(301)에서부터 각 데이지-체인 구조의 단락된 위치까지의 레지스턴스와 인덕턴스에 기초한 연결성에 대한 정보를 얻는다. 실제 3차원 집적 회로에서 측정한 레지스턴스와 인덕턴스에 기초한 연결성을 사전에 샘플을 통해서 얻은 정보와 비교하면 단락된 위치를 파악할 수 있다. 본 발명에 의한 실시예들에 의하면 3차원 집적 회로를 손상 시키지 않으면서 레지스턴스와 인덕턴스에 기초한 연결성을 측정함으로써 단락의 여부 및 위치를 정확하게 파악할 수 있다.3, the three-dimensional
예시적인 실시예에 있어서, 연결성 검증에 의해 단락된 적어도 하나의 재배선의 위치가 제1 재배선들(303) 중 하나인 경우, 관통 실리콘 비아들(101, 102, 103, 104) 중 적어도 하나가 단락된 것으로 판단될 수 있다. 복수의 관통 실리콘 비아들(101, 102, 103, 104)은 제1 재배선들(303)을 이용하여 연결된다. 입력 재배선(301)에서부터 데이지-체인 구조의 단락된 위치까지의 레지스턴스와 인덕턴스에 의한 연결성을 측정한 결과 단락된 위치가 제1 재배선인 경우, 관통 실리콘 비아에 단락이 발생한 것임을 알 수 있고 단락된 관통 실리콘 비아의 위치도 파악할 수 있다.In an exemplary embodiment, at least one of the through
예시적인 실시예에 있어서, 연결성 검증에 의해 단락된 적어도 하나의 재배선의 위치가 제2 재배선들(302, 304) 중 하나인 경우, 범프들(201, 202, 203, 204) 중 적어도 하나가 단락된 것으로 판단될 수 있다. 복수의 범프들(201, 202, 203, 204)은 제2 재배선들(302, 304)을 이용하여 연결된다. 입력 재배선(301)에서부터 데이지-체인 구조의 단락된 위치까지의 레지스턴스와 인덕턴스에 의한 연결성을 측정한 결과 단락된 위치가 제2 재배선인 경우, 범프에 단락이 발생한 것임을 알 수 있고 단락된 범프의 위치도 파악할 수 있다.In an exemplary embodiment, at least one of the
도 1, 도 2및 도 3을 참조하면, 단선-단락 테스트 구조를 갖는 3차원 집적 회로는 복수의 관통 실리콘 비아들(101, 102, 103, 104), 복수의 범프들(201, 202, 203, 204), 제1 재배선들(303) 및 제2 재배선들(302, 304)을 포함한다. 복수의 관통 실리콘 비아들(101, 102, 103, 104)은 제1 기판(400)을 관통한다. 복수의 범프들(201, 202, 203, 204)은 관통 실리콘 비아들(101, 102, 103, 104)의 하측 각각에 연결되며 제2 기판(500) 상에 형성된다. 제1 재배선들(303)은 관통 실리콘 비아들(101, 102, 103, 104)의 상측들 간에 연결된다. 제2 재배선들(302, 304)은 범프들(201, 202, 203, 204)의 하측들 간에 연결된다. 제1 재배선들(303)과 제2 재배선들(302, 304)은 각각 관통 실리콘 비아들(101, 102, 103, 104)의 상측들과 범프들(201, 202, 203, 204)의 하측들에 교번적으로 연결되어 데이지-체인 구조를 형성하고, 데이지-체인 구조 상의 단선된 지점부터 입력 재배선(301)까지의 제1 연결성에 기초하여 제1 및 제2재배선들 중 단선된 적어도 하나의 재배선의 위치를 검증하고, 데이지-체인 구조 상의 그라운드와 단락된 지점부터 입력 재배선(301)까지의 제2 연결성에 기초하여 제1 및 제2재배선들 중 단락된 적어도 하나의 재배선의 위치를 검증한다. 1, 2 and 3, a three-dimensional integrated circuit having a single-wire short circuit test structure includes a plurality of through
예시적인 실시예에 있어서, 제1 연결성은 커패시턴스에 기초하여, 제2 연결성은 레지스턴스와 인덕턴스에 기초하여 결정할 수 있다. 단선-단락 테스트 구조를 갖는 3차원 집적 회로는 복수의 관통 실리콘 비아들(101, 102, 103, 104), 복수의 범프들(201, 202, 203, 204)을 제1 재배선들(303) 및 제2 재배선들(302, 304)을 이용하여 연결한다. 제1 재배선과 제2 재배선들(302, 304)로 연결된 복수의 관통 실리콘 비아들(101, 102, 103, 104)과 복수의 범프들(201, 202, 203, 204)은 데이지-체인(daisy-chain) 구조를 형성한다. 데이지-체인 구조에서 복수의 관통 실리콘 비아들(101, 102, 103, 104) 또는 복수의 범프들(201, 202, 203, 204)에 단선, 단락이 발생하는 경우, 제1 재배선들(303) 또는 제2 재배선들(302, 304)로 연결되는 데이지-체인 구조의 제1 연결성 및 제2 연결성을 측정함으로써 단선, 단락의 위치를 파악할 수 있다. 단선, 단락의 위치를 판단함에 있어서, 입력 재배선(301)으로부터 데이지-체인 구조를 통해서 연결되는 단선, 단락된 위치까지의 커패시턴스에 기초한 제1 연결성 및 레지스턴스와 인덕턴스에 기초한 제2 연결성을 측정한다. 또한 3차원 집적 회로의 샘플을 통해서 사전에 데이지-체인 상의 복수의 관통 실리콘 비아들(101, 102, 103, 104) 또는 복수의 범프들(201, 202, 203, 204) 간에 단선, 단락이 발생하는 경우 입력 재배선(301)에서부터 각 데이지-체인 구조의 단선, 단락된 위치까지의 커패시턴스에 기초한 제1 연결성 및 레지스턴스와 인덕턴스에 기초한 제2 연결성에 대한 정보를 얻는다. 실제 3차원 집적 회로에서 측정한 커패시턴스에 기초한 제1 연결성 및 레지스턴스와 인덕턴스에 기초한 제2 연결성을 사전에 샘플을 통해서 얻은 정보와 비교하면 단선, 단락된 위치를 파악할 수 있다. 본 발명에 의한 실시예들에 의하면 3차원 집적 회로를 손상 시키지 않으면서 커패시턴스에 기초한 제1 연결성 및 제2 연결성을 측정함으로써 단선, 단락의 여부 및 위치를 정확하게 파악할 수 있다.In an exemplary embodiment, the first connectivity can be based on capacitance, and the second connectivity can be determined based on resistance and inductance. A three-dimensional integrated circuit having a short-circuit and short-circuit test structure includes a plurality of through
예시적인 실시예에 있어서, 제1 및 제2 연결성은 입력 재배선(301), 출력 재배선(305) 및 그라운드로 형성되는 투-포트 회로의 지-파라미터(G-parameter)를 이용하여 산출될 수 있다. 레지스턴스와 인덕턴스에 의한 연결성을 측정하는 방법 중의 하나로 지-파라미터를 이용할 수 있다. 3차원 집적 회로의 샘플을 통해서 사전에 데이지-체인 상의 복수의 관통 실리콘 비아들(101, 102, 103, 104) 또는 복수의 범프들(201, 202, 203, 204)에 단락이 발생하는 경우 입력 재배선(301), 출력 재배선(305) 및 그라운드로 형성되는 투-포트 회로의 지-파라미터에 대한 정보를 얻는다. 그 후 실제 3차원 집적 회로에서 측정한 지-파라미터를 사전에 샘플을 통해서 얻은 지-파라미터 정보와 비교하면 단락의 여부 및 위치를 파악할 수 있다.In the exemplary embodiment, the first and second connectivity are calculated using a G-parameter of the two-port circuit formed by the
예시적인 실시예에 있어서, 제1 및 제2 연결성은 입력 재배선(301)을 통하여 측정되는 타임-도메인 리플렉타머트리(Time-Domain Reflectometry, TDR)를 이용하여 산출될 수 있다. 레지스턴스와 인덕턴스에 의한 연결성을 측정하는 방법 중의 하나로 타임-도메인 리플렉타머트리를 이용할 수 있다. 3차원 집적 회로의 샘플을 통해서 사전에 데이지-체인 상의 복수의 관통 실리콘 비아들(101, 102, 103, 104) 또는 복수의 범프들(201, 202, 203, 204) 간에 단락이 발생하는 경우 입력 재배선(301)을 통하여 타임-도메인 리플렉타머트리에 대한 정보를 얻는다. 그 후 실제 3차원 집적 회로에서 측정한 타임-도메인 리플렉타머트리를 사전에 샘플을 통해서 얻은 타임-도메인 리플렉타머트리 정보와 비교하면 단락의 여부 및 위치를 파악할 수 있다.In an exemplary embodiment, the first and second connectivity may be computed using a time-domain reflectometry (TDR) measured through the
도 4는 본 발명의 실시예들에 따른 단선 테스트 방법을 나타내는 순서도이다.4 is a flow diagram illustrating a method of testing a single wire in accordance with embodiments of the present invention.
도 1과 도 4를 참조하면, 단선 테스트를 위하여, 3차원 집적 회로의 입출력단을 결정한다(단계 S1000). 입출력단에 기초하여 투-포트(two-port) 회로의 지-파라미터(G-parameter)를 산출한다(단계 S1100). 투-포트 회로의 지-파라미터와 단선 정보 지-파라미터를 비교한다(단계 S1200). 비교 결과를 이용하여 단선된 위치를 추출한다(단계 S1300). 3차원 집적 회로의 샘플을 통해서 사전에 데이지-체인 상의 복수의 관통 실리콘 비아들(101, 102, 103, 104) 또는 복수의 범프들(201, 202, 203, 204) 간에 단선이 발생하는 경우 입력 재배선(301), 출력 재배선(305) 및 그라운드로 형성되는 투-포트 회로의 지-파라미터에 대한 정보를 얻는다. 그 후 실제 3차원 집적 회로에서 측정한 지-파라미터를 사전에 샘플을 통해서 얻은 지-파라미터 정보와 비교하면 단선의 여부 및 위치를 파악할 수 있다.Referring to FIGS. 1 and 4, an input / output stage of a three-dimensional integrated circuit is determined for a single-wire test (step S1000). The G-parameter of the two-port circuit is calculated based on the input / output stage (step S1100). And compares the ground-parameter of the two-port circuit with the disconnection information sheet-parameter (step S1200). The disconnection position is extracted using the comparison result (step S1300). When a break occurs between a plurality of through
도 5는 본 발명의 실시예들에 따른 단락 테스트 방법을 나타내는 순서도이다.5 is a flow diagram illustrating a short circuit test method in accordance with embodiments of the present invention.
도 3과 도 5를 참조하면, 단락 테스트를 위하여, 3차원 집적 회로의 입출력단을 결정한다(단계 S2000). 입출력단에 기초하여 타임-도메인 리플렉타머트리(Time-Domain Reflectometry, TDR)를 산출한다(단계 S2100). 타임-도메인 리플렉타머트리와 단락 정보 타임-도메인 리플렉타머트리를 비교한다(단계 S2200). 비교 결과를 이용하여 단락된 위치를 추출한다(단계 S2300). 3차원 집적 회로의 샘플을 통해서 사전에 데이지-체인 상의 복수의 관통 실리콘 비아들(101, 102, 103, 104) 또는 복수의 범프들(201, 202, 203, 204) 간에 단락이 발생하는 경우 입력 재배선(301)을 통하여 타임-도메인 리플렉타머트리에 대한 정보를 얻는다. 그 후 실제 3차원 집적 회로에서 측정한 타임-도메인 리플렉타머트리를 사전에 샘플을 통해서 얻은 타임-도메인 리플렉타머트리 정보와 비교하면 단락의 여부 및 위치를 파악할 수 있다.Referring to FIGS. 3 and 5, an input / output stage of the three-dimensional integrated circuit is determined for short circuit testing (step S2000). A time-domain reflectometry (TDR) is calculated based on the input / output stage (step S2100). The time-domain reflector tree is compared with the paragraph information time-domain reflector tree (step S2200). A short position is extracted using the comparison result (step S2300). When a short circuit occurs between a plurality of through
본 발명의 실시예들에 따른 단선, 단락 테스트 구조를 갖는 3차원 집적 회로 및 이의 테스트 방법은 3차원 집적 회로의 신뢰성과 수율 검증의 정확도를 향상함으로써 다양한 3차원 집적 회로 검증에 적용될 수 있다. A three-dimensional integrated circuit having a short-circuit and short-circuit test structure according to embodiments of the present invention and a test method thereof can be applied to various three-dimensional integrated circuit verification by improving the reliability of the three-dimensional integrated circuit and the accuracy of the yield verification.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.While the present invention has been described with reference to the preferred embodiments thereof, it will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention as defined in the appended claims. It will be understood.
Claims (11)
상기 관통 실리콘 비아들의 하측 각각에 연결되며 제2 기판 상에 형성되는 복수의 범프들;
상기 관통 실리콘 비아들의 상측들 간에 연결되는 제1 재배선들; 및
상기 범프들의 하측들 간에 연결되는 제2 재배선들을 포함하고,
상기 제1 재배선들과 상기 제2 재배선들은 각각 상기 관통 실리콘 비아들의 상측들과 상기 범프들의 하측들에 교번적으로 연결되어 데이지-체인 구조를 형성하고,
상기 데이지-체인 구조 상의 단선된 지점부터 입력 재배선까지의 커패시턴스에 의한 연결성에 기초하여 상기 제1 및 상기 제2재배선들 중 단선된 적어도 하나의 재배선의 위치를 검증하고,
상기 연결성 검증에 의해 상기 단선된 적어도 하나의 재배선의 위치가 상기 제1 재배선들 중 하나인 경우, 상기 관통 실리콘 비아들 중 적어도 하나가 단선된 것으로 판단되는 단선 테스트 구조를 갖는 3차원 집적 회로. A plurality of through silicon vias through the first substrate;
A plurality of bumps connected to the lower side of the through silicon vias and formed on the second substrate;
First reordering lines connected between upper sides of the through silicon vias; And
And second reed lines connected between lower sides of the bumps,
The first and second rewiring lines are alternately connected to the upper side of the through silicon vias and the lower side of the bumps to form a daisy-chain structure,
Verifying the position of the disconnected at least one rewiring line among the first and second rewiring lines based on the connectivity by the capacitance from the disconnected point on the daisy-chain structure to the input rewiring line,
Wherein when at least one of the disconnected rewiring lines is one of the first rewiring lines by the connectivity verification, at least one of the penetrating silicon vias is determined to be disconnected.
상기 관통 실리콘 비아들의 하측 각각에 연결되며 제2 기판 상에 형성되는 복수의 범프들;
상기 관통 실리콘 비아들의 상측들 간에 연결되는 제1 재배선들; 및
상기 범프들의 하측들 간에 연결되는 제2 재배선들을 포함하고,
상기 제1 재배선들과 상기 제2 재배선들은 각각 상기 관통 실리콘 비아들의 상측들과 상기 범프들의 하측들에 교번적으로 연결되어 데이지-체인 구조를 형성하고,
상기 데이지-체인 구조 상의 단선된 지점부터 입력 재배선까지의 커패시턴스에 의한 연결성에 기초하여 상기 제1 및 상기 제2재배선들 중 단선된 적어도 하나의 재배선의 위치를 검증하고,
상기 연결성 검증에 의해 상기 단선된 적어도 하나의 재배선의 위치가 상기 제2 재배선들 중 하나인 경우, 상기 범프들 중 적어도 하나가 단선된 것으로 판단되는 단선 테스트 구조를 갖는 3차원 집적 회로. A plurality of through silicon vias through the first substrate;
A plurality of bumps connected to the lower side of the through silicon vias and formed on the second substrate;
First reordering lines connected between upper sides of the through silicon vias; And
And second reed lines connected between lower sides of the bumps,
The first and second rewiring lines are alternately connected to the upper side of the through silicon vias and the lower side of the bumps to form a daisy-chain structure,
Verifying the position of the disconnected at least one rewiring line among the first and second rewiring lines based on the connectivity by the capacitance from the disconnected point on the daisy-chain structure to the input rewiring line,
Wherein the at least one of the bumps is determined to be disconnected when the position of the disconnected at least one rewiring line is one of the second rewiring lines by the connectivity verification.
상기 연결성은 단선된 간격에 기초하여 결정되는 것을 특징으로 하는 단선 테스트 구조를 갖는 3차원 집적 회로. The method according to claim 1,
Wherein the connectivity is determined based on the disconnected interval. ≪ Desc / Clms Page number 20 >
상기 커패시턴스에 의한 연결성은 입력 재배선, 출력 재배선 및 그라운드로 형성되는 투-포트 회로의 지-파라미터(G-parameter)를 이용하여 산출되는 것을 특징으로 하는 단선 테스트 구조를 갖는 3차원 집적 회로. The method according to claim 1,
Wherein the capacitance by the capacitance is calculated using a G-parameter of a two-port circuit formed of an input rewiring line, an output rewiring line, and a ground.
상기 커패시턴스에 의한 연결성은 입력 재배선을 통하여 측정되는 타임-도메인 리플렉타머트리(Time-Domain Reflectometry,TDR)를 이용하여 산출되는 것을 특징으로 하는 단선 테스트 구조를 갖는 3차원 집적 회로. The method according to claim 1,
Wherein the connection by the capacitance is calculated using a Time-Domain Reflectometry (TDR) measured through input rewiring. ≪ RTI ID = 0.0 > 11. < / RTI >
상기 관통 실리콘 비아들의 하측 각각에 연결되며 제2 기판 상에 형성되는 복수의 범프들;
상기 관통 실리콘 비아들의 상측들 간에 연결되는 제1 재배선들; 및
상기 범프들의 하측들 간에 연결되는 제2 재배선들을 포함하고,
상기 제1 재배선들과 상기 제2 재배선들은 각각 상기 관통 실리콘 비아들의 상측들과 상기 범프들의 하측들에 교번적으로 연결되어 데이지-체인 구조를 형성하고,
상기 데이지-체인 구조 상의 그라운드와 단락된 지점부터 입력 재배선까지의 레지스턴스와 인덕턴스에 의한 연결성에 기초하여 상기 제1 및 상기 제2재배선들 중 단락된 적어도 하나의 재배선의 위치를 검증하고,
상기 연결성 검증에 의해 상기 단락된 적어도 하나의 재배선의 위치가 상기 제1 재배선들 중 하나인 경우, 상기 관통 실리콘 비아들 중 적어도 하나가 단락된 것으로 판단되는 단락 테스트 구조를 갖는 3차원 집적 회로.A plurality of through silicon vias through the first substrate;
A plurality of bumps connected to the lower side of the through silicon vias and formed on the second substrate;
First reordering lines connected between upper sides of the through silicon vias; And
And second reed lines connected between lower sides of the bumps,
The first and second rewiring lines are alternately connected to the upper side of the through silicon vias and the lower side of the bumps to form a daisy-chain structure,
Verifying the position of at least one of the rewiring lines among the first and second rewiring lines based on the grounding in the daisy-chain structure and the connection by the inductance and resistance from the shorted point to the input rewiring line,
Wherein the shorting test structure has a short test structure in which at least one of the through silicon vias is judged to be short-circuited when the position of the short-circuited at least one rewiring line is one of the first rewiring lines by the connectivity verification.
상기 관통 실리콘 비아들의 하측 각각에 연결되며 제2 기판 상에 형성되는 복수의 범프들;
상기 관통 실리콘 비아들의 상측들 간에 연결되는 제1 재배선들; 및
상기 범프들의 하측들 간에 연결되는 제2 재배선들을 포함하고,
상기 제1 재배선들과 상기 제2 재배선들은 각각 상기 관통 실리콘 비아들의 상측들과 상기 범프들의 하측들에 교번적으로 연결되어 데이지-체인 구조를 형성하고,
상기 데이지-체인 구조 상의 그라운드와 단락된 지점부터 입력 재배선까지의 레지스턴스와 인덕턴스에 의한 연결성에 기초하여 상기 제1 및 상기 제2재배선들 중 단락된 적어도 하나의 재배선의 위치를 검증하고,
상기 연결성 검증에 의해 상기 단락된 적어도 하나의 재배선의 위치가 상기 제2 재배선들 중 하나인 경우, 상기 범프들 중 적어도 하나가 단락된 것으로 판단되는 단락 테스트 구조를 갖는 3차원 집적 회로.A plurality of through silicon vias through the first substrate;
A plurality of bumps connected to the lower side of the through silicon vias and formed on the second substrate;
First reordering lines connected between upper sides of the through silicon vias; And
And second reed lines connected between lower sides of the bumps,
The first and second rewiring lines are alternately connected to the upper side of the through silicon vias and the lower side of the bumps to form a daisy-chain structure,
Verifying the position of at least one of the rewiring lines among the first and second rewiring lines based on the grounding in the daisy-chain structure and the connection by the inductance and resistance from the short-circuited point to the input rewiring line,
And a short test structure in which at least one of the bumps is determined to be short-circuited when the position of the short-circuited at least one rewiring line is one of the second rewiring lines by the connectivity verification.
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