KR101480614B1 - 피드백 신호를 이용한 전력 증폭기 - Google Patents

피드백 신호를 이용한 전력 증폭기 Download PDF

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Abstract

본 발명은 피드백 신호를 이용한 전력 증폭기에 관한 것이다. 본 발명에 따르면, 게이트를 통하여 교류 형태의 제1 입력 신호가 인가되며, 제1단이 제1 전원에 연결되어 있고 제2단을 통해서 제1 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제1 트랜지스터와, 게이트를 통하여 제1 입력 신호와 반대 위상의 제2 입력 신호가 인가되며, 제1단이 제1 전원에 연결되어 있고 제2단을 통해서 제2 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제2 트랜지스터와, 게이트에 제1 직류 전원이 연결되고, 제1단이 제2 트랜지스터의 바디에 연결되고 제2단이 제1 트랜지스터의 제2단에 연결되는 제3 트랜지스터와, 게이트에 제1 직류 전원이 연결되고, 제1단이 제1 트랜지스터의 바디에 연결되고 제2단이 2 트랜지스터의 제2단에 연결되는 제4 트랜지스터, 및 제1 및 제2 트랜지스터의 바디에 연결되어 있는 제2 직류 전원을 포함하는 피드백 신호를 이용한 전력 증폭기를 제공한다.
본 발명에 따르면 트랜지스터의 바디에 전력 증폭기의 입력 신호와 동일한 위상의 신호 및 직류 전압을 인가하여 문턱 전압을 조절할 수 있어, 종래 기술에 비하여 동일한 소모 전력 대비 상대적으로 높은 이득을 가질 수 있다. 또한, 신호를 증폭기의 출력에서 가져옴으로써 외부의 다른 회로와의 복잡한 연결이 필요하지 않고 간단하게 구성할 수 있는 이점이 있다.

Description

피드백 신호를 이용한 전력 증폭기{POWER AMPLIFIER USING FEEDBACK SIGNAL}
본 발명은 피드백 신호를 이용한 전력 증폭기에 관한 것으로서, 보다 상세하게는 전력 증폭기의 입력 신호와 동일한 위상의 신호 및 직류 전압을 트랜지스터의 바디에 인가시킴으로써 동일한 소모 전력에 대비하여 높은 이득을 가질 수 있는 피드백 신호를 이용한 전력 증폭기에 관한 것이다.
종래기술에 의한 트랜지스터의 바디 활용은 문턱전압을 일정하게 유지시키는 것에 국한되는 것이 일반적이다. 원하지 않는 문턱전압의 변동은 신호의 왜곡으로 선형성을 감소시키고, 경우에 따라 누설전류의 발생 등 회로의 성능에 악영향을 야기하기 때문이다. 이러한 문턱전압은 제조 공정상의 변수 및 트랜지스터의 물리적 변수, 소스와 바디의 전압차이에 의해서 변동된다. 이중 제조 공정상의 변수 및 트랜지스터의 물리적 변수는 제어하기 어렵기 때문에 이러한 변수의 영향을 최소화 할 필요가 있다. 때문에 일반적으로 소스와 바디를 연결시킴으로써 공정 및 물리적 변수에 의한 영향을 제거하여 트랜지스터 고유의 문턱전압을 유지한다.
도 1은 종래기술에 따른 NMOS와 PMOS의 연결을 나타내는 도면이다. 도 1의 (a)에 나타낸 NMOS의 연결을 보면 일반적으로 바디는 소스나 VSS에 연결되며 전류는 드레인에서 소스 방향으로 흐른다. 도 1의 (b)에 나타낸 PMOS의 경우도 역시 바디는 소스나 VDD에 연결되며 전류는 소스에서 드레인으로 흐르게 된다.
도 2는 도 1에 따른 증폭기를 나타낸다. 도 2의 (a)는 NMOS 만을 이용한 증폭기이고, (b)는 NMOS와 PMOS를 연결한 증폭기로서 인버터 형태를 갖는다. 이러한 도 2의 경우 또한 NMOS의 바디가 소스 및 VSS에 동시에 연결되어 있고, PMOS의 바디는 소스 및 VDD에 동시에 연결되어 있다.
하지만 실제 회로 구현할 때에는 문턱전압을 유지하기 위하여 성능이 제한되는 면이 있다. Triple-well 공정이 적용되지 않은 종래 기술의 경우, 앞에서 말한 바와 같이 소스와 바디를 연결시켜 고유의 문턱전압을 유지한다. 하지만 캐스코드 구조 및 유사한 구조가 적용될 경우 같은 종류의 MOSFET들은 바디를 서로 공유해야 하기 때문에, 동일한 종류의 MOSFET의 바디는 서로 연결된다. 그로 인하여 바디와 소스가 분리되는 일이 발생하고 문턱전압 상승으로 인한 Ron 저항의 증가 등 성능의 감소를 야기한다.
도 3은 종래 기술에 따른 캐스코드 형태로 연결된 증폭기를 나타내는 도면이다. 도 3의 (a)는 NMOS만을 이용한 캐스코드 증폭기이고, (b)는 인버터 형태의 캐스코드 증폭기이다. 도 3의 (b)와 같이 Triple-well 구조가 적용되지 않은 경우, 동일한 NMOS와 PMOS의 바디는 각각 서로 연결되어야 하기 때문에 드레인이 출력에 연결된 MOSFET의 바디는 일반적으로 소스가 아닌 VSS 또는 VDD에 연결된다. 이러한 경우 드레인이 출력에 연결된 MOSFET은 바디 효과에 의해서 문턱전압이 상승하게 된다. 여기서, NMOS만을 사용할 경우 PMOS는 저항으로 대체된다.
다른 방법으로 문턱전압의 상승을 막기 위해서 기판의 공유를 무시하고 각각의 바디를 소스에 연결하면, 바디 간의 다른 전압차이로 인하여 기판이 가지는 저항성분을 통해 전류가 흐르게 되고 이는 발열, 잡음생성, 신호 누설 등 오히려 많은 문제를 야기한다. Triple-well 공정이 적용된 종래기술의 경우는 각각의 MOSFET의 바디를 분리하여 연결할 수 있다. 따라서 기판효과에 의한 문턱전압의 변화를 방지하여 성능의 악화를 방지할 수 있지만, 그로인해 설계면적이 증가하게 된다.
도 4는 종래 기술에 따른 캐스코드 구조의 증폭기에 Triple-well 공정이 적용된 예이다. Triple-well 공정이 적용됨으로써 MOSFET의 바디는 각각 별개의 연결이 가능해졌다. 문턱전압을 일정하게 유지하는 것이 일반적이기 때문에 각각의 MOSFET의 바디가 소스와 연결된 것을 볼 수 있다.
또 다른 종래 기술로서 소스와 바디의 바이어스를 분리시키고, 바디 바이어스를 증가시키는 기법의 경우, Body-Bias Effect에 의하여 문턱 전압이 낮아지는 효과를 기대할 수 있다. 이 경우 소스와 바디를 연결 하는 종래 기술과 비교하여 동일한 트랜지스터를 사용하고도 상대적으로 높은 이득과 최대 출력 전력을 얻을 수 있는 이점이 있다. 하지만, 이와 같은 종래 기술은 높은 이득과 높은 최대 출력 전력 특성을 확보하기 위하여 바디 바이어스를 높게 설정해 줌으로써 높은 DC 전류를 사용하게 되어, 전체 증폭기의 전력 사용 효율이 낮아지고 누설전류가 증가하는 문제점이 있다.
본 발명의 배경이 되는 기술은 대한민국 등록특허공보 제10-0973499호(2010. 08. 03 공고)에 개시되어 있다.
본 발명은 동일한 소모 전력에 대비하여 높은 이득을 가질 수 있는 피드백 신호를 이용한 전력 증폭기를 제공하는데 목적이 있다.
본 발명은, 게이트를 통하여 교류 형태의 제1 입력 신호가 인가되며, 제1단이 제1 전원에 연결되어 있고 제2단을 통해서 상기 제1 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제1 트랜지스터와, 게이트를 통하여 상기 제1 입력 신호와 반대 위상의 제2 입력 신호가 인가되며, 제1단이 상기 제1 전원에 연결되어 있고 제2단을 통해서 상기 제2 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제2 트랜지스터와, 게이트에 제1 저항을 통해 제1 직류 전원이 연결되고, 제1단이 상기 제2 트랜지스터의 바디에 연결되고 제2단이 제1 커패시터를 거쳐 상기 제1 트랜지스터의 제2단에 연결되는 제3 트랜지스터와, 게이트에 제1 저항을 통해 상기 제1 직류 전원이 연결되고, 제1단이 상기 제1 트랜지스터의 바디에 연결되고 제2단이 제2 커패시터를 거쳐 상기 제2 트랜지스터의 제2단에 연결되는 제4 트랜지스터, 및 상기 제1 및 제2 트랜지스터의 바디에 각각 제2 저항 및 제3 저항을 통해 연결되어 있는 제2 직류 전원을 포함하는 피드백 신호를 이용한 전력 증폭기를 제공한다.
여기서, 상기 제1 트랜지스터의 바디에는 상기 제1 입력 신호와 동일한 위상의 신호 및 상기 제2 직류 전원의 전압이 상기 제2 저항을 통해 인가되고, 상기 제2 트랜지스터의 바디에는 상기 제2 입력 신호와 동일한 위상의 신호 및 상기 제2 직류 전원의 전압이 상기 제3 저항을 통해 인가될 수 있다.
또한, 상기 피드백 신호를 이용한 전력 증폭기는, 제1단이 상기 제3 트랜지스터의 제2단에 연결되고 제2단이 상기 제1 트랜지스터의 제2단과 연결되는 제1 커패시터, 및 제1단이 상기 제4 트랜지스터의 제2단에 연결되고 제2단이 상기 제2 트랜지스터의 제2단과 연결되는 제2 커패시터를 더 포함할 수 있다.
또한, 상기 제1 전원은 접지 전원일 수 있다.
그리고, 본 발명은 게이트를 통하여 교류 형태의 제1 입력 신호가 인가되며, 제1단이 제1 전원에 연결되어 있고 제2단을 통해서 상기 제1 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제1 트랜지스터와, 게이트를 통하여 상기 제1 입력 신호와 반대 위상의 제2 입력 신호가 인가되며, 제1단이 상기 제1 전원에 연결되어 있고 제2단을 통해서 상기 제2 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제2 트랜지스터와, 제1단 및 제2단이 상기 제1 트랜지스터의 제2단에 연결되고 게이트가 상기 제2 트랜지스터의 바디에 연결되는 제3 트랜지스터와, 제1단 및 제2단이 상기 제2 트랜지스터의 제2단에 연결되고 게이트가 상기 제1 트랜지스터의 바디에 연결되는 제4 트랜지스터, 및 상기 제1 및 제2 트랜지스터의 바디에 각각 제1 저항 및 제2 저항을 통해 연결되어 있는 제1 직류 전원을 포함하는 피드백 신호를 이용한 전력 증폭기를 제공한다.
여기서, 상기 제1 트랜지스터의 바디에는 상기 제1 입력 신호와 동일한 위상의 신호 및 상기 제1 직류 전원의 전압이 상기 제1 저항을 통해 인가되고, 상기 제2 트랜지스터의 바디에는 상기 제2 입력 신호와 동일한 위상의 신호 및 상기 제1 직류 전원의 전압이 상기 제2 저항을 통해 인가될 수 있다.
또한, 상기 제1 전원은 접지 전원일 수 있다.
그리고, 본 발명은 게이트를 통하여 교류 형태의 입력 신호가 인가되며, 제1단이 제1 전원에 연결되어 있고 제2단을 통해서 상기 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제1 트랜지스터와, 게이트가 상기 제1 트랜지스터의 제2단과 연결되고 제1단이 상기 제1 트랜지스터의 바디에 연결되며, 제1단 및 제2단에 각각 제1 직류 전원 및 제2 직류 전원이 인가되는 제2 트랜지스터, 및 상기 제1 트랜지스터의 바디에 연결되어 있는 제3 직류 전원을 포함하는 피드백 신호를 이용한 전력 증폭기를 제공한다.
여기서, 상기 제1 트랜지스터의 바디에는 상기 입력 신호와 동일한 위상의 신호 및 상기 제3 직류 전원이 인가될 수 있다.
또한, 상기 피드백 신호를 이용한 전력 증폭기는, 제1단이 상기 제1 트랜지스터의 바디에 연결되고 제2단이 상기 제2 트랜지스터의 제1단과 연결되는 커패시터를 더 포함할 수 있다.
여기서, 상기 제1 전원은 접지 전원일 수 있다.
또한, 단일 증폭기 형태인 상기 전력 증폭기는 차동 증폭기에 이용될 수 있다.
그리고, 본 발명은 게이트를 통하여 교류 형태의 제1 입력 신호가 인가되며, 제1단이 제1 전원에 연결되어 있고 제2단을 통해서 상기 제1 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제1 트랜지스터와, 게이트를 통하여 상기 제1 입력 신호와 반대 위상의 제2 입력 신호가 인가되며, 제1단이 상기 제1 전원에 연결되어 있고 제2단을 통해서 상기 제2 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제2 트랜지스터와, 게이트에 제1 직류 전원이 제1 저항을 통해 연결되고, 제1단이 상기 제2 트랜지스터의 바디에 제1 커패시터를 통해 연결되고 제2단이 상기 제1 트랜지스터의 제2단에 연결되며, 제1단 및 제2단에 각각 제2 직류 전원 및 제3 직류 전원이 인가되는 각각 제2 저항 및 제3 저항을 통해 제3 트랜지스터와, 게이트에 상기 제1 직류 전원이 상기 제1 저항을 통해 연결되고, 제1단이 상기 제1 트랜지스터의 바디에 제2 커패시터를 통해 연결되고 제2단이 상기 제2 트랜지스터의 제2단에 연결되며, 제1단 및 제2단에 각각 상기 제2 직류 전원 및 상기 제3 직류 전원이 각각 상기 제2 저항 및 상기 제3 저항을 통해 인가되는 제4 트랜지스터, 및 상기 제1 및 제2 트랜지스터의 바디에 각각 제4 저항 및 제5 저항을 통해 연결되어 있는 제4 직류 전원을 포함하는 피드백 신호를 이용한 전력 증폭기를 제공한다.
여기서, 상기 제1 트랜지스터의 바디에는 상기 제1 입력 신호와 동일한 위상의 신호 및 상기 제4 직류 전원의 전압이 상기 제4 저항을 통해 인가되고, 상기 제2 트랜지스터의 바디에는 상기 제2 입력 신호와 동일한 위상의 신호 및 상기 제4 직류 전원의 전압이 상기 제5 저항을 통해 인가될 수 있다.
또한, 상기 피드백 신호를 이용한 전력 증폭기는, 제1단이 상기 제2 트랜지스터의 바디에 연결되고 제2단이 상기 제3 트랜지스터의 제1단과 연결되는 제1 커패시터, 및 제1단이 상기 제1 트랜지스터의 바디에 연결되고 제2단이 상기 제4 트랜지스터의 제1단과 연결되는 제2 커패시터를 더 포함할 수 있다.
또한, 상기 제1 전원은 접지 전원일 수 있다.
본 발명에 따르면 트랜지스터의 바디에 전력 증폭기의 입력 신호와 동일한 위상의 신호 및 직류 전압을 인가하여 문턱 전압을 조절할 수 있어, 종래 기술에 비하여 동일한 소모 전력 대비 상대적으로 높은 이득을 가질 수 있다. 또한, 신호를 증폭기의 출력에서 가져옴으로써 외부의 다른 회로와의 복잡한 연결이 필요하지 않고 간단하게 구성할 수 있는 이점이 있다.
도 1은 종래기술에 따른 NMOS와 PMOS의 연결을 나타내는 도면이다.
도 2는 도 1에 따른 증폭기를 나타낸다.
도 3은 종래 기술에 따른 캐스코드 형태로 연결된 증폭기를 나타내는 도면이다.
도 4는 종래 기술에 따른 캐스코드 구조의 증폭기에 Triple-well 공정이 적용된 예이다.
도 5는 본 발명의 실시예에 따른 전력 증폭기를 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에서 능동소자를 이용한 구체적인 바디 연결의 예이다.
도 7 내지 도 9는 본 발명의 실시예에서 능동소자의 구성 예를 나타낸다.
도 10은 본 발명의 실시예에 따른 전력 증폭기의 동작을 설명하기 위한 예시를 나타내는 개념도이다.
도 11은 본 발명의 실시예에 따른 전력 증폭기의 구조를 나타낸 도면이다.
도 12는 본 발명의 실시예에 따른 전력 증폭기의 다른 적용예를 나타낸 도면이다.
도 13은 본 발명의 실시예에 따른 전력 증폭기의 다른 적용예를 나타낸 도면이다.
도 14는 도 13의 전력 증폭기를 차동 증폭기로 구현한 예이다.
도 15는 본 발명의 실시예에 따른 전력 증폭기의 다른 적용예를 나타낸 도면이다.
도 16은 종래 기술에 따른 NMOS의 채널 동작을 설명하기 위한 도면이다.
도 17은 본 발명의 실시예에 따른 NMOS의 채널 동작을 설명하기 위한 도면이다.
도 18 내지 도 22는 본 발명의 실시예에 따른 차동 증폭기의 직류 소모 전력 및 이득을 비교하기 위한 도면이다.
도 23은 본 발명의 실시예를 검증하기 위해 사용된 종래기술의 차동 증폭기이다.
도 24는 도 23과 도 11의 성능에 대한 모의 실험 결과이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 명세서 전체에서 전압을 유지한다는 표현은 특정 2점간의 전위 차가 시간 경과에 따라 변화하여도 그 변화가 설계상 허용될 수 있는 범위 내이거나 변화의 원인이 당업자의 설계 관행에서는 무시되고 있는 기생 성분에 의한 경우를 포함한다. 또한 방전 전압에 비해 반도체 소자(트랜지스터, 다이오드 등)의 문턱 전압이 매우 낮으므로 문턱 전압을 0V로 간주하고 근사 처리한다.
도 5는 본 발명의 실시예에 따른 전력 증폭기를 설명하기 위한 도면이다. 본 발명의 실시예에 따르면 전력 증폭기(Amplifier)의 입력 신호(Input signal)는 교류 전압으로서 전력 증폭기의 바디(Body)로 피드백되고, 동시에 직류 전압(Body bias)이 바디로 인가되어 전력 증폭기의 전력 효율성을 증가시킬 수 있다.
즉, 도 5의 (a)을 참조하면 본 발명의 실시예는 종래기술처럼 바디를 소스에 연결시켜 문턱전압을 유지하는 것이 아니라 MOSFET의 동작 위상에 따른 신호(Body control AC signal)와, 직류 바이어스 전압(Body control DC signal)을 바디에 인가하여 문턱전압을 적절하게 변화시켜 종래기술의 한계를 극복하고 출력 성능을 개선한다. 즉, 종래기술과 비교하여 볼 때 동일한 소모전력 대비 상대적으로 높은 출력전력을 얻음으로써 이득 및 효율을 향상시킨다. 그리고 바디에 인가되는 신호를 증폭기의 출력단에서 피드백시킴으로써 외부의 다른 회로와의 복잡한 연결이 필요하지 않고 간단히 구성할 수 있다. 또한, 출력 신호의 크기가 크기 때문에 신호의 전달에 작은 크기의 소자를 사용하여도 충분한 증폭이 가능하다.
도 5의 (b)는 트랜지스터와 같은 능동소자를 이용한 바디 연결의 예를 나타낸다. 능동소자는 수동소자에 비하여 적은 면적으로도 동일한 효과를 얻을 수 있으며, 별도의 DC전압 및 신호를 이용하여 조절이 가능하다.
도 6은 본 발명의 실시예에서 능동소자를 이용한 구체적인 바디 연결의 예이다. 본 실시예에 따르면, 신호를 연결하는데 있어서 MOSFET과 같은 능동소자를 사용함에 따라 가변저항(Variable resistance), 스위치(Switch), 배랙터(Varactor), 증폭기(Amp.) 등 다양한 역할을 할 수 있게 구성이 가능하다. 여기서, 능동소자의 동작을 위해서 별도의 DC 또는 AC 전압을 인가해 주어야 할 필요가 있다. 이러한 능동소자의 크기는 매우 작기 때문에 큰 공간의 소모 없이 구성이 가능하다. 바디에는 별도의 적절한 DC 전압을 신호의 누설을 막기 위해 저항을 통하여 인가한다. 또한 바디에 인가되는 DC 전압과, 전달되는 신호에 포함된 DC 전압이 분리될 수 있도록 별도의 DC block cap 등을 이용하여 연결할 수도 있다.
도 7 내지 도 9는 본 발명의 실시예에서 능동소자의 구성 예를 나타낸다. 여기서 각 도면의 능동소자는 도 5의 (b)에서 점선 블럭 내의 피드백 네트워크 부분 내에 배치되어, 트랜지스터의 입력 신호와 동위상의 신호 및 직류 전압을 트랜지스터의 바디에 인가하는 역할을 한다.
먼저, 도 7의 구성에 따르면, 능동소자가 트랜지스터의 바디에 전달되는 신호를 드레인을 통해 받아서 소스로 전달하는 구성이다. 이는 능동소자를 스위치 및 가변저항과 같이 동작시킬 수 있으며, 게이트에 인가하는 별도의 제어용 전압의 크기를 조절하여 바디에 전달되는 신호를 조절할 수 있다.
도 8은 능동소자가 바디에 전달되는 신호를 게이트로 받아 드레인-소스-바디로 전달하거나, 드레인-소스-바디로 받아 게이트로 전달하는 구성이다. 이는 능동소자를 캐패시터 및 배랙터처럼 동작시킬 수 있으며, 게이트에 인가하는 별도의 제어용 전압의 크기를 조절하여 캐패시턴스를 조절하여 바디에 전달되는 신호를 조절할 수 있다.
도 9는 능동소자를 이용하여 증폭기의 형태로 회로를 구성하는 방법으로서, 도 9의 (a), (b), (c)와 같이 공통 소스, 공통 드레인, 공통 게이트의 형태로 회로 구성이 가능하다. 여기서도 별도의 제어용 전압의 크기를 조절하는 것을 통해 전달되는 신호를 조절할 수 있다.
도 10은 본 발명의 실시예에 따른 전력 증폭기의 동작을 설명하기 위한 예시를 나타내는 개념도이다. 본 발명의 실시예는 트랜지스터의 게이트를 통해 신호가 입력되는 전력 증폭기에 관한 것이다. 도 10의 (a)는 본 발명의 실시예에 따른 전력 증폭기에 포함되는 NMOS 트랜지스터를 나타낸 것이고, 도 10의 (b)는 PMOS 트랜지스터를 나타낸 것이다.
먼저 도 10의 (a)에 따르면, NMOS 트랜지스터의 게이트로 신호를 입력(Input signal)하고, 바디에 게이트와 소스의 전압차인 VGS와 동일 위상의 신호(Same Phase signal with VGS)와 직류(DC bias) 전압을 인가하여 문턱전압을 조절함으로써, NMOS 트랜지스터의 성능을 향상시킨다. 여기서, 소스가 접지 전원에 연결되면, 바디에 인가되는 신호의 위상은 게이트에 입력되는 신호(VG)와 동일할 수 있다. 도 10의 (b)는 NMOS 대신 PMOS 트랜지스터를 이용하는 것으로서, 도 10의 (a)에 따른 NMOS 트랜지스터와 드레인과 소스의 위치가 바뀌었을 뿐 동작은 동일하므로 중복되는 설명은 생략한다. 이외에도 물론 본 발명은 트랜지스터의 게이트가 아닌 소스를 통해 신호가 입력되는 전력 증폭기에도 적용이 가능하다.
이하에서는 도 11 내지 도 15를 통하여 본 발명의 실시예에 따른 피드백을 이용한 전력 증폭기에 대하여 구체적으로 설명한다. 도 11 내지 도 15에 나타낸 본 발명의 실시예에 따른 전력 증폭기는 게이트를 통해 신호가 입력되는 트랜지스터를 이용하는 것으로서, 설명의 편의상 트랜지스터가 NMOS(N-Channel MOSFET)인 것으로 나타내었으나, PMOS(P-Channel MOSFET)로 형성된 트랜지스터도 동일하게 적용될 수 있다.
도 11은 본 발명의 실시예에 따른 전력 증폭기의 구조를 나타낸 도면이다. 이러한 도 11은 도 7과 같은 형태의 능동소자가 적용된 예로서 능동소자인 제3 트랜지스터(120a)와 제4 트랜지스터(120b)를 스위치 및 가변저항의 형태로 구성한 것이다.
이를 보다 구체적으로 설명하면, 도 11에 도시된 전력 증폭기는 제1 트랜지스터(110a), 제2 트랜지스터(110b), 제3 트랜지스터(120a)와 제4 트랜지스터(120b)를 포함한다.
제1 트랜지스터(110a)는 게이트를 통하여 교류 형태의 제1 입력 신호가 인가되며, 제1단이 제1 전원(ex, GND)에 연결되어 있으며, 제2단을 통해서 상기 제1 입력 신호와 반대 위상의 증폭된 신호를 출력한다. 즉, 제1 트랜지스터(110a)의 게이트로 Positive input 신호가 입력되면, 제1 트랜지스터(110a)의 드레인에는 Positive input 신호와 역 위상을 가지는 Positive output 신호가 증폭되어 출력된다.
제2 트랜지스터(110b)는 게이트를 통하여 상기 제1 입력 신호와 반대 위상의 제2 입력 신호가 인가되며, 제1단이 상기 제1 전원(ex, GND)에 연결되어 있으며, 제2단을 통해서 상기 제2 입력 신호와 반대 위상의 증폭된 신호를 출력한다. 즉, 제2 트랜지스터(110b)의 게이트로 Negative input 신호가 입력되면, 제2 트랜지스터(110b)의 드레인에는 Negative input 신호와 역 위상을 가지는 Negative output 신호가 증폭되어 출력된다.
제3 트랜지스터(120a)의 게이트는 직류 전압(Control bias)을 인가하는 제1 직류 전원이 연결된다. 제3 트랜지스터(120a)는 제1단이 제2 트랜지스터(110b)의 바디에 연결되고 제2단이 제1 트랜지스터(110a)의 제2단에 연결된다.
이러한 구성에 따라, 제3 트랜지스터(120a)는 제1 트랜지스터(110a)에서 증폭된 신호와 동일한 위상의 신호를 제2 트랜지스터(110b)의 바디로 피드백한다. 여기서, 제2 트랜지스터(110b)의 바디로 전달된 신호는 제2 트랜지스터(110b)의 입력 신호와 동일한 위상이므로 제2 트랜지스터(110b)에서의 신호 증폭의 효과가 더욱 커지게 된다.
마찬가지로, 제4 트랜지스터(120b)의 게이트는 직류 전압(Control bias)을 인가하는 상기 제1 직류 전원이 연결된다. 제4 트랜지스터(120b)는 제1단이 제1 트랜지스터(110a)의 바디에 연결되고 제2단이 제2 트랜지스터(110b)의 제2단에 연결된다.
이러한 구성에 따라, 제4 트랜지스터(120b)는 제2 트랜지스터(110b)에서 증폭된 신호와 동일한 위상의 신호를 제1 트랜지스터(110a)의 바디로 피드백한다. 여기서, 제1 트랜지스터(110a)의 바디로 전달된 신호는 제1 트랜지스터(110a)의 입력 신호와 동일한 위상이므로 제1 트랜지스터(110a)에서의 신호 증폭의 효과가 더욱 커지게 된다.
그리고, 상기 제1 및 제2 트랜지스터(110a,110b)의 바디에는 제2 직류 전원이 연결되어 직류 전압(Body bias)이 인가된다. 이에 따라, 상기 제1 트랜지스터(110a)의 바디에는 상기 제1 입력 신호와 동일한 위상의 신호 및 상기 제2 직류 전원의 전압이 인가된다. 또한, 상기 제2 트랜지스터(110b)의 바디에는 상기 제2 입력 신호와 동일한 위상의 신호 및 상기 제2 직류 전원의 전압이 인가된다.
이상과 같은 도 11과 같은 구성에 있어 전력 증폭기의 신호 변화에 대하여 더욱 상세하게 설명하면 다음과 같다. 제1 트랜지스터(110a)의 게이트로 제1 입력 신호가 입력되면 반대 위상의 신호가 드레인으로 출력되고, 이 출력된 신호는 제3 트랜지스터(120a)를 통하여 제2 트랜지스터(110b)의 바디로 피드백된다. 여기서, 제2 트랜지스터(110b)의 드레인을 통해서는 제2 입력 신호와 반대 위상의 신호가 증폭되어 출력되는데, 이때, 상기 제2 트랜지스터(110b)의 바디로 피드백되는 신호는 제2 입력 신호와 동일한 위상을 가지므로 이에 의하여 신호 증폭의 효과가 더욱 커지며, 전력 효율성도 증대된다. 이는 제1 트랜지스터(110a)의 경우도 마찬가지이다.
도 11의 구성에 있어서 제1 커패시터(130)는 제1단이 상기 제3 트랜지스터(120a)의 제2단에 연결되고 제2단이 상기 제1 트랜지스터(110a)의 제2단과 연결되어 있다. 이러한 제1 커패시터(130)는 DC block cap에 해당되는 것으로서, 제1 트랜지스터(110a)의 드레인을 통해 출력된 교류 신호 상에 존재하는 직류 성분이 제3 트랜지스터(120a)를 타고 제2 트랜지스터(110b)의 바디에 유입되는 것을 방지하는 역할을 한다. 즉, 상기 커패시터(130)는 제2 트랜지스터(110b)의 바디에 직접 인가되는 직류 전압(Bias bias)과, 제1 트랜지스터(110a)를 통해 유입되는 직류 전압을 분리하는 역할을 한다.
마찬가지로 제2 커패시터(140)는 제1단이 상기 제4 트랜지스터(120b)의 제2단에 연결되고 제2단이 상기 제2 트랜지스터(110b)의 제2단과 연결되어 있어 상술한 제1 커패시터(130)와 동일한 역할을 수행한다.
이상과 같은 도 11의 구성은 2개의 트랜지스터가 직렬 연결된 캐스코드 구조의 전력 증폭기에도 적용 가능하다.
도 12는 본 발명의 실시예에 따른 전력 증폭기의 다른 적용예를 나타낸 도면이다. 이러한 도 12는 도 8과 같은 형태의 능동소자가 적용된 예로서 능동소자인 제3 트랜지스터(121a)와 제4 트랜지스터(121b)를 캐패시터 및 배랙터 형태로 구성한 것이다.
이를 보다 구체적으로 설명하면, 도 12에 도시된 전력 증폭기는 제1 트랜지스터(111a), 제2 트랜지스터(111b), 제3 트랜지스터(121a)와 제4 트랜지스터(121b)를 포함한다.
먼저, 제1 트랜지스터(111a)는 게이트를 통하여 교류 형태의 제1 입력 신호가 인가되며, 제1단이 제1 전원(ex, GND)에 연결되어 있으며, 제2단을 통해서 상기 제1 입력 신호와 반대 위상의 증폭된 신호를 출력한다.
제2 트랜지스터(111b)는 게이트를 통하여 상기 제1 입력 신호와 반대 위상의 제2 입력 신호가 인가되며, 제1단이 상기 제1 전원(ex, GND)에 연결되어 있고 제2단을 통해서 상기 제2 입력 신호와 반대 위상의 증폭된 신호를 출력한다. 여기까지는 앞서 도 11의 실시예와 동일하다.
제3 트랜지스터(121a)는 제1단 및 제2단이 상기 제2 트랜지스터(111b)의 바디에 연결되고 게이트가 상기 제1 트랜지스터(111a)의 제2단에 연결된다. 이러한 구성에 따라, 제3 트랜지스터(121a)는 제1 트랜지스터(111a)에서 증폭된 신호와 동일한 위상의 신호를 제2 트랜지스터(111b)의 바디로 피드백한다. 여기서, 제2 트랜지스터(111b)의 바디로 전달된 신호는 제2 트랜지스터(111b)의 입력 신호와 동일한 위상이므로 제2 트랜지스터(111b)에서의 신호 증폭의 효과가 더욱 커지게 된다.
제4 트랜지스터(121b)는 게이트가 상기 제1 트랜지스터(111a)의 바디에 연결되고 제1단 및 제2단이 상기 제2 트랜지스터(111b)의 제2단에 연결된다. 이러한 구성에 따라, 제4 트랜지스터(121b)는 제2 트랜지스터(111b)에서 증폭된 신호와 동일한 위상의 신호를 제1 트랜지스터(111a)의 바디로 피드백한다. 여기서, 제1 트랜지스터(111a)의 바디로 전달된 신호는 제1 트랜지스터(111a)의 입력 신호와 동일한 위상이므로 제1 트랜지스터(111a)에서의 신호 증폭의 효과가 더욱 커지게 된다.
그리고, 상기 제1 및 제2 트랜지스터(111a,111b)의 바디에는 제1 직류 전원이 연결되어 직류 전압(Body bias)이 인가된다. 이에 따라, 상기 제1 트랜지스터(111a)의 바디에는 상기 제1 입력 신호와 동일한 위상의 신호 및 상기 제1 직류 전원의 전압이 인가된다. 또한, 상기 제2 트랜지스터(111b)의 바디에는 상기 제2 입력 신호와 동일한 위상의 신호 및 상기 제1 직류 전원의 전압이 인가된다.
이상과 같은 도 12와 같은 구성에 있어 전력 증폭기의 신호 변화에 대하여 더욱 상세하게 설명하면 다음과 같다. 제1 트랜지스터(111a)의 게이트로 제1 입력 신호가 입력되면 반대 위상의 신호가 드레인으로 출력되고, 이 출력된 신호는 제3 트랜지스터(121a)를 통하여 제2 트랜지스터(111b)의 바디로 피드백된다. 여기서, 제2 트랜지스터(111b)의 드레인을 통해서는 제2 입력 신호와 반대 위상의 신호가 증폭되어 출력되는데, 이때, 제2 트랜지스터(111b)의 바디로 피드백되는 신호는 제2 입력 신호와 동일한 위상을 가지므로 이에 의하여 신호 증폭의 효과가 더욱 커지며, 전력 효율성도 증대된다. 이는 제1 트랜지스터(111a)의 경우도 마찬가지이다.
이상과 같은 도 12의 구성은 2개의 트랜지스터가 직렬 연결된 캐스코드 구조의 전력 증폭기에도 적용 가능하다.
도 13은 본 발명의 실시예에 따른 전력 증폭기의 다른 적용예를 나타낸 도면이다. 이러한 도 13은 도 9의 (a)와 같은 형태의 능동소자가 적용된 예로서 능동소자인 제2 트랜지스터(122)를 증폭기 형태로 구성한 것이다.
이를 보다 구체적으로 설명하면, 도 13에 도시된 전력 증폭기는 제1 트랜지스터(112) 및 제2 트랜지스터(122)를 포함한다. 제1 트랜지스터(112)는 게이트를 통하여 교류 형태의 입력 신호가 인가되며, 제1단이 제1 전원(ex, GND)에 연결되어 있으며, 제2단을 통해서 상기 입력 신호와 반대 위상의 증폭된 신호를 출력한다.
제2 트랜지스터(122)는 게이트가 제1 트랜지스터(112)의 제2단과 연결되고 제1단이 제1 트랜지스터(112)의 바디에 연결되며, 제1단 및 제2단에 각각 제1 직류 전원 및 제2 직류 전원이 인가된다.
그리고, 상기 제1 트랜지스터(112)의 바디에는 제3 직류 전원이 연결되어 직류 전압(Body bias)이 인가된다. 이러한 구성에 따라, 제1 트랜지스터(112)의 바디에는 상기 입력 신호와 동일한 위상의 신호 및 상기 제3 직류 전원의 전압(Body bias)이 인가된다.
이상과 같은 도 13과 같은 구성에 있어 전력 증폭기의 신호 변화에 대하여 더욱 상세하게 설명하면 다음과 같다. 제1 트랜지스터(112)의 게이트로 교류 입력 신호가 입력되면 반대 위상의 신호가 드레인으로 출력되고, 이 출력된 신호는 제2 트랜지스터(122)를 통하여 다시 반대 위상으로 전환되어 상기 입력 신호와 동일 위상의 신호가 제1 트랜지스터(112)의 바디로 피드백된다.
여기서, 제1 트랜지스터(112)의 드레인을 통해서는 상기 입력 신호와 반대 위상의 신호가 증폭되어 출력되는데, 이때, 제1 트랜지스터(112)의 바디로 피드백되는 신호는 입력 신호와 동일한 위상을 가지므로 이에 의하여 제1 트랜지스터(112)에서의 신호 증폭의 효과가 더욱 커지며, 전력 효율성도 증대된다.
도 13의 구성에 있어서 커패시터(131)는 제1단이 상기 제1 트랜지스터(112)의 바디에 연결되고 제2단이 상기 제2 트랜지스터(122)의 제1단과 연결되어 있다. 이러한 커패시터(131)는 DC block cap에 해당되는 것으로서, 제2 트랜지스터(122)의 드레인을 통해 출력된 교류 신호 상에 존재하는 직류 성분이 제1 트랜지스터(112)의 바디에 유입되는 것을 방지하는 역할을 한다. 즉, 상기 커패시터(131)는 제1 트랜지스터(112)의 바디에 직접 인가되는 직류 전압(Bias bias)과, 제2 트랜지스터(122)를 통해 유입되는 직류 전압을 분리하는 역할을 한다.
도 14는 도 13의 전력 증폭기를 차동 증폭기로 구현한 예이다. 도 14를 참조하면, 제1 트랜지스터(112a)의 게이트로 Positive input 신호가 입력되면, 제1 트랜지스터(112a)의 드레인에는 Positive input 신호와 역 위상을 가지는 Positive output 신호가 증폭되어 출력된다. 여기서, 제1 트랜지스터(112a)의 출력 신호는 제3 트랜지스터(122a)를 통해 제1 트랜지스터(112a)의 바디로 피드백되어 인가된다.
이때, 제1 트랜지스터(112a)의 경우, 그 게이트에 입력되는 Positive input 신호와 바디로 입력되는 신호의 위상은 서로 같으므로, 제1 트랜지스터(112a)를 통한 신호 증폭의 효과가 더욱 커지며, 전력 효율성도 증대된다. 이러한 효과는 제2 트랜지스터(112b)의 경우도 마찬가지이다. 이상과 같은 도 13 및 도 14의 구성은 2개의 트랜지스터가 직렬 연결된 캐스코드 구조의 전력 증폭기에도 적용 가능하다.
도 15는 본 발명의 실시예에 따른 전력 증폭기의 다른 적용예를 나타낸 도면이다. 이러한 도 15는 도 11의 변형예로 볼 수 있다.
이를 보다 구체적으로 설명하면, 도 15에 도시된 전력 증폭기는 제1 트랜지스터(113a), 제2 트랜지스터(113b), 제3 트랜지스터(123a)와 제4 트랜지스터(123b)를 포함한다.
제1 트랜지스터(113a)는 게이트를 통하여 교류 형태의 제1 입력 신호가 인가되며, 제1단이 제1 전원(ex, GND)에 연결되어 있으며, 제2단을 통해서 상기 제1 입력 신호와 반대 위상의 증폭된 신호를 출력한다.
제2 트랜지스터(113b)는 게이트를 통하여 상기 제1 입력 신호와 반대 위상의 제2 입력 신호가 인가되며, 제1단이 상기 제1 전원(ex, GND)에 연결되어 있으며, 제2단을 통해서 상기 제2 입력 신호와 반대 위상의 증폭된 신호를 출력한다.
제3 트랜지스터(123a)의 게이트에는 직류 전압(Control voltage)을 인가하는 제1 직류 전원이 연결된다. 제3 트랜지스터(123a)는 제1단이 제2 트랜지스터(113b)의 바디에 연결되고 제2단이 제1 트랜지스터(113a)의 제2단에 연결되며, 제1단 및 제2단에 각각 제2 직류 전원 및 제3 직류 전원이 인가된다. 이러한 구성에 따라, 제3 트랜지스터(123a)는 제1 트랜지스터(113a)에서 증폭된 신호와 동일한 위상의 신호를 제2 트랜지스터(113b)의 바디로 피드백한다. 여기서, 제2 트랜지스터(113b)의 바디로 전달된 신호는 제2 트랜지스터(113b)의 입력 신호와 동일한 위상이므로 제2 트랜지스터(113b)에서의 신호 증폭의 효과가 더욱 커지게 된다.
마찬가지로, 제4 트랜지스터(123b)의 게이트에는 상기 직류 전압(Control voltage)을 인가하는 제1 직류 전원이 연결된다. 제4 트랜지스터(123b)는 제1단이 제1 트랜지스터(113a)의 바디에 연결되고 제2단이 제2 트랜지스터(113b)의 제2단에 연결되며, 제1단 및 제2단에 각각 상기 제2 직류 전원 및 상기 제3 직류 전원이 인가된다. 이러한 구성에 따라, 제4 트랜지스터(123b)는 제2 트랜지스터(113b)에서 증폭된 신호와 동일한 위상의 신호를 제1 트랜지스터(113a)의 바디로 피드백한다. 여기서, 제1 트랜지스터(113a)의 바디로 전달된 신호는 제1 트랜지스터(113a)의 입력 신호와 동일한 위상이므로 제1 트랜지스터(113a)에서의 신호 증폭의 효과가 더욱 커지게 된다.
그리고, 상기 제1 및 제2 트랜지스터(113a,113b)의 바디에는 제4 직류 전원이 연결되어 직류 전압(Body bias)이 인가된다. 이에 따라, 상기 제1 트랜지스터(113a)의 바디에는 상기 제1 입력 신호와 동일한 위상의 신호 및 상기 제4 직류 전원의 전압이 인가된다. 또한, 상기 제2 트랜지스터(113b)의 바디에는 상기 제2 입력 신호와 동일한 위상의 신호 및 상기 제4 직류 전원의 전압이 인가된다.
이상과 같은 도 15와 같은 구성에 있어 전력 증폭기의 신호 변화에 대하여 더욱 상세하게 설명하면 다음과 같다. 제1 트랜지스터(113a)의 게이트로 제1 입력 신호가 입력되면 반대 위상의 신호가 드레인으로 출력되고, 이 출력된 신호는 제3 트랜지스터(123a)를 통하여 제2 트랜지스터(113b)의 바디로 피드백된다. 여기서, 제2 트랜지스터(113b)의 드레인을 통해서는 제2 입력 신호와 반대 위상의 신호가 증폭되어 출력되는데, 이때, 상기 제2 트랜지스터(113b)의 바디로 피드백되는 신호는 제2 입력 신호와 동일한 위상을 가지므로 이에 의하여 신호 증폭의 효과가 더욱 커지며, 전력 효율성도 증대된다. 이는 제1 트랜지스터(113b)의 경우도 마찬가지이다.
도 15의 구성에 있어서, 제1 커패시터는 제1단이 제2 트랜지스터(113b)의 바디에 연결되고 제2단이 제3 트랜지스터(123a)의 제1단과 연결되어 있다. 또한, 제2 커패시터는 제1단이 제1 트랜지스터(113a)의 바디에 연결되고 제2단이 제4 트랜지스터(123b)의 제1단과 연결된다. 제1 커패시터 및 제2 커패시터는 앞서와 같이 피드백된 신호에 포함될 수 있는 직류 전압 성분과 상기 제4 직류 전원의 전압(Body bias)을 서로 분리하는 역할을 한다.
이상과 같은 도 15의 구성은 2개의 트랜지스터가 직렬 연결된 캐스코드 구조의 전력 증폭기에도 적용 가능하다.
또한 상술한 본 발명의 실시예에 따른 차동 증폭기는, Triple-well 공정을 사용할 수 있는 IC에서 MOSFET을 사용하는 전압제어 발진기, 혼합기 등 대부분의 회로에 적용이 가능하다.
도 16은 종래 기술에 따른 NMOS의 채널 동작을 설명하기 위한 도면이고, 도 17은 본 발명의 실시예에 따른 NMOS의 채널 동작을 설명하기 위한 도면이다.
도 16과 같은 종래 기술에 따르면, NMOS의 채널의 크기는 게이트로 입력되는 전압에 따라서 변화하는데, 입력 전압이 높을 때에는 채널이 확장되고, 낮을 때에는 채널이 축소된다. 그리고 VGS의 DC 전압 크기에 의해서 소모 전류의 값이 결정되고 채널의 확장 및 축소에 따라서 채널양단의 전압 및 흐르는 전류가 변화한다고 할 수 있다. 따라서 채널의 확장 및 축소의 차이가 신호 전력의 크기라고 할 수 있다. PMOS 또한 동일한 원리로 동작한다.
반면, 도 17과 같은 본 발명의 실시예에 따른 NMOS의 채널은 바디에 인가된 전압에 의해서 문턱전압의 크기가 조절되어 채널의 크기가 변화한다. 바디에 인가되는 DC전압이 소스와 동일한 크기일 경우 기준이 되는 채널의 크기는 변하지 않으므로 종래기술과 비교하여 소모 전류의 양은 변화가 없게 된다.
그리고 소스가 접지되어 있는 경우에, 바디에 인가되는 VGS와 동일한 위상의 AC 신호에 의해서 문턱전압이 VGS의 위상과 반대로 변한다. 따라서 입력전압이 높을 때는 문턱전압이 낮아지고 입력전압이 낮을 때는 문턱전압이 높아지므로, 입력전압이 높을 때에는 채널이 더욱 확장되며 낮을 때에는 채널이 더욱 축소된다. 즉 문턱전압의 변화폭만큼 채널의 변화폭이 증가함을 알 수 있다. 따라서 신호전력의 크기가 증가함을 알 수 있다.
도 18 내지 도 22는 본 발명의 실시예에 따른 차동 증폭기의 직류 소모 전력 및 이득을 비교하기 위한 도면이다.
도 18은 종래 기술에 따른 소스와 바디가 연결된 NMOS의 동작 전압을 나타낸 것이다. 종래 기술과 같이 소스와 바디가 연결되었을 때의 NMOS의 동작은 게이트에 인가된 직류(DC) 전압(Input DC bias)과 문턱전압(Reference threshold voltage)의 차이에 의해서 DC 소모 전력(DC dissipation power)이 결정되며, 고정적인 문턱전압을 가지기 때문에 입력신호(Amplitude of input signal)의 크기가 변하지 않는다. 추가적으로 문턱전압은 바디-소스의 구조적 다이오드 및 드레인-바디-소스의 구조적 BJT에 의해서 낮아지는데 한계를 가진다.
도 19는 NMOS의 바디에 별도의 직류(DC) 전압만을 인가한 경우의 NMOS의 동작 전압을 나타낸 것이다. 도 19와 같이 바디에 별도의 직류(DC) 전압만이 인가되었을 때 NMOS의 동작은 바디에 소스보다 낮은 전압이 인가될 경우 문턱전압이 증가하여 DC 소모전력이 줄어들고 상대적으로 낮은 이득을 가진다. 또한 바디에 소스보다 높은 전압이 인가될 경우 문턱전압이 줄어들어 DC 소모전력이 늘어나고 상대적으로 높은 이득을 가진다. 그러나 문턱전압은 변하지 않고 고정적이기 때문에 신호의 크기는 변화하지 않는다.
도 20은 NMOS의 바디에 별도의 교류(AC) 전압만을 인가한 경우의 NMOS의 동작 전압을 나타낸 것이다. 도 20과 같이 바디에 별도의 교류(AC) 신호만이 인가되었을 때의 NMOS의 동작은 MOSFET의 구조적 다이오드에 의해서 바디에 소스보다 높은 전압이 인가되게 되므로, 문턱전압이 바디-소스 연결의 형태에 비하여 낮게 형성된다. 따라서 NMOS의 바디에 별도의 교류(AC) 전압만을 인가한 경우 더 높은 DC 소모 전력 및 이득을 가지며, 바디에 VGS와 동일한 위상의 신호가 인가될 때 문턱전압이 역위상으로 변화하기 때문에 문턱전압이 변하는 크기만큼 신호의 크기가 증가한다. 하지만 문턱전압이 낮아지는 데에는 한계가 있기 때문에 MOSFET의 구조적 BJT를 동작시키지 않기 위해서는 그 증폭율이 제한적이다. 증폭률을 향상하기 위해 바디에 더 큰 크기의 신호를 인가할 때에는 MOSFET의 구조적 BJT가 동작하게 되고, 이로 인해 신호가 왜곡될 수 있다.
도 21은 본 발명의 실시예와 같이, NMOS의 바디에 소스와 동일한 직류(DC) 전압과 VGS와 동일한 위상의 교류(AC) 신호를 인가한 경우의 NMOS의 동작 전압을 나타낸 것이다. 도 21와 같이 NMOS의 바디에 소스와 동일한 직류(DC) 전압 및 VGS와 동일한 위상의 교류(AC) 신호와 동일한 위상의 신호가 인가되었을 때의 NMOS의 동작은 바디-소스 연결과 동일한 DC 소모 전력을 가지고, 바디에 VGS와 동일한 위상의 신호가 인가될 때 문턱전압이 역위상으로 변화하기 때문에 문턱전압이 변하는 크기만큼 신호의 크기가 증가하고, AC신호만을 인가한 경우에 비해서 그 증폭률이 더 크다는 것을 알 수 있다.
도 22는 본 발명의 실시예와 같이, NMOS의 바디에 소스보다 낮은 직류(DC) 전압과 VGS와 동일한 위상의 교류(AC) 신호를 인가한 경우의 NMOS의 동작 전압을 나타낸 것이다. 도 22와 같이 바디에 소스보다 낮은 직류(DC) 전압 및 VGS와 동일한 위상의 신호가 인가되었을 때의 NMOS의 동작은 바디-소스 연결과 비교하여 문턱전압이 높아지기 때문에 DC 소모 전력이 줄어들며, 바디에 VGS와 동일한 위상의 신호가 인가될 때 문턱전압이 역위상으로 변화하기 때문에 문턱전압이 변하는 크기만큼 신호의 크기가 증가한다. 또한 상기의 경우에 비해서 바디에 인가되는 AC신호의 크기를 더 키울 수 있기 때문에 신호 크기의 증폭률이 더 커질 수 있다.
이와 같이 본 발명의 실시예에 따르면 트랜지스터의 바디에 VGS와 동일한 위상의 신호 및 직류(DC) 전압을 인가함으로써 문턱 전압을 조절할 수 있어, 종래 기술에 비하여 동일한 소모 전력 대비 상대적으로 높은 이득을 가질 수 있다. 또한 피드백 신호를 차동 증폭기의 출력단으로부터 가져옴으로써, 외부의 다른 회로의 연결이 필요하지 않고 간단하게 회로를 구성할 수 있다.
여기서, 출력 신호의 크기가 크기 때문에 MOSFET의 구조적 BJT로 인하여 입력 신호와 상관없이 계속해서 채널이 형성되거나, 누설 및 관통전류가 흐르는 문제가 발생할 수 있다. 이러한 경우 과도한 크기를 변압기를 사용하여 제어하면 된다.
이하에서는 종래기술과 본 발명의 실시예를 비교하여 검증한다. 도 23은 본 발명의 실시예를 검증하기 위해 사용된 종래기술의 차동 증폭기이다.
본 발명의 성능을 검증하기 위하여 도 23의 종래기술에 따른 차동 증폭기와 도 11의 본 발명의 실시예에 따른 차동 증폭기의 성능을 Cadence tool을 이용하여 시뮬레이션하여 비교하였다. 시뮬레이션 환경은 0.18um CMOS 공정을 사용하였고 중심 주파수는 2.4GHz, S11 & S22는 -15dB, VDD는 1.2V, Bias 전압은 0.6V, 트랜지스터의 gate size는 width=8um, finger=32로 통일하여 비교해 보았다.
도 24는 도 23과 도 11의 성능에 대한 모의 실험 결과이다. 도 24는 2.3~2.5GHz 범위에 대한 이득 특성을 도시한 것으로서, 본 발명의 실시예의 경우 종래 기술과 비교하여 볼 때 전체 주파수 대역에서 이득 값이 향상된 것을 확인할 수 있다. 특히 중심주파수 2.4GHz의 경우 이득 특성이 14.1dB에서 15.4dB로 향상된 것을 알 수 있다. 또한, Control Voltage를 변화시키며 실험해 본 결과 바디로 들어가는 신호의 레벨을 변화시킬 수 있음을 확인할 수 있었다. 이상과 같이 본 발명의 실시예는 종래 기술에 비하여 동일한 소모 전력 대비 상대적으로 높은 이득을 가질 수 있는 이점이 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
110a,111a,112a,113a,112: 제1 트랜지스터
110b,111b,112b,113b,122: 제2 트랜지스터
120a,121a,122a,123a: 제3 트랜지스터
120b,121b,122b,123b: 제4 트랜지스터
130,140,131: 커패시터

Claims (16)

  1. 게이트를 통하여 교류 형태의 제1 입력 신호가 인가되며, 제1단이 제1 전원에 연결되어 있고 제2단을 통해서 상기 제1 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제1 트랜지스터;
    게이트를 통하여 상기 제1 입력 신호와 반대 위상의 제2 입력 신호가 인가되며, 제1단이 상기 제1 전원에 연결되어 있고 제2단을 통해서 상기 제2 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제2 트랜지스터;
    게이트에 제1 저항을 통해 제1 직류 전원이 연결되고, 제1단이 상기 제2 트랜지스터의 바디에 연결되고 제2단이 상기 제1 트랜지스터의 제2단에 연결되는 제3 트랜지스터;
    게이트에 상기 제1 저항을 통해 상기 제1 직류 전원이 연결되고, 제1단이 상기 제1 트랜지스터의 바디에 연결되고 제2단이 상기 제2 트랜지스터의 제2단에 연결되는 제4 트랜지스터; 및
    상기 제1 및 제2 트랜지스터의 바디에 각각 제2 저항 및 제3 저항을 통해 연결되어 있는 제2 직류 전원을 포함하는 피드백 신호를 이용한 전력 증폭기.
  2. 청구항 1에 있어서,
    상기 제1 트랜지스터의 바디에는 상기 제1 입력 신호와 동일한 위상의 신호 및 상기 제2 직류 전원의 전압이 상기 제2 저항을 통해 인가되고,
    상기 제2 트랜지스터의 바디에는 상기 제2 입력 신호와 동일한 위상의 신호 및 상기 제2 직류 전원의 전압이 상기 제3 저항을 통해 인가되는 피드백 신호를 이용한 전력 증폭기.
  3. 청구항 1에 있어서,
    제1단이 상기 제3 트랜지스터의 제2단에 연결되고 제2단이 상기 제1 트랜지스터의 제2단과 연결되는 제1 커패시터; 및
    제1단이 상기 제4 트랜지스터의 제2단에 연결되고 제2단이 상기 제2 트랜지스터의 제2단과 연결되는 제2 커패시터를 더 포함하는 피드백 신호를 이용한 전력 증폭기.
  4. 청구항 1에 있어서,
    상기 제1 전원은 접지 전원인 피드백 신호를 이용한 전력 증폭기.
  5. 게이트를 통하여 교류 형태의 제1 입력 신호가 인가되며, 제1단이 제1 전원에 연결되어 있고 제2단을 통해서 상기 제1 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제1 트랜지스터;
    게이트를 통하여 상기 제1 입력 신호와 반대 위상의 제2 입력 신호가 인가되며, 제1단이 상기 제1 전원에 연결되어 있고 제2단을 통해서 상기 제2 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제2 트랜지스터;
    제1단 및 제2단이 상기 제1 트랜지스터의 제2단에 연결되고 게이트가 상기 제2 트랜지스터의 바디에 연결되는 제3 트랜지스터;
    제1단 및 제2단이 상기 제2 트랜지스터의 제2단에 연결되고 게이트가 상기 제1 트랜지스터의 바디에 연결되는 제4 트랜지스터; 및
    상기 제1 및 제2 트랜지스터의 바디에 각각 제1 저항 및 제2 저항을 통해 연결되어 있는 제1 직류 전원을 포함하는 피드백 신호를 이용한 전력 증폭기.
  6. 청구항 5에 있어서,
    상기 제1 트랜지스터의 바디에는 상기 제1 입력 신호와 동일한 위상의 신호 및 상기 제1 직류 전원의 전압이 상기 제1 저항을 통해 인가되고,
    상기 제2 트랜지스터의 바디에는 상기 제2 입력 신호와 동일한 위상의 신호 및 상기 제1 직류 전원의 전압이 상기 제2 저항을 통해 인가되는 피드백 신호를 이용한 전력 증폭기.
  7. 청구항 5에 있어서,
    상기 제1 전원은 접지 전원인 피드백 신호를 이용한 전력 증폭기.
  8. 게이트를 통하여 교류 형태의 제1 입력 신호가 인가되며, 제1단이 제1 전원에 연결되어 있고 제2단을 통해서 상기 제1 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제1 트랜지스터;
    게이트가 상기 제1 트랜지스터의 제2단과 연결되고 제1단이 상기 제1 트랜지스터의 바디에 연결되며, 제1단에 제1 저항을 통해 제1 직류 전원이 인가되고 제2단에 제2 직류 전원이 인가되는 제2 트랜지스터;
    게이트를 통하여 상기 제1 입력 신호와 반대 위상의 제2 입력 신호가 인가되며, 제1단이 상기 제1 전원에 연결되어 있고 제2단을 통해서 상기 제2 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제3 트랜지스터;
    게이트가 상기 제3 트랜지스터의 제2단과 연결되고 제1단이 상기 제3 트랜지스터의 바디에 연결되며, 제1단에 상기 제1 저항을 통해 상기 제1 직류 전원이 인가되고 제2 단에 상기 제2 직류 전원이 인가되는 제4 트랜지스터를 포함하며,
    상기 제1 및 제3 트랜지스터의 바디에 각각 제2 저항 및 제3 저항을 통해 연결되어 있는 제3 직류 전원을 포함하는 피드백 신호를 이용한 전력 증폭기.
  9. 청구항 8에 있어서,
    상기 제1 트랜지스터의 바디에는 상기 제1 입력 신호와 동일한 위상의 신호 및 상기 제3 직류 전원의 전압이 상기 제2 저항을 통해 인가되고,
    상기 제3 트랜지스터의 바디에는 상기 제2 입력 신호와 동일한 위상의 신호 및 상기 제3 직류 전원의 전압이 상기 제3 저항을 통해 인가되는 피드백 신호를 이용한 전력 증폭기.
  10. 청구항 8에 있어서,
    제1단이 상기 제1 트랜지스터의 바디에 연결되고 제2단이 상기 제2 트랜지스터의 제1단과 연결되는 제1 커패시터; 및
    제1단이 상기 제3 트랜지스터의 바디에 연결되고 제2단이 상기 제4 트랜지스터의 제1단과 연결되는 제2 커패시터를 더 포함하는 피드백 신호를 이용한 전력 증폭기.
  11. 청구항 8에 있어서,
    상기 제1 전원은 접지 전원인 피드백 신호를 이용한 전력 증폭기.
  12. 삭제
  13. 게이트를 통하여 교류 형태의 제1 입력 신호가 인가되며, 제1단이 제1 전원에 연결되어 있고 제2단을 통해서 상기 제1 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제1 트랜지스터;
    게이트를 통하여 상기 제1 입력 신호와 반대 위상의 제2 입력 신호가 인가되며, 제1단이 상기 제1 전원에 연결되어 있고 제2단을 통해서 상기 제2 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제2 트랜지스터;
    게이트에 제1 직류 전원이 제1 저항을 통해 연결되고, 제1단이 상기 제2 트랜지스터의 바디에 연결되고 제2단이 상기 제1 트랜지스터의 제2단에 연결되며, 제1단 및 제2단에 각각 제2 직류 전원 및 제3 직류 전원이 각각 제2 저항 및 제3 저항을 통해 인가되는 제3 트랜지스터;
    게이트에 상기 제1 직류 전원이 상기 제1 저항을 통해 연결되고, 제1단이 상기 제1 트랜지스터의 바디에 연결되고 제2단이 상기 제2 트랜지스터의 제2단에 연결되며, 제1단 및 제2단에 각각 상기 제2 직류 전원 및 상기 제3 직류 전원이 각각 상기 제2 저항 및 제3 저항을 통해 인가되는 제4 트랜지스터; 및
    상기 제1 및 제2 트랜지스터의 바디에 각각 제4 저항 및 제5 저항을 통해 연결되어 있는 제4 직류 전원을 포함하는 피드백 신호를 이용한 전력 증폭기.
  14. 청구항 13에 있어서,
    상기 제1 트랜지스터의 바디에는 상기 제1 입력 신호와 동일한 위상의 신호 및 상기 제4 직류 전원의 전압이 상기 제4 저항을 통해 인가되고,
    상기 제2 트랜지스터의 바디에는 상기 제2 입력 신호와 동일한 위상의 신호 및 상기 제4 직류 전원의 전압이 상기 제5 저항을 통해 인가되는 피드백 신호를 이용한 전력 증폭기.
  15. 청구항 13에 있어서,
    제1단이 상기 제2 트랜지스터의 바디에 연결되고 제2단이 상기 제3 트랜지스터의 제1단과 연결되는 제1 커패시터; 및
    제1단이 상기 제1 트랜지스터의 바디에 연결되고 제2단이 상기 제4 트랜지스터의 제1단과 연결되는 제2 커패시터를 더 포함하는 피드백 신호를 이용한 전력 증폭기.
  16. 청구항 13에 있어서,
    상기 제1 전원은 접지 전원인 피드백 신호를 이용한 전력 증폭기.
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* Cited by examiner, † Cited by third party
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H.L. Active-Feedback Frequency-Compensation Technique for Low-Power Multistage Amplifiers, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 38, NO. 3, MARCH 2003. pp, 511-520 *
H.L. Active-Feedback Frequency-Compensation Technique for Low-Power Multistage Amplifiers, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 38, NO. 3, MARCH 2003. pp, 511-520*

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