KR101478949B1 - 트랜스포머와 전류 재사용 방식을 사용한 암스트롱 및 암스트롱 콜핏츠 전압 제어 발진기 - Google Patents

트랜스포머와 전류 재사용 방식을 사용한 암스트롱 및 암스트롱 콜핏츠 전압 제어 발진기 Download PDF

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Abstract

암스트롱 전압 제어 발진기를 기반으로 하는 전압 제어 발진기가 제공된다. 개시된 전압 제어 발진기는 상보적으로 연결된 PMOS 트랜지스터 및 NMOS 트랜지스터; 일단이 상기 PMOS 트랜지스터의 드래인 전극과 연결되고, 타단이 상기 NMOS 트랜지스터의 드래인 전극과 연결되며, 변압기의 1차측 권선을 구성하는 제1 인덕터; 일단이 상기 NMOS 트랜지스터의 드래인 전극과 연결되고, 타단이 상기 PMOS 트랜지스터의 게이트 전극과 연결되며, 변압기의 2차측 권선을 구성하는 제2-1 인덕터; 및 일단이 상기 NMOS 트랜지스터의 게이트 전극과 연결되며, 타단이 상기 PMOS 트랜지스터의 드래인 전극과 연결되고, 타단이 변압기의 2차측 권선을 구성하는 제2-2 인덕터;를 포함하되, 상기 제1 인덕터와 상기 제2-1 인덕터는 제1 변압기를 형성하고, 상기 제1 인덕터와 상기 제2-2 인덕터는 제2 변압기를 형성한다.

Description

트랜스포머와 전류 재사용 방식을 사용한 암스트롱 및 암스트롱 콜핏츠 전압 제어 발진기{Armstrong and Armstrong-Colpitts voltage controlled oscillator using transformer and current-reuse form}
본 발명의 실시예들은 암스트롱 전압 제어 발진기와 전류 재사용 방식을 사용한 전압 제어 발진기에 관한 것으로서, 보다 상세하게는 저 전력과 저 위상 잡음의 특성을 가지는 전압 제어 발진기에 관한 것이다.
전압 제어 발진기(VCO: Voltage Controlled Oscillator)는 외부에서 인가되는 전압을 변화시켜 원하는 주파수 신호를 발생시키는 장치를 의미하는 것으로, 아날로그 음향 합성장치, 이동통신 단말기 등 무선통신에 주로 사용된다.
도 1은 종래의 기본 전압 제어 발진기들의 구성을 도시한 도면으로서, 도 1의 (a)는 콜피츠(Colpitts) 전압 제어 발진기, 도 1의 (b)는 하틀리(Hartley) 전압 제어 발진기, 도 1의 (c)는 암스트롱(Armstrong) 전압 제어 발진기를 각각 도시하고 있다. 여기서, 콜피츠 전압 제어 발진기는 캐패시티브 네거티브 피드백을, 하틀리 전압 제어 발진기는 인덕티브 네거티브 피드백을, 암스트롱 전압 제어 발진기는 역 마그네틱 커플링(inverse magnetic coupling)을 각각 이용하여 음의 Gm(trans-conductance)를 생성한다. 또한, 발진 주파수는 LC 공진기의 캐패시턴스를 변화시킴으로써 조절된다.
한편, 전압 제어 발진기가 완전 집적(fully integrated) CMOS 칩 형태로 구현되는 경우, 차동 동작(differential operation)은 공통 모드 잡음(common mode noise, 일례로 supply noise)을 제거하기 위해 필요하다. 따라서, 차동 전압 제어 발진기가 제안되었다.
도 2는 종래의 차동 전압 제어 발진기들의 구성을 도시한 도면으로서, 도 2의 (a)는 크로스 커플링된 차동 전압 제어 발진기, 도 2의 (b)는 차동 콜피츠 전압 제어 발진기, 도 2의 (c)는 차동 암스트롱 전압 제어 발진기를 각각 도시하고 있다.
종래의 차동 전압 제어 발진기들은 구조가 간단하고, 위상 잡음 성능을 가지고, 트랜지스터의 플리커 잡음 및 열 잡음에 강인한 장점이 있다. 그러나, 종래의 차동 전압 제어 발진기들은 단상 전압 제어 발진기의 2배의 전류를 소모하는 단점이 있으며, 낮은 전력의 트랜시버(transceiver)나 센서 장치에 적용하기 힘든 문제점이 있다.
상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 본 발명에서는 암스트롱 전압 제어 발진기를 기반으로 하며, 저 전력과 저 위상 잡음의 특성을 가지는 전압 제어 발진기에 관한 것이다.
본 발명의 다른 목적들은 하기의 실시예를 통해 당업자에 의해 도출될 수 있을 것이다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 일 실시예에 따르면, 상보적으로 연결된 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터; 일단이 상기 제1 PMOS 트랜지스터의 드래인 전극과 연결되고, 타단이 AC 그라운드와 대응되는 노드 A와 연결되며, 변압기의 1차측 권선을 구성하는 제1-1 인덕터; 일단이 상기 제1 NMOS 트랜지스터의 드래인 전극과 연결되고, 타단이 제1 PMOS 트랜지스터의 게이트 전극과 연결되며, 변압기의 2차측 권선을 구성하는 제2-1 인덕터; 일단이 상기 노드 A와 연결되고, 타단이 상기 제1 NMOS 트랜지스터의 드래인 전극과 연결되며, 변압기의 1차측 권선을 구성하는 제1-2 인덕터; 및 일단이 상기 제1 NMOS 트랜지스터의 게이트 전극과 연결되며, 타단이 상기 제1 PMOS 트랜지스터의 드래인 전극과 연결되고, 타단이 변압기의 2차측 권선을 구성하는 제2-2 인덕터;를 포함하되, 상기 제1-1 인덕터와 상기 제2-1 인덕터는 제1 변압기를 형성하고, 상기 제1-2 인덕터와 상기 제2-2 인덕터는 제2 변압기를 형성하는 것을 특징으로 하는 전압 제어 발진기가 제공된다.
상기 전압 제어 발진기는, 상기 제1 PMOS 트랜지스터의 소소 전극과 연결되어 전류를 공급하는 제1 전류원; 일단이 상기 제1-1 전류원의 입력단과 연결되고, 타단이 상기 제1 전류원의 출력단 및 상기 제1 PMOS 트랜지스터의 소스 전극과 연결되는 제1 캐패시터; 일단이 상기 제1 전류원의 출력단, 상기 제1 PMOS 트랜지스터의 소스 전극 및 상기 제1 캐패시터의 타단과 연결되고, 타단이 상기 제1 PMOS 트랜지스터의 드레인 전극, 상기 제1-1 인덕터의 일단 및 상기 제2-2 인덕터의 타단과 연결되는 제2 캐패시터;를 더 포함할 수 있다.
상기 전압 제어 발진기는, 상기 제1 NMOS 트랜지스터의 소소 전극으로 연결되어 전류를 공급하는 제2 전류원; 일단이 상기 제1 NMOS 트랜지스터의 드레인 전극 및 상기 제1-2 인덕터의 타단 및 상기 제2-1 인덕터의 일단과 연결되는 제3 캐패시터; 및 일단이 상기 제2 전류원의 입력단, 상기 제1 NMOS 트랜지스터의 소스 전극 및 상기 제3 캐패시터의 타단과 연결되고, 타단이 상기 제2 전류원의 출력단과 연결되는 제4 캐패시터;를 더 포함할 수 있다.
상기 제1 전류원은 제2 PMOS 트랜지스터로 구성되되, 상기 제2 PMOS 트랜지스터의 소스 전극은 상기 제1 전류원의 입력단과 대응되고, 상기 제2 PMOS 트랜지스터의 드레인 전극은 상기 제1 전류원의 출력단과 대응되고, 상기 제2 PMOS 트랜지스터의 게이트 전극은 상기 노드 A와 연결되고, 상기 제2 전류원은 제2 NMOS 트랜지스터로 구성되되, 상기 제2 NMOS 트랜지스터의 드레인 전극은 상기 제2 전류원의 입력단과 대응되고, 상기 제2 NMOS 트랜지스터의 소스 전극은 상기 제2 전류원의 출력단과 대응되고, 상기 제2 NMOS 트랜지스터의 게이트 전극은 상기 노드 A와 연결될 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 상보적으로 연결된 PMOS 트랜지스터 및 NMOS 트랜지스터; 일단이 상기 PMOS 트랜지스터의 드래인 전극과 연결되고, 타단이 상기 NMOS 트랜지스터의 드래인 전극과 연결되며, 변압기의 1차측 권선을 구성하는 제1 인덕터; 일단이 상기 NMOS 트랜지스터의 드래인 전극과 연결되고, 타단이 상기 PMOS 트랜지스터의 게이트 전극과 연결되며, 변압기의 2차측 권선을 구성하는 제2-1 인덕터; 및 일단이 상기 NMOS 트랜지스터의 게이트 전극과 연결되며, 타단이 상기 PMOS 트랜지스터의 드래인 전극과 연결되고, 타단이 변압기의 2차측 권선을 구성하는 제2-2 인덕터;를 포함하되, 상기 제1 인덕터와 상기 제2-1 인덕터는 제1 변압기를 형성하고, 상기 제1 인덕터와 상기 제2-2 인덕터는 제2 변압기를 형성할 수 있다.
본 발명에 따른 전압 제어 발진기는 저 전력과 저 위상 잡음의 특성을 가지는 장점이 있다.
도 1은 종래의 기본 전압 제어 발진기들의 구성을 도시한 도면이다.
도 2는 종래의 차동 전압 제어 발진기들의 구성을 도시한 도면이다.
도 3은 본 발명의 제1 실시예에 따른 전압 제어 발진기의 구체적인 구성을 도시한 도면이다.
도 4는 도 3에 따른 전압 제어 발진기를 형성하는 개념을 설명하기 위한 도면이다.
도 5는 본 발명의 제1 실시예에 따른 전압 제어 발진기의 세부적인 등가 회로 및 간략화된 등가 회로를 도시한 도면이다.
도 6에서는 제1 변압기 및 제2 변압기의 모델링한 회로 구성의 도시한 도면이다.
도 7은 본 발명의 제2 실시예에 따른 전압 제어 발진기의 구체적인 구성을 도시한 도면이다.
도 8는 도 7에 따른 전압 제어 발진기를 형성하는 개념을 설명하기 위한 도면이다.
도 9는 본 발명의 제2 실시예에 따른 전압 제어 발진기의 세부적인 등가 회로를 도시한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
이하에서, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다.
도 3은 본 발명의 제1 실시예에 따른 전압 제어 발진기의 구체적인 구성을 도시한 도면이다.
도 3을 참조하면, 본 발명의 제1 실시예에 따른 전압 제어 발진기(300)는 컴플리멘터리 전류 재사용 암스트롱 전압 제어 발진기로서, 제1 PMOS 트랜지스터(Q1), 제1 NMOS 트랜지스터(Q2), 제1 인덕터(L-1), 제2-1 인덕터(L2 -1) 및 제2-2 인덕터(L2 -2)를 포함한다. 이하, 본 발명의 제1 실시예에 따른 전압 제어 발진기(300)의 연결 구성에 대해 살펴보면 다음과 같다.
PMOS 트랜지스터(Q1)와 NMOS 트랜지스터(Q2)는 서로 상보적(complementary)으로 연결된다. 즉, PMOS 트랜지스터(Q1)와 NMOS 트랜지스터(Q2)는 직렬로 연결되되, PMOS 트랜지스터(Q1)의 드래인 전극과 NMOS 트랜지스터(Q2)의 드래인 전극이 서로 연결된다.
제1 인덕터(L1)는 변압기의 1차측 권선을 구성하는 소자로서, 일단이 PMOS 트랜지스터(Q1)의 드래인 전극과 연결되고, 타단이 NMOS 트랜지스터(Q2)의 드래인 전극과 연결된다.
제2-1 인덕터(L2 -1) 및 제2-2 인덕터(L2 -2)는 변압기의 2차측 권선을 구성하는 소자이다. 보다 상세하게, 제2-1 인덕터(L2 -1)는 일단이 NMOS 트랜지스터(Q2)의 드래인 전극과 연결되고, 타단이 PMOS 트랜지스터(Q1)의 게이트 전극과 연결된다. 그리고, 제2-2 인덕터(L2 -2)는 일단이 NMOS 트랜지스터(Q2)의 게이트 전극과 연결되며, 타단이 PMOS 트랜지스터(Q1)의 드래인 전극과 연결된다. 제2-1 인덕터(L2-1)과 제2-2 인덕터(L2 -2)는 서로 꼬인 상태로 트랜지스터들과 각각 연결된다.
여기서, 제1 인덕터(L1)와 제2-1 인덕터(L2 -1)는 제1 변압기를 형성하고, 제1 인덕터(L1)와 제2-2 인덕터(L2 -1)는 제2 변압기를 형성한다. 즉, 제1 인덕터(L1)는 제1 변압기와 제2 변압기에 공유됨으로써 제1 변압기의 1차측 권선 및 제2 변압기의 1차측 권선을 구성하고, 제2-1 인덕터(L2 -1)는 제1 변압기의 2차측 권선을 구성하며, 제2-2 인덕터(L2 -2)는 제2 변압기의 2차측 권선을 구성한다.
도 4는 도 3에 따른 전압 제어 발진기(300)를 형성하는 개념을 설명하기 위한 도면이다.
도 4를 참조하면, 본 발명의 제1 실시예에 따른 전압 제어 발진기(300)는 PMOS(Q1)의 암스트롱 전압 제어 발진기와 NMOS(Q2)의 암스트롱 전압 제어 발진기를 병합하되, PMOS(Q1)의 암스트롱 전압 제어 발진기의 제1 인덕터와 NMOS(Q2)의 암스트롱 전압 제어 발진기의 제1 인덕터를 공유하여 사용한다.
다시 말해, PMOS(Q1)의 암스트롱 전압 제어 발진기의 드래인 전극과 NMOS(Q2)의 암스트롱 전압 제어 발진기의 드래인 전극의 전압이 서로 반대 극성을 가지므로, 제1 인덕터를 공유함으로써(즉, 도 3에 도시된 바와 같이 NMOS 트랜지스터(Q2)가 PMOS 트랜지스터(Q1)의 전류를 이용함으로써) 음의 Gm를 생성하는 컴플리맨터리 전류 재사용 전압 제어 발진기를 형성하게 된다.
따라서, 본 발명의 제1 실시예에 따른 전압 제어 발진기(300)는 차동 출력을 제공하면서, 전압 제어 발진기(300)에 흐르는 전류의 반(half)만을 이용하여 동일한 음의 Gm을 획득할 수 있게 된다.
또한, 본 발명의 제1 실시예에 따른 전압 제어 발진기(300)에서, NMOS(Q2)의 암스트롱 전압 제어 발진기의 노드 D1는 PMOS 트랜지스터(Q1)의 드래인 전극과 연결되고, PMOS(Q1)의 암스트롱 전압 제어 발진기의 노드 D2는 NMOS 트랜지스터(Q2)의 드래인 전극과 연결된다(즉, 꼬인 상태로 연결). 이러한 꼬인 상태의 연결은 전류의 추가 소모없이 피드백 게이트 전압을 증가시킬 수 있게 된다.
도 5는 본 발명의 제1 실시예에 따른 전압 제어 발진기(300)의 세부적인 등가 회로(도 5의 (a)) 및 간략화된 등가 회로(도 5의 (b))를 도시한 도면이다. 여기서, 도 5의 (a)에서는 트랜지스터들의 출력 임피던스가 무한대인 것으로 가정한다.
도 5을 참조하면, 전압 제어 발진기(300)의 음의 Gm은 제2 인덕터(L2 -1, L2 -2)의 크로스 커플링된 차동 연결의 구조 및 제1 인덕터(L1)와 제2 인덕터(L2 -1 내지 L2 -2) 사이의 자기 커플링을 통해 생성될 수 있다.
또한, 차동 게이트 전압 vgg(vgs1 - vgs2)는 차동 출력 전압 vo(vd1- vd2) 및 상호 인덕턴스을 통한 인덕티브 커플링 전압에 의해 결정된다. 수학식 1의 관계에 의해 차동 게이트 전압은 수학식 2와 같이 표현된다.
Figure 112014047846323-pat00001
Figure 112014047846323-pat00002
여기서, M12는 상호 인덕턴스, K-12는 제1 인덕터(L1)와 제2 인덕터(L2 -1 내지 L2 -2) 사이의 자기 커플링 팩터를 각각 의미한다.
또한, Cgs의 임피던스는 제2 인덕터(L2 -1 내지 L2 -2)의 임피던스보다 크므로, 게이트로의 피드백 전압은 Cgs에 의해 결정된다. 따라서, 전압 제어 발진기(300)의 네거티브 컨덕턴스(Gneg)는 수학식 3과 같이 표현된다.
Figure 112014047846323-pat00003
여기서, PMOS 트랜지스터(Q1)와 NMOS 트랜지스터(Q2)의 Gm은 동일하다(gm=gm1=gm2).
수학식 3을 참조하면, 첫 구성요소는 크로스 커플링된 연결이고, 두번째 구성요소는 상호 마그네틱 커플링이다. 따라서, 전압 제어 발진기(300)의 음의 Gm는 종래의 크로스 커플링된 전류 재사용 전압 제어 발진기에 비해 -2gm 만큼 크고, 종래의 차동 암스트롱 전압 제어 발진기보다 -2gmK12(L2/L1)1/2 만큼 큼을 확인할 수 있다.
또한, 향상된 음의 Gm은 전류 소모를 감소시킨다. 또한, 게이트에서 직렬 공진 주파수는 드레인에서 공진 주파수보다 높으므로. 발진 주파수는 드레인 공진 주파수에 의해 수학식 4와 같이 결정된다.
Figure 112014047846323-pat00004
여기서, CL은 드래인 기생 캐패시턴스 및 버퍼 입력 캐패시턴스를 나타낸다.
한편, 도 6에서는 제1 변압기 및 제2 변압기의 모델링한 회로 구성의 도시한 도면이다.
도 7은 본 발명의 제2 실시예에 따른 전압 제어 발진기의 구체적인 구성을 도시한 도면이다.
도 7을 참조하면, 본 발명의 제2 실시예에 따른 전압 제어 발진기(700)는 음의 Gm을 증가시키기 위해 콜피츠 캐패시티브 피드백을 더 추가한 컴플리멘터리 전류 재사용 암스트롱-콜피츠 전압 제어 발진기이다. 여기서, 전압 제어 발진기(700)는, 제1 PMOS 트랜지스터(Q1), 제1 NMOS 트랜지스터(Q2), 4개의 캐패시터(C1, C2 , C3 , C4), 2개의 전류원(IB1, IB2), 제1 변압기를 구성하는 제1-1 인덕터(L-1-1) 및 제2-1 인덕터(L2 -1), 제2 변압기를 구성하는 제1-2 인덕터(L-1-2) 및 제2-2 인덕터(L2 -2)를 포함한다. 이하, 본 발명의 제2 실시예에 따른 전압 제어 발진기(700)의 연결 구성에 대해 살펴보면 다음과 같다.
PMOS 트랜지스터(Q1)와 NMOS 트랜지스터(Q2)는 서로 상보적으로 연결된다.
제1-1 인덕터(L1 -1) 및 제1-2 인덕터(L1 -2)는 변압기의 2차측 권선을 구성하는 소자이다. 보다 상세하게, 제1-1 인덕터(L1 -1)는 일단이 제1 PMOS 트랜지스터(Q1)의 드래인 전극과 연결되고, 타단이 AC 그라운드와 대응되는 노드 A와 연결된다. 그리고, 제1-2 인덕터(L1 -2)는 일단이 노드 A와 연결되고, 타단이 제1 NMOS 트랜지스터의 드래인 전극과 연결된다.
제2-1 인덕터(L2 -1) 및 제2-2 인덕터(L2 -2)는 변압기의 2차측 권선을 구성하는 소자이다. 보다 상세하게, 제2-1 인덕터(L2 -1)는 일단이 NMOS 트랜지스터(Q2)의 드래인 전극과 연결되고, 타단이 PMOS 트랜지스터(Q1)의 게이트 전극과 연결된다. 그리고, 제2-2 인덕터(L2 -2)는 일단이 NMOS 트랜지스터(Q2)의 게이트 전극과 연결되며, 타단이 PMOS 트랜지스터(Q1)의 드래인 전극과 연결된다. 제2-1 인덕터(L2-1)과 제2-2 인덕터(L2 -2)는 서로 꼬인 상태로 트랜지스터들과 각각 연결된다.
여기서, 제1-1 인덕터(L1 -1)와 제2-1 인덕터(L2 -1)는 제1 변압기를 형성하고, 제1-2 인덕터(L1-2)와 제2-2 인덕터(L2 -1)는 제2 변압기를 형성한다(변압기들의 커플링 팩터를 "K12"로 표시함). 즉, 제1-1 인덕터(L1 -1)는 제1 변압기의 1차측 권선을 구성하고, 제2-1 인덕터(L2 -1)는 제1 변압기의 2차측 권선을 구성하고, 제1-2 인덕터(L1 -2)는 제2 변압기의 1차측 권선을 구성하고, 제2-2 인덕터(L2 -2)는 제2 변압기의 2차측 권선을 구성한다.
제1 전류원(IB1)은 제1 PMOS(Q1) 트랜지스터의 소소 전극과 연결되어 전류를 공급하는 기능을 수행하는 것으로서, 제2 PMOS 트랜지스터(QB1)로 구성될 수 있다. 이 경우, 제2 PMOS(QB1) 트랜지스터의 소스 전극은 제1 전류원(IB1)의 입력단과 대응되고, 제2 PMOS(QB1) 트랜지스터의 드레인 전극은 제1 전류원(IB1)의 출력단과 대응되고, 제2 PMOS(QB1) 트랜지스터의 게이트 전극은 노드 A와 연결될 수 있다.
제2 전류원(IB2)는 제1 NMOS 트랜지스터(Q2)의 소소 전극으로 연결되어 전류를 공급하는 기능을 수행하는 것으로서, 제2 NMOS 트랜지스터(QB2)로 구성될 수 있다. 이 경우, 제2 NMOS 트랜지스터(QB2)의 드레인 전극은 제2 전류원(IB2)의 입력단과 대응되고, 제2 NMOS 트랜지스터(QB2)의 소스 전극은 제2 전류원(IB2)의 출력단과 대응되고, 제2 NMOS 트랜지스터(QB2)의 게이트 전극은 노드 A와 연결될 수 있다.
제1 캐패시터(C1)는 일단이 제1-1 전류원(L1-1)의 입력단과 연결되고, 타단이 제1 전류원(IB1)의 출력단 제1 PMOS 트랜지스터(Q1)의 소스 전극과 연결된다. 그리고, 제2 캐패시터(C2)는 일단이 제1 전류원(IB1)의 출력단, 제1 PMOS 트랜지스터(Q1)의 소스 전극 및 제1 캐패시터(C1)의 타단과 연결되고, 타단이 제1 PMOS 트랜지스터(Q1)의 드레인 전극, 제1-1 인덕터(L1 -1)의 일단 및 제2-2 인덕터(L2 -2)의 타단과 연결된다.
제3 캐패시터(C3)는 일단이 제1 NMOS 트랜지스터(Q2)의 드레인 전극 및 제1-2 인덕터(L1-2)의 타단 및 제2-1 인덕터(L2 -1)의 일단과 연결된다. 그리고, 제4 캐패시터(C4)는 일단이 제2 전류원(IB2)의 입력단, 제1 NMOS 트랜지스터(Q2)의 소스 전극 및 제3 캐패시터(C3)의 타단과 연결되고, 타단이 제2 전류원(IB2)의 출력단과 연결된다.
정리하면, 본 발명의 제1 실시예에 따른 전압 제어 발진기(300)와 비교할 때, 본 발명의 제2 실시예에 따른 전압 제어 발진기(700)는 제1 인덕터(L1)가 제1-1 인덕터(L1 -1) 및 제1-2 인덕터(L1 -2)로 분리된 점(L1 = 0.5L1 -1 = 0.5L1 -2)에서 주된 차이가 있으며, 이 외에도 전류원들 및 4개의 캐패시터들이 구비되어 있다는 점에서 차이가 있다.
도 8는 도 7에 따른 전압 제어 발진기(700)를 형성하는 개념을 설명하기 위한 도면이다.
도 8를 참조하면, 본 발명의 제2 실시예에 따른 전압 제어 발진기(700)는 전류원(IB)과 피드백 역할을 하는 캐패시터들(C1, C2)이 각각 연결된 PMOS(Q1)의 암스트롱 전압 제어 발진기와 NMOS(Q2)의 암스트롱 전압 제어 발진기를 병합하되, 콜피츠 캐패시터 피드백은 LC tank로 추가적인 음의 Gm을 공급한다(ngm, 여기서, n는 캐패시티브 피드백 비율(n=C1/(C1+C2))이고, gm는 트랜지스터의 트랜스 컨턱던스임). 이에 따라, 전압 제어 발진기(700)가 형성된다.
이 때, PMOS(Q1)의 암스트롱 전압 제어 발진기와 NMOS(Q2)의 암스트롱 전압 제어 발진기는 서로 차동 모드로 동작하여, 변압기의 센터 노드 및 두개의 바락터 사이가 가상 접지된다. 센터 노드 전압(VDD/2)은 전류원(IB)의 게이트 바이어스 전압을 위해 이용되며, PMOS 트랜지스터(Q1)의 gm1과 NMOS 트랜지스터(Q2)의 gm2를 동일하게 설정하는데 이용된다.
도 9는 본 발명의 제2 실시예에 따른 전압 제어 발진기(700)의 세부적인 등가 회로를 도시한 도면이다. 여기서, 도 9에서는 트랜지스터들의 출력 임피던스가 무한대인 것으로 가정한다
도 9를 참조하면, 전압 제어 발진기(700)의 총 음의 Gm은 크로스 커플링된 인덕터 연결, 변압기를 통한 마그네틱 커플링 및 C1와 C2를 통한 캐패시티브 피드백에 의해 결정된다. 차동 게이트 전압 vgg(vgs1 - vgs2)는 상기의 3가지 피드팩 팩터에 기초하여 수학식 5와 같이 결정된다.
Figure 112014047846323-pat00005
Cgs의 임피던스가 제2 인덕터의 임피던스보다 높으므로, 게이트의 피드백 전압은 Cgs로 적용된다. 따라서, 전압 제어 발진기(700)의 총 네거티브 컨덕턴스(Gneg)는 수학식 6과 같이 표현된다.
Figure 112014047846323-pat00006
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (5)

  1. 전압 제어 발진기에 있어서,
    상보적으로 연결된 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터;
    일단이 상기 제1 PMOS 트랜지스터의 드래인 전극과 연결되고, 타단이 AC 그라운드와 대응되는 노드 A와 연결되며, 변압기의 1차측 권선을 구성하는 제1-1 인덕터;
    일단이 상기 제1 NMOS 트랜지스터의 드래인 전극과 연결되고, 타단이 제1 PMOS 트랜지스터의 게이트 전극과 연결되며, 변압기의 2차측 권선을 구성하는 제2-1 인덕터;
    일단이 상기 노드 A와 연결되고, 타단이 상기 제1 NMOS 트랜지스터의 드래인 전극과 연결되며, 변압기의 1차측 권선을 구성하는 제1-2 인덕터; 및
    일단이 상기 제1 NMOS 트랜지스터의 게이트 전극과 연결되며, 타단이 상기 제1 PMOS 트랜지스터의 드래인 전극과 연결되고, 타단이 변압기의 2차측 권선을 구성하는 제2-2 인덕터;를 포함하되,
    상기 제1-1 인덕터와 상기 제2-1 인덕터는 제1 변압기를 형성하고, 상기 제1-2 인덕터와 상기 제2-2 인덕터는 제2 변압기를 형성하는 것을 특징으로 하는 전압 제어 발진기.
  2. 제1항에 있어서,
    상기 전압 제어 발진기는,
    상기 제1 PMOS 트랜지스터의 소소 전극과 연결되어 전류를 공급하는 제1 전류원;
    일단이 상기 제1-1 전류원의 입력단과 연결되고, 타단이 상기 제1 전류원의 출력단 및 상기 제1 PMOS 트랜지스터의 소스 전극과 연결되는 제1 캐패시터;
    일단이 상기 제1 전류원의 출력단, 상기 제1 PMOS 트랜지스터의 소스 전극 및 상기 제1 캐패시터의 타단과 연결되고, 타단이 상기 제1 PMOS 트랜지스터의 드레인 전극, 상기 제1-1 인덕터의 일단 및 상기 제2-2 인덕터의 타단과 연결되는 제2 캐패시터;를 더 포함하는 것을 특징으로 하는 전압 제어 발진기.
  3. 제2항에 있어서,
    상기 전압 제어 발진기는,
    상기 제1 NMOS 트랜지스터의 소소 전극으로 연결되어 전류를 공급하는 제2 전류원;
    일단이 상기 제1 NMOS 트랜지스터의 드레인 전극 및 상기 제1-2 인덕터의 타단 및 상기 제2-1 인덕터의 일단과 연결되는 제3 캐패시터; 및
    일단이 상기 제2 전류원의 입력단, 상기 제1 NMOS 트랜지스터의 소스 전극 및 상기 제3 캐패시터의 타단과 연결되고, 타단이 상기 제2 전류원의 출력단과 연결되는 제4 캐패시터;를 더 포함하는 것을 특징으로 하는 전압 제어 발진기.
  4. 제3항에 있어서,
    상기 제1 전류원은 제2 PMOS 트랜지스터로 구성되되, 상기 제2 PMOS 트랜지스터의 소스 전극은 상기 제1 전류원의 입력단과 대응되고, 상기 제2 PMOS 트랜지스터의 드레인 전극은 상기 제1 전류원의 출력단과 대응되고, 상기 제2 PMOS 트랜지스터의 게이트 전극은 상기 노드 A와 연결되고,
    상기 제2 전류원은 제2 NMOS 트랜지스터로 구성되되, 상기 제2 NMOS 트랜지스터의 드레인 전극은 상기 제2 전류원의 입력단과 대응되고, 상기 제2 NMOS 트랜지스터의 소스 전극은 상기 제2 전류원의 출력단과 대응되고, 상기 제2 NMOS 트랜지스터의 게이트 전극은 상기 노드 A와 연결되는 것을 특징으로 하는 전압 제어 발진기.
  5. 전압 제어 발진기에 있어서,
    상보적으로 연결된 PMOS 트랜지스터 및 NMOS 트랜지스터;
    일단이 상기 PMOS 트랜지스터의 드래인 전극과 연결되고, 타단이 상기 NMOS 트랜지스터의 드래인 전극과 연결되며, 변압기의 1차측 권선을 구성하는 제1 인덕터;
    일단이 상기 NMOS 트랜지스터의 드래인 전극과 연결되고, 타단이 상기 PMOS 트랜지스터의 게이트 전극과 연결되며, 변압기의 2차측 권선을 구성하는 제2-1 인덕터; 및
    일단이 상기 NMOS 트랜지스터의 게이트 전극과 연결되며, 타단이 상기 PMOS 트랜지스터의 드래인 전극과 연결되고, 타단이 변압기의 2차측 권선을 구성하는 제2-2 인덕터;를 포함하되,
    상기 제1 인덕터와 상기 제2-1 인덕터는 제1 변압기를 형성하고, 상기 제1 인덕터와 상기 제2-2 인덕터는 제2 변압기를 형성하는 것을 특징으로 하는 전압 제어 발진기.
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