KR101478191B1 - Apparatus of receiving data transmitted by using recovered clock - Google Patents

Abstract

The present invention relates to a semiconductor device. Particularly, the present invention relates to an apparatus of receiving data transmitted by using a recovered clock. According to an exemplary embodiment of the present invention, in a source which receives a transmitted sink side data signal by using a recovered clock by a sink, a source of receiving data transmitted by using a recovered clock includes a transmitter which transmits a source side data signal to a sink by using a main clock, and a sampling circuit which fetches data without recovering a transmission clock from the sink side data signal transmitted from the sink by using the recovered clock in the source side data signal as a transmission clock.

Description

복원된 클럭을 이용하여 송신한 데이터를 수신하는 장치{Apparatus of receiving data transmitted by using recovered clock}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a device for receiving data transmitted using a recovered clock,

본 발명은 반도체 장치에 관한 것으로서, 상세하게는 복원된 클럭을 이용하여 송신된 데이터를 수신하는 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a device for receiving data transmitted using a recovered clock.

데이터 전송 속도가 고속화되면서, 소스는 클럭과 데이터를 함께 전송하고, 싱크가 클럭을 복원하여 사용하게 되었다. 이러한 고속 통신 방식에서, 싱크의 CDR(Clock Data Recovery)은 클럭을 복원하고, 복원된 클럭의 위상을 정렬하는 기능을 담당한다. 소스와 싱크는 소스에서 싱크로 데이터를 고속으로 전송할 수 있는 하나 이상의 단방향 채널을 통해 통신한다. 일부의 통신 방식은 싱크에서 소스로 데이터를 전송하는 단방향 채널 또는 소스와 싱크간 양방향 채널을 포함하기도 한다. 하지만, 양방향 채널은 단방향 채널에 비해 상대적으로 저속으로 데이터를 전송한다. 그리고, 양방향 데이터 전송을 위해 별도로 송신 클럭을 생성할 구성이 소스와 싱크에 각각 포함되어야 한다. 일반적으로 소스에는 레퍼런스 클럭이 제공되지만, 싱크에는 레퍼런스 클럭의 제공 여부가 확실하지 않은 경우가 많다. 이로 인해, 싱크를 제작할 경우에는 레퍼런스 클럭이 없는 경우를 대비해 설계를 진행해야 한다. 또한, 채널의 수가 증가하게 되면 많은 수의 채널을 효율적으로 배치하기가 어려워진다. As the data transfer speed increases, the source transmits the clock and data together, and the sink restores the clock. In such a high-speed communication method, the CDR (Clock Data Recovery) of the sink performs a function of restoring the clock and arranging the phase of the restored clock. Sources and sinks communicate over one or more unidirectional channels that can transmit synchronous data at high speed from the source. Some communication schemes include unidirectional channels that transmit data from sink to source, or bidirectional channels between source and sink. However, the bidirectional channel transmits data at a relatively low speed as compared with the unidirectional channel. In addition, a configuration for separately generating a transmission clock for bi-directional data transmission must be included in each of the source and the sink. Generally, the source is provided with a reference clock, but often it is not clear whether a reference clock is provided to the sink. For this reason, when designing a sink, it is necessary to design for a case where there is no reference clock. Also, if the number of channels increases, it becomes difficult to efficiently arrange a large number of channels.

미국 등록특허 제7,263,153호U.S. Patent No. 7,263,153 미국 등록특허 제7,839,965호U.S. Patent No. 7,839,965

단방향 채널을 양방향 채널으로 활용할 수 있도록 한다. 싱크에서 소스로 데이터 전송이 필요한 경우 단방향 채널을 양방향 채널으로 활용하여 데이터를 전송할 수 있도록 한다. 이 경우, 싱크에 복잡한 구성을 도입하지 않고서도 송신 클럭을 확보할 수 있다.So that a unidirectional channel can be utilized as a bidirectional channel. If data transmission from the sink to the source is required, the unidirectional channel can be used as a bi-directional channel to transmit data. In this case, the transmission clock can be secured without introducing a complicated configuration into the sink.

복원된 클럭을 이용하여 송신한 데이터를 수신하기 위한 구성을 단순화할 수 있도록 한다. 싱크에서 복원된 클럭을 이용하여 전송한 데이터를 소스에서 복원하기 위해 클럭-데이터 복원 회로를 채택하지 않고도 데이터를 복원함으로써, 소스의 회로 면적 및 소비전력을 증가시키지 않도록 한다. So that the configuration for receiving the transmitted data using the recovered clock can be simplified. The data is restored without employing a clock-data restoration circuit for restoring the data transmitted from the source using the clock recovered from the sink, so that the circuit area and the power consumption of the source are not increased.

싱크에서 소스간 데이터 전송 효율을 높일 수 있도록 한다. 싱크에서 보내는 트레이닝 패턴을 짧게 하거나 생략해서 더 많은 데이터를 전송할 수 있도록 한다. So that the transmission efficiency of the data from the sink to the source can be increased. The training pattern sent from the sink is shortened or omitted so that more data can be transmitted.

본 발명의 예시적인 실시예에 따르면, 싱크에 의해 복원된 클럭을 이용하여 송신한 싱크측 데이터 신호를 수신하는 소스에 있어서, 메인 클럭을 이용하여 싱크로 소스측 데이터 신호를 전송하는 송신기 및 소스측 데이터 신호에서 복원한 클럭을 송신 클럭으로 이용하여 싱크에서 전송된 싱크측 데이터 신호에서 송신 클럭을 복원하지 않고 데이터를 페치하는 샘플링 회로를 포함하는 복원된 클럭을 이용하여 송신한 싱크측 데이터 신호를 수신하는 소스가 제공된다. According to an exemplary embodiment of the present invention, there is provided a source for receiving a sink side data signal transmitted using a clock recovered by a sink, comprising: a transmitter for transmitting a synchronous source side data signal using a main clock; And a sampling circuit for fetching data from the sink-side data signal transmitted from the sink using the clock recovered from the signal as the transmission clock, without receiving the transmission clock, and receiving the sink-side data signal transmitted using the recovered clock A source is provided.

여기서, 샘플링 회로는, 복수의 멀티 페이즈 클럭을 생성하는 클럭 생성부, 싱크측 데이터 신호의 데이터 트랜지션을 감지하고, 감지된 데이터 트랜지션 직후 라이징 엣지가 발생하는 멀티 페이즈 클럭을 나타내는 트랜지션 검출 신호를 출력하는 데이터 트랜지션 검출부, 트랜지션 검출 신호에 따라 데이터 페치 클럭을 출력하는 페치 클럭 생성부 및 데이터 페치 클럭을 이용하여 싱크측 데이터 신호에서 데이터를 페치하는 디시리얼라이저를 포함할 수 있다. Here, the sampling circuit includes a clock generating unit for generating a plurality of multiphase clocks, a data detection unit for detecting a data transition of the sync-side data signal and outputting a transition detection signal indicating a multiphase clock in which a rising edge occurs immediately after the sensed data transition A data transition detection unit, a fetch clock generation unit for outputting a data fetch clock in accordance with the transition detection signal, and a deserializer for fetching data from the sink side data signal using the data fetch clock.

여기서, 데이터 트랜지션 검출부는 싱크측 데이터 신호를 입력 받고 복수의 제1 멀티 페이즈 클럭이 각각 인가되는 복수의 제1단 플립플롭, 복수의 제1단 플립플롭의 출력단에 환형 결합되어 있는 복수의 XOR 게이트, 복수의 XOR 게이트의 출력을 입력 받고 복수의 제2 멀티 페이즈 클럭이 각각 인가되는 복수의 제2단 플립플롭을 포함하되, 복수의 제2단 플립플롭의 출력은 트랜지션 검출 신호일 수 있다.Here, the data transition detector includes a plurality of first-stage flip-flops receiving a sink-side data signal and to which a plurality of first multiphase clocks are respectively applied, a plurality of XOR gates which are annularly coupled to output ends of the plurality of first- And a plurality of second stage flip-flops receiving a plurality of XOR gates and receiving a plurality of second multiphase clocks, respectively, and the outputs of the plurality of second stage flip-flops may be transition detection signals.

여기서, 데이터 트랜지션 검출부는 데이터 트랜지션을 연속적으로 검출할 수 있다. Here, the data transition detecting section can continuously detect the data transition.

여기서, 페치 클럭 생성부는 트랜지션 검출 신호가 검출된 멀티 페이즈 클럭을 데이터 페치 클럭으로 출력할 수 있다.Here, the fetch clock generator may output the multiphase clock in which the transition detection signal is detected as the data fetch clock.

한편, 샘플링 회로는, 메인 클럭을 이용하여 복수의 멀티 페이즈 클럭을 생성하는 멀티 페이즈 생성부, 싱크측 데이터 신호에서 데이터 트랜지션을 감지하여 타이밍 정보를 출력하는 엣지 디텍터, 타이밍 정보를 이용하여 복수의 멀티 페이즈 클럭 중 데이터 페치 클럭으로 사용할 멀티 페이즈 클럭을 선택하는 위상 선택부, 위상 선택부에 의해 선택된 멀티 페이즈 클럭을 이용하여 데이터 페치 클럭을 출력하는 페치 클럭 생성부 및 데이터 페치 클럭을 이용하여 싱크측 데이터 신호에서 데이터를 페치하는 디시리얼라이저를 포함할 수 있다. On the other hand, the sampling circuit includes a multi-phase generating unit for generating a plurality of multi-phase clocks using a main clock, an edge detector for sensing data transitions in the sink-side data signal and outputting timing information, A fetch clock generation unit for outputting a data fetch clock using the multi-phase clock selected by the phase selection unit, and a fetch clock generation unit for generating a sink-side data And a deserializer for fetching data from the signal.

여기서, 페치 클럭 생성부는 위상 선택부에 의해 선택된 멀티 페이즈 클럭을 데이터 페치 클럭으로 출력할 수 있다. Here, the fetch clock generator may output the multi-phase clock selected by the phase selector as the data fetch clock.

한편, 샘플링 회로는, 샘플링 클럭을 이용하여 싱크측 데이터 신호를 오버 샘플링하여 데이터 트랜지션을 감지하여 타이밍 정보를 출력하는 오버 샘플링부, 타이밍 정보를 이용하여 데이터 페치 클럭을 출력하는 페치 클럭 생성부 및 데이터 페치 클럭을 이용하여 싱크측 데이터 신호에서 데이터를 페치하는 디시리얼라이저를 포함할 수 있다.On the other hand, the sampling circuit includes an oversampling unit for oversampling the sink-side data signal using the sampling clock to detect the data transition and outputting the timing information, a fetch clock generating unit for outputting the data fetch clock using the timing information, And a deserializer fetching data from the sink side data signal using a fetch clock.

여기서, 샘플링 클럭은 메인 클럭일 수 있다. Here, the sampling clock may be the main clock.

한편, 싱크측 데이터 신호의 bit rate은 메인 클럭의 bit rate보다 작을 수 있다. Meanwhile, the bit rate of the sink side data signal may be smaller than the bit rate of the main clock.

여기서, 샘플링 회로는 데이터 페치 클럭을 이용하여 싱크측 데이터 신호에서 데이터를 페치하는 디시리얼라이저를 포함하되, 데이터 페치 클럭은 싱크측 데이터 신호의 bit rate에 의해 결정될 수 있다. Here, the sampling circuit includes a deserializer fetching data from the sink side data signal using a data fetch clock, wherein the data fetch clock can be determined by the bit rate of the sink side data signal.

여기서, 싱크측 데이터 신호는 스타트 비트와 엔드 비트를 포함할 수 있다.Here, the sink side data signal may include a start bit and an end bit.

단방향 채널을 양방향 채널으로 활용할 수 있게 된다. 싱크에서 소스로 데이터 전송이 필요한 경우 단방향 채널을 양방향 채널으로 활용하여 데이터를 전송할 수 있다. 이 경우, 싱크에 복잡한 구성을 도입하지 않고서도 송신 클럭을 확보할 수 있다.The unidirectional channel can be utilized as a bidirectional channel. When data transmission from the sink to the source is required, the unidirectional channel can be used as a bidirectional channel to transmit data. In this case, the transmission clock can be secured without introducing a complicated configuration into the sink.

복원된 클럭을 이용하여 송신한 데이터를 수신하기 위한 구성을 단순화할 수 있다. 싱크에서 복원된 클럭을 이용하여 전송한 데이터를 소스에서 복원하기 위해 클럭-데이터 복원 회로를 채택하지 않고도 데이터를 복원함으로써, 소스의 회로 면적 및 소비전력을 증가시키지 않는다.The configuration for receiving the transmitted data using the recovered clock can be simplified. The data is restored without adopting a clock-data restoration circuit for restoring the data transmitted from the source using the clock recovered from the sink, so that the circuit area and the power consumption of the source are not increased.

싱크에서 소스간 데이터 전송 효율을 높일 수 있다. 싱크에서 보내는 트레이닝 패턴을 짧게 하거나 생략할 수 있으므로, 더 많은 데이터를 전송할 수 있게 된다. It is possible to increase the data transmission efficiency between the sink and the source. Since the training pattern sent from the sink can be shortened or omitted, more data can be transmitted.

이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다.
도 1은 소스와 싱크 구성을 예시적으로 나타낸 도면이다.
도 2a는 싱크의 클럭 생성 장치의 구성을 나타낸 도면이다.
도 2b는 싱크의 클럭 생성 장치의 다른 구성을 나타낸 도면이다.
도 3은 도 2a 내지 도 2b에 도시된 클럭 생성 장치의 동작을 설명하기 위한 도면이다.
도 4a 및 도 4b는 도 2a 내지 도 2b에 도시된 송신 클럭 설정기의 예시적인 구성을 나타낸 도면이다.
도 5a는 샘플링 방식을 설명하기 위한 예시도이다.
도 5b는 물리적인 요소를 설명하기 위한 예시도이다.
도 6a는 다른 샘플링 방식을 예시적으로 설명하기 위한 블록도이다.
도 6b 및 6c는 도 6a의 샘플링 방식에 따른 타이밍을 설명하기 위한 예시도이다.
도 7a는 또 다른 샘플링 방식을 예시적으로 설명하기 위한 블록도이다.
도 7b는 도 7a의 샘플링 방식에 따른 타이밍을 설명하기 위한 예시도이다.
도 8a는 또 다른 샘플링 방식을 예시적으로 설명하기 위한 블록도이다.
도 8b는 도 8a의 데이터 트랜지션 디텍터의 예시적인 구성을 도시한 도면이다.
도 8c는 도 8a의 샘플링 방식에 따른 타이밍을 설명하기 위한 예시도이다.
도 9는 스타트 비트를 이용한 샘플링 방식을 설명하기 위한 예시도이다.
도 10은 소스와 싱크간 데이터 전송 과정을 설명하기 위한 흐름도이다.
도 11은 소스와 싱크간 전송되는 데이터의 구조를 도시한 도면이다.
도 12는 미니 트레이닝 패턴을 도시한 도면이다.Hereinafter, the present invention will be described with reference to the embodiments shown in the accompanying drawings. For the sake of clarity, throughout the accompanying drawings, like elements have been assigned the same reference numerals. It is to be understood that the present invention is not limited to the embodiments illustrated in the accompanying drawings, but may be embodied in many other specific forms without departing from the spirit or essential characteristics thereof.
1 is a diagram exemplarily showing a source and a sink configuration.
2A is a diagram showing a configuration of a sync clock generating apparatus.
2B is a diagram showing another configuration of a sync clock generating apparatus.
FIG. 3 is a diagram for explaining the operation of the clock generating apparatus shown in FIGS. 2A and 2B. Referring to FIG.
Figs. 4A and 4B are diagrams illustrating an exemplary configuration of the transmission clock configurator shown in Figs. 2A and 2B.
5A is an exemplary diagram for explaining the sampling method.
Fig. 5B is an exemplary view for explaining physical elements.
FIG. 6A is a block diagram for explaining another sampling method. FIG.
6B and 6C are exemplary diagrams for explaining timing according to the sampling method of FIG. 6A.
FIG. 7A is a block diagram for explaining another sampling method by way of example.
FIG. 7B is an exemplary diagram for explaining timing according to the sampling method of FIG. 7A. FIG.
8A is a block diagram for explaining another sampling method in an exemplary manner.
Fig. 8B is a diagram showing an exemplary configuration of the data transition detector of Fig. 8A.
FIG. 8C is an exemplary diagram for explaining timing according to the sampling method of FIG. 8A. FIG.
9 is an exemplary diagram for explaining a sampling method using a start bit.
10 is a flowchart illustrating a data transfer process between a source and a sink.
11 is a diagram showing the structure of data transmitted between a source and a sink.
12 is a view showing a mini training pattern.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
While the present invention has been described in connection with certain exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and similarities. It should be understood, however, that the invention is not intended to be limited to the particular embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.

도 1은 소스와 싱크 구성을 예시적으로 나타낸 도면이다.1 is a diagram exemplarily showing a source and a sink configuration.

소스와 싱크는 채널을 통해 전기적으로 연결되며, 소스는 싱크로 데이터 신호를 전송한다. 하나의 채널을 통해 소스는 싱크로 데이터 신호를 고속으로 전송하며, 싱크는 데이터 신호에서 복원된 클럭을 이용하여 송신 클럭을 생성하고 이를 이용하여 리턴 데이터를 소스로 전송한다. The source and the sink are electrically connected through the channel, and the source transmits the synchro data signal. A source transmits a synchronous data signal at a high speed through one channel, and a sink generates a transmission clock by using a clock recovered from the data signal and transmits return data to the source using the generated clock.

소스와 싱크는 각각 송신기와 수신기를 포함한다. 소스의 수신기는 싱크에서 송신한 싱크측 데이터 신호에서 데이터를 복원하는 샘플링 회로이며, 싱크의 수신기는 소스에서 송신한 소스측 데이터 신호에서 클럭과 데이터를 복원하는 CDR(Clock and Data Recovery)이다. 싱크의 송신기는 CDR에 의해 복원된 클럭과 실질적으로 동일한 주파수를 갖는 송신 클럭을 생성할 수 있다. 소스의 샘플링 회로는 CDR에 비해 회로면적을 적게 차지할 뿐 아니라 전력소모도 줄일 수 있다. CDR을 이용해서 클럭을 복원하지 않고 싱크측 데이터 신호에서 데이터만 복원하므로, 트레이닝 패턴이 짧아지거나 생략될 수 있다. 싱크측 데이터 신호에서 데이터를 직접 복원하기 위해, 싱크측 데이터 신호는 복원된 송신 클럭보다 낮은 bit rate를 가질 수 있다. 즉, 수신 클럭을 복원하여 송신 클럭으로 이용할 때 싱크는 송신 클럭의 bit rate을 낮춰서 전송함으로써 소스가 송신 클럭을 복원하지 않고서도 싱크측 데이터 신호에서 데이터를 페치할 수 있다. 한편, 싱크측 데이터 신호에서 데이터를 직접 복원하기 위해, 싱크측 데이터 신호는 복원된 송신 클럭과 같거나 큰 bit rate을 가질 수도 있다. 싱크측 데이터 신호의 bit rate은 소스측 샘플링 클럭의 bit rate 또는 멀티 페이즈 클럭에 의해 결정되므로, 소스측 샘플링 클럭의 bit rate을 충분히 크게 하거나 멀티 페이즈 클럭을 이용하면 싱크측 데이터 신호의 bit rate을 복원된 송신 클럭보다 낮추지 않아도 신뢰성 있는 데이터 전송이 가능하다.The source and the sink each include a transmitter and a receiver. The receiver of the source is a sampling circuit for restoring data in the sink-side data signal transmitted from the sink, and the receiver of the sink is a clock and data recovery (CDR) for restoring the clock and data in the source-side data signal transmitted from the source. The sender of the sink may generate a transmit clock having a frequency substantially equal to the clock recovered by the CDR. The sampling circuit of the source not only occupies less circuit area than the CDR but also can reduce power consumption. Since the clock is not restored using the CDR and only the data is recovered from the sync side data signal, the training pattern can be shortened or omitted. In order to directly recover the data from the sink side data signal, the sink side data signal may have a lower bit rate than the restored transmission clock. That is, when the reception clock is restored and used as a transmission clock, the sink can transmit data by lowering the bit rate of the transmission clock so that the source can fetch data from the sink-side data signal without restoring the transmission clock. On the other hand, in order to directly recover the data from the sink side data signal, the sink side data signal may have a bit rate equal to or greater than the recovered transmission clock. Since the bit rate of the sink side data signal is determined by the bit rate of the source side sampling clock or the multiphase clock, if the bit rate of the source side sampling clock is sufficiently increased or the multiphase clock is used, the bit rate of the sink side data signal is restored Reliable data transmission is possible without lowering the transmission clock.

리턴 데이터는 소스측 데이터 신호 전송이 일시 중단되는 블랭크 구간에 싱크에서 소스로 전송된다. 블랭크 구간 동안 채널의 데이터 전송 방향은 변경되어 싱크만이 데이터를 전송할 수 있게 된다. 데이터 전송 방식에 따라 달라질 수 있지만, 블랭크 구간은 소스와 싱크간 데이터 신호를 통신하는 동안 적어도 1회 이상 발생할 수 있다. 블랭크 구간은 데이터 전송 방식에 따라 특정한 길이를 가질 수 있다. 한편, 데이터 신호가 전송되는 구간과 비교할 때, 블랭크 구간의 길이는 데이터 신호가 전송되는 구간에 비해 상대적으로 짧다. 하지만, 리턴 데이터의 크기를 블랭크 구간보다 작게 구성함으로써, 소스-싱크간 데이터 전송 효율에 전혀 영향을 미치지 않으면서 동시에 양방향 통신을 가능하게 할 수 있다. 한편, 리턴 데이터의 크기가 블랭크 구간보다 커지더라도, 후속 블랭크 구간을 이용하여 리턴 데이터를 분할 전송함으로써 역시 소스-싱크간 데이터 전송 효율에 영향을 주시 않을 수 있다. 또한, 리턴 데이터의 크기가 블랭크 구간보다 클 경우, bit rate을 증가시켜서 전송할 수도 있으며, 이 경우, 시리얼라이저가 멀티 페이즈 클럭을 사용하여 복원된 클럭의 bit rate 이상으로 전송할 수 있다.
The return data is transmitted from the sink to the source in the blank interval in which the transmission of the source-side data signal is suspended. During the blank interval, the data transmission direction of the channel is changed so that only the sink can transmit data. The blank interval may occur at least once during communication of the data signal between the source and the sink. The blank section may have a specific length depending on the data transmission method. On the other hand, when compared with the period in which the data signal is transmitted, the length of the blank interval is relatively shorter than the interval in which the data signal is transmitted. However, by configuring the size of the return data to be smaller than the blank interval, bi-directional communication can be performed at the same time without affecting the data transmission efficiency between the source and the sink. On the other hand, even if the size of the return data is larger than the blank interval, the return data may be divided and transmitted using the next blank interval, thus not affecting the data transmission efficiency between the source and the sink. In addition, if the size of the return data is larger than the blank interval, the bit rate may be increased. In this case, the serializer can transmit the bit rate of the restored clock using the multiphase clock.

도 2a는 싱크의 클럭 생성 장치의 구성을 나타낸 도면이고, 도 2b는 싱크의 클럭 생성 장치의 다른 구성을 나타낸 도면이다. FIG. 2A is a diagram showing a configuration of a sync clock generating apparatus, and FIG. 2B is a diagram showing another configuration of a sync clock generating apparatus.

도 2a를 참조하면, 싱크는 수신기(100)와 송신기(300)로 구성되며, 양방향 인터페이스를 통해 소스에 전기적으로 통신가능하게 연결된다. 수신기(100)는 소스로부터 수신된 소스측 데이터 신호의 수신 클럭과 복원된 클럭의 위상차를 이용하여 디지털 제어 오실레이터 코드를 생성하고, 생성된 디지털 제어 오실레이터 코드에 의해 복원된 상기 복원된 클럭을 이용하여 상기 소스측 데이터 신호에서 데이터를 복원한다. 송신기(300)는 복원된 클럭을 수신 클럭에 라킹시킨 디지털 제어 오실레이터 코드에 의해 송신 클럭을 생성하고, 송신 클럭을 이용하여 리턴 데이터를 소스로 전송한다. Referring to FIG. 2A, a sink is composed of a receiver 100 and a transmitter 300, and is electrically connected to a source through a bidirectional interface. The receiver 100 generates a digitally controlled oscillator code using the phase difference of the recovered clock and the received clock of the source-side data signal received from the source, and uses the recovered clock recovered by the generated digitally controlled oscillator code And restores the data in the source-side data signal. The transmitter 300 generates a transmission clock by a digitally controlled oscillator code that locks the recovered clock to the reception clock, and transmits the return data to the source using the transmission clock.

싱크의 클럭 생성 장치는 디지털 위상 검출기(110), 시간-디지털 변환기(120), 제1 디지털 제어 오실레이터(140), 락 검출기(160), 송신 클럭 설정기(200), 제2 디지털 제어 오실레이터(310)를 포함한다. 한편, 싱크의 클럭 생성 장치는 디지털 필터(130)를 더 포함할 수 있다. The sync clock generation device includes a digital phase detector 110, a time-to-digital converter 120, a first digital control oscillator 140, a lock detector 160, a transmit clock configurator 200, a second digital control oscillator 310). On the other hand, the clock generating device of the sink may further include a digital filter 130.

디지털 위상 검출기(110)는 수신 클럭과 복원된 클럭의 위상차를 검출한다. 양방향 인터페이스(330)를 통해 입력된 소스측 데이터 신호의 수신 클럭의 위상을 수신 클럭을 이용하여 복원된 클럭의 위상과 비교하여 복원된 클럭의 위상이 수신 클럭에 비해 늦거나 빠른지를 나타내는 검출된 위상차를 출력한다. 여기서, 소스측 데이터 신호는 메인 트레이닝 패턴 및 미니 트레이닝 패턴 중 어느 하나를 포함할 수 있다. 디지털 위상 검출기(110)는, 예를 들어, Alexander 위상 검출기, Oversampled 위상 검출기, 또는 Bang-Bang 위상 검출기 등과 같은 비선형 검출기일 수 있다. 입력된 소스측 데이터 신호와 복원된 클럭의 위상차를 비교하여 그 차이에 비례하는 너비를 가지는 업 신호 펄스(UP) 및 다운 신호 펄스(DN)를 생성하는 선형 위상 검출기에 비해, 비선형 위상 검출기는 위상 오차의 크기에 대한 정보는 무시하고 위상 오차의 극성을 출력할 수 있다. The digital phase detector 110 detects the phase difference between the received clock and the recovered clock. A phase difference between the phase of the received clock of the source-side data signal input through the bidirectional interface 330 and the phase of the recovered clock using the received clock, and a detected phase difference indicating whether the phase of the recovered clock is later or earlier than the received clock . Here, the source-side data signal may include any one of a main training pattern and a mini training pattern. The digital phase detector 110 may be a non-linear detector, such as, for example, an Alexander phase detector, an Oversampled phase detector, or a Bang-Bang phase detector. Compared to a linear phase detector that compares the phase difference between the input source side data signal and the recovered clock and generates an up signal pulse UP and a down signal pulse DN having a width proportional to the difference, The information on the magnitude of the error can be ignored and the polarity of the phase error can be outputted.

시간-디지털 변환기(120)는 디지털 위상 검출기(110)의 출력단에 연결되며, 검출된 위상차를 디지털 제어 오실레이터 코드로 변환한다. 예를 들어, 검출된 위상차는, 예를 들어, UP/DN, Early/late, Error/Ref 등과 같이 다양한 형태로 출력될 수 있으며, 복원된 클럭의 위상이 수신 클럭의 위상에 대해 빠름/느림을 나타내며, 시간-디지털 변환기(120)는 검출된 위상차를 n 비트(n은 자연수)의 디지털 신호인 디지털 제어 오실레이터 코드로 변환한다. 따라서 제1 디지털 제어 오실레이터(140)가 라킹(locking)되기 전까지는 서로 다른 값을 갖는 디지털 제어 오실레이터 코드가 계속해서 출력될 수 있다. 제1 디지털 제어 오실레이터(140)가 라킹되면, 시간-디지털 변환기(120)는 고정된 디지털 제어 오실레이터 코드를 출력할 수 있다.The time-to-digital converter 120 is connected to the output of the digital phase detector 110 and converts the detected phase difference into a digitally controlled oscillator code. For example, the detected phase difference can be output in various forms such as UP / DN, Early / late, Error / Ref, etc., and the phase of the recovered clock is fast / slow , And the time-to-digital converter 120 converts the detected phase difference into a digitally controlled oscillator code which is a digital signal of n bits (n is a natural number). Therefore, until the first digital control oscillator 140 is locked, digital control oscillator codes having different values can be continuously output. When the first digital control oscillator 140 is locked, the time-to-digital converter 120 may output a fixed digital controlled oscillator code.

디지털 필터(130)는 시간-디지털 변환기(120)로부터 출력된 디지털 제어 오실레이터 코드를 디지털 모드로 필터링할 수 있다. 디지털 필터(130)에 의해 복원된 클럭 및 송신 클럭의 지터 노이즈 특성이 향상될 수 있다. The digital filter 130 may filter the digitally controlled oscillator code output from the time-to-digital converter 120 in digital mode. The jitter noise characteristic of the clock recovered by the digital filter 130 and the transmission clock can be improved.

제1 디지털 제어 오실레이터(140)는 시간-디지털 변환기(120)의 출력단 또는 디지털 필터(130)의 출력단에 연결되며, 디지털 제어 오실레이터 코드에 의해 복원된 클럭을 출력한다. 제1 디지털 제어 오실레이터(140)는 n 비트의 디지털 제어 오실레이터 코드에 따라 클럭의 주파수가 증가하거나 감소한다. 예를 들어, 9 비트의 디지털 제어 오실레이터 코드를 이용하는 경우, 제1 디지털 제어 오실레이터(140)는 최대 512개의 서로 다른 주파수를 갖는 클럭을 출력할 수 있다. The first digital control oscillator 140 is connected to the output terminal of the time-to-digital converter 120 or the output terminal of the digital filter 130 and outputs the clock recovered by the digitally controlled oscillator code. The first digital control oscillator 140 increases or decreases the frequency of the clock in accordance with the n-bit digitally controlled oscillator code. For example, when using a 9-bit digitally controlled oscillator code, the first digital control oscillator 140 may output a clock having a maximum of 512 different frequencies.

디시리얼라이저(150)는 양방향 인터페이스를 통해 입력된 직렬 데이터 신호를 복원된 클럭을 이용하여 병렬화한다. 병렬화된 데이터는 싱크의 제어회로(미도시)로 출력된다. 싱크의 제어회로는 병렬화된 데이터를 처리할 뿐만 아니라, 수신기(100), 송신 클럭 설정기(200), 및 송신기(300)의 동작을 제어하는 기능을 수행한다.The deserializer 150 parallelizes the serial data signal input through the bidirectional interface using the recovered clock. The parallel data is output to the control circuit (not shown) of the sink. The control circuit of the sink not only processes the parallel data but also controls the operation of the receiver 100, the transmission clock setter 200, and the transmitter 300.

락 검출기(160)는 디지털 위상 검출기(110)의 출력단에 연결되며, 제1 디지털 제어 오실레이터(140)의 라킹 여부를 판단한다. 상세하게는, 락 검출기(160)는 디지털 위상 검출기(110)로부터 출력된 위상차를 이용하여 복원된 클럭이 수신 클럭에 일치하면 라킹 검출 신호를 출력한다. 디지털 위상 검출기(110)는 수신 클럭과 복원된 클럭의 위상차를 검출한다. 디지털 위상 검출기(110)가 출력하는 위상차는 다양한 형태가 될 수 있다. 예를 들어, 위상차는 빠름/느림을 나타내는 펄스이거나, Reference/Error를 나타내는 펄스일 수 있다. 위상차가 어떠한 방식으로 출력되는지 여부와는 무관하게, 제1 디지털 제어 오실레이터(140)가 라킹되면, 검출값은 일정한 형태를 유지하게 된다. 예를 들어, 빠름/느림을 나타내는 펄스로 출력되는 경우, 빠름 펄스와 느림 펄스가 동일 시점에 출력되거나, 아주 짧은 펄스로 출력될 수 있다. 이외에도 다양한 형태로 라킹 상태가 표현될 수 있다. 따라서 락 검출기(160)는 라킹 상태에 출력되는 위상차의 형태를 이용하여 라킹 여부를 판단할 수 있다.The lock detector 160 is connected to the output of the digital phase detector 110 and determines whether the first digital control oscillator 140 is locked. Specifically, the lock detector 160 outputs a locking detection signal when the recovered clock coincides with the reception clock using the phase difference output from the digital phase detector 110. The digital phase detector 110 detects the phase difference between the received clock and the recovered clock. The phase difference output by the digital phase detector 110 may be in various forms. For example, the phase difference may be a pulse indicating fast / slow or a pulse indicating Reference / Error. Regardless of how the phase difference is output, if the first digital control oscillator 140 is locked, the detected value remains constant. For example, in the case of outputting as a pulse indicating fast / slow, the fast pulse and the slow pulse may be output at the same time or output as a very short pulse. In addition, the locking state can be expressed in various forms. Therefore, the lock detector 160 can determine whether or not to use the phase difference type output in the locked state.

한편, 락 검출기(160)는 제1 디지털 제어 오실레이터(140)의 출력단에 연결되며, 제1 디지털 제어 오실레이터(140)의 라킹 여부를 판단할 수도 있다. 락 검출기(160)는 수신 클럭과 제1 디지털 제어 오실레이터(140)에 의해 복원된 클럭을 비교하여 라킹이 발생하면 라킹 검출 신호를 출력한다. 예를 들어, 수신 클럭과 복원된 클럭의 라이징 엣지를 비교하여 일치하면, 락 검출기(160)는 라킹이 되었다고 판단할 수 있다. 다른 예로서, 락 검출기(160)는 수신 클럭과 복원된 클럭의 라이징 엣지의 위상이 일치하는 회수를 카운팅하여 라킹 여부를 판단할 수도 있다. 또 다른 예로, 제1 디지털 제어 오실레이터(140)로부터 출력되는 복수의 복원된 클럭들에서 선택된 두 개의 복원된 클럭을 비교하여 복원된 클럭이 수신 클럭에 일치하는지를 판단할 수도 있다. 이외에도 다양한 방식을 이용하여 라킹 여부를 판단할 수 있음은 물론이다. Meanwhile, the lock detector 160 is connected to the output terminal of the first digital control oscillator 140, and may determine whether or not the first digital control oscillator 140 is locked. The lock detector 160 compares the received clock with the clock recovered by the first digital control oscillator 140 and outputs a locking detection signal when locking occurs. For example, if the received clock is compared with the rising edge of the recovered clock and matches, the lock detector 160 may determine that the clock has been locked. As another example, the lock detector 160 may determine whether or not to lock by counting the number of times the phases of the received clock and the rising edge of the recovered clock coincide with each other. As another example, it is possible to compare two recovered clocks selected from a plurality of recovered clocks output from the first digital control oscillator 140 to determine whether the recovered clock coincides with the received clock. It is needless to say that it is possible to judge whether or not to be locked by using various methods.

한편, 도 2a에서는 락 검출기(160)가 수신기(100)에 위치한 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다. 또한 락 검출기(160)로부터 송신 클럭 설정기(200)로 라킹 검출 신호가 직접 제공되는 것으로 도시되어 있으나, 이는 이해를 돕기 위한 일 예시에 불과하며, 라킹 검출 신호는 싱크의 제어회로를 경유해서 단독으로 또는 제어 신호와 함께 제공될 수도 있다.2A, the lock detector 160 is shown as being located in the receiver 100, but the present invention is not limited thereto. In addition, although the locking detection signal is directly provided from the lock detector 160 to the transmission clock setter 200, this is only an example for the sake of understanding, and the locking detection signal is transmitted to the transmitting clock setting device 200 via the control circuit of the sink Or may be provided with a control signal.

송신 클럭 설정기(200)는 수신기(100)와 송신기(300) 사이에 위치하며, 송신기(300)에 위치한 제2 디지털 제어 오실레이터(310)에 디지털 제어 오실레이터 코드를 제공한다. 송신 클럭 설정기(200)는 락 검출기(160)로부터 라킹 검출 신호를 수신하면 제2 디지털 제어 오실레이터(310)에 디지털 제어 오실레이터 코드를 제공할 수 있다. 한편, 송신기(300)에 의한 전력 손실을 방지하거나 양방향 인터페이스가 연결된 전송매체에 노이즈가 발생하지 않도록 하기 위해서 싱크의 제어회로는 수신 동작중에는 송신기(300)를 턴 오프하며, 송신 동작중에는 수신기(100)를 턴 오프할 수도 있다. 송신 클럭 설정기(200)는 라킹 검출 신호 및 제어회로로부터의 제어 신호의 조합에 의해 제2 디지털 제어 오실레이터(310)에 디지털 제어 오실레이터 코드를 제공할 수 있다. 송신 클럭 설정기(200) 구조의 예시와 동작은 도 4a 및 4b를 참조하여 설명하기로 한다.The transmit clock configurator 200 is located between the receiver 100 and the transmitter 300 and provides a digitally controlled oscillator code to the second digital control oscillator 310 located at the transmitter 300. The transmission clock setter 200 may provide a digitally controlled oscillator code to the second digital control oscillator 310 upon receipt of the locking detection signal from the lock detector 160. In order to prevent power loss caused by the transmitter 300 or to prevent noise from occurring in the transmission medium connected to the bidirectional interface, the control circuit of the sink turns off the transmitter 300 during the reception operation, May be turned off. The transmission clock setter 200 may provide a digital controlled oscillator code to the second digital control oscillator 310 by a combination of a locking detection signal and a control signal from the control circuit. An example and operation of the structure of the transmission clock setter 200 will be described with reference to Figs. 4A and 4B.

제2 디지털 제어 오실레이터(310)는 송신 클럭을 제공한다. 제2 디지털 제어 오실레이터(310)는 라킹 검출 신호에 의해 제공된 디지털 제어 오실레이터 코드를 이용하여 송신 클럭을 출력한다. 예를 들어, 제2 디지털 제어 오실레이터(310)와 제1 디지털 제어 오실레이터(140)는 동일한 구조를 가질 수 있다. 따라서 라킹 검출 신호가 출력되도록 한 디지털 제어 오실레이터 코드에 의해서, 제2 디지털 제어 오실레이터(310)와 제1 디지털 제어 오실레이터(140)는 동일한 클럭을 출력할 수 있다. The second digital control oscillator 310 provides a transmit clock. The second digital control oscillator 310 outputs the transmission clock using the digitally controlled oscillator code provided by the locking detection signal. For example, the second digital control oscillator 310 and the first digital control oscillator 140 may have the same structure. Therefore, the second digital control oscillator 310 and the first digital control oscillator 140 can output the same clock by the digital control oscillator code in which the locking detection signal is outputted.

시리얼라이저(320)는 제어회로가 입력한 데이터를 직렬화하여 출력한다. 출력된 데이터는 양방향 인터페이스를 통해 소스로 전송된다. 싱크의 제어 회로는 미니 트레이닝 패턴(Mini training) 및 라킹 데이터를 포함하는 리턴 데이터와 블랭크 구간의 종료를 나타내는 싱크 엔드를 시리얼라이저(320)를 통해 소스로 전송한다. 한편, 시리얼라이저(320)는 멀티 페이즈 클럭을 이용하여 복원된 송신 클럭의 bit rate 이상의 bit rate으로 리턴 데이터를 전송할 수도 있다.The serializer 320 serializes the data input by the control circuit and outputs the serialized data. The output data is transmitted to the source via the bidirectional interface. The control circuitry of the sink sends a sink end to the source via the serializer 320 indicating the end of the blank interval and the return data including mini training pattern (Mini training) and locking data. Meanwhile, the serializer 320 may transmit the return data at a bit rate equal to or higher than the bit rate of the recovered transmission clock using the multi-phase clock.

양방향인터페이스(330)는 소스와 싱크간 데이터 전송 방향을 제어한다. 소스측 데이터 신호를 수신하는 경우, 양방향인터페이스(330)는 싱크에서 소스로의 싱크측 데이터 신호 전송을 중단하며, 싱크측 데이터 신호를 전송하는 경우, 양방향인터페이스(330)는 소스에서 싱크로의 소스측 데이터 신호 수신을 중단한다. 양방향인터페이스(330)의 데이터 송신 방향은 제어회로의 제어신호에 의해 결정된다. 여기서, 제어 회로는 소스로부터 수신한 소스 엔드(Source End)에 의해 양방향인터페이스(330)가 싱크에서 소스로 리턴 데이터를 전송할 수 있도록 한다. 아울러, 리턴 데이터의 전송이 종료되면, 제어 회로는 싱크 엔드를 소스로 전송하고 양방향인터페이스(330)가 소스측 데이터 신호를 수신할 수 있도록 한다.
The bidirectional interface 330 controls the data transfer direction between the source and the sink. When receiving the source-side data signal, the bidirectional interface 330 stops transmission of the sink-side data signal from the sink to the source, and when transmitting the sink-side data signal, the bidirectional interface 330 transmits the source- And stops receiving the data signal. The data transmission direction of the bidirectional interface 330 is determined by the control signal of the control circuit. Here, the control circuit allows the bidirectional interface 330 to send return data from the sink to the source by the source end received from the source. Further, when the transmission of the return data is completed, the control circuit transmits the sink end to the source and allows the bidirectional interface 330 to receive the source-side data signal.

도 2b는 싱크의 클럭 생성 장치의 또 다른 구성을 나타낸 도면이다. FIG. 2B is a diagram showing another configuration of a sync clock generating apparatus. FIG.

도 2b를 참조하면, 싱크는 수신기(100)와 송신기(300)로 구성되며, 양방향 인터페이스를 통해 소스에 전기적으로 통신가능하게 연결된다. 싱크의 클럭 생성 장치는 선형 위상 검출기(115), 차지 펌프/LPF(125), 아날로그-디지털 변환기(135), 제1 디지털 제어 오실레이터(140), 락 검출기(160), 송신 클럭 설정기(200), 제2 디지털 제어 오실레이터(310)를 포함한다. 도 2a에서 설명된 구성 요소에 대한 동일한 설명은 생략한다.Referring to FIG. 2B, a sink is composed of a receiver 100 and a transmitter 300, and is electrically connected to a source through a bidirectional interface. The sink clock generator includes a linear phase detector 115, a charge pump / LPF 125, an analog-to-digital converter 135, a first digital control oscillator 140, a lock detector 160, a transmit clock configurator 200 ), And a second digital control oscillator 310. The same description of the components described in FIG. 2A is omitted.

선형 위상 검출기(115)는 수신 클럭과 복원된 클럭의 위상차를 검출한다. 양방향인터페이스(330)를 통해 입력된 소스측 데이터 신호의 수신 클럭의 위상을 수신 클럭을 이용하여 복원된 클럭의 위상과 비교하여 복원된 클럭의 위상이 수신 클럭에 비해 늦거나 빠른지를 나타내는 검출된 위상차를 출력한다. 대표적인 선형 위상 검출기(115)인 Hogge 타입 위상 검출기는 D플립플롭과 XOR 게이트로 이루어진 단순 위상 검출기를 2개 연결한 구조이지만, 반드시 이에 한정되는 것은 아니며, 다양한 구성을 갖는 선형 위상 검출기가 적용될 수 있다. 선형 위상 검출기(115)는 데이터 신호와 복원된 클럭의 위상차를 비교하며, 예를 들어, 위상차에 비례하는 너비를 가지는 업 신호 펄스 UP 및 다운 신호 펄스 DN을 생성한다.The linear phase detector 115 detects the phase difference between the received clock and the recovered clock. A phase difference between the phase of the received clock of the source-side data signal input through the bidirectional interface 330 and the phase of the recovered clock using the received clock, and a detected phase difference indicating whether the phase of the recovered clock is later or earlier than the received clock . The Hogge-type phase detector, which is a typical linear phase detector 115, has a structure in which two simple phase detectors including a D flip-flop and an XOR gate are connected, but the present invention is not limited thereto and a linear phase detector having various configurations can be applied . The linear phase detector 115 compares the phase difference between the data signal and the recovered clock and generates an up signal pulse UP and a down signal pulse DN having a width proportional to a phase difference, for example.

차지 펌프/LPF(125)는 차지 펌프와 로우 패스 필터를 포함하며, 선형 위상 검출기(115)의 출력단에 연결된다. 차지 펌프/LPF(125)는 검출된 위상차에 따른 제어 전압 Vctrl을 출력한다. 가장 단순한 구성을 예로 들면, 차지 펌프는 두 개의 정전류원과 각 정전류원에 의한 전류 공급을 제어하는 두 개의 스위치로 구성될 수 있으나, 반드시 이에 한정되는 것은 아니다. 각 정전류원이 공급하는 전류는 선형 위상 검출기(115)에서 출력된 업 신호 펄스 UP 및 다운 신호 펄스 DN에 의해 스위칭하는 스위치에 의해 달라진다. 마찬가지로, 가장 단순한 구성을 예로 들면, 로우 패스 필터는 차지 펌프의 출력단에 연결된 저항 및 커패시터의 조합으로 구성된 RC 필터일 수 있으나, 반드시 이에 한정되는 것은 아니다. 업 신호 펄스 UP 및 다운 신호 펄스 DN에 의해서, 차지 펌프는, 예를 들어, 로우 패스 필터에 포함된 커패시터로부터 전하를 흡수하는 Pull 동작 또는 전하를 공급하는 push 동작을 할 수 있다. 차지 펌프의 Pull 동작에 의해 로우 패스 필터로부터 출력되는 제어 전압 Vctrl은 낮아지며, Push 동작에 의해 제어 전압 Vctrl은 높아질 수 있다.The charge pump / LPF 125 includes a charge pump and a low pass filter, and is connected to the output terminal of the linear phase detector 115. The charge pump / LPF 125 outputs the control voltage Vctrl according to the detected phase difference. Taking the simplest configuration as an example, the charge pump may consist of two constant current sources and two switches controlling the current supply by each constant current source, but this is not necessarily the case. The current supplied by each constant current source is changed by the switch which is switched by the up signal pulse UP and the down signal pulse DN output from the linear phase detector 115. [ Similarly, taking the simplest configuration as an example, the low-pass filter may be an RC filter composed of a combination of a resistor and a capacitor connected to the output terminal of the charge pump, but is not limited thereto. With the up signal pulse UP and the down signal pulse DN, the charge pump can perform, for example, a pull operation for absorbing charge from a capacitor included in the low pass filter or a push operation for supplying charge. The control voltage Vctrl output from the low-pass filter is lowered by the pull-up operation of the charge pump, and the control voltage Vctrl can be raised by the push operation.

아날로그-디지털 변환기(135)는 제어 전압 Vctrl을 n 비트의 디지털 제어 오실레이터 코드로 변환한다. 따라서 제1 디지털 제어 오실레이터(140)가 라킹(locking)되기 전까지는 서로 다른 값을 갖는 디지털 제어 오실레이터 코드가 계속해서 출력될 수 있다. 제1 디지털 제어 오실레이터(140)가 라킹되면, 아날로그-디지털 변환기(135)는 실질적으로 고정된 디지털 제어 오실레이터 코드를 출력할 수 있다. 여기서, 실질적으로 고정은 허용 가능한 오차 범위(마진)내에서 디지털 제어 오실레이터 코드가 변화하는 경우를 의미한다. The analog-to-digital converter 135 converts the control voltage Vctrl into an n-bit digitally controlled oscillator code. Therefore, until the first digital control oscillator 140 is locked, digital control oscillator codes having different values can be continuously output. When the first digital control oscillator 140 is locked, the analog-to-digital converter 135 can output a substantially fixed, digitally controlled oscillator code. Here, substantially fixed means that the digitally controlled oscillator code changes within an allowable error range (margin).

한편, 아날로그-디지털 변환기(135)는 다양한 구조를 갖도록 설계될 수 있다. 예를 들어, 아날로그-디지털 변환기(135)는 제어 전압 Vctrl을 8 비트의 디지털 제어 오실레이터 코드로 변환할 수 있으나, 정밀한 제어를 위해 디지털 제어 오실레이터 코드의 비트수는 증가될 수도 있다. 아날로그-디지털 변환기(135)는 기준 전압 Vref를 전압 분배하는 8개의 저항(R1 내지 R8) 및 제어 전압과 전압 분배된 Vref를 비교하는 8개의 비교기(C1 내지 C8)로 구성될 수 있다. R1 내지 R8은 동일한 저항값을 가지며 Vref를 1/8씩 전압 분배한다. 여기서, Vref는 Vctrl의 최대값을 고려해서 결정될 수 있다. 비교기 C1 내지 C8은 입력된 제어 전압 Vctrl을 분배된 Vref와 비교하여 최상위비트 C7부터 최하위비트 C0를 각각 출력한다. 출력된 C7 내지 C0는 8 비트의 디지털 제어 오실레이터 코드를 구성할 수 있다. 한편, 아날로그-디지털 변환기(135)는 출력된 C7 내지 C0를 제1 및 제2 디지털 제어 오실레이터를 제어하기 위한 디지털 제어 오실레이터 코드로 변환하는 코드 변환기를 더 포함할 수도 있다.Meanwhile, the analog-to-digital converter 135 may be designed to have various structures. For example, the analog-to-digital converter 135 may convert the control voltage Vctrl to an 8-bit digitally controlled oscillator code, but the number of bits of the digitally controlled oscillator code may be increased for precise control. The analog-to-digital converter 135 may comprise eight resistors (R1 to R8) for voltage division of the reference voltage Vref and eight comparators (C1 to C8) for comparing the control voltage and the voltage divided Vref. R1 to R8 have the same resistance value and divide Vref by 1/8. Here, Vref can be determined in consideration of the maximum value of Vctrl. The comparators C1 to C8 compare the input control voltage Vctrl with the divided Vref to output the most significant bit C7 to the least significant bit C0, respectively. The outputted C7 to C0 can constitute an 8-bit digitally controlled oscillator code. On the other hand, the analog-to-digital converter 135 may further comprise a code converter for converting the output C7 to C0 into a digitally controlled oscillator code for controlling the first and second digital control oscillators.

락 검출기(160)는 복원된 클럭이 수신 클럭에 일치하면 라킹 검출 신호를 출력한다. 복원된 클럭이 수신 클럭에 일치하는지를 판단하는 방법은 다양하게 구현될 수 있다. 도 2b와 같이, 락 검출기(160)가 선형 위상 검출기(115)의 출력단에 연결되는 경우에, 제1 디지털 제어 오실레이터(140)가 라킹되어 복원된 클럭이 수신 클럭에 실질적으로 일치하면, 업 신호 펄스 UP 및 다운 신호 펄스 DN는 특정한 패턴으로 출력된다. 예를 들어, 업 신호 펄스 UP 및 다운 신호 펄스 DN는 짧은 펄스(short pulse)로 출력되거나 아무런 펄스도 출력되지 않는 경우, 락 검출기(160)는 라킹 검출 신호를 출력할 수 있다. 한편, 락 검출기(160)가 제1 디지털 제어 오실레이터(140)의 출력단에 연결되는 경우에, 제1 디지털 제어 오실레이터(140)의 라킹되면, 락 검출기(160)는 수신 클럭과 제1 디지털 제어 오실레이터(140)에 의해 복원된 클럭을 비교하여 라킹이 발생하면 라킹 검출 신호를 출력할 수도 있다. 예를 들어, 수신 클럭과 복원된 클럭의 라이징 엣지를 비교하여 일치하면, 락 검출기(160)는 라킹이 되었다고 판단할 수 있다. 다른 예로서, 락 검출기(160)는 수신 클럭과 복원된 클럭의 라이징 엣지의 위상이 일치하는 회수를 카운팅하여 라킹 여부를 판단할 수도 있다. 또 다른 예로, 제1 디지털 제어 오실레이터(140)로부터 출력되는 복수의 복원된 클럭들에서 선택된 두 개의 복원된 클럭을 비교하여 복원된 클럭이 수신 클럭에 일치하는지를 판단할 수도 있다. 또 다른 예로, 락 검출기(160)는 아날로그-디지털 변환기(135)의 출력단에 연결되는 경우에, 디지털 제어 오실레이터 코드가 실질적으로 고정되면, 락 검출기(160)는 라킹 검출 신호를 출력할 수도 있다. 이외에도 다양한 방식을 이용하여 라킹 여부를 판단할 수 있음은 물론이다.
The lock detector 160 outputs a locking detection signal when the recovered clock coincides with the reception clock. A method of determining whether the recovered clock coincides with the reception clock can be variously implemented. 2B, when the lock detector 160 is connected to the output of the linear phase detector 115, if the first digital control oscillator 140 is locked and the recovered clock substantially matches the received clock, The pulse UP and the down signal pulse DN are output in a specific pattern. For example, if the up signal pulse UP and the down signal pulse DN are outputted as a short pulse or no pulse is outputted, the lock detector 160 can output a locking detection signal. On the other hand, when the lock detector 160 is connected to the output of the first digital control oscillator 140, when the first digital control oscillator 140 is locked, the lock detector 160 compares the receive clock and the first digital control oscillator 140, The clock recovery unit 140 may compare the recovered clock and output a locking detection signal when the locking is generated. For example, if the received clock is compared with the rising edge of the recovered clock and matches, the lock detector 160 may determine that the clock has been locked. As another example, the lock detector 160 may determine whether or not to lock by counting the number of times the phases of the received clock and the rising edge of the recovered clock coincide with each other. As another example, it is possible to compare two recovered clocks selected from a plurality of recovered clocks output from the first digital control oscillator 140 to determine whether the recovered clock coincides with the received clock. As another example, when the lock detector 160 is coupled to the output of the analog-to-digital converter 135, the lock detector 160 may output a locking detection signal if the digitally controlled oscillator code is substantially fixed. It is needless to say that it is possible to judge whether or not to be locked by using various methods.

도 3은 도 2a 내지 도 2b에 도시된 송신 클럭 생성 장치의 동작을 설명하기 위한 도면이다. FIG. 3 is a diagram for explaining the operation of the transmission clock generating apparatus shown in FIGS. 2A and 2B. Referring to FIG.

수신기(100)에서는, 양방향 인터페이스를 통해 소스측 데이터 신호가 입력되면(400), 입력된 소스측 데이터 신호의 수신 클럭에 복원된 클럭이 라킹되도록 제1 디지털 제어 오실레이터(140)가 동작한다(410). 수신 클럭과 복원된 클락 사이에 라킹이 발생하면 락 검출기(160)는 라킹 검출 신호를 출력한다(420). 이후, 송신기(300)가 동작하는 동안에는, 제어회로의 제어에 의해 수신기(100)는 턴 오프된다(430).In the receiver 100, when the source-side data signal is inputted through the bidirectional interface 400, the first digital control oscillator 140 operates so that the recovered clock is locked to the received clock of the input source-side data signal 410 ). When a lock occurs between the received clock and the recovered clock, the lock detector 160 outputs a locking detection signal (420). Thereafter, while the transmitter 300 is operating, the receiver 100 is turned off by control of the control circuit (430).

송신기(300)에서는, 라킹 검출 신호에 상응하는 n 비트의 디지털 제어 발진기 코드가 송신 클럭 설정기(200)에 의해 제2 디지털 제어 오실레이터(310)에 전달된다(440). 이후, n 비트의 디지털 제어 오실레이터 코드에 의해 제2 디지털 제어 오실레이터(310)는 고정된 주파수를 갖는 송신 클럭을 출력한다(450). 송신기(300)는 송신 클럭을 이용하여 싱크 데이터를 소스로 전송한다(460). In the transmitter 300, an n-bit digitally controlled oscillator code corresponding to the locking detection signal is transmitted (440) to the second digital control oscillator 310 by the transmission clock setter 200. Thereafter, the second digital control oscillator 310 outputs a transmission clock having a fixed frequency by the n-bit digital control oscillator code (450). Transmitter 300 transmits the sync data to the source using the transmit clock (460).

일 실시예로서, 라킹 검출 신호가 출력되면, 송신기(300)가 턴온되어 송신 클럭을 발생할 수 있다. 다른 실시예로서, 라킹 검출 신호가 출력되더라도 제어회로의 제어에 의해서만 송신기(300)가 턴온 될 수도 있다. 또 다른 실시예로서, 라킹 검출 신호가 출력되더라도 수신기(100)가 턴 오프되어야만 송신기(300)가 턴온 될 수도 있다. 따라서 도 2에서는 단계 420과 440이 동일 시점에 수행되는 것으로 도시되어 있으나, 실시예에 따라서는 서로 다른 시점에 수행될 수도 있다. 마찬가지로, 단계 430과 450이 반드시 동일 시점에 수행되어야 하는 것은 아니다.
In an embodiment, when a locking detection signal is output, the transmitter 300 may be turned on to generate a transmission clock. As another embodiment, even if a locking detection signal is output, the transmitter 300 may be turned on only by control of the control circuit. In another embodiment, even if a locking detection signal is output, the transmitter 300 may be turned on only when the receiver 100 is turned off. In FIG. 2, steps 420 and 440 are shown to be performed at the same time, but they may be performed at different times according to the embodiment. Likewise, steps 430 and 450 are not necessarily performed at the same time.

도 4a 및 도 4b는 2a 내지 도 2b에 도시된 송신 클럭 설정기의 예시적인 구성을 나타낸 도면이다.Figs. 4A and 4B are diagrams illustrating exemplary configurations of the transmission clock configurator shown in Figs. 2A to 2B.

도 4a를 참조하면, 송신 클럭 설정기(200)는 2개의 입력을 가진 2:1 멀티플렉서를 이용하여 구현될 수 있다. 멀티플렉서의 제1 입력단은 아날로그-디지털 변환기(160)에 연결되어 디지털 제어 오실레이터 코드를 입력받는다. 멀티플렉서의 제2 입력단은 멀티플렉서의 출력단에 연결되어, 출력되는 디지털 제어 오실레이터 코드를 다시 입력받는다. 이 연결 구조에 의해, 수신기(100)가 턴 오프되어 디지털 제어 오실레이터 코드가 제공되지 않을 때에도 디지털 제어 오실레이터 코드가 제2 디지털 제어 오실레이터(310)에 제공될 수 있다. 싱크의 제어회로가 제공한 제어 신호는 멀티플렉서를 턴온 또는 턴 오프하는 인에이블 신호로 작용하거나, 라킹 검출 신호와 함께 멀티플렉서의 입력단을 선택하는 작용을 할 수 있다.Referring to FIG. 4A, the transmit clock configurer 200 may be implemented using a 2: 1 multiplexer with two inputs. The first input of the multiplexer is coupled to an analog-to-digital converter 160 to receive a digitally controlled oscillator code. The second input of the multiplexer is coupled to the output of the multiplexer and receives the digitally controlled oscillator code that is output. With this connection structure, a digital controlled oscillator code can be provided to the second digital controlled oscillator 310 even when the receiver 100 is turned off and no digital controlled oscillator code is provided. The control signal provided by the control circuitry of the sink may act as an enable signal to turn the multiplexer on or off, or it may act to select the input of the multiplexer with the locking detection signal.

일실시예로, 멀티플렉서의 입력단을 선택하는 신호는 락 검출기(160)로부터 제공된 라킹 검출 신호일 수 있다. 라킹 검출 신호에 의해 제1 입력단이 선택될 수 있다. 한편, 멀티플렉서는 라킹 검출 신호가 입력되지 않으면 제2 입력단을 기본적으로 선택하도록 구성될 수 있다. 이로 인해, 라킹 검출 신호가 제공되기 전에는 디지털 제어 오실레이터 코드가 제2 디지털 제어 오실레이터(310)에 제공되지 않을 수 있다. 또한, 락 검출기(160)가 수신기(100)에 포함되어 턴 오프되더라도 라킹 검출 신호에 상응하는 디지털 제어 오실레이터 코드가 지속적으로 제2 디지털 제어 오실레이터(310)에 제공될 수 있다.In one embodiment, the signal selecting the input of the multiplexer may be a locking detection signal provided from the lock detector 160. The first input terminal can be selected by the locking detection signal. On the other hand, the multiplexer can be configured to basically select the second input terminal if the locking detection signal is not inputted. For this reason, a digital control oscillator code may not be provided to the second digital control oscillator 310 before the locking detection signal is provided. Further, even if the lock detector 160 is included in the receiver 100 and turned off, a digital control oscillator code corresponding to the lock detection signal can be continuously provided to the second digital control oscillator 310. [

다른 실시예로, 멀티플렉서의 입력단을 선택하는 신호는 라킹 검출 신호와 제어 신호의 조합일 수 있다. 이를 위해, 라킹 검출 신호와 제어 신호를 입력 받아 논리 연산한 후 멀티플렉서에 입력하는 논리회로(미도시)가 멀티플렉서에 연결될 수 있다. 한편, 라킹 검출 신호는 제어 회로에 제공되며, 제어 회로는 라킹 검출 신호를 수신한 후 송신기(300)를 턴 온 할 수 있다.In another embodiment, the signal selecting the input of the multiplexer may be a combination of a locking detection signal and a control signal. To this end, a logic circuit (not shown) may be connected to the multiplexer for receiving the locking detection signal and the control signal, performing a logic operation on the locking detection signal, and inputting the logic detection signal and the control signal to the multiplexer. On the other hand, a locking detection signal is provided to the control circuit, and the control circuit can turn on the transmitter 300 after receiving the locking detection signal.

도 4b를 참조하면, 송신 클럭 설정기(200)는 디지털 제어 오실레이터 코드를 저장하는 래치로 구성될 수 있다. 래치가 디지털 제어 오실레이터 코드를 저장함으로써, 송신 클럭을 제공하는 동작이 시작되기 전 또는 송신기(300)가 턴 온 되기 전에 수신기(100)가 턴 오프되더라도 라킹 검출 신호에 상응하는 디지털 제어 오실레이터 코드가 제2 디지털 제어 오실레이터(310)에 제공되도록 할 수 있다.Referring to FIG. 4B, the transmission clock setter 200 may be configured as a latch for storing a digitally controlled oscillator code. Even if the receiver 100 is turned off before the operation of providing the transmit clock or before the transmitter 300 is turned on by storing the digitally controlled oscillator code, the digital control oscillator code corresponding to the lock detection signal 2 < / RTI > digital control oscillator 310. [

한편, 래치의 출력단에 도 4a의 멀티플렉서의 제1 입력단이 연결된 것으로 도시되어 있으나, 제어 회로가 래치로의 입출력을 제어함으로써 멀티플렉서가 생략되거나, 예를 들어, 스위치와 같은 단순한 회로 요소로 교체될 수도 있다.
On the other hand, although the first input of the multiplexer of Fig. 4a is shown connected to the output of the latch, the control circuit may control the input / output to the latch so that the multiplexer may be omitted or replaced with a simple circuit element such as a switch have.

도 5a는 샘플링 방식을 설명하기 위한 예시도이고, 도 5b는 물리적인 요소를 설명하기 위한 예시도이다.FIG. 5A is an exemplary diagram for explaining a sampling method, and FIG. 5B is an exemplary diagram for explaining a physical element.

도 5a를 참조하면, 소스에서 싱크로 전송된 소스측 데이터 신호는 1Gbps bit rate을 갖는 10bit 고속 직렬 데이터 신호이다. 싱크는 1Gbps 데이터 신호에서 클럭을 복원하고, 복원된 클럭의 bit rate을 1/10으로 감소하여 송신 클럭으로 이용한다. 블랭크 구간이 검출되면, 싱크는 0.1 Gbps bit rate을 갖는 10bit 고속 직렬 데이터 신호를 소스로 전송한다. 여기서, bit rate의 감소율은 1/10이고, 데이터 신호는 10bit인 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.Referring to FIG. 5A, a source-side data signal transmitted from a source to a sink is a 10-bit high-speed serial data signal having a 1 Gbps bit rate. The sink restores the clock in the 1 Gbps data signal and uses the bit rate of the recovered clock as 1/10 of the transmission clock. When a blank interval is detected, the sink sends a 10-bit high-speed serial data signal with a bit rate of 0.1 Gbps to the source. Here, the reduction rate of the bit rate is 1/10 and the data signal is 10 bits, but it is not limited thereto.

소스의 샘플링 회로는 디시리얼라이저를 포함하며, 싱크에서 소스로 전송된 싱크측 데이터 신호에서 데이터를 검출하기 위해 생성된 데이터 페치 클럭을 이용하여 데이터를 페치한다. 데이터 페치 클럭은 싱크측 데이터 신호의 bit rate에 의해 결정될 수 있다. 도 5a에서, 데이터 패치 클럭은 소스가 1Gbps bit rate을 갖는 10bit 고속 직렬 데이터 신호에 사용한 클럭을 1/10 감소한 클럭이다. 싱크는 소스측 데이터 신호에서 클럭을 복원해서 사용하며 bit rate 감소율은 미리 알려져 있으므로, 소스는 싱크의 bit rate 감소율을 이용하여 1Gbps bit rate을 갖는 10bit 고속 직렬 데이터 신호에 사용한 클럭을 bit rate 감소율만큼 감소시켜 데이터 패치 클럭으로 사용할 수 있다.The sampling circuit of the source includes a deserializer and fetches the data using the data fetch clock generated to detect the data in the sink side data signal transmitted from the sink to the source. The data fetch clock can be determined by the bit rate of the sink side data signal. 5A, the data patch clock is a clock whose source is reduced by 1/10 of the clock used for a 10-bit high-speed serial data signal having a 1 Gbps bit rate. Since the sink uses the clock from the source side data signal and uses the bit rate reduction rate, the source uses the bit rate reduction rate of the sink to reduce the clock used for the 10-bit high-speed serial data signal with 1Gbps bit rate by the bit rate reduction rate And can be used as a data patch clock.

데이터 페치 클럭은 싱크측 데이터 신호를 검출하기 위해 이용된다. 데이터 페치 클럭의 라이징 엣지는 싱크측 데이터 신호의 라이징 엣지와 폴링 엣지 사이에 정렬될 수 있다. 이 때, 데이터 페치 클럭의 라이징 엣지를 중심으로 싱크측 데이터 신호의 라이징 엣지와 폴링 엣지 사이에 각각 좌측 마진과 우측 마진이 존재한다. 좌측 마진과 우측 마진은 소스와 싱크간 물리적 딜레이를 고려하여 결정될 수 있다. 도 5b를 참조하면, 소스와 싱크간 물리적 요소를 도시하고 있다. 소스측 데이터 신호는 싱크에 의해 처리되며, 이 때 소요되는 시간이 시스템 딜레이로 표시되어 있다. 또한, 싱크와 소스가 위치한 패키지, PCB(Printed Circuit Board), 싱크와 소스를 연결하는 케이블과 같은 전송매체에 의한 물리적인 딜레이가 존재한다. 따라서 마진은 시스템 딜레이 및 물리적인 딜레이를 고려하여 결정하며, 이에 따라 데이터 페치 클럭의 라이징 엣지가 싱크측 데이터 신호의 라이징 엣지나 폴링 엣지쪽 중 어느 한쪽에 지나치게 가깝게 위치하지 않도록 한다.
The data fetch clock is used to detect the sync side data signal. The rising edge of the data fetch clock can be aligned between the rising edge and the falling edge of the sink side data signal. At this time, left and right margins exist between the rising edge and the falling edge of the sink-side data signal centering on the rising edge of the data fetch clock. The left and right margins can be determined by taking into account the physical delay between the source and the sink. Referring to FIG. 5B, there is shown a physical element between a source and a sink. The source-side data signal is processed by the sink, and the time required at this time is indicated by the system delay. There is also a physical delay by the transmission medium such as the package where the sink and the source are located, the printed circuit board (PCB), and the cable connecting the sink and the source. Therefore, the margin is determined in consideration of the system delay and the physical delay, so that the rising edge of the data fetch clock is not located too close to either the rising edge or the falling edge of the sink side data signal.

도 6a는 다른 샘플링 방식을 예시적으로 설명하기 위한 블록도이다.FIG. 6A is a block diagram for explaining another sampling method. FIG.

도 6a를 참조하면, 소스측 샘플링 회로는 오버 샘플링부(600), 페치 클럭 생성부(610), 및 디시리얼라이저(620)를 포함한다.Referring to FIG. 6A, the source-side sampling circuit includes an oversampling unit 600, a fetch clock generating unit 610, and a deserializer 620.

오버 샘플링부(600)는 샘플링 클럭을 이용하여 입력된 싱크측 데이터 신호를 오버 샘플링한다. 샘플링 클럭은 소스측 데이터 신호를 전송할 때 사용되는 메인 클럭이거나 싱크측 데이터 신호의 bit rate 감소율에 따라 bit rate이 변경된 메인 클럭이다. 여기서, 오버 샘플링부(600)는 싱크측 데이터 신호를 오버 샘플링하여 데이터 트랜지션이 발생하는 구간을 감지한다. 데이터 트랜지션이 감지되면, 오버 샘플링부(600)는 타이밍 정보를 출력한다. 타이밍 정보는 싱크측 데이터 신호에서 데이터를 페치할 시점을 결정하는 정보로서, 데이터 페치 클럭의 라이징 엣지가 발생할 시점을 나타낸다. 도 6b 및 도 6c에서, 타이밍 정보는 샘플링 클럭을 기준으로 3 클럭 이후에 데이터 페치 클럭의 라이징 엣지가 발생하는 것으로 도시되어 있으나, bit rate 감소율에 따라 타이밍 정보는 달라질 수 있음은 물론이다. 한편, 싱크측 데이터 신호의 bit rate은 오버 샘플링에 의해 결정될 수 있으며, 이는 도 6b 및 6c를 참조하여 이하에서 설명한다. The oversampling unit 600 oversamples the input data signal on the sink side using the sampling clock. The sampling clock is a main clock used when transmitting the source side data signal or a main clock whose bit rate is changed according to the bit rate decreasing rate of the sink side data signal. Here, the oversampling unit 600 oversamples the sync-side data signal to detect a period in which the data transition occurs. If a data transition is detected, the oversampling unit 600 outputs timing information. The timing information is information for determining a time at which data is fetched from the sink-side data signal, and indicates the time at which the rising edge of the data fetch clock occurs. In FIGS. 6B and 6C, the rising edge of the data fetch clock is generated after three clocks with reference to the sampling clock, but it goes without saying that the timing information may vary according to the bit rate reduction rate. On the other hand, the bit rate of the sink side data signal can be determined by oversampling, which will be described below with reference to Figs. 6B and 6C.

페치 클럭 생성부(610)는 타이밍 정보에 의해 데이터 페치 클럭을 출력한다. 오버 샘플링부(600)와 페치 클럭 생성부(610)는 동일한 샘플링 클럭을 사용하므로, 타이밍 정보는 몇 클럭 이후에 라이징 엣지를 출력할지를 특정하더라도 충분하다. 타이밍 정보를 수신한 시점부터 특정된 수의 샘플링 클럭이 입력되면, 페치 클럭 생성부(610)는 데이터 페치 클럭을 출력할 수 있다. 이를 위해서, 페치 클럭 생성부(610)는 샘플링 클럭을 이용하여 데이터 페치 클럭을 재생성하거나 멀티 페이지 클럭을 생성하여 타이밍 정보에 따라 선택하여 출력할 수 있다.The fetch clock generator 610 outputs the data fetch clock based on the timing information. Since the oversampling unit 600 and the fetch clock generating unit 610 use the same sampling clock, it is enough to specify the timing at which the timing is to output a rising edge after a certain number of clocks. When a specified number of sampling clocks are input from the time when the timing information is received, the fetch clock generating unit 610 can output the data fetch clock. To this end, the fetch clock generator 610 regenerates the data fetch clock using the sampling clock or generates a multi-page clock to select and output the multi-page clock according to the timing information.

한편, 타이밍 정보는 단순하게 데이터 트랜지션이 발생하였음을 나타낼 수 있다. 샘플링 클럭에 의해 싱크측 데이터 신호의 bit rate이 결정되며 싱크에 의한 bit rate 감소율은 미리 알려져 있으므로, 타이밍 정보 수신 후 데이터 페치 클럭을 출력할 시점은 미리 결정될 수도 있다. 따라서 페치 클럭 생성부(610)는 타이밍 정보 수신 후 일정한 수의 샘플링 클럭이 입력되거나 일정한 시점이 되면 데이터 페치 클럭을 출력할 수 있다.On the other hand, the timing information can simply indicate that a data transition has occurred. Since the bit rate of the data signal on the sink side is determined by the sampling clock and the rate of bit rate reduction by the sink is known in advance, the timing of outputting the data fetch clock after receiving the timing information may be determined in advance. Therefore, the fetch clock generating unit 610 may output a data fetch clock when a predetermined number of sampling clocks are input after receiving the timing information or when a predetermined time is reached.

디시리얼라이저(620)는 데이터 페치 클럭을 이용하여 싱크측 데이터 신호에서 데이터를 페치하고 페치된 데이터를 출력한다.The deserializer 620 fetches data from the sink side data signal using the data fetch clock and outputs fetched data.

CDR 방식에 비해, 도 6a에 도시된 소스측의 샘플링은 샘플링 클럭과 데이터 패치 클럭 모두를 소스에서 생성된 클럭을 사용하기 때문에 싱크측 데이터 신호에서 클럭을 복원할 필요가 없다. 따라서, 미니 트레이닝 패턴이 짧아지거나 사용하지 않을 수 있으며, 이로 인해 리턴 데이터의 비율을 CDR 방식에 비해 높일 수 있다. CDR 방식은 데이터를 페치하기 위해서 PLL(Phase locked loop) 또는 DLL(Delay locked loop)을 라킹하여야 하며, 라킹이 이루어질 때까지 메인 또는 미니 트레이닝 패턴이 필요하다. 또한, CDR 방식은 데이터 신호가 없는 기간 동안 라킹된 주파수를 유지하지 못하므로, 싱크측 데이터 신호를 전송할 때마다 매번 라킹을 하여야 한다. 따라서 도 6a에 도시된 소스의 샘플링 회로는 클럭이 고정된 상태에서 위상만 선택하여 데이터 페치 클럭으로 사용하므로, 소스의 구조를 단순하게 구성할 수 있고 소비전력을 크게 감소시킬 수 있다.
Compared to the CDR scheme, the source-side sampling shown in FIG. 6A uses the clock generated from the source for both the sampling clock and the data patch clock, so that it is not necessary to restore the clock in the sink-side data signal. Therefore, the mini training pattern may be shortened or not used, and the ratio of the return data may be increased as compared with the CDR method. The CDR method requires either PLL (Phase Locked Loop) or DLL (Delay Locked Loop) to be fetched to fetch data, and a main or mini training pattern is required until the locking is achieved. In addition, since the CDR system can not maintain the locked frequency for a period in which there is no data signal, the CDR system must be locked every time the sink side data signal is transmitted. Therefore, the sampling circuit of the source shown in FIG. 6A selects only the phase in a state where the clock is fixed and uses it as the data fetch clock, so that the structure of the source can be simply configured and the power consumption can be greatly reduced.

도 6b 및 6c는 도 6a의 샘플링 방식에 따른 타이밍을 설명하기 위한 예시도이다.6B and 6C are exemplary diagrams for explaining timing according to the sampling method of FIG. 6A.

도 6b를 참조하면, 소스에서 싱크로 전송된 소스측 데이터 신호는 1Gbps bit rate을 갖는 10bit 고속 직렬 데이터 신호이다. 싱크는 1Gbps 데이터 신호에서 클럭을 복원하고, 복원된 클럭의 bit rate을 1/5로 감소하여 송신 클럭으로 이용한다. 블랭크 구간이 검출되면, 싱크는 0.2 Gbps bit rate을 갖는 10bit 고속 직렬 데이터 신호를 소스로 전송한다. 여기서, bit rate의 감소율은 1/5이고, 데이터 신호는 10bit인 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다. 샘플링 클럭의 bit rate은 소스측 데이터 신호와 동일하다.Referring to FIG. 6B, the source-side data signal transmitted from the source to the sink is a 10-bit high-speed serial data signal having a 1 Gbps bit rate. The sink restores the clock in the 1 Gbps data signal and reduces the bit rate of the recovered clock to 1/5 and uses it as the transmission clock. When a blank interval is detected, the sink transmits a 10-bit high-speed serial data signal with a bit rate of 0.2 Gbps to the source. Here, the reduction rate of the bit rate is 1/5, and the data signal is 10 bits, but it is not limited thereto. The bit rate of the sampling clock is the same as the source side data signal.

소스의 샘플링 회로는 싱크에서 소스로 전송된 싱크측 데이터 신호에서 데이터를 검출하기 위해 데이터 페치 클럭을 생성한다. 데이터 페치 클럭은 싱크측 데이터 신호의 bit rate 및 샘플링 클럭의 bit rate에 의해 결정될 수 있다. 도 6b에서, 데이터 패치 클럭은 소스가 1Gbps bit rate을 갖는 10bit 고속 직렬 데이터 신호에 사용한 클럭을 1/5 감소한 클럭이다. 싱크는 소스측 데이터 신호에서 클럭을 복원해서 사용하며 bit rate 감소율은 미리 알려져 있으므로, 소스는 싱크의 bit rate 감소율을 이용하여 1Gbps bit rate을 갖는 10bit 고속 직렬 데이터 신호에 사용한 클럭을 bit rate 감소율만큼 감소시켜 데이터 패치 클럭으로 사용할 수 있다.The sampling circuit of the source generates a data fetch clock to detect data in the sink side data signal transmitted from the sink to the source. The data fetch clock can be determined by the bit rate of the sink side data signal and the bit rate of the sampling clock. In FIG. 6B, the data patch clock is a clock whose source is reduced by 1/5 the clock used for a 10-bit high-speed serial data signal having a 1 Gbps bit rate. Since the sink uses the clock from the source side data signal and uses the bit rate reduction rate, the source uses the bit rate reduction rate of the sink to reduce the clock used for the 10-bit high-speed serial data signal with 1Gbps bit rate by the bit rate reduction rate And can be used as a data patch clock.

데이터 페치 클럭은 싱크측 데이터 신호를 검출하기 위해 이용된다. 데이터 페치 클럭의 라이징 엣지는 싱크측 데이터 신호의 라이징 엣지와 폴링 엣지 사이에 정렬될 수 있다. 데이터 페치 클럭의 라이징 엣지를 정렬하기 위해서, 타이밍 정보가 이용된다. 타이밍 정보에 따라 데이터 페치 클럭의 라이징 엣지가 출력될 시점이 결정되며, 디시지얼라이저는 데이터 페치 클럭에 의해 페치된 데이터를 출력한다.The data fetch clock is used to detect the sync side data signal. The rising edge of the data fetch clock can be aligned between the rising edge and the falling edge of the sink side data signal. Timing information is used to align the rising edges of the data fetch clock. The timing at which the rising edge of the data fetch clock is output is determined in accordance with the timing information, and the deserializer outputs data fetched by the data fetch clock.

도 6c를 참조하면, 싱크측 데이터 신호의 bit rate은 샘플링 클럭의 bit rate에 따라 증가될 수 있다. 도 6b의 샘플링 클럭과 비교할 때, 도 6c의 샘플링 클럭의 bit rate은 3배 증가되었다. 이로 인해 싱크측 데이터 신호의 bit rate을 소스측 데이터 신호의 bit rate과 동일한 1Gbps로 증가시키더라도 1 bit당 3회의 샘플링을 해서 싱크측 데이터 신호의 데이터 트랜지션을 감지할 수 있게 된다. 데이터 페치 클럭의 bit rate도 증가된 싱크측 데이터 신호의 bit rate에 따라 증가된다. 데이터 페치 클럭의 bit rate 증가와 함께, 데이터 페치 클럭의 멀티 페이즈 수도 함께 증가할 수 있다. 따라서 샘플링 클럭의 bit rate을 증가시키면 싱크측 데이터 신호의 bit rate을 증가시킬 수 있게 된다. 한편, 싱크측 데이터 신호의 최대 길이는 소스와 싱크간 클럭 미스매치에 의해 결정될 수 있다.
Referring to FIG. 6C, the bit rate of the sink side data signal may be increased according to the bit rate of the sampling clock. Compared with the sampling clock of FIG. 6B, the bit rate of the sampling clock of FIG. 6C is increased by a factor of three. Therefore, even if the bit rate of the sink side data signal is increased to 1 Gbps, which is the same as the bit rate of the source side data signal, the data transition of the sink side data signal can be detected by performing sampling three times per 1 bit. The bit rate of the data fetch clock also increases with the bit rate of the increased sink side data signal. With the bit rate increase of the data fetch clock, the multi-phase count of the data fetch clock may also increase. Therefore, if the bit rate of the sampling clock is increased, the bit rate of the data signal on the sink side can be increased. On the other hand, the maximum length of the sync-side data signal can be determined by a source-sink clock mismatch.

도 7a는 또 다른 샘플링 방식을 예시적으로 설명하기 위한 블록도이고, 도 7b는 도 7a의 샘플링 방식에 따른 타이밍을 설명하기 위한 예시도이다.FIG. 7A is a block diagram for explaining another sampling method, and FIG. 7B is an exemplary diagram for explaining timing according to the sampling method of FIG. 7A.

도 7a 및 7b를 참조하면, 소스측의 샘플링은 메인 클럭 생성부(700), 멀티 페이즈 생성부(710), 엣지 디텍터(720), 위상 선택부(730), 페치 클럭 생성부(740), 및 디시리얼라이저(750)를 포함한다.7A and 7B, sampling on the source side includes a main clock generator 700, a multiphase generator 710, an edge detector 720, a phase selector 730, a fetch clock generator 740, And a deserializer 750.

메인 클럭 생성부(700)는 소스에서 사용하는 메인 클럭을 생성하여 출력한다.The main clock generator 700 generates and outputs a main clock used by the source.

멀티 페이즈 생성부(710)는 메인 클럭을 이용하여 멀티 페이즈 클럭을 생성하여 출력한다. 멀티 페이즈 클럭의 bit rate는 싱크측 데이터 신호인 트레이닝 패턴의 bit rate보다 2배 증가된 bit rate을 가질 수 있다. 도 7a에는 P0~P3 멀티 페이즈 클럭이 도시되어 있으나, 출력되는 멀티 페이즈 클럭의 수 및 bit rate은 실시예에 따라 증가 또는 감소될 수 있다. 한편, P0~P3 멀티 페이즈 클럭을 이용하여 데이터 트랜지션을 감지하기 위해, 멀티 페이즈 클럭의 하이(High)는 로우(Low) 부분보다 짧게 생성되며 각 멀티 페이즈 클럭의 하이 부분은 서로 중첩되지 않을 수 있다. The multi-phase generating unit 710 generates and outputs a multi-phase clock using the main clock. The bit rate of the multiphase clock may have a bit rate that is twice as high as the bit rate of the training pattern, which is the sink side data signal. Although the P0 to P3 multiphase clock is shown in FIG. 7A, the number and the bit rate of the outputted multiphase clock can be increased or decreased according to the embodiment. On the other hand, to detect the data transition using the P0 to P3 multiphase clock, the high of the multiphase clock is generated shorter than the low portion, and the high portions of each multiphase clock may not overlap each other .

엣지 디텍터(720)는 싱크측 데이터 신호에서 데이터 트랜지션이 발생하는 구간을 감지한다. 상세하게는, 엣지 디텍터(720)는 싱크측 데이터 신호의 라이징 엣지 또는 폴링 엣지를 감지할 수 있으며, 엣지가 감지되면 타이밍 정보를 출력한다. 도 7b를 참조하면, 엣지 디텍터(720)는 싱크측 데이터 신호에서 데이터 트랜지션이 발생하면, 딜레이 후 타이밍 정보를 출력한다. 여기서, 타이밍 정보는 엣지가 감지되었음을 알리는 하이 또는 로우 신호일 수 있다. 딜레이는 엣지 디텍터(720)에 의해 발생하는 시스템 딜레이일 수도 있으나, P0~P3 멀티 페이즈 클럭의 하이 부분에 타이밍 정보가 위치하도록 조절된 딜레이일 수도 있다. The edge detector 720 detects a period in which a data transition occurs in the sink side data signal. In detail, the edge detector 720 can sense a rising edge or a falling edge of a sync-side data signal, and outputs timing information when an edge is detected. Referring to FIG. 7B, the edge detector 720 outputs delayed timing information when a data transition occurs in the sink side data signal. Here, the timing information may be a high or low signal indicating that an edge has been detected. The delay may be a system delay generated by the edge detector 720, but may be a delay adjusted so that the timing information is located at the high portion of the P0 to P3 multiphase clock.

위상 선택부(730)는 데이터 페치 클럭으로 사용할 멀티 페이즈 클럭을 선택한다. 위상 선택부(730)는 엣지 디텍터(720)로부터 타이밍 정보가 출력되면, P0~P3 멀티 페이즈 클럭 중 타이밍 정보에 하이 부분이 위치하는 멀티 페이즈 클럭 P3을 선택한다. 선택된 멀티 페이즈 클럭 P3의 라이징 엣지는 감지된 싱크측 데이터 신호의 라이징 엣지와 거의 일치하므로, 멀티 페이즈 클럭 P3보다 페이즈가 1/2 늦거나 빠른 멀티 페이즈 클럭 P1이 데이터 페치 클럭으로 사용된다. 따라서 멀티 페이즈 클럭 P1의 라이징 엣지는 싱크측 데이터 신호의 실질적으로 중심부에 정렬될 수 있다.The phase selector 730 selects a multi-phase clock to be used as a data fetch clock. When the timing information is output from the edge detector 720, the phase selector 730 selects the multi-phase clock P3 in which the high portion is located in the timing information among the P0 to P3 multi-phase clocks. Since the rising edge of the selected multi-phase clock P3 almost coincides with the rising edge of the sensed sink-side data signal, the multi-phase clock P1 is used as the data fetch clock, which is 1/2 delayed or faster than the multi-phase clock P3. Therefore, the rising edge of the multi-phase clock P1 can be aligned substantially at the center of the sink-side data signal.

페치 클럭 생성부(740)는 위상 선택부(730)에 의해 선택된 멀티 페이즈 클럭에 의해서 데이터 페치 클럭을 출력한다. 페치 클럭 생성부(740)는 위상 선택부(730)에 의해 선택된 멀티 페이즈 클럭과 동일한 위상을 갖는 데이터 페치 클럭을 생성하여 출력하거나 선택된 멀티 페이즈 클럭을 그대로 데이터 페치 클럭으로 출력할 수 있다. 선택된 멀티 페이즈 클럭은 싱크측 데이터 신호의 전송이 완료될 때까지 데이터 페치 클럭으로 사용될 수 있다.The fetch clock generation unit 740 outputs the data fetch clock by the multi-phase clock selected by the phase selection unit 730. The fetch clock generator 740 may generate and output a data fetch clock having the same phase as that of the multi-phase clock selected by the phase selector 730, or may output the selected multi-phase clock as a data fetch clock. The selected multiphase clock can be used as a data fetch clock until the transmission of the sink side data signal is completed.

디시리얼라이저(750)는 데이터 페치 클럭을 이용하여 싱크측 데이터 신호에서 데이터를 페치하고 페치된 데이터를 출력한다.The deserializer 750 fetches data from the sink side data signal using the data fetch clock and outputs fetched data.

CDR 방식에 비해, 도 7a에 도시된 소스측의 샘플링은 데이터 패치 클럭을 소스에서 생성된 메인 클럭을 사용하기 때문에 싱크측 데이터 신호에서 클럭을 복원할 필요가 없다. 따라서, 미니 트레이닝 패턴이 짧아지거나 사용하지 않을 수 있으며, 이로 인해 리턴 데이터의 비율을 CDR 방식에 비해 높일 수 있다. 따라서 도 7a에 도시된 소스의 샘플링 회로는 클럭이 고정된 상태에서 위상만 선택하여 데이터 페치 클럭으로 사용하므로, 소스의 구조를 단순하게 구성할 수 있고 소비전력을 크게 감소시킬 수 있다.
Compared with the CDR method, the sampling on the source side shown in Fig. 7A does not need to restore the clock in the sink side data signal because the data patch clock uses the main clock generated from the source. Therefore, the mini training pattern may be shortened or not used, and the ratio of the return data may be increased as compared with the CDR method. Therefore, the sampling circuit of the source shown in FIG. 7A selects only the phase in a state where the clock is fixed and uses it as a data fetch clock, so that the structure of the source can be simply configured and the power consumption can be greatly reduced.

도 8a는 또 다른 샘플링 방식을 예시적으로 설명하기 위한 블록도이고, 도 8b는 도 8a의 데이터 트랜지션 디텍터의 예시적인 구성을 도시한 도면이고, 도 8c는 도 8a의 샘플링 방식에 따른 타이밍을 설명하기 위한 예시도이다.8A is a block diagram for explaining another sampling method, FIG. 8B is a diagram showing an exemplary configuration of the data transition detector of FIG. 8A, FIG. 8C is a diagram illustrating a timing according to the sampling method of FIG. 8A Fig.

도 8a 내지 8c를 참조하면, 소스측의 샘플링은 클럭 생성부(800), 데이터 트랜지션 검출부(810), 페치 클럭 생성부(820), 및 디시리얼라이저(830)를 포함한다.8A to 8C, the sampling on the source side includes a clock generating unit 800, a data transition detecting unit 810, a fetch clock generating unit 820, and a deserializer 830.

클럭 생성부(800)는 멀티 페이즈 클럭을 출력한다. 도 8a에서는 4개의 멀티 페이즈 클럭 P0~03를 출력하는 것으로 도시되어 있으나, 출력되는 멀티 페이즈 클럭의 수는 실시예에 따라 증가 또는 감소될 수 있다. 멀티 페이즈 클럭 P0~P3을 이용하여 데이터 트랜지션을 감지하기 위해, 멀티 페이즈 클럭의 하이 부분과 로우 부분은 실질적으로 동일한 길이를 가지며, 멀티 페이즈 클럭 P0~P3의 하이 부분은 부분적으로 중첩할 수 있다. 한편, 도 8b 및 8c를 참조하면, 제2 단 플립플롭(816a, 816b, 816c, 816d)에 입력되는 멀티 페이즈 클럭 P0-1, P1-2, P2-3, P3-1은 PLL(800)에 의해 출력될 수도 있다. 이 경우, 클럭 생성부(800)는 8개의 멀티 페이즈 클럭 P0, P0-1, P1, P1-2, P2, P2-3, P3, P3-0을 출력할 수 있다. The clock generator 800 outputs a multi-phase clock. Although FIG. 8A shows outputting four multi-phase clocks P0 to 03, the number of output multi-phase clocks may be increased or decreased depending on the embodiment. To sense data transitions using multiphase clocks P0-P3, the high and low portions of the multiphase clock have substantially the same length, and the high portions of the multiphase clocks P0-P3 may overlap in part. 8B and 8C, the multi-phase clocks P0-1, P1-2, P2-3, and P3-1 input to the second-stage flip-flops 816a, 816b, 816c, As shown in FIG. In this case, the clock generator 800 can output eight multiphase clocks P0, P0-1, P1, P1-2, P2, P2-3, P3 and P3-0.

데이터 트랜지션 검출부(810)는 싱크측 데이터 신호의 데이터 트랜지션을 검출한다. 데이터 트랜지션 검출부(810)는 싱크측 데이터 신호의 데이터 트랜지션 직후 라이징 엣지가 발생하는 멀티 페이즈 클럭을 결정하는 기능을 수행한다. 데이터 트랜지션 검출부(810)는 데이터 트랜지션을 연속적으로 검출할 수 있으며, 이로 인해 소스와 싱크간 클럭 미스매치 또는 bit rate 차이로 발생하는 리턴 데이터 길이 제한을 극복할 수 있다.The data transition detection unit 810 detects a data transition of the sink side data signal. The data transition detection unit 810 performs a function of determining a multiphase clock at which a rising edge occurs immediately after a data transition of a sync-side data signal. The data transition detector 810 can continuously detect a data transition, thereby overcoming a return data length limitation caused by a clock mismatch between a source and a sink or a bit rate difference.

데이터 트랜지션 검출부(810)의 구성을 설명하기 위해 도 8b를 참조하면, 데이터 트랜지션 검출부(810)는 제1단 플립플롭(812a, 812b, 812c, 812d), 4개의 XOR 게이트(814a, 814b, 814c, 814d), 제2 단 플립플롭(816a, 816b, 816c, 816d)을 포함한다. 제1단 플립플롭(812a, 812b, 812c, 812d)은 싱크측 데이터 신호 및 멀티 페이즈 클럭 P0~P3을 각각 입력 받고, 신호 Q0~Q3를 출력한다. XOR 게이트(814a, 814b, 814c, 814d)는 제1단 플립플롭(812a, 812b, 812c, 812d)의 출력단에 환형 결합되어 있다. 즉, XOR 게이트(814a)는 Q3 및 Q0를 입력 받고, XOR 게이트(814b)는 Q0 및 Q1을 입력 받고, XOR 게이트(814c)는 Q1 및 Q2를 입력 받고, XOR 게이트(814d)는 Q2 및 Q3를 입력 받아 XOR 연산한 신호를 출력한다. 제2 단 플립플롭(816a, 816b, 816c, 816d)은 XOR 게이트(814a, 814b, 814c, 814d)의 출력 신호 및 멀티 페이즈 클럭 P0-1, P1-2, P2-3, P3-1을 각각 입력 받고, 트랜지션 검출 신호 T0~T3를 출력한다. 멀티 페이즈 클럭 P0-1, P1-2, P2-3, P3-1는 클럭 생성부(800)에 의해 생성되거나, 멀티 페이즈 클럭 P0~P3를 이용하여 생성될 수 있다. 트랜지션 검출 신호 T0~T3는 멀티 페이즈 클럭 P0~P3에 각각 대응하며, 하이인 트랜지션 검출 신호에 대응하는 멀티 페이즈 클럭은 데이터 트랜지션 직후에 처음으로 라이징 엣지를 갖는 멀티 페이즈 클럭이다. 8B, the data transition detection unit 810 includes first stage flip-flops 812a, 812b, 812c, and 812d, four XOR gates 814a, 814b, and 814c , 814d, and second-stage flip-flops 816a, 816b, 816c, 816d. The first-stage flip-flops 812a, 812b, 812c and 812d receive the sink-side data signal and the multi-phase clocks P0 to P3, respectively, and output the signals Q0 to Q3. The XOR gates 814a, 814b, 814c and 814d are annularly coupled to the output terminals of the first stage flip-flops 812a, 812b, 812c and 812d. That is, the XOR gate 814a receives Q3 and Q0, the XOR gate 814b receives Q0 and Q1, the XOR gate 814c receives Q1 and Q2, and the XOR gate 814d receives Q2 and Q3 And outputs an XOR operation signal. The second stage flip flops 816a, 816b, 816c and 816d output the output signals of the XOR gates 814a, 814b, 814c and 814d and the multiphase clocks P0-1, P1-2, P2-3 and P3-1, respectively And outputs transition detection signals T0 to T3. The multi-phase clocks P0-1, P1-2, P2-3, and P3-1 may be generated by the clock generator 800 or may be generated using the multi-phase clocks P0 to P3. The transition detection signals T0 to T3 correspond to the multi-phase clocks P0 to P3, respectively, and the multi-phase clock corresponding to the transition detection signal that is high is the multi-phase clock having the rising edge for the first time immediately after the data transition.

데이터 트랜지션 검출부(810)의 동작을 설명하기 위해 도 8b 및 도 8c를 참조하면, 멀티 페이즈 클럭 P0~P3가 도시된 바와 같이 생성되었을 때, 싱크측 데이터 신호가 수신된다. Referring to FIGS. 8B and 8C to explain the operation of the data transition detector 810, when the multi-phase clocks P0 to P3 are generated as shown, a sink side data signal is received.

멀티 페이즈 클럭 P0의 라이징 엣지 발생시 싱크측 데이터 신호는 로우이므로, 플립플롭(812a)의 Q0는 로우이다. 나머지 플립플롭(812b, 812c, 812d)에서 출력된 Q1 내지 Q3도 로우이다. 따라서 XOR 게이트(814a, 814b, 814c, 814d)의 출력 신호도 모두 로우이며, 결과적으로 멀티 페이즈 클럭 P0-1, P1-2, P2-3, P3-1에 상관없이 트랜지션 검출 신호 T0~T3도 모두 로우이다. 트랜지션 검출 신호 T0~T3의 값은 멀티 페이즈 클럭 P1-2의 라이징 엣지 발생전까지 유지된다.When the rising edge of the multi-phase clock P0 is generated, the sink side data signal is low, so that Q0 of the flip-flop 812a is low. Q1 to Q3 outputted from the remaining flip-flops 812b, 812c and 812d are also low. Therefore, the output signals of the XOR gates 814a, 814b, 814c, and 814d are all low, and as a result, the transition detection signals T0 to T3 are also outputted regardless of the multi- phase clocks P0-1, P1-2, P2-3, It is all low. The values of the transition detection signals T0 to T3 are maintained until the rising edge of the multiphase clock P1-2.

멀티 페이즈 클럭 P1-2의 라이징 엣지 발생시 싱크측 데이터 신호는 데이터 트랜지션에 의해 하이가 되었으므로, 플립플롭(812a, 812c, 812d)의 Q0, Q2, Q3는 로우를 유지하고, 플립플롭(812b)의 Q1은 하이가 된다. 이어서 XOR 게이트(814b, 814c)의 출력 신호는 하이이며, XOR(814a, 814d)의 출력 신호는 로우이다. 플립플롭(816a, 816b)에 공급되는 멀티 페이즈 클럭 P0-1 및 P1-2는 하이이고, 플립플롭(816c, 816d)에 공급되는 멀티 페이즈 클럭 P2-3 및 P3-0는 로우이므로, T0, T2, T3는 모두 로우이지만, T1은 하이가 된다. 트랜지션 검출 신호 T0~T3의 값은 싱크측 데이터 신호의 데이터 트랜지션 타이밍이 달라질 때까지 유지된다. Q2, and Q3 of the flip-flops 812a, 812c, and 812d are held low while the rising edge of the rising edge of the flip-flop 812b Q1 goes high. The output signals of XOR gates 814b and 814c are then high and the output signals of XOR 814a and 814d are low. The multiphase clocks P0-1 and P1-2 supplied to the flip flops 816a and 816b are high and the multiphase clocks P2-3 and P3-0 supplied to the flip flops 816c and 816d are low, T2 and T3 are all low, but T1 is high. The values of the transition detection signals T0 to T3 are maintained until the data transition timing of the sync side data signal is changed.

페치 클럭 생성부(820)는 데이터 트랜지션 검출부(810)에 의해 출력된 트랜지션 검출 신호에 의해 데이터 페치 클럭을 출력한다. 페치 클럭 생성부(820)는 트랜지션 검출 신호에 상응하는 멀티 페이즈 클럭과 동일한 위상을 갖는 데이터 페치 클럭을 생성하여 출력하거나 트랜지션 검출 신호에 상응하는 멀티 페이즈 클럭을 그대로 데이터 페치 클럭으로 출력할 수 있다. 한편, 다른 실시예로, 데이터 페치 클럭의 라이징 엣지를 싱크측 데이터 신호의 중심에 실질적으로 정렬시키기 위해서, 페치 클럭 생성부(820)는 트랜지션 검출 신호에 대응하는 멀티 페이즈 클럭 Pn보다 위상이 늦은 멀티 페이즈 클럭 Pn+1 등을 데이터 페치 클럭으로 선택하여 출력할 수도 있다.The fetch clock generation unit 820 outputs a data fetch clock in response to the transition detection signal output by the data transition detection unit 810. The fetch clock generator 820 may generate and output a data fetch clock having the same phase as the multiphase clock corresponding to the transition detection signal, or may output the multiphase clock corresponding to the transition detection signal as a data fetch clock. On the other hand, in another embodiment, in order to substantially align the rising edge of the data fetch clock with the center of the sink side data signal, the fetch clock generating unit 820 generates a fetch clock The phase clock Pn + 1 or the like can be selected as the data fetch clock and output.

디시리얼라이저(830)는 데이터 페치 클럭을 이용하여 싱크측 데이터 신호에서 데이터를 페치하고 페치된 데이터를 출력한다.
The deserializer 830 fetches data from the sink side data signal using the data fetch clock and outputs fetched data.

도 9는 스타트 비트를 이용한 샘플링 방식을 설명하기 위한 예시도이다.9 is an exemplary diagram for explaining a sampling method using a start bit.

도 9를 참조하면, 싱크측 데이터는 스타트 비트, 데이터, 패리티 비트, 및 스탑 비트를 포함할 수 있다. 스타트 비트는 싱크측 데이터의 전송 시작을 나타내는 비트로서, 소스의 샘플링 회로는 스타트 비트를 이용하여 데이터 페치 클럭을 생성할 수 있다. 상세히 설명하면, 소스 엔드 전송 후 블랭크 구간 시작시 싱크측 데이터 신호를 수신하기 위해 소스의 샘플링 회로는 미리 알려진 싱크측 데이터 신호의 bit rate을 이용하여 데이터 페치 클럭 결정에 필요한 샘플링 클럭 또는 멀티 페이즈 클럭을 생성한다. 스타트 비트로 시작하는 싱크측 데이터 신호가 수신되면, 도 6a, 도 7a, 도 8a의 소스의 샘플링 회로는 로우에서 하이로 데이터 트랜지션하는 스타트 비트를 검출하고, 스타트 비트에 위상이 일치하는 데이터 페치 클럭을 선택한다. 스타트 비트에 의해 데이터 페치 클럭이 선택되면, 소스의 샘플링 회로는 스타트 클럭에 연속해서 전송되는 데이터를 페치한다. 여기서, 데이터는 8 bit인 것으로 예시되어 있으나, 이에 한정되는 것은 아니다. Referring to FIG. 9, the sink side data may include a start bit, data, a parity bit, and a stop bit. The start bit is a bit indicating the start of transmission of the sink side data, and the source sampling circuit can generate the data fetch clock using the start bit. In detail, in order to receive the sink side data signal at the start of the blank interval after the source end transmission, the sampling circuit of the source uses the bit rate of the previously known sink side data signal to generate a sampling clock or a multiphase clock necessary for data fetch clock determination . When the sink side data signal starting with the start bit is received, the sampling circuit of the sources of FIGS. 6A, 7A, and 8A detects the start bit that transitions from low to high and outputs a data fetch clock whose phase matches the start bit Select. When the data fetch clock is selected by the start bit, the sampling circuit of the source fetches the data that is continuously transmitted to the start clock. Here, the data is exemplified as 8 bits, but it is not limited thereto.

스타트 비트를 이용하여 데이터를 전송하면, 미니 트레이닝 패턴을 생략할 수 있다. 따라서, 리턴 데이터에서 데이터의 비율이 높아질 수 있으므로, 데이터 전송 효율이 크게 향상될 수 있다.
When data is transmitted using the start bit, the mini training pattern can be omitted. Therefore, since the ratio of data in the return data can be increased, the data transmission efficiency can be greatly improved.

도 10은 소스와 싱크간 데이터 전송 과정의 일예를 설명하기 위한 흐름도이다. 도 10에서는, 디스플레이의 타이밍 컨트롤러(Timing Controller)와 데이터 드라이버(Data Driver)가 각각 소스와 싱크로 표현되어 있으나, 이는 단지 예시일 뿐이며, 반드시 이에 한정되는 것은 아니다. 10 is a flowchart for explaining an example of a data transfer process between a source and a sink. In FIG. 10, the timing controller and the data driver of the display are expressed as a source and a sink, respectively, but these are merely examples, and the present invention is not limited thereto.

단계 1000 및 1005에서, 전원이 공급되며, 내부 전원으로 변환되어 각각 타이밍 컨트롤러와 데이터 드라이버에 내부 전원이 공급된다. In steps 1000 and 1005, power is supplied, and internal power is supplied to the timing controller and the data driver, respectively.

단계 1010 및 1015에서, 내부 전원이 공급되면 타이밍 컨트롤러와 데이터 드라이버를 시동하는 스타트업 회로가 구동된다. 스타트업 회로에 의해 타이밍 컨트롤러와 데이터 드라이버는 내부적으로 리셋되어 초기화된다. In steps 1010 and 1015, when the internal power is supplied, the start-up circuit for starting the timing controller and the data driver is driven. The timing controller and the data driver are internally reset and initialized by the start-up circuit.

단계 1020에서, 초기화가 완료된 데이터 드라이버는 타이밍 컨트롤러로부터 데이터 신호를 대기한다.In step 1020, the initialized data driver waits for a data signal from the timing controller.

단계 1025에서, 메인 트레이닝 생성 블록은 데이터 드라이버가 데이터 신호에서 클럭 및 데이터를 복원하기 위해서 필요한 메인 트레이닝 패턴을 생성한다. 메인 트레이닝 패턴은 데이터 드라이버가 클럭을 복원하는데 필요한 트레이닝 패턴이다.In step 1025, the main training generating block generates a main training pattern required for the data driver to recover the clock and data in the data signal. The main training pattern is the training pattern that the data driver needs to restore the clock.

단계 1030에서, 타이밍 컨트롤러는 메인 트레이닝 생성 블록에서 생성된 메인 트레이닝 패턴을 데이터 드라이버로 전송한다. 메인 트레이닝 패턴은 타이밍 컨트롤러와 데이터 드라이버간 연결된 채널을 통해 전송된다. 여기서, 채널은 타이밍 컨트롤러나 데이터 드라이버 어느 한쪽이 데이터 신호를 전송중이면, 상대방은 데이터 신호를 전송할 수 없다. 소스-싱크간 데이터 전송 방향은 양방향인터페이스(330)에 의해 제어될 수 있다. 즉, 양방향인터페이스(330)는 타이밍 컨트롤러가 데이터 신호를 전송하는 동안에는 송신기(300)로부터 출력된 리턴 데이터가 타이밍 컨트롤러로 전송되지 못하게 할 수 있다.In step 1030, the timing controller transmits the main training pattern generated in the main training generating block to the data driver. The main training pattern is transmitted over the connected channel between the timing controller and the data driver. Here, if either the timing controller or the data driver is transmitting a data signal, the other party can not transmit the data signal. The data transfer direction between the source and the sink can be controlled by the bidirectional interface 330. That is, the bidirectional interface 330 may prevent the return data output from the transmitter 300 from being transmitted to the timing controller while the timing controller is transmitting the data signal.

단계 1035에서, 타이밍 컨트롤러로부터 메인 트레이닝 패턴을 수신하면, 메인 트레이닝을 수행하여 데이터 드라이버는 클럭을 복원하고, 송신 준비를 한다. 메인 트레이닝 패턴을 이용하여, 데이터 드라이버는 수신된 데이터 신호의 수신 클럭을 복원한다. 수신 클럭이 복원되면, 송신기(300)의 제2 디지털 제어 오실레이터(310)는 복원된 클럭과 동일한 송신 클럭을 생성할 수 있다. 추가적으로, 메인 트레이닝시 데이터 드라이버는 수신 클럭과 복원된 클럭의 위상을 일치시킬 수도 있다. 수신 클럭과 복원한 클럭은 클럭 주파수가 오차 범위 이내에서 실질적으로 동일하더라도 위상차가 발생할 수 있으므로, 데이터 드라이버는 수신 클럭의 주파수를 갖는 클럭을 복원하면서 동시에 수신 클럭과 복원된 클럭간 위상차를 오차 범위 이내로 감소시킬 수 있다. In step 1035, upon receiving the main training pattern from the timing controller, the data driver performs main training and restores the clock and prepares for transmission. Using the main training pattern, the data driver recovers the received clock of the received data signal. When the receive clock is recovered, the second digital control oscillator 310 of the transmitter 300 can generate the same transmit clock as the recovered clock. Additionally, during main training, the data driver may match the phases of the received clock and the recovered clock. The phase difference between the reception clock and the recovered clock can be generated even if the clock frequency is substantially the same within the error range. Therefore, the data driver can restore the clock having the frequency of the reception clock, while simultaneously correcting the phase difference between the reception clock and the recovered clock within the error range .

단계 1040에서, 메인 트레이닝이 종료되면 데이터 드라이버는 소스로부터의 데이터 신호 전송을 대기한다.At step 1040, when the main training is finished, the data driver waits for the transmission of the data signal from the source.

단계 1045에서, 데이터 드라이버에서 수행되는 메인 트레이닝과는 독립적으로 디스플레이에 출력될 데이터가 인코딩된다.In step 1045, data to be output to the display is encoded independently of the main training performed in the data driver.

단계 1050에서, 타이밍 컨트롤러가 데이터 신호를 데이터 드라이버로 전송한다. 디스플레이에서, 영상은 복수의 프레임으로 구성되며, 프레임은 디스플레이의 픽셀들을 제어하기 위해 인코딩된 데이터로 구성된다. 타이밍 컨트롤러가 전송하는 데이터 신호는 미니 트레이닝 패턴, 데이터 인에이블(DE), 인코딩된 데이터, 및 소스 엔드를 포함한다. 데이터 신호는 패킷 형태로 전송될 수 있다. 미니 트레이닝 패턴은 이를 수신한 수신측이 복원된 클럭의 위상을 조정하는 미니 트레이닝을 수행하기 위해 필요한 트레이닝 패턴이고, 데이터 인에이블은 인코딩된 데이터를 수신할 픽셀을 식별하는 위한 정보이며, 소스 엔드는 타이밍 컨트롤러로부터의 데이터 신호 전송이 완료되었음을 나타내는 정보이다. 여기서, 디스플레이는 m개의 픽셀들이 배열된 n개의 라인으로 구성된 픽셀 어레이를 포함하며, 소스 엔드는 n번째 라인에 위치한 픽셀들로의 인코딩된 데이터 전송이 완료되었음을 나타낼 수 있다. 소스 엔드는 H-블랭크 구간 또는 V-블랭크 구간의 시작을 지시하며, 하나의 프레임에는 복수의 블랭크 구간이 포함될 수 있다.In step 1050, the timing controller sends a data signal to the data driver. In a display, an image consists of a plurality of frames, and the frame consists of encoded data to control the pixels of the display. The data signal transmitted by the timing controller includes a mini training pattern, a data enable (DE), encoded data, and a source end. The data signal may be transmitted in packet form. The mini-training pattern is a training pattern necessary for the receiving side to perform mini training in which the receiving side adjusts the phase of the restored clock, the data enable is information for identifying a pixel to receive the encoded data, Is information indicating that the transmission of the data signal from the timing controller is completed. Here, the display includes a pixel array consisting of n lines arranged with m pixels, and the source end may indicate that the encoded data transmission to the pixels located on the nth line is complete. The source end indicates the start of the H-blank interval or the V-blank interval, and one frame may include a plurality of blank intervals.

단계 1055에서, 데이터 신호를 데이터 드라이버로 전송한 후 타이밍 컨트롤러는 데이터 드라이버로부터의 리턴 데이터 전송을 대기한다. In step 1055, after transmitting the data signal to the data driver, the timing controller waits for a return data transfer from the data driver.

단계 1060에서, 데이터 신호가 수신되면, 데이터 드라이버는 미니 트레이닝을 수행하고, 데이터를 복원하며, 라킹 상태를 확인한다. 수신된 미니 트레이닝 패턴을 이용하여 데이터 드라이버는 복원된 클럭의 위상을 조정하여 수신 클럭의 위상에 일치시킨다. 메인 트레이닝에서 복원된 클럭의 위상을 수신 클럭에 이미 일치시켰거나 블랭크 구간이 종료된 이후 새로운 라인에 위치한 픽셀들로의 인코딩된 데이터를 수신하는 경우에도 데이터 드라이버는 미니 트레이닝을 수행할 수 있다. 한편, 데이터 드라이버는 수신기(100)의 라킹 상태를 확인한다. 확인 결과 수신기(100)가 라킹되지 않았으면, Low Fix 신호를 타이밍 컨트롤러로 전송한다. 복원된 데이터에 소스 엔드가 포함되었으면, 데이터 드라이버는 Low Fix 신호를 블랭크 구간에 타이밍 컨트롤러로 전송한다.In step 1060, when a data signal is received, the data driver performs mini-training, restores the data, and confirms the locking status. Using the received mini training pattern, the data driver adjusts the phase of the recovered clock to match the phase of the received clock. The data driver can perform mini-training even when the phase of the recovered clock in the main training has already been matched to the receiving clock or the encoded data to the pixels located in a new line has been received since the end of the blank interval. On the other hand, the data driver confirms the locking state of the receiver 100. If it is determined that the receiver 100 is not locked, a Low Fix signal is transmitted to the timing controller. If the recovered data contains a source end, the data driver sends a Low Fix signal to the timing controller during the blank interval.

단계 1065에서, 데이터 드라이버는 리턴 데이터를 인코딩한다. 리턴 데이터는 미니 트레이닝 패턴 및 라킹 데이터를 포함한다. 라킹 데이터는 상기 싱크의 라킹 상태를 나타내는 데이터로서, 예를 들어, 라킹된 상태는 1로, 라킹이 되지 않았거나 라킹이 해제된 상태는 0으로 나타낼 수 있다. In step 1065, the data driver encodes the return data. The return data includes mini training pattern and locking data. The locking data is data indicating the locking status of the sink. For example, the locked status is 1, and the status in which the locking is not performed or the locking is released can be represented as 0.

단계 1070에서, 복원된 데이터에 소스 엔드가 포함되어 있으면, 데이터 드라이버는 리턴 데이터를 블랭크 구간동안 타이밍 컨트롤러로 전송한다. 데이터 드라이버가 리턴 데이터 전송 후부터 블랭크 구간이 종료되기 전까지 타이밍 컨트롤러는 데이터를 전송할 수 없다. 이 구간 동안 데이터 드라이버는 아무런 데이터 신호도 전송하지 않거나, 의미없는 데이터를 전송할 수 있다. 블랭크 구간이 종료되면 데이터 드라이버는 싱크 엔드를 타이임 컨트롤러로 전송하여 타이밍 컨트롤러가 다음 라인에 위치한 픽셀로의 데이터 신호를 전송하도록 한다.At step 1070, if the recovered data includes a source end, the data driver transfers the return data to the timing controller during the blank interval. The timing controller can not transmit data until after the data driver transfers the return data and the blank interval ends. During this interval, the data driver does not transmit any data signals or can transmit meaningless data. At the end of the blank interval, the data driver transfers the sync end to the timing controller, causing the timing controller to transmit the data signal to the pixel on the next line.

단계 1075에서, 리턴 데이터가 수신되면, 타이밍 컨트롤러는 미니 트레이닝을 수행하고, 데이터를 복원하며, 타이밍 컨트롤러의 라킹 상태를 확인한다. 타이밍 컨트롤러는 데이터 드라이버의 수신기(100)의 라킹 상태에 따라 분기를 달리한다. 데이터 드라이버가 리턴 데이터를 전송하기 위해 사용한 송신 클럭은 수신 클럭과 실질적으로 동일하지만, 채널의 특성으로 인해 새로운 위상차가 발생할 수 있다. 따라서, 타이밍 컨트롤러는 미니 트레이닝을 수행하여 새롭게 발생한 위상차를 제거하여 리턴 데이터를 정확하게 복원할 수 있다.In step 1075, when the return data is received, the timing controller performs mini-training, restores the data, and confirms the locking state of the timing controller. The timing controller is diverged according to the locking state of the receiver 100 of the data driver. The transmit clock used by the data driver to transmit the return data is substantially the same as the receive clock, but a new phase difference may occur due to the characteristics of the channel. Accordingly, the timing controller can perform mini training to remove the newly generated phase difference, thereby accurately restoring the return data.

데이터 드라이버로부터 Low Fix 신호가 전송되면, 데이터 드라이버는 라킹되지 않은 상태이다. 따라서 타이밍 컨트롤러는 단계 1025로 되돌아가서 메인 트레이닝 패턴을 다시 생성한다. 이후 단계 1030 내지 1060이 수행된다.When the Low Fix signal is transmitted from the data driver, the data driver is not locked. Thus, the timing controller returns to step 1025 to regenerate the main training pattern. Steps 1030 to 1060 are then performed.

데이터 드라이버로부터 리턴 데이터가 수신되었으나 현재 전송중인 라인에 대한 데이터 신호가 완료되지 않았으면(EOL(END OF LINE), No), 타이밍 컨트롤러는 단계 1050으로 되돌아가서 디스플레이의 현재 전송중인 라인에 위치한 모든 픽셀 또는 전송되지 않은 나머지 픽셀에 대한 인코딩된 데이터를 데이터 드라이버로 전송한다.If the return data is received from the data driver but the data signal for the line currently being transmitted is not complete (EOL (END OF LINE), No), the timing controller returns to step 1050 and returns to step 1050 to return all pixels Or the encoded data for the remaining pixels that have not been transmitted to the data driver.

데이터 드라이버로부터 리턴 데이터가 수신되었으며 현재 전송중인 라인에 대한 데이터 신호가 완료되었으면(EOL(END OF LINE), Yes), 타이밍 컨트롤러는 단계 1080으로 진행한다.If the return data is received from the data driver and the data signal for the line currently being transmitted is complete (EOL (END OF LINE), Yes), the timing controller proceeds to step 1080.

단계 1080에서, 타이밍 컨트롤러는 프레임의 전송이 완료되었는지 확인하여 데이터 드라이버에 V-블랭크 데이터 신호를 전송한다. 프레임의 전송이 완료되면 (EOF(END OF FRAME), Yes), 타이밍 컨트롤러는, 예를 들어, V-블랭크 데이터 신호를 통해 통신을 종료함을 통지한다. 전송할 프레임이 있으면(EOF, No), 타이밍 컨트롤러는 단계 1050으로 되돌아간다.In step 1080, the timing controller checks whether the transmission of the frame is completed and transmits the V-blank data signal to the data driver. When the transmission of the frame is completed (EOF (END OF FRAME), Yes), the timing controller notifies the end of communication via, for example, the V-blank data signal. If there is a frame to be transmitted (EOF, No), the timing controller returns to step 1050.

단계 1085에서, 데이터 드라이버는 타이밍 컨트롤러로부터 수신한 V-블랭크 데이터 신호를 복원하여, 프레임의 전송이 완료되었는지를 판단한다. 프레임의 전송이 완료되지 않았으면(EOF, No), 데이터 드라이버는 단계 1040으로 되돌아간다. V-블랭크 데이터 신호를 수신하여 프레임의 전송이 완료되었음을 확인하면(EOF, Yes), 타이밍 컨트롤러와의 통신이 종료된다.
In step 1085, the data driver restores the V-blank data signal received from the timing controller, and determines whether transmission of the frame is completed. If the transmission of the frame is not completed (EOF, No), the data driver returns to step 1040. When receiving the V-blank data signal and confirming that the transmission of the frame is completed (EOF, Yes), the communication with the timing controller is terminated.

도 11은 소스와 싱크간 전송되는 데이터 신호의 구조를 도시한 도면이다. 도 11에서는, 디스플레이의 타이밍 컨트롤러와 데이터 드라이버 사이에서 전송되는 데이터 신호를 표현되어 있으나, 이는 단지 예시일 뿐이며, 반드시 이에 한정되는 것은 아니다.11 is a diagram showing a structure of a data signal transmitted between a source and a sink. In Fig. 11, data signals transmitted between the timing controller and the data driver of the display are expressed, but this is merely an example, and the present invention is not limited thereto.

타이밍 컨트롤러가 전송하는 데이터 신호는 데이터 드라이버의 클럭을 복원하기 위한 메인 트레이닝 패턴(1100)과 복수의 프레임들로 구성된다. 프레임의 수는 디스플레이를 통해 출력될 이미지에 따라 더 많을 수 있으나, 본 명세서에서는 설명의 편의를 위해, 2개의 프레임을 예를 들어 설명하기로 한다. 메인 트레이닝 패턴(1100)은 타이밍 컨트롤러와 데이터 드라이버의 통신이 개시될 때 가장 먼저 데이터 드라이버로 전송된다. 이후 프레임들이 데이터 드라이버로 전송된다. 메인 트레이닝 패턴(1100)이 전송된 후 데이터 드라이버가 복원된 클럭의 위상을 수신 클럭에 일치시키도록 하기 위한 미니 트레이닝 패턴(1101)이 전송된다. 미니 트레이닝 패턴(1101)이 전송된 후, 데이터 인에이블(1102) 및 인코딩된 데이터(1103)는 소스 엔드가 전송되기 전까지 데이터 드라이버로 전송된다.The data signal transmitted by the timing controller is composed of a main training pattern 1100 for restoring the clock of the data driver and a plurality of frames. The number of frames may be larger depending on the image to be output through the display, but for convenience of description, two frames will be described by way of example. The main training pattern 1100 is first transmitted to the data driver when communication between the timing controller and the data driver is started. The frames are then transmitted to the data driver. After the main training pattern 1100 is transmitted, a mini training pattern 1101 is transmitted to cause the data driver to match the phase of the recovered clock to the receiving clock. After the mini training pattern 1101 is transmitted, the data enable 1102 and the encoded data 1103 are transmitted to the data driver until the source end is transmitted.

라인의 마지막 픽셀에 대한 데이터 인에이블(1111) 및 인코딩된 데이터(1112)가 전송되면, 타이밍 컨트롤러는 소스 엔드(1130)를 데이터 드라이버로 전송한다. 소스 엔드(1130)가 수신되면, 데이터 드라이버의 양방향인터페이스(330)은 데이터 드라이버로부터 타이밍 컨트롤러로의 데이터 전송을 허용한다. When the data enable 1111 and the encoded data 1112 for the last pixel of the line are transmitted, the timing controller transfers the source end 1130 to the data driver. When the source end 1130 is received, the bi-directional interface 330 of the data driver allows data transfer from the data driver to the timing controller.

소스 엔드(1130)는 블랭크 구간의 시작을 나타내며, 싱크 엔드(1160)는 블랭크 구간의 종료를 나타낸다. 리턴 데이터(1140)는 블랭크 구간에 위치한다. 블랭크 구간은 타이밍 컨트롤러가 데이터 신호를 전송하지 않는 구간으로, 디스플레이를 예를 들면, H-블랭크 구간, V-블랭크 구간 등이 블랭크 구간에 해당한다. 리턴 데이터(1140)는 미니 트레이닝(1141) 및 라킹 데이터(1142)를 포함하며, 선택적으로 데이터 드라이버가 타이밍 컨트롤러로 전송할 옵션 데이터(1143)를 더 포함할 수 있다. 블랭크 구간의 길이는 데이터 전송 방식에 따라 달라질 수 있으나, 동일한 데이터 전송 방식에서는 동일한 길이를 갖는다. 따라서 리턴 데이터의 크기에 따라서 타이밍 컨트롤러와 데이터 드라이버 사이에 아무런 데이터도 전송하지 않는 순수한 블랭크 구간(1150)의 길이가 결정될 수 있다.Source end 1130 represents the beginning of the blank section and sink end 1160 represents the end of the blank section. Return data 1140 is located in the blank interval. The blank interval is a period during which the timing controller does not transmit the data signal, and the display corresponds to a blank interval such as an H-blank interval and a V-blank interval. Return data 1140 includes mini training 1141 and locking data 1142 and optionally may further include optional data 1143 to be transmitted by the data driver to the timing controller. The length of the blank section may vary depending on the data transmission method, but has the same length in the same data transmission method. Therefore, the length of the blank blank section 1150, which does not transmit any data between the timing controller and the data driver, can be determined according to the size of the return data.

블랭크 구간이 종료되면, 데이터 드라이버는 싱크 엔드(1160)를 전송하여 전송할 리턴 데이터가 없음을 타이밍 컨트롤러에 통지한다. 싱크 엔드(1160)가 전송되면, 데이터 드라이버의 양방향인터페이스(330)은 타이밍 컨트롤러로부터의 데이터 신호 수신을 허용한다.When the blank interval ends, the data driver sends the sink end 1160 and notifies the timing controller that there is no return data to transmit. When the sink end 1160 is transmitted, the bi-directional interface 330 of the data driver allows reception of the data signal from the timing controller.

싱크 엔드(1160)가 수신되면, 타이밍 컨트롤러는 미니 트레이닝 패턴(1171)을 전송한 후, 데이터 인에이블(1172)과 인코딩된 데이터(1173)를 데이터 드라이버로 전송한다.
When the sink end 1160 is received, the timing controller transmits the mini training pattern 1171 and then transmits the data enable 1172 and the encoded data 1173 to the data driver.

도 12는 미니 트레이닝 패턴을 도시한 도면이다.12 is a view showing a mini training pattern.

미니 트레이닝 패턴은 이를 수신한 수신측이 복원된 클럭의 위상을 조정하는 미니 트레이닝을 수행하기 위해 필요한 트레이닝 패턴이다. 도 9를 참조하면, 3개의 미니 트레이닝 패턴이 예시되어 있다. 수신 클럭을 복원하기 위한 메인 트레이닝 패턴에 비해, 미니 트레이닝 패턴은 복원된 클럭과 수신 클럭의 위상을 일치시키기 위하여 이용되므로 메인 트레이닝 패턴에 비해 단순한 형태를 갖도록 생성될 수 있다. 그러나 미니 트레이닝 패턴은 메인 트레이닝 패턴과 동일한 패턴을 가져도 무방하다. 한편, 전송 속도를 높이기 위해 송신 클럭을 수신 클럭보다 빠르게 하는 것도 가능하므로, 미니 트레이닝 패턴은 소스의 클럭보다 n(n은 자연수)배 빠른 패턴이 되도록 생성될 수도 있다.The mini training pattern is a training pattern necessary for the receiving side to perform mini training in which the receiving side adjusts the phase of the restored clock. Referring to FIG. 9, three mini training patterns are illustrated. Compared to the main training pattern for restoring the received clock, the mini training pattern can be generated to have a simple form compared to the main training pattern since it is used to match the phases of the recovered clock and the received clock. However, the mini training pattern may have the same pattern as the main training pattern. On the other hand, since it is also possible to make the transmission clock faster than the reception clock in order to increase the transmission speed, the mini training pattern may be generated so as to be a pattern n (n is a natural number) times faster than the source clock.

복원된 클럭을 이용하여 생성된 송신 클럭을 이용하여 리턴 데이터를 전송하므로, 미니 트레이닝 패턴의 라이징 엣지 또는 폴링 엣지는 송신 클럭의 라이징 엣지 또는 폴링 엣지에 정렬될 수 있다. 미니 트레이닝 패턴을 수신한 소스는 미니 트레이닝 패턴의 라이징 엣지 또는 폴링 엣지를 데이터 신호를 전송하는데 사용한 클럭, 즉 수신 클럭과 비교하여 위상을 일치시킬 수 있다.
Since the return data is transmitted using the transmission clock generated using the recovered clock, the rising edge or the falling edge of the mini training pattern can be aligned with the rising edge or the falling edge of the transmission clock. The source receiving the mini training pattern may match the phase by comparing the rising edge or the falling edge of the mini training pattern with the clock used to transmit the data signal, that is, the receiving clock.

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
It will be understood by those skilled in the art that the foregoing description of the present invention is for illustrative purposes only and that those of ordinary skill in the art can readily understand that various changes and modifications may be made without departing from the spirit or essential characteristics of the present invention. will be. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It is intended that the present invention covers the modifications and variations of this invention provided they come within the scope of the appended claims and their equivalents. .

100 : 수신기
110 : 디지털 위상 검출기
115 : 선형 위상 검출기
120 : 시간-디지털 변환기
125 : 차지 펌프/LPF
130 : 디지털 필터
135 : 아날로그-디지털 변환기
140 : 제1 디지털 제어 오실레이터
150 : 디시리얼라이저
160 : 락 검출기
200 : 송신 클럭 설정기
300 : 송신기
310 : 제2 디지털 제어 오실레이터
320 : 시리얼라이저
330: 양방향인터페이스100: receiver
110: Digital phase detector
115: linear phase detector
120: time-to-digital converter
125: Charge pump / LPF
130: Digital filter
135: Analog-to-digital converter
140: first digital control oscillator
150: deserializer
160: Rock detector
200: Transmit clock setter
300: Transmitter
310: second digital controlled oscillator
320: Serializer
330: Bi-directional interface

Claims (12)

싱크에 의해 복원된 클럭을 이용하여 송신한 싱크측 데이터 신호를 수신하는 소스에 있어서,
메인 클럭을 이용하여 싱크로 소스측 데이터 신호를 전송하는 송신기; 및
상기 소스측 데이터 신호에서 복원한 클럭을 송신 클럭으로 이용하여 상기 싱크에서 전송된 싱크측 데이터 신호에서 상기 송신 클럭을 복원하지 않고 데이터를 페치하는 샘플링 회로를 포함하는 복원된 클럭을 이용하여 송신한 싱크측 데이터 신호를 수신하는 소스.
A source for receiving a sync-side data signal transmitted using a clock recovered by a sync,
A transmitter for transmitting the synchronous source data signal using the main clock; And
And a sampling circuit for fetching data from the sink side data signal transmitted from the sink using the clock recovered from the source side data signal as a transmission clock without restoring the transmission clock, Side data signal.
제1항에 있어서, 상기 샘플링 회로는,
복수의 멀티 페이즈 클럭을 생성하는 클럭 생성부;
상기 싱크측 데이터 신호의 데이터 트랜지션을 감지하고, 감지된 데이터 트랜지션 직후 라이징 엣지가 발생하는 멀티 페이즈 클럭을 나타내는 트랜지션 검출 신호를 출력하는 데이터 트랜지션 검출부;
상기 트랜지션 검출 신호에 따라 데이터 페치 클럭을 출력하는 페치 클럭 생성부; 및
상기 데이터 페치 클럭을 이용하여 상기 싱크측 데이터 신호에서 데이터를 페치하는 디시리얼라이저를 포함하는 복원된 클럭을 이용하여 송신한 싱크측 데이터 신호를 수신하는 소스.
2. The semiconductor memory device according to claim 1,
A clock generator for generating a plurality of multiphase clocks;
A data transition detector for detecting a data transition of the sink side data signal and outputting a transition detection signal indicating a multi-phase clock at which a rising edge occurs immediately after the sensed data transition;
A fetch clock generation unit for outputting a data fetch clock in accordance with the transition detection signal; And
And a deserializer for fetching data from the sink-side data signal using the data fetch clock, wherein the source-side data signal is transmitted using the recovered clock.
제2항에 있어서, 상기 데이터 트랜지션 검출부는
상기 싱크측 데이터 신호를 입력 받고 복수의 제1 멀티 페이즈 클럭이 각각 인가되는 복수의 제1단 플립플롭;
상기 복수의 제1단 플립플롭의 출력단에 환형 결합되어 있는 복수의 XOR 게이트;
상기 복수의 XOR 게이트의 출력을 입력 받고 복수의 제2 멀티 페이즈 클럭이 각각 인가되는 복수의 제2단 플립플롭을 포함하되,
상기 복수의 제2단 플립플롭의 출력은 상기 트랜지션 검출 신호인 복원된 클럭을 이용하여 송신한 싱크측 데이터 신호를 수신하는 소스.
3. The apparatus of claim 2, wherein the data transition detector
A plurality of first-stage flip-flops receiving the sink-side data signal and receiving a plurality of first multiphase clocks;
A plurality of XOR gates annularly coupled to output ends of the plurality of first stage flip-flops;
And a plurality of second stage flip-flops receiving the outputs of the plurality of XOR gates and applying a plurality of second multiphase clocks, respectively,
And the output of the plurality of second-stage flip-flops receives the sink-side data signal transmitted using the restored clock which is the transition detection signal.
제2항에 있어서, 상기 데이터 트랜지션 검출부는 데이터 트랜지션을 연속적으로 검출하는 복원된 클럭을 이용하여 송신한 싱크측 데이터 신호를 수신하는 소스.
3. The source of claim 2, wherein the data transition detector receives a sink-side data signal transmitted using a recovered clock that continuously detects a data transition.
제2항에 있어서, 상기 페치 클럭 생성부는 상기 트랜지션 검출 신호가 검출된 멀티 페이즈 클럭을 상기 데이터 페치 클럭으로 출력하는 복원된 클럭을 이용하여 송신한 싱크측 데이터 신호를 수신하는 소스.
3. The source of claim 2, wherein the fetch clock generator receives the sink-side data signal transmitted using the recovered clock that outputs the multiphase clock in which the transition detection signal is detected as the data fetch clock.
제1항에 있어서, 상기 샘플링 회로는,
메인 클럭을 이용하여 복수의 멀티 페이즈 클럭을 생성하는 멀티 페이즈 생성부;
상기 싱크측 데이터 신호에서 데이터 트랜지션을 감지하여 타이밍 정보를 출력하는 엣지 디텍터;
상기 타이밍 정보를 이용하여 상기 복수의 멀티 페이즈 클럭 중 데이터 페치 클럭으로 사용할 멀티 페이즈 클럭을 선택하는 위상 선택부;
상기 위상 선택부에 의해 선택된 멀티 페이즈 클럭을 이용하여 데이터 페치 클럭을 출력하는 페치 클럭 생성부; 및
상기 데이터 페치 클럭을 이용하여 상기 싱크측 데이터 신호에서 데이터를 페치하는 디시리얼라이저를 포함하는 복원된 클럭을 이용하여 송신한 싱크측 데이터 신호를 수신하는 소스.
2. The semiconductor memory device according to claim 1,
A multi-phase generating unit for generating a plurality of multi-phase clocks using a main clock;
An edge detector for detecting a data transition in the sink-side data signal and outputting timing information;
A phase selector for selecting a multiphase clock to be used as a data fetch clock among the plurality of multiphase clocks using the timing information;
A fetch clock generation unit for outputting a data fetch clock using the multi-phase clock selected by the phase selection unit; And
And a deserializer for fetching data from the sink-side data signal using the data fetch clock, wherein the source-side data signal is transmitted using the recovered clock.
제6항에 있어서, 상기 페치 클럭 생성부는 상기 위상 선택부에 의해 선택된 멀티 페이즈 클럭을 상기 데이터 페치 클럭으로 출력하는 복원된 클럭을 이용하여 송신한 싱크측 데이터 신호를 수신하는 소스.
7. The source of claim 6, wherein the fetch clock generator receives the sink-side data signal transmitted using the recovered clock that outputs the multi-phase clock selected by the phase selector as the data fetch clock.
제1항에 있어서, 상기 샘플링 회로는,
샘플링 클럭을 이용하여 상기 싱크측 데이터 신호를 오버 샘플링하여 데이터 트랜지션을 감지하여 타이밍 정보를 출력하는 오버 샘플링부;
상기 타이밍 정보를 이용하여 데이터 페치 클럭을 출력하는 페치 클럭 생성부; 및
상기 데이터 페치 클럭을 이용하여 상기 싱크측 데이터 신호에서 데이터를 페치하는 디시리얼라이저를 포함하는 복원된 클럭을 이용하여 송신한 싱크측 데이터 신호를 수신하는 소스.
2. The semiconductor memory device according to claim 1,
An oversampling unit for oversampling the sync-side data signal using a sampling clock to sense a data transition and output timing information;
A fetch clock generator for outputting a data fetch clock using the timing information; And
And a deserializer for fetching data from the sink-side data signal using the data fetch clock, wherein the source-side data signal is transmitted using the recovered clock.
제8항에 있어서, 상기 샘플링 클럭은 상기 메인 클럭인 복원된 클럭을 이용하여 송신한 싱크측 데이터 신호를 수신하는 소스.
9. The source of claim 8, wherein the sampling clock is a sink-side data signal transmitted using the recovered clock, which is the main clock.
제1항에 있어서, 상기 싱크측 데이터 신호의 bit rate은 상기 메인 클럭의 bit rate보다 작은 복원된 클럭을 이용하여 송신한 싱크측 데이터 신호를 수신하는 소스.
The source of claim 1, wherein the bit rate of the sink-side data signal is a sink-side data signal transmitted using a recovered clock smaller than a bit rate of the main clock.
제10항에 있어서, 상기 샘플링 회로는 데이터 페치 클럭을 이용하여 상기 싱크측 데이터 신호에서 데이터를 페치하는 디시리얼라이저를 포함하되,
상기 데이터 페치 클럭은 상기 싱크측 데이터 신호의 bit rate에 의해 결정되는 복원된 클럭을 이용하여 송신한 싱크측 데이터 신호를 수신하는 소스.
11. The apparatus of claim 10, wherein the sampling circuit includes a deserializer for fetching data from the sink side data signal using a data fetch clock,
Wherein the data fetch clock is a source for receiving a sink-side data signal transmitted using a recovered clock determined by a bit rate of the sink-side data signal.
제1항에 있어서, 상기 싱크측 데이터 신호는 스타트 비트와 엔드 비트를 포함하는 복원된 클럭을 이용하여 송신한 싱크측 데이터 신호를 수신하는 소스.The source of claim 1, wherein the sink-side data signal is a sink-side data signal transmitted using a recovered clock including a start bit and an end bit.

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