KR101477334B1 - Multi-layered ceramic electronic parts and fabrication method thereof - Google Patents
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Abstract
본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및 상기 제1 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제2 내부 전극과 전기적으로 연결된 제2 외부전극;을 포함하며, 상기 제1 및 제2 외부전극은 도전성 금속 및 글라스를 포함하며, 상기 제1 및 제2 외부전극 중 적어도 하나를 두께 방향으로 3등분할 때, 중앙부 영역의 면적 대비 상기 글라스가 차지하는 면적이 35 내지 80%인 적층 세라믹 전자부품 및 이의 제조방법을 제공한다.
본 발명에 따르면 칩의 밀폐성을 향상시킴으로써 신뢰성이 개선된 적층 세라믹 전자부품의 구현이 가능하다.The present invention relates to a multilayer ceramic electronic component and a manufacturing method thereof, and more particularly, to a ceramic body including a dielectric layer. First and second internal electrodes disposed in the ceramic body so as to face each other with the dielectric layer interposed therebetween; And a first external electrode electrically connected to the first internal electrode and a second external electrode electrically connected to the second internal electrode, wherein the first and second external electrodes include a conductive metal and a glass, Wherein an area occupied by the glass with respect to an area of the central region when the at least one of the first and second external electrodes is divided into three in the thickness direction is 35 to 80%, and a method of manufacturing the same.
According to the present invention, it is possible to realize a multilayer ceramic electronic component whose reliability is improved by improving the hermeticity of the chip.
Description
본 발명은 칩의 밀폐성을 향상시킴으로써 신뢰성이 개선된 적층 세라믹 전자부품에 관한 것이다.
The present invention relates to a multilayer ceramic electronic device with improved reliability by improving the hermeticity of a chip.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
2. Description of the Related Art In recent years, with the trend toward miniaturization of electronic products, multilayer ceramic electronic components are also required to be miniaturized and increased in capacity.
적층 세라믹 전자 부품의 소형화 및 대용량화 요구에 맞추어 적층 세라믹 전자부품의 외부전극 역시 박층화되고 있다.
To meet the demand for miniaturization and large capacity of multilayer ceramic electronic components, the external electrodes of multilayer ceramic electronic components are also thinned.
외부전극 페이스트는 주재료로서 구리(Cu)와 같은 전도성 금속을 사용하여 칩 밀폐성 및 칩과의 전기적 연결성을 보장하고, 보조재료로서 글라스를 사용하여 상기 금속의 소결 수축시 빈공간을 채워줌과 동시에 외부전극과 칩의 결합력을 부여하는 역할을 한다.
The outer electrode paste uses a conductive metal such as copper (Cu) as a main material to ensure chip tightness and electrical connection with the chip, and fills the empty space when the metal is sintered and shrunk by using glass as an auxiliary material, And serves to give a bonding force between the electrode and the chip.
그러나, 외부전극 페이스트 내 글라스의 함량이 부족한 경우 칩 밀폐성에 문제가 있을 수 있으며, 이를 보완하기 위하여 과잉의 글라스를 첨가하는 경우 금속 소결 후 글라스의 표면 용출로 인하여 도금 불량의 문제가 발생하는 문제가 있다.
However, when the content of the glass in the outer electrode paste is insufficient, there may be a problem in the sealing property of the chip. To overcome this problem, there is a problem in that an excessive amount of glass is added, have.
특히, 외부전극의 박층화에 따라 원하는 수준의 치밀도 구현은 어려워지며, 글라스의 고온거동 특성상 글라스의 결핍 또는 과잉으로 인한 불량 발생 가능성은 증가하게 된다.
In particular, it is difficult to achieve a desired level of density due to the thinning of the external electrode, and the possibility of occurrence of defects due to deficiency or excess of the glass is increased due to the high temperature behavior of the glass.
또한, 외부전극 도포 두께가 얇은 소형 사이즈의 적층 세라믹 전자부품에 있어서는 코너 부분의 외부전극 두께가 얇아 코너 커버리지(corner coverage) 성능이 떨어지고 이로 인해 도금액이 침투하는 문제가 있다.
In addition, in the case of a small-sized multilayer ceramic electronic device in which the outer electrode coating thickness is thin, there is a problem that the outer electrode thickness at the corner portion is thin and the corner coverage performance is deteriorated, thereby causing the plating liquid to penetrate.
본 발명은 칩의 밀폐성을 향상시킴으로써 신뢰성이 개선된 적층 세라믹 전자부품에 관한 것이다.
The present invention relates to a multilayer ceramic electronic device with improved reliability by improving the hermeticity of a chip.
본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및 상기 제1 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제2 내부 전극과 전기적으로 연결된 제2 외부전극;을 포함하며, 상기 제1 및 제2 외부전극은 도전성 금속 및 글라스를 포함하며, 상기 제1 및 제2 외부전극 중 적어도 하나를 두께 방향으로 3등분할 때, 중앙부 영역의 면적 대비 상기 글라스가 차지하는 면적이 35 내지 80%인 적층 세라믹 전자부품을 제공한다.
One embodiment of the present invention relates to a ceramic body including a dielectric layer; First and second internal electrodes disposed in the ceramic body so as to face each other with the dielectric layer interposed therebetween; And a first external electrode electrically connected to the first internal electrode and a second external electrode electrically connected to the second internal electrode, wherein the first and second external electrodes include a conductive metal and a glass, Wherein the glass occupies 35 to 80% of the area of the central region when at least one of the first and second external electrodes is divided into three in the thickness direction.
상기 도전성 금속의 함량 대비 상기 글라스의 함량비가 0.3 내지 2.0일 수 있다.
The content ratio of the conductive metal to the glass may be 0.3 to 2.0.
상기 제1 및 제2 외부 전극은 평균 입경이 0.3 μm 이하인 도전성 금속 입자를 10 내지 90 중량부 포함하는 페이스트를 도포하여 형성될 수 있다.
The first and second external electrodes may be formed by applying a paste containing 10 to 90 parts by weight of conductive metal particles having an average particle diameter of 0.3 μm or less.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
The conductive metal may be at least one selected from the group consisting of copper (Cu), nickel (Ni), silver (Ag), and silver-palladium (Ag-Pd).
상기 글라스는 상기 제1 및 제2 외부전극 중 적어도 하나의 내부에 균일하게 분포할 수 있다.
The glass may be uniformly distributed in at least one of the first and second external electrodes.
본 발명의 다른 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및 상기 제1 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제2 내부 전극과 전기적으로 연결된 제2 외부전극;을 포함하며, 상기 제1 및 제2 외부전극은 도전성 금속 및 글라스를 포함하며, 상기 도전성 금속의 함량 대비 상기 글라스의 함량비가 0.3 내지 2.0이며, 상기 제1 및 제2 외부 전극은 평균 입경이 0.3 μm 이하인 도전성 금속 입자를 10 내지 90 중량부 포함하는 페이스트를 도포하여 형성된 적층 세라믹 전자부품을 제공한다.
Another embodiment of the present invention relates to a ceramic body including a dielectric layer; First and second internal electrodes disposed in the ceramic body so as to face each other with the dielectric layer interposed therebetween; And a first external electrode electrically connected to the first internal electrode and a second external electrode electrically connected to the second internal electrode, wherein the first and second external electrodes include a conductive metal and a glass, Wherein the ratio of the glass content to the content of the conductive metal is 0.3 to 2.0, and the first and second external electrodes are formed by applying a paste containing 10 to 90 parts by weight of conductive metal particles having an average particle diameter of 0.3 m or less, Provide parts.
상기 제1 및 제2 외부전극 중 적어도 하나를 두께 방향으로 3등분할 때, 중앙부 영역의 면적 대비 상기 글라스가 차지하는 면적이 35 내지 80%일 수 있다.
When at least one of the first and second external electrodes is divided into three in the thickness direction, the area occupied by the glass with respect to the area of the central region may be 35 to 80%.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
The conductive metal may be at least one selected from the group consisting of copper (Cu), nickel (Ni), silver (Ag), and silver-palladium (Ag-Pd).
상기 글라스는 상기 제1 및 제2 외부전극 중 적어도 하나의 내부에 균일하게 분포할 수 있다.
The glass may be uniformly distributed in at least one of the first and second external electrodes.
본 발명의 다른 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 본체를 마련하는 단계; 평균 입경이 0.3 μm 이하인 도전성 금속 입자를 10 내지 90 중량부 포함하는 도전성 금속 및 상기 도전성 금속 대비 함량비가 0.3 내지 2.0인 함량을 갖는 글라스를 포함하는 외부전극 페이스트를 마련하는 단계; 상기 제1 및 제2 내부전극과 전기적으로 연결되도록 외부전극 페이스트를 상기 세라믹 본체 상에 도포하는 단계; 및 상기 세라믹 본체를 소성하여 제1 및 제2 외부전극을 형성하는 단계;를 포함하는 적층 세라믹 전자부품의 제조방법을 제공한다.
Another embodiment of the present invention provides a method of manufacturing a ceramic body, comprising: providing a ceramic body including a dielectric layer and first and second internal electrodes disposed to face each other with the dielectric layer therebetween; Providing an external electrode paste including a conductive metal containing 10 to 90 parts by weight of conductive metal particles having an average particle diameter of 0.3 μm or less and a glass having a content ratio of 0.3 to 2.0 with respect to the conductive metal; Applying an outer electrode paste on the ceramic body so as to be electrically connected to the first and second inner electrodes; And forming the first and second external electrodes by firing the ceramic body. The present invention also provides a method of manufacturing a multilayer ceramic electronic component.
상기 제1 및 제2 외부전극 중 적어도 하나를 두께 방향으로 3등분할 때, 중앙부 영역의 면적 대비 상기 글라스가 차지하는 면적이 35 내지 80%일 수 있다.
When at least one of the first and second external electrodes is divided into three in the thickness direction, the area occupied by the glass with respect to the area of the central region may be 35 to 80%.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
The conductive metal may be at least one selected from the group consisting of copper (Cu), nickel (Ni), silver (Ag), and silver-palladium (Ag-Pd).
상기 글라스는 상기 제1 및 제2 외부전극 중 적어도 하나의 내부에 균일하게 분포할 수 있다.
The glass may be uniformly distributed in at least one of the first and second external electrodes.
상기 세라믹 본체를 소성하는 단계는 750℃ 이하에서 수행될 수 있다.
The step of firing the ceramic body may be performed at 750 DEG C or lower.
본 발명에 따르면 글라스 함량이 증가한 외부전극용 페이스트를 이용하여 외부전극을 형성함으로써, 칩 밀폐성을 향상시켜 신뢰성이 개선된 적층 세라믹 전자부품의 구현이 가능하다.
According to the present invention, by forming the external electrode using the external electrode paste having an increased amount of glass, it is possible to realize a multilayer ceramic electronic device improved in reliability by improving chip sealing.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 캐패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 본 발명의 다른 실시형태에 따른 적층 세라믹 캐패시터의 제조 공정 도이다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 캐패시터의 단면 SEM(Scanning Electron Microscope) 사진이다.1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a cross-sectional view taken along line AA 'of FIG.
3 is a view showing a manufacturing process of a multilayer ceramic capacitor according to another embodiment of the present invention.
4 is a sectional SEM (Scanning Electron Microscope) photograph of a multilayer ceramic capacitor according to an embodiment of the present invention.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
The embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Furthermore, embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Accordingly, the shapes and sizes of the elements in the drawings may be exaggerated for clarity of description, and the elements denoted by the same reference numerals in the drawings are the same elements.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 캐패시터를 개략적으로 나타내는 사시도이다.1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention.
도 2는 도 1의 A-A' 단면도이다.
2 is a cross-sectional view taken along line AA 'of FIG.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(1)을 포함하는 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(21, 22); 및 상기 제1 내부전극(21)과 전기적으로 연결된 제1 외부전극(31) 및 상기 제2 내부 전극(22)과 전기적으로 연결된 제2 외부전극(32);을 포함하며, 상기 제1 및 제2 외부전극(31, 32)은 도전성 금속 및 글라스를 포함하며, 상기 제1 및 제2 외부전극(31, 32) 중 적어도 하나를 두께 방향으로 3등분할 때, 중앙부 영역의 면적 대비 상기 글라스가 차지하는 면적이 35 내지 80%일 수 있다.1 and 2, a multilayer ceramic electronic device according to an embodiment of the present invention includes a
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
Hereinafter, a multilayer ceramic electronic device according to an embodiment of the present invention will be described, but a laminated ceramic capacitor will be described, but the present invention is not limited thereto.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
In the multilayer ceramic capacitor according to one embodiment of the present invention, the 'longitudinal direction' is defined as 'L' direction, 'width direction' as 'W' direction, and 'thickness direction' as T direction do. Here, the 'thickness direction' can be used in the same concept as the stacking direction of the dielectric layers, that is, the 'lamination direction'.
본 발명의 일 실시형태에 따르면, 상기 유전체층(1)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
According to one embodiment of the present invention, the raw material for forming the
상기 유전체층(1)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
A variety of ceramic additives, organic solvents, plasticizers, binders, dispersants, and the like may be added to the powder for forming the
상기 제1 및 제2 내부 전극(21, 22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
The material forming the first and second
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 내부전극(21)과 전기적으로 연결된 제1 외부전극(31) 및 상기 제2 내부 전극(22)과 전기적으로 연결된 제2 외부전극(32)을 포함할 수 있다.
A multilayer ceramic capacitor according to an embodiment of the present invention includes a first
상기 제1 및 제2 외부전극(31, 32)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(32)은 상기 제1 외부전극(31)과 다른 전위에 연결될 수 있다.
The first and second
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 외부전극(31, 32)은 도전성 금속 및 글라스를 포함하며, 상기 제1 및 제2 외부전극(31, 32) 중 적어도 하나를 두께 방향으로 3등분할 때, 중앙부 영역의 면적 대비 상기 글라스가 차지하는 면적이 35 내지 80%일 수 있다.
According to an embodiment of the present invention, the first and second
상기 도전성 금속은 특별히 제한되지 않으나, 예를 들어, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
The conductive metal is not particularly limited, but may be at least one selected from the group consisting of copper (Cu), nickel (Ni), silver (Ag), and silver-palladium (Ag-Pd).
상기 글라스가 차지하는 면적의 측정 위치는 특별히 제한되지 않으나, 예를 들어, 상기 제1 및 제2 외부 전극(31, 32)을 두께 방향으로 3등분할 때, 중앙부 영역(31b, 32b)일 수 있다.
The measurement area of the area occupied by the glass is not particularly limited. For example, when the first and second
여기서, 제1 및 제2 외부 전극의 두께라 함은, 상기 세라믹 본체(10)의 길이 방향 양 단부에서 제1 및 제2 외부 전극이 형성된 높이 및 상기 세라믹 본체(10)의 두께 방향의 상면 및 하면에서 제1 및 제2 외부 전극이 형성된 높이를 의미할 수 있다.
The thicknesses of the first and second external electrodes are the same as the thicknesses of the first and second external electrodes at both ends in the longitudinal direction of the
상기 글라스가 차지하는 면적의 측정은 특별히 제한되지 않으나, 예를 들어, 상기 중앙부 영역(31b, 32b)에서의 150 μm × 10 μm (가로×세로)의 면적 대비 글라스가 차지하는 면적의 비율로 측정될 수 있다.
The measurement of the area occupied by the glass is not particularly limited. For example, the measurement of the area occupied by the glass with respect to the area of 150 μm × 10 μm (width × length) in the
예를 들어, 상기 제1 및 제2 외부 전극(31, 32)을 두께 방향으로 3등분할 때, 중앙부 영역(31b, 32b)의 면적 대비 상기 글라스가 차지하는 면적은 도 2와 같이 세라믹 본체(10)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)로 이미지를 스캔하여 측정할 수 있다. For example, when the first and second
구체적으로, 도 2와 같이 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 외부 전극 영역에 대해서, 외부 전극 단면의 면적 대비 글라스가 차지하는 면적을 측정하여 구할 수 있다.
Specifically, as shown in Fig. 2, the length and the cross-section in the thickness direction (LT) cut at the center in the width W direction of the
상기 글라스가 차지하는 면적이 35 내지 80%를 만족함으로써, 상기 글라스의 함량이 극단적으로 증가되어 외부전극이 박층화되더라도 상기 세라믹 본체(10)의 밀폐성이 우수할 수 있다.When the area occupied by the glass satisfies 35 to 80%, the content of the glass is extremely increased, so that the hermeticity of the
구체적으로, 상기 글라스는 도전성 금속의 소결을 촉진시키고, 상기 세라믹 본체(10)와 상기 외부전극의 접착제 역할을 하며, 특히 도전성 금속이 채워주지 못하는 빈공간에 상기 글라스가 채워져 칩 밀폐성을 구현하는 역할을 할 수 있다.Specifically, the glass promotes sintering of the conductive metal and functions as an adhesive between the
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 외부전극(31, 32) 내에 포함되는 상기 글라스가 차지하는 면적이 극단적으로 증가하므로, 상기 세라믹 본체(10)의 밀폐성이 매우 우수할 수 있는 것이다.According to the embodiment of the present invention, since the area occupied by the glass contained in the first and second
이로 인하여, 본 발명의 일 실시형태에 따른 적층 세라믹 캐패시터는 고온 절연저항(Insulation Resistance, IR) 특성이 향상되어 신뢰성이 우수할 수 있다.
Therefore, the multilayer ceramic capacitor according to one embodiment of the present invention can improve the insulation resistance (IR) characteristics and thus the reliability can be excellent.
또한, 외부전극이 박층화됨에 따라 상기 외부전극의 코너부의 두께가 얇아져서 치밀도가 취약하고, 이로 인해 도금액이 세라믹 본체 내로 침투하는 문제가 있었다.Also, as the external electrode is made thinner, the thickness of the corner of the external electrode becomes thinner, and the compactness becomes weak, which causes the plating liquid to permeate into the ceramic body.
그러나, 본 발명의 일 실시형태에 따르면, 상기 외부 전극의 코너부의 두께가 얇아지더라도 상기 글라스가 차지하는 면적이 증가하므로, 상기 코너부의 치밀도를 증가시킬 수 있어, 도금액 침투에 의한 신뢰성 저하를 방지할 수 있는 효과가 있다.
However, according to one embodiment of the present invention, the area occupied by the glass is increased even if the thickness of the corner portion of the external electrode is reduced, so that the degree of compactness of the corner portion can be increased and reliability can be prevented from lowering due to penetration of the plating liquid. There is an effect that can be done.
상기 글라스가 차지하는 면적이 35% 미만의 경우에는 글라스 함량이 적어 본 발명의 목적에 따른 세라믹 본체의 밀폐성을 얻지 못하여 신뢰성 저하의 문제가 있을 수 있다.When the area occupied by the glass is less than 35%, the glass content is small, so that the hermeticity of the ceramic body according to the object of the present invention can not be obtained.
또한, 상기 글라스가 차지하는 면적이 80%를 초과하는 경우에는 글라스의 함량이 너무 많아 상기 글라스가 상기 도전성 금속을 이동시켜 상기 외부전극의 코너부 찢어짐이 발생할 수 있고, 글라스 용출로 인한 미도금 불량 및 내부전극과 외부전극의 연결성 저하에 따른 용량 접촉성 저하의 문제가 있을 수 있다.
If the area occupied by the glass is more than 80%, the content of the glass is too large to cause the glass to move the conductive metal to cause tearing of the corner of the external electrode. In addition, There may be a problem of deterioration of capacitance contactability due to deterioration of connectivity between the internal electrode and the external electrode.
여기서 신뢰성 판단은 고온, 고습 조건에서 정격 전압(또는 정격 전압보다 높은 전압)에서 평가를 하는 경우 및 고온 조건에서 정격 전압을 달리하면서 평가하는 방법으로 수행될 수 있으며, 절연체인 커패시터와 같은 칩에서는 절연 저항값의 변화로 측정할 수 있다. 크랙 등의 불량이 발생할 경우 절연 저항값이 올라가고, 이로 인하여 불량이 발생할 수 있다.Here, reliability judgment can be performed by a method of evaluating at a rated voltage (or a voltage higher than a rated voltage) under high temperature and high humidity conditions and a method of evaluating a voltage with a different rated voltage at a high temperature condition. In a chip such as a capacitor, It can be measured by changing the resistance value. If a defect such as cracks occurs, the insulation resistance value is increased, which may cause defects.
또한, 미도금 불량은 주석(Sn)을 녹일 수 있는 솔더 저장조(solder pot)에 적층 세라믹 커패시터를 담근 후 빼면 주석층은 제거되고 니켈(Ni) 도금층이 형성되지 않은 부분을 관찰하여 판단할 수 있다. 이외에 선형광 분석기(X-Ray Fluorescence Spectroscopy, XRF)를 이용하여 판단할 수도 있다.In addition, when the multilayer ceramic capacitor is immersed in a solder pot that can dissolve tin (Sn) and then removed, the tin layer is removed and the portion where the nickel (Ni) plating layer is not formed can be observed . In addition, it can be judged by using X-ray fluorescence spectroscopy (XRF).
상기 용량 접촉성은 내부전극과 외부전극의 연결성을 판단하는 기준으로서, 모든 적층 세라믹 커패시터는 정격 용량이 있는데 내부전극과 외부전극의 연결성이 떨어지는 경우 용량이 정격 용량보다 낮게 나올 수 있으며, 이로써 판단할 수 있다. 일반적으로 부도체인 글라스가 많은 경우 내부전극과 외부전극의 연결을 방해할 수 있다.
The capacitance contactability is a criterion for determining the connection between the internal electrode and the external electrode. When all of the multilayer ceramic capacitors have a rated capacity and the connectivity between the internal electrode and the external electrode is inferior, the capacity may be lower than the rated capacity. have. In general, when there are many glasses which are nonconductive, the connection between the internal electrode and the external electrode may be interrupted.
본 발명의 일 실시형태에 따르면, 상기 도전성 금속의 함량 대비 상기 글라스의 함량비는 특별히 제한되지 않으나, 예를 들어 0.3 내지 2.0일 수 있다.According to one embodiment of the present invention, the content ratio of the glass to the content of the conductive metal is not particularly limited, but may be, for example, 0.3 to 2.0.
상기 제1 및 제2 외부전극(31, 32)이 상기 도전성 금속의 함량 대비 0.3 내지 2.0의 함량을 갖는 글라스를 포함함으로써, 상기 글라스의 함량이 극단적으로 증가되어 외부전극이 박층화되더라도 상기 세라믹 본체(10)의 밀폐성이 우수할 수 있다.Since the first and second
이로 인하여, 본 발명의 일 실시형태에 따른 적층 세라믹 캐패시터는 고온 절연저항(Insulation Resistance, IR) 특성이 향상되어 신뢰성이 우수할 수 있다.Therefore, the multilayer ceramic capacitor according to one embodiment of the present invention can improve the insulation resistance (IR) characteristics and thus the reliability can be excellent.
또한, 상기 외부 전극의 코너부의 두께가 얇아지더라도 상기 글라스의 함량이 증가하므로, 상기 코너부의 치밀도를 증가시킬 수 있어, 도금액 침투에 의한 신뢰성 저하를 방지할 수 있는 효과가 있다.
In addition, since the content of the glass is increased even if the thickness of the corner portion of the external electrode is reduced, the density of the corner portion can be increased, thereby preventing reliability deterioration due to penetration of the plating liquid.
상기 글라스의 함량이 상기 도전성 금속의 함량 대비 0.3 미만의 경우에는 글라스 함량이 적어 본 발명의 목적에 따른 세라믹 본체의 밀폐성을 얻지 못하는 문제가 있을 수 있다.When the content of the glass is less than 0.3 as compared with the content of the conductive metal, the glass content is low, and the sealing property of the ceramic body according to the object of the present invention may not be obtained.
또한, 상기 글라스의 함량이 상기 도전성 금속의 함량 대비 2.0을 초과하는 경우에는 글라스의 함량이 너무 많아 상기 글라스가 상기 도전성 금속을 이동시켜 상기 외부전극의 코너부 찢어짐이 발생할 수 있고, 글라스 용출로 인한 미도금 불량 및 내부전극과 외부전극의 연결성 저하에 따른 용량 접촉성 저하의 문제가 있을 수 있다.
In addition, when the content of the glass exceeds 2.0, the content of the glass is too high, so that the glass may move the conductive metal to cause tearing of the corner of the external electrode, There may be a problem of poor plating and poor capacitance contact due to deterioration of connectivity between the internal electrode and the external electrode.
상기 제1 및 제2 외부 전극은 특별히 제한되는 것은 아니나, 예를 들어 평균 입경이 0.3 μm 이하인 도전성 금속 입자를 10 내지 90 중량부 포함하는 페이스트를 도포하여 형성될 수 있다.
The first and second external electrodes are not particularly limited, but may be formed by applying a paste containing 10 to 90 parts by weight of conductive metal particles having an average particle diameter of 0.3 μm or less, for example.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 외부 전극(31, 32) 내에 포함되는 증가된 함량의 글라스로 인한 외부전극과 내부전극 사이의 연결성 불량을 방지하기 위해 이종 크기의 금속 입자를 포함하는 페이스트를 도포하여 상기 제1 및 제2 외부 전극(31, 32)을 형성할 수 있다.
According to an embodiment of the present invention, in order to prevent the poor connection between the external electrode and the internal electrode due to the increased content of the glass contained in the first and second
상기 제1 및 제2 외부 전극(31, 32)을 평균 입경이 0.3 μm 이하인 도전성 금속 입자를 10 내지 90 중량부 포함하는 페이스트를 도포하여 형성함으로써, 글라스의 함량이 증가하더라도 신뢰성 불량의 문제가 발생하지 않을 수 있다.The first and second
또한, 상기 페이스트는 평균 입경이 1.0 μm 이상의 도전성 금속 입자 10 내지 90 중량부를 포함할 수 있으나, 상기 도전성 입자의 평균 입경 및 그 함량에 있어서 특별히 제한되는 것은 아니다.
The paste may contain 10 to 90 parts by weight of conductive metal particles having an average particle diameter of 1.0 μm or more, but the average particle diameter and the content of the conductive particles are not particularly limited.
구체적으로, 상기 페이스트가 평균 입경이 0.3 μm 이하인 도전성 금속 입자를 10 내지 90 중량부 포함함으로써, 상기 외부 전극의 소성 과정 중 상기 글라스가 연화되기 전에 구리-니켈 합금(Cu-Ni Alloy)을 형성할 수 있다.Specifically, the paste includes 10 to 90 parts by weight of conductive metal particles having an average particle diameter of 0.3 占 퐉 or less to form a copper-nickel alloy (Cu-Ni alloy) before the glass is softened during the firing of the external electrode .
이로 인하여, 본 발명의 일 실시형태에 따라 상기 제1 및 제2 외부 전극(31, 32)이 증가된 함량의 글라스를 포함하더라도, 외부전극과 내부전극 사이의 연결성 불량 문제가 발생하지 않을 수 있다.
Accordingly, even if the first and second
상기 평균 입경이 0.3 μm 이하인 도전성 금속 입자가 10 중량부 미만이 포함될 경우, 외부전극의 도전성 금속분말과 내부전극과의 합금(Alloy) 형성 온도보다 글라스가 연화하여 계면으로 이동하는 속도가 빨라져 외부전극과 내부전극 사이의 연결성 불량 문제가 발생할 수 있다.
When the conductive metal particles having an average particle diameter of 0.3 μm or less are contained in an amount of less than 10 parts by weight, the glass is softened at a rate higher than the alloy forming temperature of the conductive metal powder of the external electrode and the internal electrode, And a problem of poor connection between the inner electrode and the inner electrode may occur.
또한, 상기 평균 입경이 0.3 μm 이하인 도전성 금속 입자가 90 중량부를 초과할 경우, 0.3 μm 이하의 금속 분말이 과도하게 소결되어 글라스가 표면으로 용출하면서 도금 불량 및 칩 붙음 불량이 발생할 수 있다.
When the conductive metal particles having an average particle diameter of 0.3 μm or less exceed 90 parts by weight, the metal powder of 0.3 μm or less is excessively sintered and the glass may be eluted to the surface, resulting in plating failure and chip adhesion failure.
상기 글라스는 상기 제1 및 제2 외부전극(31, 32) 중 적어도 하나의 내부에 균일하게 분포할 수 있다.The glass may be uniformly distributed in at least one of the first and second
이로써, 외부전극의 치밀도를 높일 수 있으며, 세라믹 본체(10)의 밀폐성이 우수할 수 있다. 따라서, 본 발명의 일 실시형태에 따르면 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.
Thereby, the compactness of the external electrode can be increased, and the hermeticity of the
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 유전체층(1)을 포함하는 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(21, 22); 및 상기 제1 내부전극(21)과 전기적으로 연결된 제1 외부전극(31) 및 상기 제2 내부 전극(22)과 전기적으로 연결된 제2 외부전극(32);을 포함하며, 상기 제1 및 제2 외부전극(31, 32)은 도전성 금속 및 글라스를 포함하며, 상기 도전성 금속의 함량 대비 상기 글라스의 함량비가 0.3 내지 2.0이며, 상기 제1 및 제2 외부 전극(31, 32)은 평균 입경이 0.3 μm 이하인 도전성 금속 입자를 10 내지 90 중량부 포함하는 페이스트를 도포하여 형성될 수 있다.
A multilayer ceramic electronic device according to another embodiment of the present invention includes a
상기 제1 및 제2 외부전극 중 적어도 하나를 두께 방향으로 3등분할 때, 중앙부 영역의 면적 대비 상기 글라스가 차지하는 면적이 35 내지 80%일 수 있다.
When at least one of the first and second external electrodes is divided into three in the thickness direction, the area occupied by the glass with respect to the area of the central region may be 35 to 80%.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
The conductive metal may be at least one selected from the group consisting of copper (Cu), nickel (Ni), silver (Ag), and silver-palladium (Ag-Pd).
상기 글라스는 상기 제1 및 제2 외부전극 중 적어도 하나의 내부에 균일하게 분포할 수 있다.
The glass may be uniformly distributed in at least one of the first and second external electrodes.
상기의 실시형태에 따른 적층 세라믹 전자부품에 대하여 상술한 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 중복되는 설명은 생략하도록 한다.
The multilayer ceramic electronic component according to the above embodiment will not be described in duplicate with the multilayer ceramic electronic component according to the embodiment described above.
도 3은 본 발명의 다른 실시형태에 따른 적층 세라믹 캐패시터의 제조 공정 도이다.
3 is a view showing a manufacturing process of a multilayer ceramic capacitor according to another embodiment of the present invention.
도 3을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법은 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 본체를 마련하는 단계; 평균 입경이 0.3 μm 이하인 도전성 금속 입자를 10 내지 90 중량부 포함하는 도전성 금속 및 상기 도전성 금속 대비 함량비가 0.3 내지 2.0인 함량을 갖는 글라스를 포함하는 외부전극 페이스트를 마련하는 단계; 상기 제1 및 제2 내부전극과 전기적으로 연결되도록 외부전극 페이스트를 상기 세라믹 본체 상에 도포하는 단계; 및 상기 세라믹 본체를 소성하여 제1 및 제2 외부전극을 형성하는 단계;를 포함할 수 있다.
3, a method of manufacturing a multilayer ceramic electronic device according to another embodiment of the present invention includes providing a ceramic body including a dielectric layer and first and second internal electrodes disposed to face each other with the dielectric layer interposed therebetween step; Providing an external electrode paste including a conductive metal containing 10 to 90 parts by weight of conductive metal particles having an average particle diameter of 0.3 μm or less and a glass having a content ratio of 0.3 to 2.0 with respect to the conductive metal; Applying an outer electrode paste on the ceramic body so as to be electrically connected to the first and second inner electrodes; And firing the ceramic body to form the first and second external electrodes.
상기의 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 있어 상술한 일 실시형태에 따른 적층 세라믹 전자부품과 중복되는 설명은 생략하도록 한다.
In the method of manufacturing the multilayer ceramic electronic component according to the above embodiment, the description overlapping with the multilayer ceramic electronic component according to the above embodiment is omitted.
이하, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 상세히 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
Hereinafter, a method of manufacturing a multilayer ceramic electronic device according to another embodiment of the present invention will be described in detail, but the present invention is not specifically limited to the multilayer ceramic capacitor.
우선, 유전체층(1) 및 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(21, 22)을 포함하는 세라믹 본체(10)를 마련할 수 있다.
First, the
상기 유전체층(1)은 티탄산바륨(BaTiO3) 등의 파우더를 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제와 배합하여 바스킷 밀(Basket Mill)을 이용하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 수 ㎛의 두께로 제조된 세라믹 그린시트로 형성할 수 있다.
The
그리고, 그린시트 상에 도전성 페이스트를 디스펜싱(dispensing)하고, 스퀴지(squeegee)를 일측 방향으로 진행시키면서 도전성 페이스트에 의한 내부전극 층을 형성할 수 있다.
Then, the conductive paste may be dispensed on the green sheet, and the internal electrode layer may be formed of conductive paste while the squeegee is advanced in one direction.
이때, 도전성 페이스트는 은(Ag), 납(Pb), 백금(Pt) 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나의 물질로 형성되거나 적어도 2개의 물질을 혼합하여 형성될 수 있다.
At this time, the conductive paste may be formed of one of noble metal materials such as silver (Ag), lead (Pb) and platinum (Pt), nickel (Ni) and copper (Cu) have.
이와 같이 내부전극 층이 형성된 후 그린시트를 캐리어 필름으로부터 분리시킨 후 복수의 그린시트 각각을 서로 겹쳐서 적층하여 적층체를 형성할 수 있다.
After the internal electrode layer is formed as described above, the green sheet is separated from the carrier film, and then the plurality of green sheets are stacked on each other to form a laminate.
이어 그린시트 적층체를 고온, 고압으로 압착시킨 후, 압착된 시트 적층체를 절단공정을 통해 소정의 크기로 절단하여 세라믹 본체를 제조할 수 있다.
After pressing the green sheet laminate at a high temperature and a high pressure, the pressed sheet laminate is cut into a predetermined size through a cutting process to produce a ceramic body.
다음으로, 평균 입경이 0.3 μm 이하인 도전성 금속 입자를 10 내지 90 중량부 포함하는 도전성 금속 및 상기 도전성 금속 대비 함량비가 0.3 내지 2.0인 함량을 갖는 글라스를 포함하는 외부전극 페이스트를 마련할 수 있다.Next, an external electrode paste including a conductive metal containing 10 to 90 parts by weight of conductive metal particles having an average particle diameter of 0.3 μm or less and a glass having a content ratio of 0.3 to 2.0 with respect to the conductive metal may be provided.
상기 외부전극 페이스트는 평균 입경이 1.0 μm 이상의 도전성 금속 입자 10 내지 90 중량부를 포함할 수 있다.The outer electrode paste may include 10 to 90 parts by weight of conductive metal particles having an average particle diameter of 1.0 μm or more.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
The conductive metal may be at least one selected from the group consisting of copper (Cu), nickel (Ni), silver (Ag), and silver-palladium (Ag-Pd).
다음으로, 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결되도록 외부전극 페이스트를 상기 세라믹 본체(10) 상에 도포할 수 있다.
Next, external electrode paste may be applied on the
끝으로, 상기 세라믹 본체(10)를 소성하여 제1 및 제2 외부전극(31, 32)을 형성할 수 있다.
Finally, the
상기 세라믹 본체(10)를 소성하는 단계는 750℃ 이하에서 수행될 수 있다.The step of firing the
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 외부전극(31, 32)이 증가된 함량의 글라스를 포함하더라도, 외부전극과 내부전극 사이의 연결성 불량 문제가 발생하지 않도록, 상기 세라믹 본체(10)를 750℃ 이하의 낮은 온도에서 소성할 수 있다.According to an embodiment of the present invention, even if the first and second
구체적으로, 상기 외부전극 페이스트는 평균 입경이 0.3 μm 이하인 도전성 금속 입자를 10 내지 90 중량부 포함하는 도전성 금속을 포함할 수 있으며, 미립의 입자를 사용함에 따른 도전성 금속의 저온 소성을 방지하기 위하여, 낮은 온도에서 소성할 수 있다.Specifically, the outer electrode paste may include a conductive metal containing conductive metal particles having an average particle diameter of 0.3 μm or less in an amount of 10 to 90 parts by weight. In order to prevent low-temperature firing of the conductive metal due to the use of fine particles, It can be fired at low temperature.
이로 인하여, 본 발명의 일 실시형태에 따르면, 상기 외부 전극의 소성 과정 중 상기 글라스가 연화되기 전에 구리-니켈 합금(Cu-Ni Alloy)을 형성할 수 있다.Therefore, according to an embodiment of the present invention, a copper-nickel alloy (Cu-Ni alloy) can be formed before the glass is softened during the firing of the external electrode.
따라서, 상기 제1 및 제2 외부 전극(31, 32)이 증가된 함량의 글라스를 포함하더라도, 외부전극과 내부전극 사이의 연결성 불량 문제가 발생하지 않을 수 있다.
Accordingly, even if the first and second
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
Hereinafter, the present invention will be described in more detail by way of examples, but the present invention is not limited thereto.
본 실시예는 외부전극을 두께 방향으로 3등분할 때, 중앙부 영역의 면적 대비 상기 글라스가 차지하는 면적이 35 내지 80%를 차지하며, 평균 입경이 0.3 μm 이하인 도전성 금속 입자를 10 내지 90 중량부 포함하는 도전성 금속 및 상기 도전성 금속 대비 함량비가 0.3 내지 2.0인 함량을 갖는 글라스를 포함하는 외부전극 페이스트를 이용하여 형성된 제1 및 제2 외부전극을 포함하는 적층 세라믹 캐패시터에 대해, 전극 연결성, 도금 불량, 칩 붙음 불량 및 신뢰성을 시험하기 위해 수행되었다.
In this embodiment, when the external electrode is divided into three equal parts in the thickness direction, the area occupied by the glass with respect to the area of the central area occupies 35 to 80%, and 10 to 90 parts by weight of the conductive metal particles having an average particle diameter of 0.3 [ And the first and second external electrodes formed by using an external electrode paste including a conductive metal and a glass having a content ratio of 0.3 to 2.0 relative to the conductive metal, electrode connectivity, plating defect, And to test the bonding failure and reliability.
본 실시예에 따른 적층 세라믹 캐패시터는 하기와 같은 단계로 제작되었다.
The multilayer ceramic capacitor according to this embodiment was fabricated by the following steps.
우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성하였다.
First, a slurry containing a powder such as barium titanate (BaTiO 3 ) is coated on a carrier film and dried to form a plurality of ceramic green sheets, thereby forming a dielectric layer.
다음으로, 니켈 입자 평균 크기가 0.05 내지 0.2 μm 인 내부전극용 도전성 페이스트를 마련하였다.
Next, a conductive paste for internal electrodes having an average size of nickel particles of 0.05 to 0.2 μm was prepared.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 50층을 적층하여 적층체를 만들었다.
The internal electrode conductive paste was applied on the green sheet by a screen printing method to form internal electrodes, and then 50 layers were laminated to form a laminate.
이후 압착, 절단하여 2012 규격의 사이즈(Size)의 칩을 만들며, 상기 칩을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.
Thereafter, chips having a size of 2012 standard were formed by compression and cutting, and the chips were baked at a temperature of 1050 to 1200 ° C in a reducing atmosphere of 0.1% or less of H 2 .
다음으로, 상기 외부전극을 두께 방향으로 3등분할 때, 중앙부 영역의 면적 대비 상기 글라스가 차지하는 면적이 20 내지 90%를 차지하도록 형성 및 도금 등의 공정을 거쳐 적층 세라믹 캐패시터로 제작하였다.
Next, when the external electrode is divided into three equal parts in the thickness direction, the multilayer ceramic capacitor is formed through a process such as formation and plating such that the area occupied by the glass is 20 to 90% of the area of the central area.
아래의 표 1은 적층 세라믹 캐패시터의 외부전극의 구리(Cu) 금속 대비 글라스의 함량에 따른 세라믹 본체와 외부전극 연결성, 도금 불량, 칩 붙음 불량 여부 및 신뢰성을 비교한 표이다.
Table 1 below is a table comparing the connection of the ceramic body with the external electrode, the plating failure, the adhesion to the chip and the reliability according to the content of the copper (Cu) metal relative to the external electrodes of the multilayer ceramic capacitor.
(Cu metal 대비 함량비)Glass content
(Content ratio with respect to Cu metal)
(고온 IR)responsibility
(High-temperature IR)
상기 [표 1]을 참조하면, 비교예 1은 구리(Cu) 메탈 대비 글라스의 함량비가 0.2인 경우로서, 칩 붙음 불량이 발생하였으며, 고온 절연저항(Insulation Resistance, IR) 테스트에서 문제가 있음을 알 수 있다.
Referring to Table 1, in Comparative Example 1, when the content ratio of glass to copper (Cu) metal was 0.2, there was a defect in bonding to the chip, and there was a problem in the high temperature insulation resistance (IR) test Able to know.
또한, 비교예 2는 구리(Cu) 메탈 대비 글라스의 함량비가 2.1인 경우로서, 세라믹 본체와 외부전극의 연결성, 도금 불량, 칩 붙음 불량의 문제가 있으며, 고온 절연저항(Insulation Resistance, IR) 테스트에서 문제가 있음을 알 수 있다.
In Comparative Example 2, the content ratio of the glass to the copper (Cu) metal was 2.1, and there was a problem of the connection between the ceramic body and the external electrode, the plating failure, and the adhesion to the chip, and the high temperature insulation resistance It can be seen that there is a problem.
반면, 실시예 1 내지 4는 본 발명의 수치 범위를 만족하는 경우로서, 세라믹 본체와 외부전극 연결성, 도금 불량, 칩 붙음 불량 여부 및 신뢰성 테스트에서 모두 양호한 결과를 보임을 알 수 있다.
On the other hand, Examples 1 to 4 satisfy the numerical range of the present invention, and both good results are obtained in connection with the ceramic body and external electrode connection, poor plating, poor adhesion to chips, and reliability test.
아래의 표 2는 구리(Cu) 금속 입자의 평균 입경에 따른 세라믹 본체와 외부전극 연결성, 도금 불량, 칩 붙음 불량 여부 및 신뢰성을 비교한 표이다.
Table 2 below is a table comparing the connectivity of the ceramic body with the external electrode, plating defects, poor adhesion, and reliability according to the average particle diameter of the copper (Cu) metal particles.
평균 입경Of copper (Cu) metal particles
Average particle diameter
세라믹 본체와 외부전극의 연결성
Connectivity between ceramic body and external electrode
도금 불량 여부
Poor plating
칩 붙음 불량 여부
Whether the chip is bad
신뢰성
(고온 IR)
responsibility
(High-temperature IR)
(중량부)0.3 μm or less
(Parts by weight)
상기 [표 2]를 참조하면, 비교예 3은 평균 입경이 1.0 μm 이상의 금속 입자를 100 중량부 포함하는 경우 세라믹 본체와 외부전극의 연결성에 문제가 있어 정전 용량이 발생하지 않을 수 있다.
Referring to Table 2, when Comparative Example 3 contains 100 parts by weight of metal particles having an average particle diameter of 1.0 μm or more, there is a problem in connection between the ceramic body and the external electrode, so that capacitance may not be generated.
또한, 비교예 4는 평균 입경이 0.3 μm 이하인 금속 입자를 100 중량부 포함하는 경우로서, 도금 불량 및 칩 붙음 불량이 발생하는 것을 알 수 있다.
In addition, in Comparative Example 4, 100 parts by weight of metal particles having an average particle diameter of 0.3 占 퐉 or less were contained, and it was found that plating defects and poor chip adhesion occurred.
반면, 실시예 5 내지 9는 본 발명의 수치 범위를 만족하는 경우로서, 세라믹 본체와 외부전극 연결성, 도금 불량, 칩 붙음 불량 여부 및 신뢰성 테스트에서 모두 양호한 결과를 보임을 알 수 있다.
On the other hand, Examples 5 to 9 satisfy the numerical range of the present invention, and it can be seen that both of the ceramic body and the external electrode are in good connection with each other in connection, plating defects, adhesion to chips, and reliability test.
아래의 표 3은 외부전극을 두께 방향으로 3등분할 때, 중앙부 영역의 면적 대비 상기 글라스가 차지하는 면적에 따른 신뢰성, 도금 불량 및 용량 접촉성을 비교한 표이다.
Table 3 below is a table comparing reliability, plating failure, and capacity contactability according to the area occupied by the glass with respect to the area of the central region when the external electrode is divided into three in the thickness direction.
(불량개수/샘플 총개수)responsibility
(Defective number / total number of samples)
(불량개수/샘플 총개수)Poor plating
(Defective number / total number of samples)
(불량개수/샘플 총개수)Capacity contact
(Defective number / total number of samples)
상기 [표 3]을 참조하면, 중앙부 영역의 면적 대비 글라스가 차지하는 면적이 20%, 25% 및 30%인 경우에는 절연 저항값 상승에 따른 신뢰성 불량이 발생하였음을 알 수 있다.
Referring to Table 3, when the area occupied by the glass with respect to the area of the central region is 20%, 25%, and 30%, it can be seen that the reliability defect due to the increase of the insulation resistance occurred.
또한, 중앙부 영역의 면적 대비 글라스가 차지하는 면적이 85% 및 90%인 경우에는 도금 불량 및 용량 접촉성 불량이 발생하였음을 알 수 있다.
In addition, when the area occupied by the glass with respect to the area of the central region is 85% and 90%, it can be seen that plating failure and poor capacity contactability have occurred.
반면, 중앙부 영역의 면적 대비 글라스가 차지하는 면적이 35 내지 80%를 만족하는 경우에는 세라믹 본체와 외부전극 연결성에 따른 용량 접촉성, 도금 불량 및 신뢰성 테스트에서 모두 양호한 결과를 보임을 알 수 있다.
On the other hand, in the case where the area occupied by the glass with respect to the area of the central region satisfies 35 to 80%, it can be seen that both the capacity contactability, the plating failure and the reliability test according to the connectivity of the ceramic body and the external electrode are satisfactory.
결론적으로, 본 발명의 일 실시형태에 따르면, 세라믹 본체와 외부전극 연결성이 우수하며, 도금 불량 및 칩 붙음 불량이 발생하지 않고, 신뢰성이 우수한 적층 세라믹 전자부품의 구현이 가능하다.
As a result, according to one embodiment of the present invention, it is possible to realize a multilayer ceramic electronic component which is excellent in connection between the ceramic body and the external electrode, does not cause plating defects and adhesion failure, and is excellent in reliability.
즉, 본 발명에 따르면 칩의 밀폐성을 향상시킴으로써 신뢰성이 향상된 적층 세라믹 전자부품의 구현이 가능하다.
That is, according to the present invention, it is possible to realize a multilayer ceramic electronic device with improved reliability by improving the hermeticity of the chip.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 단면 SEM(Scanning Electron Microscope) 사진이다.4 is a sectional SEM (Scanning Electron Microscope) photograph of a multilayer ceramic capacitor according to an embodiment of the present invention.
도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 외부전극 단면에서 도전성 금속(2) 대비 글라스(3)의 함량이 극단적으로 증가하였고, 이로 인하여 칩의 밀폐성이 향상되어 신뢰성이 우수함을 알 수 있다.4, the content of the
또한, 상기 글라스(3)는 상기 제1 및 제2 외부전극 중 적어도 하나의 내부에 균일하게 분포하고 있음을 알 수 있다.
In addition, it can be seen that the
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited only by the appended claims. It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.
1: 유전체 층 2: 도전성 금속
3: 글라스 10: 세라믹 본체
21: 제1 내부전극 22: 제2 내부전극
31(31a, 31b, 31c): 제1 외부 전극
32(32a, 32b, 32c): 제2 외부 전극1: dielectric layer 2: conductive metal
3: Glass 10: Ceramic body
21: first inner electrode 22: second inner electrode
31 (31a, 31b, 31c): a first external electrode
32 (32a, 32b, 32c): a second outer electrode
Claims (14)
상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및
상기 제1 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제2 내부 전극과 전기적으로 연결된 제2 외부전극;을 포함하며,
상기 제1 및 제2 외부전극은 도전성 금속 및 글라스를 포함하며, 상기 제1 및 제2 외부전극 중 적어도 하나를 두께 방향으로 3등분할 때, 중앙부 영역의 면적 대비 상기 글라스가 차지하는 면적이 35 내지 80%인 적층 세라믹 전자부품.
A ceramic body including a dielectric layer;
First and second internal electrodes disposed in the ceramic body so as to face each other with the dielectric layer interposed therebetween; And
A first external electrode electrically connected to the first internal electrode, and a second external electrode electrically connected to the second internal electrode,
Wherein at least one of the first and second external electrodes is divided into three equal parts in the thickness direction so that an area occupied by the glass with respect to an area of the central part area is in a range of 35 to < RTI ID = 80% laminated ceramic electronic component.
상기 도전성 금속의 함량 대비 상기 글라스의 함량비가 0.3 내지 2.0인 적층 세라믹 전자부품.
The method according to claim 1,
Wherein a content ratio of the glass to a content of the conductive metal is 0.3 to 2.0.
상기 제1 및 제2 외부 전극은 평균 입경이 0.3 μm 이하인 도전성 금속 입자를 10 내지 90 중량부 포함하는 페이스트를 도포하여 형성된 적층 세라믹 전자부품.
The method according to claim 1,
Wherein the first and second external electrodes are formed by applying a paste containing 10 to 90 parts by weight of conductive metal particles having an average particle diameter of 0.3 占 퐉 or less.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
The method according to claim 1,
Wherein the conductive metal is at least one selected from the group consisting of copper (Cu), nickel (Ni), silver (Ag), and silver-palladium (Ag-Pd).
상기 글라스는 상기 제1 및 제2 외부전극 중 적어도 하나의 내부에 균일하게 분포하는 적층 세라믹 전자부품.
The method according to claim 1,
Wherein the glass is uniformly distributed in at least one of the first and second external electrodes.
상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및
상기 제1 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제2 내부 전극과 전기적으로 연결된 제2 외부전극;을 포함하며,
상기 제1 및 제2 외부전극은 도전성 금속 및 글라스를 포함하며, 상기 도전성 금속의 함량 대비 상기 글라스의 함량비가 0.3 내지 2.0이며, 상기 제1 및 제2 외부 전극은 평균 입경이 0.3 μm 이하인 도전성 금속 입자를 10 내지 90 중량부 포함하는 페이스트를 도포하여 형성된 적층 세라믹 전자부품.
A ceramic body including a dielectric layer;
First and second internal electrodes disposed in the ceramic body so as to face each other with the dielectric layer interposed therebetween; And
A first external electrode electrically connected to the first internal electrode, and a second external electrode electrically connected to the second internal electrode,
Wherein the first and second external electrodes comprise a conductive metal and a glass, wherein a content ratio of the glass to a content of the conductive metal is 0.3 to 2.0, and the first and second external electrodes are conductive metals And 10 to 90 parts by weight of particles.
상기 제1 및 제2 외부전극 중 적어도 하나를 두께 방향으로 3등분할 때, 중앙부 영역의 면적 대비 상기 글라스가 차지하는 면적이 35 내지 80%인 적층 세라믹 전자부품.
The method according to claim 6,
Wherein the glass occupies 35 to 80% of the area of the central region when at least one of the first and second external electrodes is divided into three in the thickness direction.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
The method according to claim 6,
Wherein the conductive metal is at least one selected from the group consisting of copper (Cu), nickel (Ni), silver (Ag), and silver-palladium (Ag-Pd).
상기 글라스는 상기 제1 및 제2 외부전극 중 적어도 하나의 내부에 균일하게 분포하는 적층 세라믹 전자부품.
The method according to claim 6,
Wherein the glass is uniformly distributed in at least one of the first and second external electrodes.
평균 입경이 0.3 μm 이하인 도전성 금속 입자를 10 내지 90 중량부 포함하는 도전성 금속 및 상기 도전성 금속 대비 함량비가 0.3 내지 2.0인 함량을 갖는 글라스를 포함하는 외부전극 페이스트를 마련하는 단계;
상기 제1 및 제2 내부전극과 전기적으로 연결되도록 외부전극 페이스트를 상기 세라믹 본체 상에 도포하는 단계; 및
상기 세라믹 본체를 소성하여 제1 및 제2 외부전극을 형성하는 단계;를 포함하는 적층 세라믹 전자부품의 제조방법.
Providing a ceramic body including a dielectric layer and first and second internal electrodes disposed to face each other with the dielectric layer interposed therebetween;
Providing an external electrode paste including a conductive metal containing 10 to 90 parts by weight of conductive metal particles having an average particle diameter of 0.3 μm or less and a glass having a content ratio of 0.3 to 2.0 with respect to the conductive metal;
Applying an outer electrode paste on the ceramic body so as to be electrically connected to the first and second inner electrodes; And
And firing the ceramic body to form first and second external electrodes.
상기 제1 및 제2 외부전극 중 적어도 하나를 두께 방향으로 3등분할 때, 중앙부 영역의 면적 대비 상기 글라스가 차지하는 면적이 35 내지 80%인 적층 세라믹 전자부품의 제조방법.
11. The method of claim 10,
Wherein an area occupied by the glass with respect to an area of the central region when the at least one of the first and second external electrodes is divided into three in the thickness direction is 35 to 80%.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품의 제조방법.
11. The method of claim 10,
Wherein the conductive metal is at least one selected from the group consisting of copper (Cu), nickel (Ni), silver (Ag), and silver-palladium (Ag-Pd).
상기 글라스는 상기 제1 및 제2 외부전극 중 적어도 하나의 내부에 균일하게 분포하는 적층 세라믹 전자부품의 제조방법.
11. The method of claim 10,
Wherein the glass is uniformly distributed in at least one of the first and second external electrodes.
상기 세라믹 본체를 소성하는 단계는 750℃ 이하에서 수행되는 적층 세라믹 전자부품의 제조방법.11. The method of claim 10,
Wherein the step of firing the ceramic body is performed at 750 DEG C or less.
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20050073172A (en) * | 2004-01-09 | 2005-07-13 | 삼성전기주식회사 | Test method for permeation of plating solution into terminal electrode of chip device |
| KR20090042850A (en) * | 2006-09-22 | 2009-04-30 | 가부시키가이샤 무라타 세이사쿠쇼 | Laminated ceramic capacitor |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050040159A (en) * | 2003-10-27 | 2005-05-03 | 삼성전기주식회사 | Forming method for electrode of outer terminal |
| KR20050073172A (en) * | 2004-01-09 | 2005-07-13 | 삼성전기주식회사 | Test method for permeation of plating solution into terminal electrode of chip device |
| KR20090042850A (en) * | 2006-09-22 | 2009-04-30 | 가부시키가이샤 무라타 세이사쿠쇼 | Laminated ceramic capacitor |
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