KR101469753B1 - 단일 입력 신호를 이용한 차동 증폭기 - Google Patents

단일 입력 신호를 이용한 차동 증폭기 Download PDF

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Abstract

본 발명은 단일 입력 신호를 이용한 차동 증폭기에 관한 것이다. 본 발명에 따른 단일 입력 신호를 이용한 차동 증폭기는, 단일 입력 신호를 이용한 차동 증폭기는, 제1단이 제1 전원의 제1단과 연결되며, 제2단이 상기 제1 전원보다 낮은 전압을 공급하는 제2 전원과 연결되고, 제3단을 통하여 입력 신호를 인가받아 상기 제1단을 통해서 상기 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제1 트랜지스터; 제1단이 상기 제1 트랜지스터의 제1단과 연결되고, 제2단이 상기 제1 트랜지스터의 제2단과 연결되는 제2 트랜지스터; 및 제1단이 상기 제1 전원의 제2단 및 상기 제2 트랜지스터의 제3단과 연결되고, 제2단이 상기 제2 전원과 연결되며, 제3단이 상기 제1 트랜지스터 및 제2 트랜지스터의 제1단에 연결되는 제3 트랜지스터를 포함한다.
이와 같이, 본 발명에 따르면 입력단 매칭에 이용되는 발룬을 제거하여 회로의 면적 및 열잡음 발생을 줄일 수 있고, 단일 신호가 차동 신호로 변환되는 과정에서 발생하는 위상차와 진폭차를 최소화할 수 있다.

Description

단일 입력 신호를 이용한 차동 증폭기{DIFFERENTIAL AMPLIFIER USING SINGLE INPUT SIGNAL}
본 발명은 단일 입력 신호를 이용한 차동 증폭기에 관한 것으로, 보다 상세하게는 입력단 매칭에 이용되는 발룬을 제거하여 회로의 면적 및 열잡음 발생을 줄일 수 있고, 단일 신호가 차동 신호로 변환되는 과정에서 발생하는 위상차와 진폭차를 최소화할 수 있는 단일 입력 신호를 이용한 차동 증폭기에 관한 것이다.
최근 셀룰러 폰의 보급과 이용이 점진적으로 확대됨에 따라, 셀룰러 폰으로 전파를 송신하는 RF 송신기가 다수 설치되고 있으며, RF 송신기에서 전력을 효율적으로 증폭하고 전송하는 다양한 방법이 개발되고 있는 추세이다.
RF 송신기에서 전력을 효율적으로 증폭하고 전송하는 방법과 관련하여, 선행기술인 한국공개특허 제2012-0013985호(2012.02.15 공개)에는 입력 매칭단의 발룬을 결합형으로 구성한 저잡음 증폭기가 개시되어 있다.
도 1의 (a)를 참조하면, 입력 매칭단에 발룬이 포함되는 구성을 나타내고, (b)를 참조하면, 입력 매칭단에 발룬이 포함된 차동 증폭기의 회로를 나타낸다. 여기서, 입력 매칭단에 구성된 발룬(Passive Balun)은 단일 입력 신호의 변압을 위한 것으로, 양측의 발란스를 조정한다.
그러나, 종래 기술에 따르면 입력단 매칭에 이용되는 발룬은 그 부피가 크고 전력 소모가 많기 때문에 RF 송신 시스템의 효율이 감소하고, 전체 시스템 자체의 이득이 감소하는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 입력단 매칭에 이용되는 발룬을 제거하여 회로의 면적 및 열잡음 발생을 줄일 수 있고, 단일 신호가 차동 신호로 변환되는 과정에서 발생하는 위상차와 진폭차를 최소화할 수 있는 단일 입력 신호를 이용한 차동 증폭기를 제공하는 것이다.
이러한 기술적 과제를 이루기 위한 본 발명의 일 실시예에 따른 단일 입력 신호를 이용한 차동 증폭기는, 제1단이 제1 전원의 제1단과 연결되며, 제2단이 상기 제1 전원보다 낮은 전압을 공급하는 제2 전원과 연결되고, 제3단을 통하여 입력 신호를 인가받아 상기 제1단을 통해서 상기 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제1 트랜지스터; 제1단이 상기 제1 트랜지스터의 제1단과 연결되고, 제2단이 상기 제1 트랜지스터의 제2단과 연결되는 제2 트랜지스터; 및 제1단이 상기 제1 전원의 제2단 및 상기 제2 트랜지스터의 제3단과 연결되고, 제2단이 상기 제2 전원과 연결되며, 제3단이 상기 제1 트랜지스터 및 제2 트랜지스터의 제1단에 연결되는 제3 트랜지스터를 포함한다.
제1단이 상기 제1 트랜지스터 및 제2 트랜지스터의 제1단에 연결되고, 제2단이 제3 트랜지스터의 제1단에 연결되는 제1 커패시터를 더 포함할 수 있다.
상기 제3 트랜지스터의 제1단에는 상기 제1 트랜지스터의 제1단을 통해 출력되는 신호와 반대 위상의 신호가 출력될 수 있다.
제1단이 상기 제1 트랜지스터 및 제2 트랜지스터의 제1단과 연결되고, 제2단이 바이어스 전원 및 상기 제3 트랜지스터의 제3단과 연결되는 제2 커패시터; 및 제1단이 상기 제3 트랜지스터의 제1단과 연결되고, 제2단이 상기 바이어스 전원 및 상기 제2 트랜지스터의 제3단과 연결되는 제3 커패시터를 더 포함할 수 있다.
상기 제2 커패시터와 상기 바이어스 전원 사이에 연결되는 제1 저항; 및 상기 제3 커패시터와 상기 바이어스 전원 사이에 연결되는 제2 저항을 더 포함할 수 있다.
상기 제2 전원은 접지 전원이고, 상기 제2 커패시터 및 제3 커패시터는 바락터(Varactor)일 수 있다.
제1단이 상기 제1 전원의 제1단과 연결되고, 제2단이 상기 제1 트랜지스터 및 제2 트랜지스터의 제1단과 연결되는 제4 트랜지스터; 제1단이 상기 제1 전원의 제2단과 연결되고, 제2단이 상기 제3 트랜지스터의 제1단과 연결되는 제5 트랜지스터; 및 제1단이 상기 제4 트랜지스터 및 제5 트랜지스터의 제3단과 연결되는 제1 바이어스 전원을 더 포함하여 캐코스드(Cascode) 구조를 형성할 수 있다.
제1단이 상기 제1 트랜지스터 및 제2 트랜지스터의 제1단과 연결되고, 제2단이 제2 바이어스 전원 및 상기 제3 트랜지스터의 제3단과 연결되는 제2 커패시터; 및 제1단이 상기 제3 트랜지스터의 제1단과 연결되고, 제2단이 상기 제2 바이어스 전원 및 상기 제2 트랜지스터의 제3단과 연결되는 제3 커패시터를 더 포함할 수 있다.
제1단이 상기 제4 트랜지스터의 제1단과 연결되고, 제2단이 제2 바이어스 전원 및 상기 제3 트랜지스터의 제3단과 연결되는 제2 커패시터; 및 제1단이 상기 제5 트랜지스터의 제1단과 연결되고, 제2단이 상기 제2 바이어스 전원 및 상기 제2 트랜지스터의 제3단과 연결되는 제3 커패시터를 더 포함할 수 있다.
상기 제4 트랜지스터의 제3단 및 상기 제5 트랜지스터의 제3단에 제1단이 연결되고, 상기 제1 바이어스 전원에 제2단이 연결되는 제1 저항; 상기 제2 커패시터와 상기 제2 바이어스 전원 사이에 연결되는 제2 저항; 및 상기 제3 커패시터와 상기 제2 바이어스 전원 사이에 연결되는 제3 저항을 더 포함할 수 있다.
상기 제2 커패시터 및 제3 커패시터는 바락터(Varactor)일 수 있다.
본 발명의 다른 실시예에 따른 차동 증폭기는, 제1단이 변압기의 1차 코일의 제1단과 연결되며, 제2단이 제1 전원의 전원보다 낮은 전압을 공급하는 제2 전원과 연결되고, 제3단을 통하여 입력 신호를 인가받아 제1단을 통하여 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제1 트랜지스터; 제1단이 상기 제1 트랜지스터의 제1단과 연결되고, 제2단이 상기 제1 트랜지스터의 제2단과 연결되고, 제3단이 상기 변압기의 2차 코일의 제1단에 연결되는 제2 트랜지스터; 제1단이 상기 1차 코일의 제2단과 연결되고, 제2단이 상기 제2 전원과 연결되며, 제3단이 상기 2차 코일의 제2단과 연결되는 제3 트랜지스터; 및 제1단이 상기 제1 트랜지스터 및 제2 트랜지스터의 제1단과 연결되고, 제2단이 상기 제3 트랜지스터의 제1단과 연결되는 제1 커패시터를 포함하고, 상기 제1 전원은 상기 1차 코일의 제3단에 연결되고, 제1 바이어스 전원은 상기 2차 코일의 제3단에 연결된다.
제1단이 상기 제1 커패시터의 제1단과 연결되고, 제2단이 상기 제1 트랜지스터 및 제2 트랜지스터의 제2단과 연결되며, 제3단이 상기 제1 저항의 제1단과 연결되는 제4 트랜지스터; 제1단이 상기 제1 커패시터의 제2단과 연결되고, 제2단이 상기 제3 트랜지스터의 제2단과 연결되고, 제3단이 상기 제1 저항의 제1단과 연결되는 제5 트랜지스터를 더 포함하고, 상기 제1 저항은 제1단이 상기 제4 트랜지스터 및 제5 트랜지스터의 제3단과 연결되고, 제2단이 제2 바이어스 전원과 연결될 수 있다.
이와 같이 본 발명에 따르면, 입력단 매칭에 이용되는 발룬을 제거하여 회로의 면적 및 열잡음 발생을 줄일 수 있고, 단일 신호가 차동 신호로 변환되는 과정에서 발생하는 위상차와 진폭차를 최소화할 수 있다.
도 1은 종래 기술에 따른 차동 증폭기를 설명하기 위한 구성도이다.
도 2는 본 발명의 일 실시예에 따른 단일 입력 신호를 이용한 차동 증폭기를 설명하기 위한 구성도이다.
도 3은 도 2의 단일 입력 신호를 이용한 차동 증폭기의 다른 실시예를 설명하기 위한 회로도이다.
도 4는 도 3의 단일 입력 신호를 이용한 차동 증폭기의 다른 실시예를 설명하기 위한 회로도이다.
도 5는 도 2의 단일 입력 신호를 이용한 차동 증폭기의 또 다른 실시예를 설명하기 위한 회로도이다.
도 6은 도 5의 단일 입력 신호를 이용한 차동 증폭기의 다른 실시예를 설명하기 위한 회로도이다.
도 7은 도 5의 단일 입력 신호를 이용한 차동 증폭기의 다른 실시예를 설명하기 위한 회로도이다.
도 8은 도 6의 단일 입력 신호를 이용한 차동 증폭기의 다른 실시예를 설명하기 위한 회로도이다.
도 9는 도 7의 단일 입력 신호를 이용한 차동 증폭기의 다른 실시예를 설명하기 위한 회로도이다.
도 10은 도 2의 단일 입력 신호를 이용한 차동 증폭기의 일 실시예를 설명하기 위한 회로도이다.
도 11은 도 10의 단일 입력 신호를 이용한 차동 증폭기의 다른 실시예를 설명하기 위한 회로도이다.
도 12는 본 발명의 일 실시예에 따른 단일 입력 신호를 이용한 차동 증폭기의 출력과 종래 기술에 따른 차동 증폭기의 출력을 비교한 도면이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결" 또는 "자기적으로 연결되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미하며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하 첨부된 도면을 참고하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 단일 입력 신호를 이용한 차동 증폭기를 설명하기 위한 구성도이다. 도 2의 (a)는 본 발명의 일 실시예에 따른 단일 입력 신호를 이용한 차동 증폭기가 적용된 LNA를 나타내고, 도 2의 (b)는 본 발명의 일 실시예에 따른 단일 입력 신호를 이용한 차동 증폭기의 회로를 나타낸다.
도 2의 (a)를 참조하면, LNA(Low Noise Amplifier)는 증폭기가 다단으로 구성되고, 입력된 단일 신호를 안정된 차동 신호로 분리 및 증폭할 수 있다. 이때, 단일 입력 신호를 이용한 차동 증폭기를 다단으로 구성하는 경우, 차동 증폭기의 특성인 가상 접지가 그라운드에 생성되므로, 증폭된 차동 신호가 균등하게 출력될 수 있다. 즉, 본 발명의 일 실시예에 따른 단일 입력 신호를 이용한 차동 증폭기는 발룬(Balun)을 입력단에 구성하지 않아도 증폭된 차동 신호를 균등하게 출력할 수 있다.
본 발명의 기술에서는 편의상 저잡음 증폭기(LNA)에 대해서만 기술하였으나, 전력 증폭기(Power Amplifier) 또는 구동 증폭기(Driver Amplifier)로도 활용이 가능하다.
도 2의 (b)를 참조하면, 단일 입력 신호를 이용한 차동 증폭기는 제1 트랜지스터(100), 제2 트랜지스터(200), 제3 트랜지스터(300), 제1 전원(410), 제2 전원(420)을 포함한다. 이때, 단일 입력 신호를 이용한 차동 증폭기는 제1 커패시터(510)를 더 포함할 수 있다. 다만, 단일 입력 신호를 이용한 차동 증폭기는 본 발명의 일 실시예에 불과하므로 도 2를 통해 본 발명이 한정 해석되는 것은 아니다. 또한, 도 1에 개시된 제1 트랜지스터(100), 제2 트랜지스터(200), 제3 트랜지스터(300), 제1 전원(410), 제2 전원(420)은 도 2에 도시된 것들로 한정되는 것은 아니다.
제1 트랜지스터(100)는 드레인이 제1 전원(410)의 제1단과 연결되며, 소스가 제1 전원(410)보다 낮은 전압을 공급하는 제2 전원(420)과 연결되고, 게이트를 통하여 입력 신호를 인가받아 드레인을 통해서 입력 신호와 반대 위상의 증폭된 신호를 출력한다. 이때, 제1 전원(410)은 VDD일 수 있고, 제2 전원(420)은 접지(GND)일 수 있다. 또한, 입력 신호는 단일 입력 신호일 수 있고, 단일 RF 입력 신호일 수 있다.
제2 트랜지스터(200)는 드레인이 제1 트랜지스터(100)의 드레인과 연결되고, 소스는 제1 트랜지스터(100)의 소스와 연결된다. 이때, 제2 트랜지스터(200)는 제3 트랜지스터(300)의 출력 전압을 게이트를 통하여 입력으로 인가받을 수 있다.
제3 트랜지스터(300)는 드레인이 제1 전원(410)의 제2단 및 제2 트랜지스터(200)의 제3단과 연결되고, 소스가 제2 전원(420)과 연결되며, 게이트가 제1 트랜지스터(100) 및 제2 트랜지스터(200)의 드레인에 연결된다. 또한, 제3 트랜지스터(300)의 드레인에는 제1 트랜지스터(100)의 드레인을 통해 출력되는 신호와 반대 위상의 신호가 출력될 수 있다.
또한, 제1 커패시터(510)는 제1단이 제1 트랜지스터(100) 및 제2 트랜지스터(200)의 드레인에 연결되고, 제2단이 제3 트랜지스터(300)의 드레인에 연결될 수 있다. 예를 들어, 제2 트랜지스터(200) 및 제3 트랜지스터(300)는 신호의 위상차와 진폭차를 줄이기 위하여 크로스-커플(Cross-Couple)형으로 연결될 수 있다.
여기서, 제1 트랜지스터(100), 제2 트랜지스터(200) 및 제3 트랜지스터(300)는 설명의 편의상 NMOS(N-Channel MOSFET)인 것으로 나타내었으나, PMOS(P-Channel MOSFET)로 형성된 트랜지스터도 동일하게 적용될 수 있다. 또한, 각 트랜지스터는 CMOS, BJT, JFET, GaAs, GaN, PHEMT 중 어느 하나일 수 있다.
상기와 같은 구성을 가지고 본 발명의 일 실시예에 따른 차동 증폭기의 동작을 이하에서 설명한다.
우선, 제1 트랜지스터(100)의 게이트로 단일 입력 신호가 입력된다. 여기서, 제1 트랜지스터(100)의 게이트로 입력된 단일 입력 신호는 정상 파형을 가진다고 가정한다.
제1 트랜지스터(100)의 드레인을 통하여 증폭된 반대 위상의 파형이 출력될 수 있고, 해당 출력은 제3 트랜지스터(300)의 게이트를 통하여 입력될 수 있다. 제3 트랜지스터(300)는 드레인을 통하여 반대 위상의 증폭된 출력 신호를 출력할 수 있고, 결과적으로 제1 트랜지스터(100)의 드레인을 통하여 출력된 신호와 그 위상은 반대일 수 있다.
제3 트랜지스터(300)의 드레인을 통하여 출력된 신호는 다시 제2 트랜지스터(200)의 게이트로 입력되고, 역시 제3 트랜지스터(300)의 출력 신호와 반대 위상의 증폭된 신호를 제2 트랜지스터(300)의 드레인을 통하여 출력할 수 있다.
따라서, 제1 트랜지스터(100) 및 제2 트랜지스터(200)의 드레인에서 출력된 신호와, 제3 트랜지스터(300)의 드레인에서 출력된 신호는 그 크기는 비슷하면서 위상만 반대인 신호가 출력될 수 있다. 이를 통하여, LNA의 입력단에 수동형 발룬 회로가 구성되지 않더라도 차동 신호(Positive Output, Negative Output)가 균등한 크기로 출력될 수 있다.
본 발명의 일 실시예에 따른 단일 입력 신호를 이용한 차동 증폭기는, 제1 트랜지스터(100)를 통과하여 출력된 신호는 제1 트랜지스터(100)에 입력되는 신호와 180도의 위상차를 가지게 되고, 차동 증폭단인 제3 트랜지스터(300)에 입력하여 줌으로써 수동형 발룬(Passive Balun)없이 단일 입력 신호를 차동 입력 신호로 변환할 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 자체적으로 손실을 가지고 있는 수동형 발룬을 사용하지 않음으로써 회로를 실제 구현할 때 저잡음 동작을 가능케 한다.
또한, 본 발명의 일 실시예에 따른 단일 입력 신호를 이용한 차동 증폭기는, 제2 트랜지스터(200)와 제3 트랜지스터(300)를 서로 크로스 형태로 구성함으로써,차동 신호 간의 위상차와 진폭차를 최소화할 수 있다. 따라서, AM-AM 왜곡(Distortion)과 AM-PM 왜곡이 최소화될 수 있다.
또한, 본 발명의 일 실시예에 따른 단일 입력 신호를 이용한 차동 증폭기는, LNA 잡음에 가장 큰 영향을 미치고 입력 매칭단에 구성되는 수동형 발룬과 병렬 LC 공진 필터가 필요하지 않으므로, 전체 회로의 크기를 줄일 수 있다.
도 3은 도 2의 단일 입력 신호를 이용한 차동 증폭기의 다른 실시예를 설명하기 위한 회로도이고, 도 4는 도 3의 단일 입력 신호를 이용한 차동 증폭기의 다른 실시예를 설명하기 위한 회로도이다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 차동 증폭기는 도 2의 차동 증폭기의 구성에서 제2 커패시터(520), 제3 커패시터(530), 바이어스 전원(600), 제1 저항(610), 제2 저항(620)을 더 포함한다.
제2 커패시터(520)는 제1단이 제1 트랜지스터(100) 및 제2 트랜지스터(200)의 소스와 연결되고, 제2단이 바이어스 전원(600) 및 제3 트랜지스터(300)의 게이트와 연결될 수 있다.
제3 커패시터(530)는 제1단이 제3 트랜지스터(300)의 드레인과 연결되고, 제2단이 바이어스 전원(600) 및 제2 트랜지스터(200)의 게이트와 연결될 수 있다.
제1 저항(610)은 제2 커패시터(520)와 바이어스 전원(600) 사이에 연결될 수 있고, 제2 저항(620)은 제3 커패시터(530)와 바이어스 전원(600) 사이에 연결될 수 있다.
바이어스 전원(600)은 제1 내지 제3 트랜지스터(100, 200, 300)의 바이어스 전압을 조절하여 제1 내지 제3 트랜지스터(100, 200, 300)의 증폭 수준을 조절할 수 있다. 예를 들어, 각 트랜지스터(100, 200, 300)의 출력을 바로 입력으로 연결할 경우, 임의의 DC 옵셋을 지정할 수 없고, 이에 따라 DC 옵셋으로 인하여 발진의 위험이 발생할 수 있다. 따라서, 본 발명의 일 실시예에 따른 차동 증폭기에 바이어스 전원(600)을 더 구성시킴으로써 각 트랜지스터(100, 200, 300)의 증폭 수준을 조절하고, 발진의 위험을 제거할 수 있다.
이와 같은 도 3의 단일 입력 신호를 이용한 차동 증폭기에 대해서 설명되지 아니한 사항은 도 2를 통해 단일 입력 신호를 이용한 차동 증폭기에 대하여 설명된 내용과 동일하거나 설명된 내용으로부터 용이하게 유추 가능하므로 이하 설명은 생략하기로 한다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 차동 증폭기는, 도 3의 차동 증폭기의 구성에서 제2 커패시터(520)와 제3 커패시터(530)를 바락터(Varactor)로 변경할 수 있다. 이때, 바락터는 다른 종류의 가변 용량 다이오드로 변경될 수도 있다.
바락터를 이용하여 제1 내지 제3 트랜지스터(100, 200, 300)와 연결할 경우, 입력 신호의 크기에 따라 바락터의 전압을 제어할 수 있고, 제2 커패시터(520) 및 제3 커패시터(530)의 용량을 조절할 수 있다.
이에 따라, 본 발명의 다른 실시예에 따른 차동 증폭기는 저전력의 입력이 입력되는 경우, 제1 내지 제3 트랜지스터(100, 200, 300)에도 낮은 전압의 신호가 입력되도록 제2 커패시터(520) 및 제3 커패시터(530)의 크기를 조절할 수 있다.
또한, 본 발명의 다른 실시예에 따른 차동 증폭기는 고전력의 전압이 입력되는 경우, 제1 내지 제3 트랜지스터(100, 200, 300)에도 높은 전압의 신호가 입력되도록 제2 커패시터(520) 및 제3 커패시터(530)의 크기를 조절할 수 있다.
이와 같은 도 4의 단일 입력 신호를 이용한 차동 증폭기에 대해서 설명되지 아니한 사항은 도 2 및 도 3을 통해 단일 입력 신호를 이용한 차동 증폭기에 대하여 설명된 내용과 동일하거나 설명된 내용으로부터 용이하게 유추 가능하므로 이하 설명은 생략하기로 한다.
도 5는 도 2의 단일 입력 신호를 이용한 차동 증폭기의 또 다른 실시예를 설명하기 위한 회로도이고, 도 6은 도 5의 단일 입력 신호를 이용한 차동 증폭기의 다른 실시예를 설명하기 위한 회로도이고, 도 7은 도 5의 단일 입력 신호를 이용한 차동 증폭기의 다른 실시예를 설명하기 위한 회로도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 차동 증폭기는 도 2의 차동 증폭기의 구성에서 제4 트랜지스터(740), 제5 트랜지스터(750) 및 제1 바이어스 전원(610)를 더 포함할 수 있다.
제4 트랜지스터(740)는 드레인이 제1 전원(410)의 제1단과 연결되고, 소스가 제1 트랜지스터(100) 및 제2 트랜지스터(200)의 드레인과 연결될 수 있다.
제5 트랜지스터(750)는 드레인이 제1 전원(410)의 제2단과 연결되고, 소스가 제3 트랜지스터(300)의 드레인과 연결될 수 있다.
제1 바이어스 전원(610)은 제1단이 제4 트랜지스터(740) 및 제5 트랜지스터(750)의 게이트와 연결되어 캐스코드(Cascode) 구조를 형성할 수 있다. 여기서, 차동 증폭기는 캐스코드 구조를 이용함으로써, 출력 전력의 효율을 증대시키고, 항복 전압을 분배하여 소자의 구동 신뢰성을 향상시킬 수 있다.
이와 같은 도 5의 단일 입력 신호를 이용한 차동 증폭기에 대해서 설명되지 아니한 사항은 도 2 내지 도 4를 통해 단일 입력 신호를 이용한 차동 증폭기에 대하여 설명된 내용과 동일하거나 설명된 내용으로부터 용이하게 유추 가능하므로 이하 설명은 생략하기로 한다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 차동 증폭기는 도 5의 차동 증폭기의 구성에서 제2 커패시터(520), 제3 커패시터(530) 및 제2 바이어스 전원(620)을 더 포함할 수 있다.
제2 커패시터(520)는 제1단이 제1 트랜지스터(100) 및 제2 트랜지스터(200)의 드레인과 연결되고, 제2단이 제2 바이어스 전원(620) 및 제3 트랜지스터(300)의 게이트와 연결될 수 있다.
제3 커패시터(530)는 제1단이 제3 트랜지스터(300)의 드레인과 연결되고, 제2단이 제2 바이어스 전원(620) 및 제2 트랜지스터(200)의 게이트와 연결될 수 있다.
여기서, 제1 저항(810)은 제4 트랜지스터(740)의 게이트 및 제5 트랜지스터(750)의 게이트에 제1단이 연결되고, 제1 바이어스 전원(610)에 제2단이 연결될 수 있다. 또한, 제2 저항(820)은 제2 커패시터(520)와 제2 바이어스 전원(620) 사이에 연결될 수 있고, 제3 저항(830)은 제3 커패시터(530)와 제2 바이어스 전원(620) 사이에 연결될 수 있다.
이와 같은 도 6의 단일 입력 신호를 이용한 차동 증폭기에 대해서 설명되지 아니한 사항은 도 2 내지 도 5를 통해 단일 입력 신호를 이용한 차동 증폭기에 대하여 설명된 내용과 동일하거나 설명된 내용으로부터 용이하게 유추 가능하므로 이하 설명은 생략하기로 한다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 차동 증폭기는 도 5의 차동 증폭기의 구성에서 제2 커패시터(520), 제3 커패시터(530) 및 제2 바이어스 전원(620)을 더 포함할 수 있다.
제2 커패시터(520)는 제1단이 제4 트랜지스터(740)의 드레인과 연결되고, 제2단이 제2 바이어스 전원(620) 및 제3 트랜지스터(300)의 게이트와 연결될 수 있다.
제3 커패시터(530)는 제1단이 제5 트랜지스터(750)의 드레인과 연결되고, 제2단이 제2 바이어스 전원(620) 및 제2 트랜지스터(200)의 게이트와 연결될 수 있다.
여기서, 제1 저항(810)은 제4 트랜지스터(740)의 게이트 및 제5 트랜지스터(750)의 게이트에 제1단이 연결되고, 제1 바이어스 전원(610)에 제2단이 연결될 수 있다. 또한, 제2 저항(820)은 제2 커패시터(520)와 제2 바이어스 전원(620) 사이에 연결될 수 있고, 제3 저항(830)은 제3 커패시터(530)와 제2 바이어스 전원(620) 사이에 연결될 수 있다.
도 6 및 도 7을 참조하면, 제1 바이어스 전원(610) 및 제2 바이어스 전원(620)은 제2 내지 제5 트랜지스터(200, 300, 400, 500)의 바이어스 전압을 조절하여 각 트랜지스터의 증폭 수준을 조절할 수 있다. 예를 들어, 각 트랜지스터의 출력을 바로 입력으로 연결할 경우, 임의의 DC 옵셋을 지정할 수 없고, 이에 따라 DC 옵셋으로 인하여 발진의 위험이 발생할 수 있다. 따라서, 본 발명의 다른 실시예에 따른 차동 증폭기에 제1 바이어스 전원(610) 및 제2 바이어스 전원(620)을 더 구성시킴으로써 각 트랜지스터의 증폭 수준을 조절하고, 발진의 위험을 제거할 수 있다.
이와 같은 도 7의 단일 입력 신호를 이용한 차동 증폭기에 대해서 설명되지 아니한 사항은 도 2 내지 도 6을 통해 단일 입력 신호를 이용한 차동 증폭기에 대하여 설명된 내용과 동일하거나 설명된 내용으로부터 용이하게 유추 가능하므로 이하 설명은 생략하기로 한다.
도 8은 도 6의 단일 입력 신호를 이용한 차동 증폭기의 다른 실시예를 설명하기 위한 회로도이고, 도 9는 도 7의 단일 입력 신호를 이용한 차동 증폭기의 다른 실시예를 설명하기 위한 회로도이다.
도 8 및 도 9를 참조하면, 본 발명의 다른 실시예에 따른 차동 증폭기는, 도 6 및 도 7의 차동 증폭기의 구성에서 제2 커패시터(520)와 제3 커패시터(530)를 바락터(Varactor)로 변경할 수 있다. 이때, 바락터는 다른 종류의 가변 용량 다이오드로 변경될 수도 있다.
바락터를 이용하여 제2 내지 제5 트랜지스터(200, 300, 400, 500)와 연결할 경우, 입력 신호의 크기에 따라 바락터의 전압을 제어할 수 있고, 제2 커패시터(520) 및 제3 커패시터(530)의 용량을 조절할 수 있다.
이에 따라, 본 발명의 다른 실시예에 따른 차동 증폭기는 저전력의 입력이 입력되는 경우, 각 트랜지스터에도 낮은 전압의 신호가 입력되도록 제2 커패시터(520) 및 제3 커패시터(530)의 크기를 조절할 수 있다.
또한, 본 발명의 다른 실시예에 따른 차동 증폭기는 고전력의 입력이 입력되는 경우, 각 트랜지스터에도 높은 전압의 신호가 입력되도록 제2 커패시터(520) 및 제3 커패시터(530)의 크기를 조절할 수 있다.
이와 같은 도 8 및 도 9의 단일 입력 신호를 이용한 차동 증폭기에 대해서 설명되지 아니한 사항은 도 2 내지 도 7을 통해 단일 입력 신호를 이용한 차동 증폭기에 대하여 설명된 내용과 동일하거나 설명된 내용으로부터 용이하게 유추 가능하므로 이하 설명은 생략하기로 한다.
도 10은 도 2의 단일 입력 신호를 이용한 차동 증폭기의 일 실시예를 설명하기 위한 회로도이고, 도 11은 도 10의 단일 입력 신호를 이용한 차동 증폭기의 다른 실시예를 설명하기 위한 회로도이다. 도 10 및 도 11은 도 2 및 도 3의 차동 증폭기에 변압기를 추가한 실시예이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 차동 증폭기는 제1 트랜지스터(100), 제2 트랜지스터(200), 제3 트랜지스터(300), 제1 전원(410), 제2 전원(420), 제1 커패시터(510), 제1 바이어스 전원(610) 및 변압기(900)를 포함한다. 여기서, 변압기(900)는 1차 코일(910)과 2차 코일(920)을 포함한다.
제 1 트랜지스터(100)는 드레인이 변압기(900)의 1차 코일(910)의 제1단과 연결되며, 소스가 제1 전원(410) 전원보다 낮은 전압을 공급하는 제2 전원(420)과 연결되고, 게이트를 통하여 입력 신호를 인가받아 드레인을 통하여 입력 신호와 반대 위상의 증폭된 신호를 출력한다.
제 2 트랜지스터(200)는 드레인이 제1 트랜지스터(100)의 드레인과 연결되고, 소스가 제1 트랜지스터(100)의 소스와 연결되고, 게이트가 변압기(900)의 2차 코일(920)의 제1단에 연결된다. 또한, 제3 트랜지스터(300)는 드레인이 1차 코일(910)의 제2단과 연결되고, 소스가 제2 전원(420)과 연결되며, 게이트가 2차 코일(920)의 제2단과 연결된다. 여기서, 제1 전원(410)은 1차 코일(910)의 제3단에 연결되고, 제1 바이어스 전원(610)은 2차 코일(920)의 제3단에 연결된다.
또한, 제1 커패시터(510)는 제1단이 제1 트랜지스터(100) 및 제2 트랜지스터(200)의 드레인과 연결되고, 제2단이 제3 트랜지스터(300)의 드레인과 연결된다.
도 11을 참조하면, 본 발명의 다른 실시예에 따른 차동 증폭기는 도 10의 회로에서 제4 트랜지스터(740), 제5 트랜지스터(750), 제1 저항(810) 및 제2 바이어스 전원(620)을 더 추가할 수 있다.
제4 트랜지스터(740)는 드레인이 제1 커패시터(510)의 제1단과 연결되고, 소스가 제1 트랜지스터(100) 및 제2 트랜지스터(200)의 드레인과 연결되고, 게이트가 제1 저항(810)의 제1단과 연결될 수 있다. 제1 저항(810)은 제1단이 제4 트랜지스터 (740) 및 제5 트랜지스터(750)의 게이트와 연결될 수 있고, 제2단이 제2 바이어스 전원(620)과 연결될 수 있다. 제5 트랜지스터(750)는 드레인이 제1 커패시터(510)의 제2단과 연결되고, 소스가 제3 트랜지스터(300)의 드레인과 연결되고, 게이트가 제1 저항(810)의 제1단과 연결될 수 있다.
도 10과 도 11과 같은 차동 증폭기는, 변압기(900)를 사용함으로써 DC 블록을 이용한 전기적 결합을 한 형태와 유사한 효과를 발휘할 수 있다. 또한, 고주파 회로를 제작할 경우, DC 블록을 이용한 형태에 비하여 작은 크기로 제작이 가능하며, 권선비의 조절을 통하여 내부 트랜지스터에 전달되는 입력의 크기를 조절할 수 있다.
이와 같은 도 10 및 도 11의 단일 입력 신호를 이용한 차동 증폭기에 대해서 설명되지 아니한 사항은 도 2 내지 도 9를 통해 단일 입력 신호를 이용한 차동 증폭기에 대하여 설명된 내용과 동일하거나 설명된 내용으로부터 용이하게 유추 가능하므로 이하 설명은 생략하기로 한다.
도 12는 본 발명의 일 실시예에 따른 단일 입력 신호를 이용한 차동 증폭기의 출력과 종래 기술에 따른 차동 증폭기의 출력을 비교한 도면이다. 도 12를 참조하면, Proposed는 본 발명의 일 실시예에 따른 단일 입력 신호를 이용한 차동 증폭기의 실험 결과를 의미하며, Conventional은 종래 기술에 따른 차동 증폭기의 실험 결과를 의미한다. 여기서, 각 그래프는 Advanded Design System 2009 tool로 시뮬레이션하여 확인한 결과이다.
도 12의 (a)를 참조하면, 주파수의 크기에 따라 차동 증폭기에서 발생하는 잡음의 정도를 그래프로 나타낸다. 여기서, 본 발명의 일 실시예에 따른 차동 증폭기는 종래 기술의 차동 증폭기에 비하여 잡음이 약 1dB 정도 감소한다.
도 12의 (b)를 참조하면, 주파수의 크기에 따라 차동 증폭기에서 얻을 수 있는 전압 이득(Gain)을 그래프로 나타낸다. 여기서, 본 발명의 일 실시예에 따른 차동 증폭기는 입력단의 병렬 LC 공진 필터에서 발생하는 손실이 없기 때문에 종래 기술에 따른 차동 증폭기와 동일한 전압 이득을 가진다.
도 12의 (c)를 참조하면, RF 전력의 크기에 따라 소모되는 직류 전류를 그래프로 나타낸다. 여기서, 본 발명의 일 실시예에 따른 차동 증폭기는 동일한 RF 전력에서 소비되는 직류 전류가 종래 기술에 따른 차동 증폭기에 비하여 약 3.5mA 감소한다. 이에 따라, 본 발명의 일 실시예에 따른 차동 증폭기는 종래 기술에 따른 차동 증폭기보다 동일한 이득 대비 적은 전류 소모를 가질 수 있다.
본 발명의 일 실시예에 따른 단일 입력 신호를 이용한 차동 증폭기는, 회로 입력단의 수동형 발룬과 병렬 LC 공진 회로를 제거하여 회로의 면적을 최소화할 수 있고, 입력단 손실에 의한 열잡음 발생을 줄일 수 있으며, 단일 신호가 차동 신호로 변환되는 과정에서 발생하는 위상차와 진폭차를 최소화할 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (13)

  1. 제1단이 제1 전원의 제1단과 연결되며, 제2단이 제2 전원의 제1단과 연결되고, 제3단을 통하여 입력 신호를 인가받아 상기 제1단을 통해서 상기 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제1 트랜지스터;
    제1단이 상기 제1 트랜지스터의 제1단과 연결되고, 제2단이 상기 제1 트랜지스터의 제2단과 연결되는 제2 트랜지스터; 및
    제1단이 상기 제1 전원의 제2단 및 상기 제2 트랜지스터의 제3단과 연결되고, 제2단이 상기 제2 전원의 제2단과 연결되며, 제3단이 상기 제1 트랜지스터 및 제2 트랜지스터의 제1단에 연결되는 제3 트랜지스터를 포함하며,
    상기 제2 전원은 상기 제1 전원의 양단의 각각의 전위보다 낮은 전압을 공급하는 단일 입력 신호를 이용한 차동 증폭기.
  2. 제1항에 있어서,
    제1단이 상기 제1 트랜지스터 및 제2 트랜지스터의 제1단에 연결되고, 제2단이 제3 트랜지스터의 제1단에 연결되는 제1 커패시터를 더 포함하는 단일 입력 신호를 이용한 차동 증폭기.
  3. 제2항에 있어서,
    상기 제3 트랜지스터의 제1단에는 상기 제1 트랜지스터의 제1단을 통해 출력되는 신호와 반대 위상의 신호가 출력되는 단일 입력 신호를 이용한 차동 증폭기.
  4. 제3항에 있어서,
    제1단이 상기 제1 트랜지스터 및 제2 트랜지스터의 제1단과 연결되고, 제2단이 바이어스 전원 및 상기 제3 트랜지스터의 제3단과 연결되는 제2 커패시터; 및
    제1단이 상기 제3 트랜지스터의 제1단과 연결되고, 제2단이 상기 바이어스 전원 및 상기 제2 트랜지스터의 제3단과 연결되는 제3 커패시터를 더 포함하는 단일 입력 신호를 이용한 차동 증폭기.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 제2 커패시터와 상기 바이어스 전원 사이에 연결되는 제1 저항;
    상기 제3 커패시터와 상기 바이어스 전원 사이에 연결되는 제2 저항을 더 포함하는 단일 입력 신호를 이용한 차동 증폭기.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 제2 전원은 접지 전원이고,
    상기 제2 커패시터 및 제3 커패시터는 바락터(Varactor)인 단일 입력 신호를 이용한 차동 증폭기.
  7. 제3항에 있어서,
    제1단이 상기 제1 전원의 제1단과 연결되고, 제2단이 상기 제1 트랜지스터 및 제2 트랜지스터의 제1단과 연결되는 제4 트랜지스터;
    제1단이 상기 제1 전원의 제2단과 연결되고, 제2단이 상기 제3 트랜지스터의 제1단과 연결되는 제5 트랜지스터; 및
    제1단이 상기 제4 트랜지스터 및 제5 트랜지스터의 제3단과 연결되는 제1 바이어스 전원을 더 포함하여 캐코스드(Cascode) 구조를 형성하는 단일 입력 신호를 이용한 차동 증폭기.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    제1단이 상기 제1 트랜지스터 및 제2 트랜지스터의 제1단과 연결되고, 제2단이 제2 바이어스 전원 및 상기 제3 트랜지스터의 제3단과 연결되는 제2 커패시터; 및
    제1단이 상기 제3 트랜지스터의 제1단과 연결되고, 제2단이 상기 제2 바이어스 전원 및 상기 제2 트랜지스터의 제3단과 연결되는 제3 커패시터를 더 포함하는 단일 입력 신호를 이용한 차동 증폭기.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    제1단이 상기 제4 트랜지스터의 제1단과 연결되고, 제2단이 제2 바이어스 전원 및 상기 제3 트랜지스터의 제3단과 연결되는 제2 커패시터; 및
    제1단이 상기 제5 트랜지스터의 제1단과 연결되고, 제2단이 상기 제2 바이어스 전원 및 상기 제2 트랜지스터의 제3단과 연결되는 제3 커패시터를 더 포함하는 단일 입력 신호를 이용한 차동 증폭기.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제8항 또는 제9항에 있어서,
    상기 제4 트랜지스터의 제3단 및 상기 제5 트랜지스터의 제3단에 제1단이 연결되고, 상기 제1 바이어스 전원에 제2단이 연결되는 제1 저항;
    상기 제2 커패시터와 상기 제2 바이어스 전원 사이에 연결되는 제2 저항; 및
    상기 제3 커패시터와 상기 제2 바이어스 전원 사이에 연결되는 제3 저항
    을 더 포함하는 단일 입력 신호를 이용한 차동 증폭기.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제8항 또는 제9항에 있어서,
    상기 제2 커패시터 및 제3 커패시터는 바락터(Varactor)인 단일 입력 신호를 이용한 차동 증폭기.
  12. 제1단이 변압기의 1차 코일의 제1단과 연결되며, 제2단이 제1 전원의 전원보다 낮은 전압을 공급하는 제2 전원과 연결되고, 제3단을 통하여 입력 신호를 인가받아 제1단을 통하여 입력 신호와 반대 위상의 증폭된 신호를 출력하는 제1 트랜지스터;
    제1단이 상기 제1 트랜지스터의 제1단과 연결되고, 제2단이 상기 제1 트랜지스터의 제2단과 연결되고, 제3단이 상기 변압기의 2차 코일의 제1단에 연결되는 제2 트랜지스터;
    제1단이 상기 1차 코일의 제2단과 연결되고, 제2단이 상기 제2 전원과 연결되며, 제3단이 상기 2차 코일의 제2단과 연결되는 제3 트랜지스터; 및
    제1단이 상기 제1 트랜지스터 및 제2 트랜지스터의 제1단과 연결되고, 제2단이 상기 제3 트랜지스터의 제1단과 연결되는 제1 커패시터
    를 포함하고,
    상기 제1 전원은 상기 1차 코일의 제3단에 연결되고, 제1 바이어스 전원은 상기 2차 코일의 제3단에 연결되는 차동 증폭기.
  13. 삭제
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