KR101459650B1 - High Performance Selective Emitter Device and Method of Fabricating the Same - Google Patents
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Abstract
Description
본 발명은 고성능 셀렉티브 에미터 소자 및 그 제조 방법 에 관한 것으로, 보다 구체적으로는 광 효율 및 전기적 특성이 우수한 광전 소자 및 그 제조방법에 관한 것이다.The present invention relates to a high performance selective emitter device and a manufacturing method thereof, and more particularly, to a photoelectric device having excellent light efficiency and electrical characteristics and a manufacturing method thereof.
최근 환경문제와 에너지 고갈에 대한 관심이 높아지면서, 에너지 자원이 풍부하고 환경오염에 대한 문제점이 없으며 에너지 효율이 높은 대체 에너지로서의 태양에너지에 대한 관심이 높아지고 있다.Recently, interest in environmental problems and energy depletion has increased, and there is a growing interest in solar energy as an alternative energy source having a high energy resource, no problem of environmental pollution, and being energy efficient.
태양에너지는 태양열을 이용하여 터빈을 회전시키는데 필요한 증기를 발생시키는 태양열전지와 반도체의 성질을 이용하여 태양빛을 전기에너지로 변환시키는 태양 광 전지로 나눌 수 있다.Solar energy can be divided into solar cells, which generate the steam needed to rotate the turbine using solar heat, and solar cells, which convert sunlight into electrical energy using the properties of semiconductors.
태양 광 전지를 구성하기 위해서는 빛을 전기로 변환하기 위한 광전소자가 필수적이다. 광전소자의 일종인 광 다이오드(photodiode)는 Si 또는 GaAsP 등의 단결정을 사용하며, p-n접합 또는 pin접합을 이용한다.In order to construct a solar cell, a photoelectric device for converting light into electricity is essential. A photodiode, a type of photoelectric device, uses a single crystal such as Si or GaAsP, and uses a p-n junction or a pin junction.
상기 광 다이오드는 입사되는 태양광을 전기 에너지로 변환시키는 변환효율(efficiency)을 높이는 것이 매우 중요하다. 따라서, 그 구조와 재질에 대한 연구가 지속적으로 진행되고 있다.It is very important that the photodiode has a high conversion efficiency for converting incident solar light into electric energy. Therefore, research on the structure and the material is continuously being carried out.
광전소자의 변환효율은 광학적인 측면과 전기적인 측면의 두 가지 측면에 영향을 받는다. 광학적인 측면은 빛 에너지를 광 흡수체에 얼마나 많이 제공할 수 있느냐이고, 전기적인 측면은 최소한의 재결합 손실을 가지고 많은 캐리어를 수집하여 전기적인 손실을 얼마나 줄일 수 있느냐이다.The conversion efficiency of optoelectronic devices is affected by two aspects, optical and electrical. The optical aspect is how much light energy can be provided to the light absorber, and the electrical aspect is how much electrical loss can be reduced by collecting many carriers with minimal recombination loss.
본 발명이 해결하고자 하는 과제는 상기와 같은 광학적 및 전기적인 문제점들을 극복하고 변환효율이 개선된 고성능 셀렉티브 에미터 소자를 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a high performance selective emitter device which overcomes the above-mentioned optical and electrical problems and has improved conversion efficiency.
본 발명이 해결하고자 하는 다른 과제는, 상기와 같은 광학적 및 전기적인 문제점을 극복하고 변환효율이 개선된 고성능 셀렉티브 에미터 소자를 제조하는 방법을 제공하는 것이다.Another object of the present invention is to provide a method for manufacturing a high performance selective emitter device which overcomes the above-described optical and electrical problems and has improved conversion efficiency.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the above-mentioned problems, and other matters not mentioned can be clearly understood by those skilled in the art from the following description.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 셀렉티브 에미터(selective emitter) 소자는 반도체 기판, 상기 기판 상에 일정한 주기를 가지는 제1 영역과 상기 제1 영역 사이에 위치하는 제2 영역을 포함하되, 상기 제1 영역의 상면의 높이는 상기 제2 영역의 상면의 높이보다 크거나 같은 에미터 층 및 상기 에미터 층 상에 형성되는 투명 전도층을 포함한다.According to an aspect of the present invention, there is provided a selective emitter device including a semiconductor substrate, a first region having a predetermined period on the substrate, and a second region disposed between the first region and the first region, Wherein the height of the top surface of the first region is greater than or equal to the height of the top surface of the second region, and a transparent conductive layer formed on the emitter layer.
상기 제1 영역의 도핑 밀도는 상기 제2 영역의 도핑 밀도보다 크거나 같을 수 있다.The doping density of the first region may be greater than or equal to the doping density of the second region.
상기 에미터 층의 도핑 밀도는 상기 에미터 층의 표면에서 깊이 방향으로 점차 줄어들 수 있다.The doping density of the emitter layer may gradually decrease in the depth direction from the surface of the emitter layer.
상기 제1 영역의 상면의 도핑 밀도와 상기 제2 영역의 표면의 도핑 밀도는 동일할 수 있다.The doping density of the upper surface of the first region and the doping density of the surface of the second region may be the same.
상기 제1 영역은 위로 볼록한 형상(convex-shape)일 수 있다.The first region may be convex-shaped.
상기 제1 영역은 상기 반도체 기판의 상면과 예각을 이루는 경사부를 포함할 수 있다.The first region may include an inclined portion that forms an acute angle with an upper surface of the semiconductor substrate.
상기 투명 전도체 패턴은 ITO(Indium-tin-oxide), AZO(Aluminum-zinc-oxide), 산화주석(tin-oxide), 산화 인듐(In2O3), Pt, Au 또는 IZO(Indium-zinc-oxide) 중에서 적어도 하나를 포함할 수 있다.The transparent conductor pattern may be formed of indium tin oxide (ITO), aluminum-zinc oxide (AZO), tin oxide, indium oxide (In2O3), Pt, Au, or indium zinc oxide And may include at least one.
여기서, 상기 투명 전극층 상에 제1 도전체를 포함하는 전면 전극과, 상기 반도체 기판의 아래에 제2 도전체를 포함하는 후면 전극을 더 포함할 수 있다.Here, a front electrode including a first conductor on the transparent electrode layer and a rear electrode including a second conductor below the semiconductor substrate may be further included.
상기 전면 전극은 Al, W, Co, Ni, Cu, Ru, Pd, Ag, Pt, Au, In, Sn, CoW, CoWP 및 NiB 중 적어도 하나를 포함할 수 있다.The front electrode may include at least one of Al, W, Co, Ni, Cu, Ru, Pd, Ag, Pt, Au, In, Sn, CoW, CoWP and NiB.
상기 반도체 기판은 Si, Ge 또는 GaAs 중에서 적어도 하나를 포함할 수 있다.The semiconductor substrate may include at least one of Si, Ge, or GaAs.
여기서, 상기 에미터 층과 상기 투명 전도층 사이에 위치하고, 입사광의 반사를 감소시키는 제1 반사 방지층을 더 포함할 수 있다.Here, the light emitting device may further include a first anti-reflection layer positioned between the emitter layer and the transparent conductive layer and reducing reflection of incident light.
여기서, 상기 투명 전도층 상에 위치하고, 입사광의 반사를 감소시키는 제2 반사 방지층을 더 포함할 수 있다.Here, the second antireflection layer may be disposed on the transparent conductive layer to reduce reflection of incident light.
상기 제1 또는 제2 반사 방지층은 SiNx 또는 TiOx(여기서, x는 자연수) 중 적어도 하나를 포함할 수 있다.The first or second antireflection layer may include at least one of SiNx or TiOx (where x is a natural number).
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 셀렉티브 에미터 소자의 제조 방법은 반도체 기판 상에 특정 주기로 반복되는 더미 패턴을 형성하는 단계, 상기 반도체 기판 및 상기 더미 패턴 상에 마스크를 형성하는 단계, 상기 더미 패턴 및 상기 더미 패턴 상의 마스크를 제거하여 상기 반도체 기판의 일부를 노출시키는 단계, 상기 노출된 반도체 기판을 식각하는 단계 및 상기 식각된 반도체 기판 상에 투명 전도층을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of fabricating a selective emitter device, comprising: forming a dummy pattern on a semiconductor substrate at a predetermined cycle; forming a mask on the semiconductor substrate and the dummy pattern; Exposing a portion of the semiconductor substrate by removing the dummy pattern and the mask on the dummy pattern, etching the exposed semiconductor substrate, and forming a transparent conductive layer on the etched semiconductor substrate. .
상기 식각은 습식 식각(wet etching)을 포함할 수 있다.The etch may include wet etching.
여기서, 상기 더미 패턴을 형성하는 단계 전에, 상기 반도체 기판을 도핑하는 단계를 더 포함할 수 있다.Here, the step of forming the dummy pattern may further include doping the semiconductor substrate.
여기서, 상기 반도체 기판을 식각하는 단계 후에, 상기 반도체 기판을 도핑하는 단계를 더 포함할 수 있다.Here, after the step of etching the semiconductor substrate, the step of doping the semiconductor substrate may be further included.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.
본 발명의 일 실시예에 의하면 적어도 다음과 같은 효과가 있다.According to one embodiment of the present invention, at least the following effects are obtained.
즉, 본 발명의 일 실시예에 따른 셀렉티브 에미터 소자는 입사광을 집중시켜 광학 성능이 향상될 수 있다. That is, the selective emitter device according to the embodiment of the present invention can concentrate the incident light and improve the optical performance.
또한, 본 발명의 일 실시예에 따른 셀렉티브 에미터 소자는 빛의 반사율이 감소하면서도 전기 전도 성능이 향상된 장치를 제공할 수 있다.In addition, the selective emitter device according to an embodiment of the present invention can provide an apparatus with reduced light reflectance and improved electric conduction performance.
즉, 본 발명의 일 실시예에 따른 셀렉티브 에미터 소자의 제조 방법은 식각 방식에 의해 자연스럽게 도핑 농도가 달라지는 구조를 구현할 수 있다.That is, a method of manufacturing a selective emitter device according to an embodiment of the present invention can realize a structure in which a doping concentration is naturally changed by an etching method.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.The effects according to the present invention are not limited by the contents exemplified above, and more various effects are included in the specification.
도 1은 본 발명의 몇몇 실시예에 따른 셀렉티브 에미터 소자의 구조를 설명하기 위한 개념도이다.
도 2는 본 발명의 제1 실시예에 따른 셀렉티브 에미터 소자의 도핑 농도를 설명하기 위한 개념적인 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 셀렉티브 에미터 소자의 도핑 농도를 설명하기 위한 개념적인 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 셀렉티브 에미터 소자의 구조를 설명하기 위한 개념적인 단면도이다.
도 5는 본 발명의 제4 실시예에 따른 셀렉티브 에미터 소자의 구조를 설명하기 위한 개념적인 단면도이다.
도 6 내지 도 11은 본 발명의 제1 실시예에 따른 셀렉티브 에미터 소자의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 12는 본 발명의 제2 실시예에 따른 셀렉티브 에미터 소자의 제조 방법을 설명하기 위한 중간단계 도면이다.
도 13은 비교예 1의 텍스쳐드(textured) 구조를 가지는 광전 소자를 설명하기 위한 사시도이다.
도 14는 본 발명의 일 실시예와 비교예 1 및 비교예 2가 투명 전도층이 없는 경우에 파장에 따른 반사도를 측정한 그래프이다.
도 15는 본 발명의 일 실시예와 비교예 1 및 비교예 2의 파장에 따른 반사도를 측정한 그래프이다.
도 16은 본 발명의 일 실시예와 비교예 1 및 비교예 2의 전압에 따른 전류 특성을 설명하기 위한 그래프이다.
도 17은 본 발명의 일 실시예와 비교예 1 및 비교예 2의 전압에 따른 전류 밀도를 측정한 그래프이다.
도 18은 본 발명의 일 실시예의 깊이에 따른 도핑 농도를 측정한 그래프이다.
도 19는 본 발명의 실시예 1의 셀렉티브 에미터 소자의 공핍층의 형성을 설명하기 위한 개념도이다.
도 20은 본 발명의 실시예 1의 셀렉티브 에미터 소자의 깊이에 따른 전계를 측정한 그래프이다.
도 21은 본 발명의 실시예 1과 비교예 1 및 비교예 2의 파장에 따른 외부 양자 효율을 측정한 그래프이다.1 is a conceptual diagram for explaining a structure of a selective emitter element according to some embodiments of the present invention.
2 is a conceptual cross-sectional view for explaining the doping concentration of the selective emitter element according to the first embodiment of the present invention.
3 is a conceptual cross-sectional view for explaining the doping concentration of the selective emitter element according to the second embodiment of the present invention.
4 is a conceptual cross-sectional view illustrating a structure of a selective emitter device according to a third embodiment of the present invention.
5 is a conceptual cross-sectional view illustrating a structure of a selective emitter device according to a fourth embodiment of the present invention.
FIGS. 6 to 11 are intermediate steps for explaining a method of manufacturing a selective emitter device according to the first embodiment of the present invention.
12 is an intermediate diagram for explaining a method of manufacturing a selective emitter element according to a second embodiment of the present invention.
13 is a perspective view for explaining a photoelectric device having a textured structure of Comparative Example 1. Fig.
FIG. 14 is a graph showing the reflectance according to wavelength when the transparent conductive layer is absent in one embodiment of the present invention and Comparative Example 1 and Comparative Example 2. FIG.
15 is a graph showing the reflectivity according to wavelengths of an embodiment of the present invention and Comparative Examples 1 and 2. FIG.
16 is a graph for explaining current characteristics according to voltages of an embodiment of the present invention and Comparative Examples 1 and 2. FIG.
17 is a graph showing current densities according to voltages of an embodiment of the present invention and Comparative Examples 1 and 2.
18 is a graph showing the doping concentration measured according to the depth of an embodiment of the present invention.
19 is a conceptual diagram for explaining formation of a depletion layer of a selective emitter element according to
20 is a graph showing an electric field measured according to the depth of the selective emitter element of Example 1 of the present invention.
FIG. 21 is a graph showing the external quantum efficiency according to the wavelengths of Example 1, Comparative Example 1 and Comparative Example 2 of the present invention.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention, and the manner of achieving them, will be apparent from and elucidated with reference to the embodiments described hereinafter in conjunction with the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. Like reference numerals refer to like elements throughout the specification.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.Although the first, second, etc. are used to describe various elements, components and / or sections, it is needless to say that these elements, components and / or sections are not limited by these terms. These terms are only used to distinguish one element, element or section from another element, element or section. Therefore, it goes without saying that the first element, the first element or the first section mentioned below may be the second element, the second element or the second section within the technical spirit of the present invention.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.It is to be understood that when an element or layer is referred to as being "on" or " on "of another element or layer, All included. On the other hand, a device being referred to as "directly on" or "directly above " indicates that no other device or layer is interposed in between.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below 또는 beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.The terms spatially relative, "below", "beneath", "lower", "above", "upper" May be used to readily describe a device or a relationship of components to other devices or components. Spatially relative terms should be understood to include, in addition to the orientation shown in the drawings, terms that include different orientations of the device during use or operation. For example, when inverting an element shown in the figure, an element described as " below or beneath "of another element may be placed" above "another element. Thus, the exemplary term "below" can include both downward and upward directions. The elements can also be oriented in different directions, in which case spatially relative terms can be interpreted according to orientation.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. It is noted that the terms "comprises" and / or "comprising" used in the specification are intended to be inclusive in a manner similar to the components, steps, operations, and / Or additions.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. Unless defined otherwise, all terms (including technical and scientific terms) used herein may be used in a sense commonly understood by one of ordinary skill in the art to which this invention belongs. Also, commonly used predefined terms are not ideally or excessively interpreted unless explicitly defined otherwise.
도 1을 참조하여, 본 발명의 몇몇 실시예에 따른 셀렉티브 에미터 소자의 구조를 설명한다.Referring to Fig. 1, the structure of a selective emitter element according to some embodiments of the present invention will be described.
도 1은 본 발명의 몇몇 실시예에 따른 셀렉티브 에미터 소자의 구조를 설명하기 위한 개념도이다.1 is a conceptual diagram for explaining a structure of a selective emitter element according to some embodiments of the present invention.
도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 셀렉티브 에미터 소자는 반도체 기판(100), 에미터 층(200), 투명 전도층(300), 전면 전극(400) 및 후면 전극(500)을 포함한다.Referring to FIG. 1, a selective emitter device according to some embodiments of the present invention includes a
구체적으로, 반도체 기판(100)은 실리콘(Si) 기판, 게르마늄(Ge) 기판 등의 단일 반도체 기판일 수도 있고, 갈륨비소(GaAs)기판과 같이 화합물 반도체 기판일 수도 있다Specifically, the
반도체 기판(100)의 높이는 재결합 손실을 최소화하기 위해서는 얇은 것이 유리할 수 있다. 다만, 반도체 기판(100)의 두께가 너무 얇으면 제조 공정상의 어려움이 있고, 반도체 기판(100)의 두께가 너무 두꺼우면 경제성이 문제될 수 있다.The height of the
반도체 기판(100)은 P형 또는 N형 반도체 기판일 수 있다. 반도체 기판(100)의 도전형은 캐리어가 정공(hole)인지, 전자(electron)인지에 따라 달라질 수 있다.The
에미터 층(200)은 반도체 기판(100) 상에 형성될 수 있다. 에미터 층(200)은 반도체 기판(100)의 일부일 수 있다. 에미터 층(200)은 반도체 기판(100)의 도전형과 반대의 도전형을 가질 수 있다. 예를 들어, 에미터 층(200)은 반도체 기판(100)이 P형인 경우에 N형이고, 반도체 기판(100)이 N형인 경우에는 P형일 수 있다.The
반도체 기판(100)과 에미터 층(200)은 PN접합을 이룰 수 있다. 반도체 기판(100)과 에미터 층(200) 사이에 공핍층이 존재할 수 있다. 공핍층은, PN접합면에 형성되어 캐리어(전자 또는 정공)가 존재하지 않는 영역을 의미할 수 있다.The
반도체 기판(100) 및 에미터 층(200) 내에서 전자들이 비대칭적으로 존재할 수 있다. 열적 평형상태에서는 캐리어의 농도 구배에 의한 확산으로 전하의 불균형이 생기고, 이로 인해 전기장(electric field)이 형성될 수 있다.Electrons may be asymmetrically present in the
이에, 반도체 기판(100) 내부로, 반도체 기판(100)을 이루는 물질의 전도대(conduction band)와 가전자대(valence band) 사이의 에너지 차이인 밴드갭 에너지(band gap energy)보다 큰 에너지를 갖는 빛이 조사되었을 경우, 빛 에너지를 받은 전자들은 가전자대에서 전도대로 여기(excite)되며, 전도대로 여기된 전자들은 자유롭게 이동할 수 있게 된다.The
또한, 가전자대에는 전자들이 빠져나간 자리에 정공이 생성된다.In addition, holes are generated in the valence band where the electrons are removed.
이렇게 생성된 자유전자와 정공을 과잉(excess) 캐리어라고 하며, 과잉 캐리어들은 전도대 또는 가전자대 내에서 농도 차이에 의해서 확산하게 된다.The free electrons and holes thus generated are called excess carriers, and the excess carriers diffuse in the conduction band or the valence band due to the concentration difference.
이때, 과잉 캐리어, 즉 p형 영역에서 여기된 전자들과 n형 영역에서 만들어진 정공을 각각의 소수 캐리어(minority carrier)라 정의하며, 기존 접합 전의 n형 또는 p형 반도체층 내의 캐리어(즉, p형의 정공 및 n형의 전자)는 이와 구분해 다수 캐리어(majority carrier)라 정의된다.At this time, the excess carriers, that is, the electrons excited in the p-type region and the holes formed in the n-type region are defined as minority carriers, respectively, and carriers in the n-type or p- Type electron and n-type electron) are defined as a majority carrier.
이때, 다수 캐리어들은 전기장으로 인한 에너지 장벽(energy barrier) 때문에 흐름의 방해를 받지만, p형 영역의 소수 캐리어인 전자는 n형 영역으로 이동할 수 있게 된다.At this time, the majority carriers are disturbed by the flow due to the energy barrier due to the electric field, but electrons, which are minor carriers of the p-type region, can move to the n-type region.
따라서, 소수 캐리어의 확산에 의해 반도체 기판(100) 내부에 전압차(potential difference)가 생기게 되며, 반도체 기판(100) 양측에 위치하는 전극을 외부 회로에 연결하여 기전력을 활용함으로써, 반도체 기판(100)을 전지로서 사용하게 된다.Therefore, a potential difference is generated inside the
이에, 소자 내부로 많은 광이 입사되고, 입사된 광의 경로를 향상시키게 되면, 태양전지의 광 흡수율을 높이게 됨으로써 에너지 변환효율이 향상되고, 이를 통해 반도체 기판 내부의 전압차(potential difference)가 더욱 커지게 됨으로써, 태양전지의 효율을 향상시킬 수 있는 것이다.Accordingly, when a large amount of light is incident into the device and the path of the incident light is improved, the light absorption efficiency of the solar cell is increased, thereby improving the energy conversion efficiency and thereby increasing the potential difference inside the semiconductor substrate The efficiency of the solar cell can be improved.
에미터 층(200)은 복수의 영역을 포함할 수 있다. 구체적으로, 에미터 층(200)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)은 볼록한 형상(convex-shpae)의 패턴이 형성될 수 있고, 제2 영역(Ⅱ)은 상기 패턴의 사이에 위치한 영역일 수 있다. 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 각각 고도핑영역과 저도핑영역일 수 있다. 단, 이에 제한되는 것은 아니고, 제1 영역(Ⅰ)이 저도핑영역이고, 제2 영역(Ⅱ)이 고도핑영역일 수 있다.The
제1 영역(Ⅰ)의 볼록한 형상의 높이는 특별히 한정되는 것은 아니지만, 50nm 내지 1000nm의 범위일 수 있다. 볼록한 형상의 높이가 50nm 미만인 경우 고도핑 영역과 저도핑 영역의 구분이 충분치 않아 바람직하지 않다. 또한, 볼록한 형상의 높이가 1000nm 초과인 경우, 패턴이 도핑 영역의 한계를 벗어날 수 있어 바람직하지 않다.The height of the convex shape of the first region I is not particularly limited, but may be in the range of 50 nm to 1000 nm. When the height of the convex shape is less than 50 nm, it is not preferable since the distinction between the high doping region and the low doping region is not sufficient. Also, when the height of the convex shape is more than 1000 nm, the pattern may be out of the limit of the doped region, which is not preferable.
제1 영역(Ⅰ)의 볼록한 형상의 폭은 특별히 한정되는 것은 아니지만, 200nm 내지 1000nm의 범위일 수 있다. 볼록한 형상의 폭이 200nm 미만인 경우 고도핑 영역과 저도핑 영역의 구분이 충분치 않고, 소자의 광 제어 능력이 줄어들어 빛의 집중(focusing)효과 보다는 산란(scattering)효과가 커질 수 있어 바람직하지 않다. 또한, 볼록한 형상의 폭이 1000nm 초과인 경우, 고도핑 영역과 저도핑 영역이 너무 멀리 이격되어 있어서 셀렉티브 에미터 소자의 구현이 어려워 바람직하지 않다.The width of the convex shape of the first region I is not particularly limited, but may be in the range of 200 nm to 1000 nm. When the width of the convex shape is less than 200 nm, the distinction between the high doping region and the low doping region is not sufficient and the light control capability of the device is reduced, which may result in scattering effect rather than light focusing effect. In addition, when the width of the convex shape is more than 1000 nm, the highly doped region and the low doped region are spaced too far apart, which makes it difficult to implement a selective emitter element, which is not preferable.
제1 영역(Ⅰ)의 볼록한 형상의 주기는 특별히 한정되는 것은 아니지만, 폭 대비 1.2배 내지 5배의 범위일 수 있다. 볼록한 형상의 주기가 폭 대비 1.2배 미만인 경우 상호 분리된 각각의 패턴이 공정상의 원인으로 서로 접촉될 가능성이 있어 구조상의 문제가 발생할 수 있어 바람직하지 않다. 또한, 볼록한 형상의 폭이 5배 초과인 경우, 면적대비 효율이 낮아질 수 있어 바람직하지 않다.The period of the convex shape of the first region I is not particularly limited, but may be in the range of 1.2 to 5 times the width. When the period of the convex shape is less than 1.2 times the width, each of the mutually separated patterns may come into contact with each other due to process causes, which may cause a structural problem, which is not preferable. Further, when the width of the convex shape is more than 5 times, the efficiency with respect to the area may be lowered, which is not preferable.
투명 전도층(300)은 반도체 기판(100) 상에 형성될 수 있다. 투명 전도층(300)은 투명한 도전체 물질로 형성될 수 있다. 투명 전도층(300)은 예를 들어, ITO(Indium-tin-oxide), AZO(Aluminum-zinc-oxide), 산화주석(tin-oxide), 산화 인듐(In2O3), Pt, Au 또는 IZO(Indium-zinc-oxide) 중에서 적어도 하나를 포함할 수 있다.The transparent
투명 전도층(300)의 높이는 10nm 에서 200nm일 수 있다. 투명 전도층(300)의 높이가 10nm 미만인 경우 전기 전도성이 충분치 않아 바람직하지 않다. 또한, 투명 전도층(300)의 높이가 200nm 초과인 경우, 입사광의 투과를 저하시켜 바람직하지 않다.The height of the transparent
전면 전극(400)은 투명 전도층(300) 상에 형성될 수 있다. 전면 전극(400)은 도전체로 형성될 수 있다. 전면 전극(400)은 금속을 포함할 수 있다. 전면 전극(400)은 Al, Ag, W, Co, Ni, Cu, Ru, Pd, Ag, Pt, Au, In, Sn, CoW, CoWP 및 NiB 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 전면 전극(400)은 투명 전도층(300)과 전기적으로 접속할 수 있다.The
후면 전극(500)은 반도체 기판 아래에 형성될 수 있다. 후면 전극(500)은 도전체로 형성될 수 있다. 후면 전극(500)은 금속을 포함할 수 있다. 후면 전극(500)은 Al, Ag, W, Co, Ni, Cu, Ru, Pd, Ag, Pt, Au, In, Sn, CoW, CoWP 및 NiB 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 후면 전극(500)은 투명 전도층(300)과 전기적으로 접속할 수 있다.The
도 2를 참조하여, 본 발명의 제1 실시예에 따른 셀렉티브 에미터 소자의 도핑 농도를 설명한다.Referring to FIG. 2, the doping concentration of the selective emitter element according to the first embodiment of the present invention will be described.
도 2는 본 발명의 제1 실시예에 따른 셀렉티브 에미터 소자의 도핑 농도를 설명하기 위한 개념적인 단면도이다.2 is a conceptual cross-sectional view for explaining the doping concentration of the selective emitter element according to the first embodiment of the present invention.
도 2를 참조하면, 본 발명의 제1 실시예의 셀렉티브 에미터 소자(1)는 에미터 층(200)의 도핑 농도가 반도체 기판(100)과의 거리에 따라 달라질 수 있다. 구체적으로, 에미터 층(200)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)으로 나뉘고 제1 영역(Ⅰ)에는 볼록한 형상의 패턴이 형성될 수 있다. 제2 영역(Ⅱ)은 제1 영역(Ⅰ)의 볼록한 형상 사이의 평평한 부분이 형성될 수 있다. 에미터 층(200)의 도핑 농도는 반도체 기판(100)과의 거리가 가장 큰 부분에서 가장 높고, 아래로 내려올수록 낮아질 수 있다. 이 때, 상기 농도는 반도체 기판(100)과의 거리가 낮아짐에 따라 점진적으로 낮아질 수 있다. Referring to FIG. 2, in the
도 2에서는 불연속적으로 해칭이 되어 있고, 해칭이 옅어지면서 도핑 농도가 낮아짐을 표현하고 있지만 실제로는 아래 방향으로 갈수록 연속적으로 도핑 농도가 낮아질 수 있다. 즉, 동일한 해칭 영역이라도 아래로 갈수록 더 도핑 농도가 낮아질 수 있고, 서로 다른 해칭 영역의 경계에서도 도핑 농도가 불연속적이지 않고 점차적으로 낮아질 수 있다.In FIG. 2, hatching is discontinuous and the hatching is weakened to indicate that the doping concentration is lowered. However, in practice, the doping concentration may be lowered continuously in the downward direction. That is, even in the same hatching region, the doping concentration can be lowered further downward, and the doping concentration can be gradually lowered even at the boundary of different hatching regions, not discontinuously.
제1 영역(Ⅰ)의 중심부는 반도체 기판(100)과의 거리가 가장 크므로 도핑 농도가 가장 높을 수 있다. 상기 도핑 농도는 상기 중심부에서 가장자리 방향으로 이동하면서 점차로 낮아질 수 있다. Since the center portion of the first region I has the largest distance from the
제1 영역(Ⅰ)은 주기적으로 복수의 볼록한 패턴을 가지는 영역이고 서로 이격될 수 있다. 제1 영역(Ⅰ)들의 사이에는 제2 영역(Ⅱ)이 있으므로, 제1 영역(Ⅰ)의 측면에는 제2 영역(Ⅱ) 맞닿아있을 수 있다. 제1 영역(Ⅰ)의 반도체 기판(100)과의 거리는 제2 영역(Ⅱ)의 반도체 기판(100)과의 거리보다 크거나 같을 수 있다. 즉, 제1 영역(Ⅰ)의 가장자리 부분의 높이는 제1 영역(Ⅰ)에서 반도체 기판(100)과의 거리가 가장 낮을 수 있고, 상기 가장자리 부분의 반도체 기판(100)과의 거리는 제2 영역(Ⅱ)의 반도체 기판(100)과의 거리와 같을 수 있다.The first region I is an area having a plurality of convex patterns periodically and can be spaced apart from each other. Since the second region II exists between the first regions I, the second region II may be in contact with the side of the first region I. The distance between the first region I and the
제2 영역(Ⅱ)은 평평한 부분이므로 모두 동일한 평면 상에 위치할 수 있다. 즉, 제2 영역(Ⅱ)의 반도체 기판(100)과의 거리는 모두 동일할 수 있다. 단, 이에 제한되는 것은 아니다. 상기 "동일"의 의미는 미세한 단차를 포함하는 개념이다.The second region II is a flat portion, so that all of them can be located on the same plane. That is, the distance between the second region II and the
따라서, 제2 영역(Ⅱ)의 도핑 농도는 제1 영역(Ⅰ)의 도핑 농도보다 작거나 같을 수 있다. 구체적으로, 제1 영역(Ⅰ)의 측면의 도핑 농도가 제1 영역(Ⅰ) 내에서는 가장 낮을 수 있고, 제2 영역(Ⅱ)의 도핑 농도와 같을 수 있다.Thus, the doping concentration of the second region II may be less than or equal to the doping concentration of the first region I. Specifically, the doping concentration at the side of the first region (I) may be the lowest in the first region (I) and may be the same as the doping concentration of the second region (II).
셀렉티브 에미터 소자는 고도핑 영역과 저도핑 영역을 포함한다. 저도핑된 에미터는 광전 소자에서 빛에 의해 발생하는 캐리어(Photo-generated carrier)의 재결합을 감소시키는데 효과적일 수 있다. 그러나, 저도핑된 에미터는 전면 전극(400)의 금속과의 저항이 높아서 광전 소자의 성능을 저하시킬 수 있다.The selective emitter element includes a high doping region and a low doping region. A non-doped emitter can be effective in reducing the recombination of photo-generated carriers in photoelectric devices. However, the doped emitter may have a high resistance to the metal of the
고도핑된 에미터는 광전소자에서 저항을 감소시킬 수 있다. 그러나 고도핑된 에미터는 빛에 의해 발생하는 캐리어의 재결합을 높여서, 광전 소자의 효율을 감소시킬 수 있다. Highly doped emitters can reduce resistance in optoelectronic devices. However, the highly doped emitter can increase the recombination of the carriers generated by the light, thereby reducing the efficiency of the photoelectric device.
즉, 고도핑된 에미터는 낮은 저항으로 전기적인 측면에서 좋은 성능을 가질 수 있고, 저도핑된 에미터는 캐리어의 재결합 문제 완화할 수 있다. 본 실시예의 셀렉티브 에미터는 상기의 장단점을 가지고 있는 저도핑된 에미터와 고도핑된 에미터를 모두 포함하는 에미터이다. 따라서, 캐리어의 재결합을 감소시킬 수 있고, 저항도 감소시킬 수 있어 광전소자의 효율을 높일 수 있다.That is, a highly doped emitter can have good performance in terms of electrical properties with low resistance, and a doped emitter can mitigate the recombination problem of carriers. The selective emitter of the present embodiment is an emitter including both a low doped emitter and a highly doped emitter having the advantages and disadvantages described above. Therefore, the recombination of the carriers can be reduced, the resistance can be reduced, and the efficiency of the photoelectric device can be increased.
본 실시예의 셀렉티브 에미터 소자(1)는 제1 영역(Ⅰ)이 고도핑 영역이고, 제2 영역(Ⅱ)이 저도핑 영역이되어 셀렉티브 에미터 소자를 형성할 수 있다. 따라서, 본 실시예의 셀렉티브 에미터 소자(1)는 캐리어의 재결합을 감소시킬 수 있고, 저항도 감소시킬 수 있어 높은 효율을 제공할 수 있다.In the
도 3을 참조하여, 본 발명의 제2 실시예에 따른 셀렉티브 에미터 소자의 도핑 농도를 설명한다.Referring to FIG. 3, the doping concentration of the selective emitter element according to the second embodiment of the present invention will be described.
도 3은 본 발명의 제2 실시예에 따른 셀렉티브 에미터 소자의 도핑 농도를 설명하기 위한 개념적인 단면도이다. 본 실시예의 셀렉티브 에미터 소자는 제1 실시예의 셀렉티브 에미터 소자와 에미터 층(200)의 도핑 농도 분포를 제외하고는 동일하다. 따라서, 중복되는 설명은 생략하거나 간략히 한다.3 is a conceptual cross-sectional view for explaining the doping concentration of the selective emitter element according to the second embodiment of the present invention. The selective emitter element of this embodiment is the same except for the selective emitter element of the first embodiment and the doping concentration distribution of the
도 3을 참조하면, 본 발명의 제2 실시예의 셀렉티브 에미터 소자(2)는 에미터 층(200)의 도핑 농도가 에미터 층(200)의 상면의 높이에 따라 달라질 수 있다. 구체적으로, 에미터 층(200)의 상면에서 가까울수록 도핑 농도는 높아지고, 에미터 층(200)의 상면에서 멀어질수록 도핑 농도는 감소할 수 있다.Referring to FIG. 3, in the selective emitter element 2 of the second embodiment of the present invention, the doping concentration of the
도 3에서는 불연속적으로 해칭이 되어 있고, 해칭이 옅어지면서 도핑 농도가 낮아짐을 표현하고 있지만 실제로는 아래 방향으로 갈수록 연속적으로 도핑 농도가 낮아질 수 있다. 즉, 동일한 해칭 영역이라도 아래로 갈수록 더 도핑 농도가 낮아질 수 있고, 서로 다른 해칭 영역의 경계에서도 도핑 농도가 불연속적이지 않고 점차적으로 낮아질 수 있다.In FIG. 3, the hatching is discontinuous and the hatching is weakened to indicate that the doping concentration is lowered. In practice, however, the doping concentration may be lowered continuously in the downward direction. That is, even in the same hatching region, the doping concentration can be lowered further downward, and the doping concentration can be gradually lowered even at the boundary of different hatching regions, not discontinuously.
본 발명의 제2 실시예의 셀렉티브 에미터 소자(2)의 에미터 층(200)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함하고, 제1 영역(Ⅰ)에는 볼록한 형상의 패턴이 형성될 수 있다. 제1 영역(Ⅰ)은 에미터 층(200)의 상면과의 거리가 상대적으로 먼 영역이 크게 존재할 수 있다. 이에 반해 제2 영역(Ⅱ)은 대부분의 영역이 에미터 층(200)의 상면과 상대적으로 가까울 수 있다. The
따라서, 도핑 농도가 높은 부분의 비율이 제1 영역(Ⅰ)보다 상대적으로 제2 영역(Ⅱ)이 많을 수 있다. 이에 따라, 도핑 밀도에 따라서 본 실시예의 셀렉티브 에미터 소자(2)는 제1 영역(Ⅰ)이 저도핑 영역이고, 제2 영역(Ⅱ)이 고도핑 영역이되어 셀렉티브 에미터 소자를 형성할 수 있다. 따라서, 본 실시예의 셀렉티브 에미터 소자(2)는 캐리어의 재결합을 감소시킬 수 있고, 저항도 감소시킬 수 있어 높을 효율을 제공할 수 있다.Therefore, the proportion of the portion having a high doping concentration may be larger in the second region II than in the first region I. Thus, depending on the doping density, the selective emitter element 2 of the present embodiment can form a selective emitter element in which the first region I is a low doping region and the second region II becomes a high doping region have. Therefore, the selective emitter element 2 of the present embodiment can reduce the recombination of the carriers, reduce the resistance, and can provide high efficiency.
도 4를 참조하여 본 발명의 제3 실시예에 따른 셀렉티브 에미터 소자를 설명한다. 상술한 제1 및 제2 실시예와 중복되는 부분은 간략히 하거나 생략한다.A selective emitter device according to a third embodiment of the present invention will be described with reference to FIG. The portions overlapping with the above-described first and second embodiments will be simplified or omitted.
도 4는 본 발명의 제3 실시예에 따른 셀렉티브 에미터 소자의 구조를 설명하기 위한 개념적인 단면도이다.4 is a conceptual cross-sectional view illustrating a structure of a selective emitter device according to a third embodiment of the present invention.
도 4를 참조하면, 본 발명의 제3 실시예에 따른 셀렉티브 에미터 소자는 제1 반사 방지층(250)을 더 포함한다.Referring to FIG. 4, the selective emitter element according to the third embodiment of the present invention further includes a
제1 반사 방지층(250)은 에미터 층(200) 상에 형성될 수 있다. 제1 반사 방지층(250)은 투명 전도층(300)의 아래에 형성될 수 있다. 제1 반사 방지층(250)은 즉, 에미터 층(200) 및 투명 전도층(300)의 사이에 위치할 수 있다. 제1 반사 방지층(250)은 빛의 반사를 줄여 더 많은 광이 에미터 층(200)에 도달할 수 있게 할 수 있다. 제1 반사 방지층(250)은 SiNx, TiOx를 포함할 수 있다. 여기서, x는 자연수를 의미한다.The
본 실시예에 따른 셀렉티브 에미터 소자는 제1 반사 방지층(250)이 더 포함되어 입사광의 반사도를 더 줄일 수 있고, 이에 따라, 변환 효율을 더 높일 수 있다.The selective emitter element according to this embodiment further includes the
도 5를 참조하여 본 발명의 제4 실시예에 따른 셀렉티브 에미터 소자를 설명한다. 상술한 제1 내지 제3 실시예와 중복되는 부분은 간략히 하거나 생략한다.A selective emitter device according to a fourth embodiment of the present invention will be described with reference to FIG. The portions overlapping with the above-described first to third embodiments will be simplified or omitted.
도 5는 본 발명의 제4 실시예에 따른 셀렉티브 에미터 소자의 구조를 설명하기 위한 개념적인 단면도이다.5 is a conceptual cross-sectional view illustrating a structure of a selective emitter device according to a fourth embodiment of the present invention.
도 5를 참조하면, 본 발명의 제4 실시예에 따른 셀렉티브 에미터 소자는 제2 반사 방지층(350)을 더 포함한다.Referring to FIG. 5, the selective emitter element according to the fourth exemplary embodiment of the present invention further includes a
제2 반사 방지층(350)은 투명 전도층(300) 상에 형성될 수 있다. 제2 반사 방지층(350)은 빛의 반사를 줄여 더 많은 광이 에미터 층(200)에 도달할 수 있게 할 수 있다. 제2 반사 방지층(350)은 SiNy, TiOy를 포함할 수 있다. 여기서, y는 자연수를 의미한다.The
본 실시예에 따른 셀렉티브 에미터 소자는 제2 반사 방지층(350)이 더 포함되어 입사광의 반사도를 더 줄일 수 있고, 이에 따라, 변환 효율을 더 높일 수 있다.이하, 도 2, 도 4 내지 9를 참조하여 본 발명의 제1 실시예에 따른 셀렉티브 에미터 소자의 제조 방법을 설명한다.The selective emitter device according to this embodiment further includes the
도 4 내지 도 9는 본 발명의 제1 실시예에 따른 셀렉티브 에미터 소자의 제조 방법을 설명하기 위한 중간단계 도면들이다.FIGS. 4 to 9 are intermediate steps for explaining a method of manufacturing a selective emitter device according to the first embodiment of the present invention.
도 4를 참조하면, 반도체 기판(100)에 도펀트를 확산시켜 에미터 층(200)을 형성한다.Referring to FIG. 4, a dopant is diffused in a
반도체 기판(100)은 n형 또는 p형일 수 있고, 에미터 층(200)은 이와 반대로 p형 또는 n형일 수 있다. 즉, 에미터 층(200)은 반도체 기판(100)과 서로 다른 도전형을 가질 수 있다. 예를 들어, 반도체 기판(100)은 p타입 반도체 웨이퍼 기판이고, 에미터 층(200)은 인(phosphorus)을 반도체 기판(100)에 확산시킴으로써 형성될 수 있다. 단, 이에 제한되는 것은 아니다.The
에미터 층(200)은 상면에 도펀트가 도핑 되므로, 상면에 도핑 농도가 높을 수 있다. 에미터 층(200)의 상면의 도핑 농도는 에미터 층(200)의 깊이 방향으로 갈수록 점차로 낮아질 수 있다.Since the dopant is doped on the upper surface of the
도 4에서는 불연속적으로 해칭이 되어 있고, 해칭이 옅어지면서 도핑 농도가 낮아짐을 표현하고 있지만 실제로는 아래 방향으로 갈수록 연속적으로 도핑 농도가 낮아질 수 있다. 즉, 동일한 해칭 영역이라도 아래로 갈수록 더 도핑 농도가 낮아질 수 있고, 서로 다른 해칭 영역의 경계에서도 도핑 농도가 불연속적이지 않고 점차적으로 낮아질 수 있다.In FIG. 4, the hatching is discontinuously hatching, and the hatching is weakened to indicate that the doping concentration is lowered. In practice, however, the doping concentration may be lowered continuously in the downward direction. That is, even in the same hatching region, the doping concentration can be lowered further downward, and the doping concentration can be gradually lowered even at the boundary of different hatching regions, not discontinuously.
이어서, 도 5를 참조하면, 에미터 층(200)의 상면에 더미 패턴(150)을 형성한다.Next, referring to FIG. 5, a
더미 패턴(150)은 PMMA(poly methyl methacrylate)를 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 더미 패턴(150)은 일정한 주기를 가지는 홀을 형성하기 위한 패턴일 수 있다. 즉, 더미 패턴(150)은 추후에 제1 마스크(160a)가 형성되는 홀을 포함할 수 있다. 더미 패턴(150)이 형성되는 부분은 추후에 제2 영역(Ⅱ)이 되는 부분을 포함될 수 있다.The
이어서, 도 6을 참조하면, 더미 패턴(150) 및 에미터 층(200) 상에 제1 마스크(160a) 및 제2 마스크(160b)를 형성한다.Referring to FIG. 6, a
마스크(160a, 160b)는 제1 마스크(160a)와 제2 마스크(160b)를 포함한다. 제1 마스크(160a)는 반도체 기판(100)의 상면에 형성될 수 있다. 제2 마스크(160b)는 더미 패턴(150)의 상면에 형성될 수 있다. 제1 마스크(160a)와 제2 마스크(160b)는 서로 다른 레벨에 형성되어 불연속적일 수 있다. 즉, 도시되었듯이, 제2 마스크(160b)는 더미 패턴(150)의 상면에, 제1 마스크(160a)는 더미 패턴(150)이 형성되지 않아 노출된 에미터 층(200) 즉, 더미 패턴(150)의 사이의 위치에 형성될 수 있다.The
제1 마스크(160a) 및 제2 마스크(160b)는 특별히 제한되는 것은 아니지만, 옥사이드 계열의 물질을 포함할 수 있다. 예를 들어, 제1 마스크(160a) 및 제2 마스크(160b)는 SiO2를 포함할 수 있다.The
제1 마스크(160a) 및 제2 마스크(160b)는 상대적으로 얇게 형성될 수 있다. 상기 제1 및 제2 마스크(160b)는 예를 들어 약 20nm로 형성될 수 있다.The
이어서, 도 7을 참조하면, 더미 패턴(150)과 제2 마스크(160b)를 제거한다.Next, referring to FIG. 7, the
더미 패턴(150) 및 더미 패턴(150) 상의 제2 마스크(160b)를 제거하면 더미 패턴(150)의 측면에 형성된 제1 마스크(160a)가 남을 수 있다. 제1 마스크(160a)는 더미 패턴(150)이 제거된 에미터 층(200)의 상면에 위치할 수 있다. 제1 마스크(160a)는 추후에 하부에 제1 영역(Ⅰ)의 패턴이 형성될 수 있다. 따라서, 제1 영역(Ⅰ)의 패턴의 주기와 같은 주기로 서로 분리되어 위치할 수 있다.Removing the
이어서, 도 8을 참조하면, 제1 마스크(160a)를 마스크로 에미터 층(200)을 식각한다.Next, referring to FIG. 8, the
에미터 층(200)을 식각하는 것은 습식 식각을 이용할 수 있다. 만일 반도체 기판(100) 및 에미터 층(200)이 실리콘을 포함하는 경우에는 실리콘의 결정방향에 따라 식각이 진행될 수 있다.Etching the
예를 들어, 에미터 층(200)의 평면이 (100)의 실리콘 결정방향인 경우에 식각에 의해 형성된 패턴의 경사부는 (111)평면의 표면을 가질 수 있다. 구체적으로, 습식 식각을 이용하여 실리콘 반도체 웨이퍼를 식각하면 실리콘의 본딩 에너지 때문에 각각의 결정 평면에 따라 식각률이 달라지게 된다. (100) 평면의 반도체 웨이퍼를 식각하면, (100) 평면이 쉽게 식각되는 반면에 (111)평면은 식각 방지막으로 작용할 수 있다.For example, if the plane of the
상기의 식각에 의해 볼록한 형상의 패턴이 형성되는 제1 영역(Ⅰ)과 평평한 영역인 제2 영역(Ⅱ)이 정의될 수 있다. 도시된 바와 같이 볼록한 형상의 패턴 간의 평평한 부분이 제2 영역(Ⅱ)으로 정의될 수 있다. 이에 따라 추후에 제1 영역(Ⅰ)은 고도핑 영역으로, 제2 영역(Ⅱ)은 저도핑 영역으로 기능할 수 있다.The first region I in which the convex pattern is formed by the above etching and the second region II in the flat region can be defined. As shown, a flat portion between the convexly shaped patterns can be defined as the second region II. Accordingly, the first region I can later function as a high doping region and the second region II can function as a low doping region.
이어서, 도 9를 참조하면, 제1 마스크(160a)를 제거한다.Next, referring to FIG. 9, the
제1 마스크를 제거하면 제1 영역(Ⅰ)에는 에미터 층(200)의 식각된 형태의 패턴만이 남게되고 제2 영역(Ⅱ)에는 상기 패턴 간의 평평한 부분 즉, 완전히 식각된 부분이 남게된다.When the first mask is removed, only the pattern of the etched pattern of the
이어서, 다시, 도 2를 참조하면, 에미터 층(200) 상에 투명 전도층(300)을 형성한다.Next, referring again to FIG. 2, a transparent
투명 전도층(300)은 원자층 증착(atomic layer deposition, ALD) 또는 물리 기상 증착(Physical vapor Deposition, PVD) 방식으로 형성할 수 있다. 상기 물리 기상 증착 방식은 예를 들어, 스퍼터링(sputtering)일 수 있다. 단, 이에 제한되는 것은 아니다.The transparent
투명 전도층(300)은 투명한 전도체로 이루어질 수 있다. 예를 들어 산화주석(tin-oxide), 산화 인듐(In2O3), Pt, Au, IZO(Indium-zinc-oxide), AZO(Aluminum-zinc-oxide) 또는 ITO(Indium-tin-oxide)으로 이루어질 수 있다. 단, 이에 제한되는 것은 아니다.The transparent
투명 전도층()을 형성하기 전 또는 후에 반사 방지층을 형성할 수 있다. 이러한 반사 방지층은 투명 전도층의 하부 또는 상부에 형성될 수 있다. SiNx, TiOx를 포함할 수 있다. 여기서, x는 자연수를 의미한다.The antireflection layer may be formed before or after forming the transparent conductive layer (). Such an antireflection layer may be formed on the lower or upper portion of the transparent conductive layer. SiNx, TiOx. Here, x denotes a natural number.
이하, 도 3, 도 10을 참조하여 본 발명의 제2 실시예에 따른 셀렉티브 에미터 소자의 제조 방법을 설명한다. 본 실시예는 상술한 실시예와 도핑을 하는 시점을 제외하고는 동일하다. 따라서, 중복된 설명은 생략하거나 간략히 한다.Hereinafter, a method of manufacturing the selective emitter element according to the second embodiment of the present invention will be described with reference to FIGS. 3 and 10. FIG. The present embodiment is the same as the above embodiment except for the point at which doping is performed. Therefore, redundant descriptions are omitted or simplified.
도 10은 본 발명의 제2 실시예에 따른 셀렉티브 에미터 소자의 제조 방법을 설명하기 위한 중간단계 도면이다.10 is an intermediate step diagram for explaining a method of manufacturing a selective emitter element according to a second embodiment of the present invention.
본 실시예는, 반도체 기판(100)을 먼저 도핑하지 않고, 즉, 에미터 층(200)을 형성하지 않고, 볼록한 패턴을 형성할 수 있다. 즉, 더미 패턴(150)을 형성하고, 제1 마스크(160a) 및 제2 마스크(160b)를 형성하고, 더미 패턴(150) 및 제2 마스크(160b)를 제거하고, 제1 마스크(160a)를 이용하여 반도체 기판(100)을 식각하여 볼록한 패턴을 형성한다.In this embodiment, a convex pattern can be formed without doping the
먼저, 도 10을 참조하면, 도핑을 하여 에미터 층(200)을 형성한다.First, referring to FIG. 10, doping is performed to form an
반도체 기판(100)은 n형 또는 p형일 수 있고, 에미터 층(200)은 이와 반대로 p형 또는 n형일 수 있다. 즉, 에미터 층(200)은 반도체 기판(100)과 서로 다른 도전형을 가질 수 있다. 예를 들어, 반도체 기판(100)은 p타입 반도체 웨이퍼 기판이고, 에미터 층(200)은 인(phosphorus)을 반도체 기판(100)에 확산시킴으로써 형성될 수 있다. 단, 이에 제한되는 것은 아니다.The
에미터 층(200)은 상면에 도펀트가 도핑 되므로, 상면에 도핑 농도가 높을 수 있다. 에미터 층(200)의 상면의 도핑 농도는 에미터 층(200)의 깊이 방향으로 갈수록 점차로 낮아질 수 있다.Since the dopant is doped on the upper surface of the
도 10에서는 불연속적으로 해칭이 되어 있고, 해칭이 옅어지면서 도핑 농도가 낮아짐을 표현하고 있지만 실제로는 아래 방향으로 갈수록 연속적으로 도핑 농도가 낮아질 수 있다. 즉, 동일한 해칭 영역이라도 아래로 갈수록 더 도핑 농도가 낮아질 수 있고, 서로 다른 해칭 영역의 경계에서도 도핑 농도가 불연속적이지 않고 점차적으로 낮아질 수 있다.In FIG. 10, the hatching is discontinuous and the hatching is weakened to indicate that the doping concentration is lowered. In practice, however, the doping concentration may be lowered continuously in the downward direction. That is, even in the same hatching region, the doping concentration can be lowered further downward, and the doping concentration can be gradually lowered even at the boundary of different hatching regions, not discontinuously.
본 실시예가 상술한 실시예와 다른 점은, 이미 볼록한 패턴을 가진 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)이 형성되어 있으므로, 반도체 기판(100)과의 거리가 도핑 농도를 결정하는 것이 아닌, 에미터 층(200)의 상면과의 거리가 중요하게 작용할 수 있다. The present embodiment is different from the above-described embodiment in that the first region I and the second region II already having a convex pattern are formed, so that the distance to the
따라서, 제2 영역(Ⅱ)은 에미터 층(200)의 상면과 상대적으로 모두 가까우므로 모두 높은 도핑 농도를 가지게 되고, 제1 영역(Ⅰ)은 에미터 층(200)의 상면과 상대적으로 멀리있는 부분 예를 들어, 볼록한 패턴의 중심부분이 있으므로 상대적으로 높은 도핑 농도를 가진 부분이 적으므로 상대적으로 낮은 도핑 농도를 가지게 된다.Accordingly, the second region II is relatively close to the upper surface of the
따라서, 본 발명의 제2 실시예에 따른 셀렉티브 에미터 소자(2)의 고도핑 영역은 제2 영역(Ⅱ)이 되고, 저도핑 영역은 제1 영역(Ⅰ)이 될 수 있다.Therefore, the highly doped region of the selective emitter element 2 according to the second embodiment of the present invention becomes the second region II, and the low doping region can be the first region I.
이어서, 다시, 도 3을 참조하면, 에미터 층(200) 상에 투명 전도층(300)을 형성한다.Next, referring again to FIG. 3, a transparent
투명 전도층(300)은 원자층 증착(atomic layer deposition, ALD) 또는 물리 기상 증착(Physical vapor Deposition, PVD) 방식으로 형성할 수 있다. 상기 물리 기상 증착 방식은 예를 들어, 스퍼터링(sputtering)일 수 있다. 단, 이에 제한되는 것은 아니다.The transparent
투명 전도층(300)은 투명한 전도체로 이루어질 수 있다. 예를 들어 산화주석(tin-oxide), 산화 인듐(In2O3), Pt, Au, IZO(Indium-zinc-oxide), AZO(Aluminum-zinc-oxide) 또는 ITO(Indium-tin-oxide)으로 이루어질 수 있다. 단, 이에 제한되는 것은 아니다.The transparent
투명 전도층()을 형성하기 전 또는 후에 반사 방지층을 형성할 수 있다. 이러한 반사 방지층은 투명 전도층의 하부 또는 상부에 형성될 수 있다. SiNx, TiOx를 포함할 수 있다. 여기서, x는 자연수를 의미한다.The antireflection layer may be formed before or after forming the transparent conductive layer (). Such an antireflection layer may be formed on the lower or upper portion of the transparent conductive layer. SiNx, TiOx. Here, x denotes a natural number.
본 발명의 제1 및 제2 실시예에 따른 셀렉티브 에미터 소자(1, 2)는 나노 단위의 셀렉티브 에미터 소자를 식각 방식에 의해 구현하여 자연스럽게 고도핑 영역과 저도핑 영역을 가지는 구조로 구현할 수 있다.The
또한 상기의 나노 구조는 입사광을 효과적으로 포집하여 광전 소자의 광학 성능을 향상시킬 수 있다. 이하, 실험예를 통해 이를 자세히 설명한다.
In addition, the above-mentioned nanostructure can effectively collect the incident light and improve the optical performance of the photoelectric device. Hereinafter, this will be described in detail through an experimental example.
실시예Example 1 One
(100) 평면 방향의 p형 실리콘 웨이퍼를 반도체 기판으로 사용하였다. 반도체 기판 상에 도핑 공정을 거치고, 나노임프린트 방법(nanoimprint method)(상술한 본 발명의 제1 및 제2 실시예의 셀렉티브 에미터 소자의 제조 방법) 및 습식 식각으로 동일한 높이의 볼록한 패턴을 포함하는 에미터 층을 형성하였다. 상기 식각의 식각액은 NaOH (2.5 wt%), 이소프로필알코올(isopropyl alcohol) (5 wt%) 및 초순수(de-ionized water, 初純水) (92.5 wt%)를 혼합하여 제조한다. 상기 식각액을 이용하여 8분간 식각을 하였다. 상기 볼록한 패턴의 높이는 약 240nm이고, 폭은 약 400nm이다. 상기 볼록한 패턴의 주기는 500nm이다. 상기 에미터 층 상에 ITO(Indium-tin-oxide)재질의 투명 전도층을 80nm로 형성한다.
(100) planar p-type silicon wafer was used as a semiconductor substrate. A semiconductor substrate is subjected to a doping process and a nanoimprint method (a method for manufacturing a selective emitter element of the first and second embodiments of the present invention described above) and an emitter including a convex pattern of the same height by wet etching Layer. The etching solution for the etching is prepared by mixing NaOH (2.5 wt%), isopropyl alcohol (5 wt%) and de-ionized water (92.5 wt%). The etchant was etched for 8 minutes. The height of the convex pattern is about 240 nm, and the width is about 400 nm. The period of the convex pattern is 500 nm. A transparent conductive layer made of indium-tin-oxide (ITO) is formed to a thickness of 80 nm on the emitter layer.
비교예Comparative Example 1 One
p형 실리콘 웨이퍼에 패턴을 형성하지 않는 플래너(planar) 구조인 것을 제외하고는 상기 실시예 1과 동일하게 하였다.
except that the p-type silicon wafer was a planar structure in which no pattern was formed on the p-type silicon wafer.
비교예Comparative Example 2 2
도 11은 비교예 1의 텍스쳐드(textured) 구조를 가지는 광전 소자를 설명하기 위한 사시도이다.11 is a perspective view for explaining a photoelectric device having a textured structure of Comparative Example 1. Fig.
도 11을 참조하면, 상기 식각 과정에서 동일한 식각액을 사용하여도 (100)평면의 식각율이 모두 달라서 볼록한 패턴의 크기는 서로 다를 수 있다. 단, 이 경우에도 하나의 볼록한 패턴의 경사면은 (111) 평면이 된다. 즉, 볼록한 패턴의 크기는 다르지만 형상은 같을 수 있다. 이러한 텍스쳐드 샘플을 비교예 2로 하였다.Referring to FIG. 11, the etch rates of the (100) plane are different from each other using the same etchant in the etch process, and the sizes of the convex patterns may be different from each other. However, even in this case, the inclined plane of one convex pattern becomes the (111) plane. That is, although the convex pattern is different in size, the shape may be the same. This textured sample was regarded as Comparative Example 2.
비교예 2의 텍스쳐드 샘플은 실시예 1의 나노 임프린트 공정없이 바로 식각을 한 것을 제외하고는 실시예 1과 동일하게 하였다.
The textured sample of Comparative Example 2 was the same as Example 1 except that the textured sample was etched directly without the nanoimprinting process of Example 1.
실험예Experimental Example 1 One
상기 실시예 1 및 비교예 1 내지 2의 반사도를 ITO(Indium-tin-oxide)재질의 투명 전도층을 형성하기 전과 후로 나누어 측정하였다. The reflectivities of Example 1 and Comparative Examples 1 and 2 were measured before and after forming a transparent conductive layer made of indium-tin-oxide (ITO).
도 12는 본 발명의 일 실시예와 비교예 1 및 비교예 2가 투명 전도층이 없는 경우에 파장에 따른 반사도를 측정한 그래프이다.FIG. 12 is a graph showing reflectance according to wavelength when the transparent conductive layer is absent in one embodiment of the present invention and Comparative Example 1 and Comparative Example 2. FIG.
도 12의 반사도는 파장이 300nm에서 1100nm의 범위에서 측정되었다. 비교예 1의 경우 평균 34.42%의 높은 반사도를 가졌고, 비교예 2의 경우 감소된 평균 20.68%의 반사도를 가졌다. 실시예 1의 경우 훨씬 낮은 평균 8.55%의 반사도가 측정되었다.The reflectivity of FIG. 12 was measured in the wavelength range of 300 nm to 1100 nm. In Comparative Example 1, the average reflectance was 34.42%, and in Comparative Example 2, the average reflectance was 20.68%. In Example 1, a much lower average 8.55% reflectivity was measured.
도 13은 본 발명의 일 실시예와 비교예 1 및 비교예 2의 파장에 따른 반사도를 측정한 그래프이다.FIG. 13 is a graph showing the reflectivity according to wavelengths of an embodiment of the present invention and Comparative Examples 1 and 2. FIG.
도 13을 참고하면 상기 실시예 1 및 비교예 1 내지 2가 투명 전도층이 없었을 때에 비해 많이 감소되었다는 것을 알 수 있다. 비교예 1의 경우 반사도는 평균 16.99%이고, 비교예 2의 경우 반사도가 평균 12.5%이다. 나아가 실시예 1의 경우 반사도는 평균 2.68%으로 가장 낮은 수치를 기록하였다. 또한, 실시예 1의 경우 대부분의 파장에서 거의 0에 가까운 반사도가 측정되었다. 실시예 1의 1% 미만의 반사도를 가지는 구간이 472nm 내지 826nm이다. 따라서, 투명 전도층이 반사도에 영향을 미치는 것을 확인할 수 있다. 투명 전도층은 이와 같이 광학적 측면에도 영향을 미치지만 전기적인 측면에서도 영향을 미칠 수 있다. 투명 전도층은 실리콘과 에어(air) 사이의 굴절률을 가지고 있으므로 반사도를 감소시킬 수 있다. d=λ/4n(여기서, n은 ITO의 굴절률)의 식에 따르면 투명 전도층의 두께는 80nm가 가장 적합할 수 있다.
Referring to FIG. 13, it can be seen that Example 1 and Comparative Examples 1 and 2 were significantly reduced compared with the case where the transparent conductive layer was not present. In the case of Comparative Example 1, the average reflectance was 16.99%, and in Comparative Example 2, the reflectivity was 12.5% on average. Furthermore, the reflectivity of Example 1 was 2.68%, which is the lowest. Also, in the case of Example 1, the reflectance close to zero at most wavelengths was measured. The section having a reflectivity of less than 1% in Example 1 is 472 nm to 826 nm. Therefore, it can be confirmed that the transparent conductive layer affects the reflectivity. The transparent conductive layer affects the optical side as well, but may also affect the electrical side. Since the transparent conductive layer has a refractive index between silicon and air, the reflectivity can be reduced. According to the formula of d =? / 4n (where n is the refractive index of ITO), the thickness of the transparent conductive layer may be most preferably 80 nm.
실험예Experimental Example 2 2
상기 실시예 1 및 비교예 1 내지 2의 암조건(dark condition)에서의 I-V특성을 측정하였다.I-V characteristics in the dark condition of Example 1 and Comparative Examples 1 and 2 were measured.
도 14는 본 발명의 일 실시예와 비교예 1 및 비교예 2의 전압에 따른 전류 특성을 설명하기 위한 그래프이다. FIG. 14 is a graph for explaining current characteristics according to voltages of an embodiment of the present invention and Comparative Examples 1 and 2. FIG.
도 14를 참조하면, 상기 실시예 1 및 비교예 1은 모두 좋은 정류 특성을 가지고 있다. 비교예 1의 경우 가장 낮은 역포화 전류(reverse saturation current)값을 가지고 있다. 역포화 전류는 식각 공정에서 생기는 실리콘의 표면의 결함과 직접적으로 연관되어 있다. 실리콘의 표면의 결함은 누설 전류를 증가시킨다. 실시예 1은 비교예 2의 경우보다 낮은 역포화 전류를 가진다. 이를 통해, 비교예 2의 텍스쳐드 구조의 경우에 결함 문제를 야기할 수도 있다는 것을 확인할 수 있다. 전압이 0.8V일 때, 실시예 1에서 가장 큰 4.12A의 포워드 전류가 측정되었다. 반면에 비교예 2는 가장 낮은 포워드 전류로서 비교예 1의 경우보다 낮은 전류가 측정되었다. 이러한 암조건 경향성을 측정하여 -0.8V에서 +0.8V 사이의 정류율의 데이터를 얻을 수 있다(하기의 표 1).Referring to FIG. 14, both the first embodiment and the first comparative example have good rectification characteristics. And has the lowest reverse saturation current value in the case of Comparative Example 1. The reverse saturation current is directly related to the defect in the surface of the silicon resulting from the etching process. Defects in the surface of the silicon increase the leakage current. Example 1 has a lower inverse saturation current than that of Comparative Example 2. As a result, it can be confirmed that the textured structure of Comparative Example 2 may cause a defect problem. When the voltage was 0.8 V, the largest forward current of 4.12 A in Example 1 was measured. On the other hand, Comparative Example 2 had the lowest forward current, which was lower than that of Comparative Example 1. By measuring the tendency of such a dark condition, data of a rectification ratio between -0.8 V and +0.8 V can be obtained (Table 1 below).
(Ideality factor)Abnormal coefficient
(Ideality factor)
(Rectifying ratio)Rectification rate
(Rectifying ratio)
(Surface enhancement)Increase surface area
(Surface enhancement)
(Cell efficiency) [%]Battery efficiency
(Cell efficiency) [%]
도 15는 본 발명의 일 실시예와 비교예 1 및 비교예 2의 전압에 따른 전류 밀도를 측정한 그래프이다.15 is a graph showing current densities according to voltages of an embodiment of the present invention and Comparative Examples 1 and 2. FIG.
도 15 및 표 1을 참조하면, 비교예 1은 가장 높은 정류율인 15152.5를 가지고, 이는 가장 낮은 역포화 전류에 기인한다. 실시예 1은 비교예 2보다 높은 정류율을 가진다. PN접합의 퀄리티를 측정하기 위해 다이오드 이상계수(n)을 측정하였다. 비교예 1은 1.52의 좋은 PN접합 퀄리티를 보여준다. 식각 과정을 거친 실시예 1 및 비교예 2도 각각 1.57 및 1.61의 좋은 PN접합 퀄리티를 보여준다. 이는 재결합 문제와 연관된다. 왜냐하면 표면 결함이 표면적 증대에 의해 완화될 수 있기 때문이다. 이상 계수 n은 하기의 수학식에 의해 계산된다.Referring to FIG. 15 and Table 1, Comparative Example 1 has the highest rectification rate of 15152.5, which is due to the lowest reverse saturation current. Example 1 has a higher rectification rate than Comparative Example 2. The diode ideal coefficient (n) was measured to measure the quality of the PN junction. Comparative Example 1 shows a good PN junction quality of 1.52. Example 1 and Comparative Example 2 subjected to the etching process show good PN bonding quality of 1.57 and 1.61, respectively. This is related to the recombination problem. Because surface defects can be mitigated by surface enhancement. The ideal coefficient n is calculated by the following equation.
[수학식 1][Equation 1]
여기서, kT 및 q는 각각 열 에너지와 전하이다. 실시예 1의 표면적 증대는 전류를 향상시키는 데 효과적이고 이는 상기 준수한 n값과 관계된다.Here, kT and q are thermal energy and electric charge, respectively. The surface area increase of Example 1 is effective in improving the current, which is related to the above-mentioned n value.
태양 전지로서의 효율을 알기 위해 상기 실시예 1 및 비교예 1 내지 2의 변환 효율을 측정하였다. 실시예 1의 경우 비교예 1의 14.5%와 비교예 2의 15.0%와 비교하여 가장 높은 16.3%의 변환효율이 측정되었다. Voc(open circuit voltage)는 나노 스케일의 태양전지의 효율에 매우 중요한 요소이다. 일반적으로, 나노 스케일의 태양전지에서는 공핍층(depletion region)의 포획 밀도(trap density)에 의해 Voc값이 감소하는 추세이다. 상기 결과에 따르면, 상기 실시예 1 및 비교예 1 내지 2은 유사한 값의 Voc를 가지고, 심각한 Voc 감소 문제를 가지고 있지는 않다.The conversion efficiencies of Example 1 and Comparative Examples 1 and 2 were measured in order to determine the efficiency as a solar cell. In the case of Example 1, conversion efficiency of 16.3%, which is the highest, was measured compared with 14.5% of Comparative Example 1 and 15.0% of Comparative Example 2. Voc (open circuit voltage) is a very important factor for the efficiency of nanoscale solar cells. Generally, in a nanoscale solar cell, the Voc value decreases due to the trap density of the depletion region. According to the above results, Example 1 and Comparative Examples 1 and 2 have similar values of Voc and do not have a serious Voc reduction problem.
상기 강화된 효율은 향샹된 전류에 기여할 수 있다. 전류 밀도(Jsc)는 실시예 1의 경우 36.25 mA/cm2 이다. 이는 비교예 1의 32.05 mA/cm2에 비해 매우 높은 값이다. 전류 비율(current ratio, 빛에 의해 생성된 전류/역포화 전류)도 하기의 수학식 2를 통해 직접적으로 Voc를 제어할 수 있다.The enhanced efficiency can contribute to improved current. The current density (Jsc) in Example 1 was 36.25 mA / cm < 2 & gt ;. Which is much higher than that of Comparative Example 1 at 32.05 mA / cm < 2 >. The current ratio (current / current generated by light / reverse saturation current) can also directly control the Voc through the following equation (2).
[수학식 2]&Quot; (2) "
여기서, Ilight는 빛에 의해 생성된 전류이다. 실시예 1에서 결함에 의한 효과는 Ilight의 충분한 증가에 의해 상당히 감소된다. 이에 반해, 비교예 2(32.86 mA/cm2)는 실시예 1에 비해 작은 표면을 가지고 있으므로 상기와 같은 향상이 달성되지 못한다.Here, I light is a current generated by light. The effect of defects in Example 1 is significantly reduced by a sufficient increase of I light . On the other hand, the comparative example 2 (32.86 mA / cm 2 ) has a smaller surface than the example 1, and thus the above improvement is not achieved.
전류 특성을 확인하기 위해서, 실시예 1의 표면적 증대를 계산하였다. 실시예 1의 패턴의 주기는 대략 500nm이고, 각각의 볼록한 패턴의 폭은 400nm이고, 높이는 240nm이다. 비교예 1을 기준으로 100%라고 하면, 실시예 1은 133,9%의 표면적을 가지고 있다. 이는 또한 실리콘과 ITO의 계면도 확장시켜 준다. 확장된 ITO 표면적에 의해 실시예 1은 가장 낮은 1.546 Ωcm2의 직렬 저항을 제공한다. 이는 나노와이어의 값인 5 Ωcm2보다 훨씬 작고, 이론적 값인 1.5Ωcm2과 유사한 값이다.In order to confirm the current characteristics, the surface area increase of Example 1 was calculated. The period of the pattern of Example 1 is approximately 500 nm, the width of each convex pattern is 400 nm, and the height is 240 nm. Assuming 100% based on Comparative Example 1, Example 1 has a surface area of 133,9%. It also extends the interface between silicon and ITO. Carried out by the extended ITO surface in Example 1 provides a series resistance of the lowest 1.546 Ωcm 2. This is much smaller, a similar value to the theoretical value of 1.5Ωcm 2 than the value of the nanowire 5 Ωcm 2.
전기적인 측면에서 투명 전도층은 실리콘에서 금속 전극으로의 캐리어의 이동을 지지할 수 있다. 결과적으로 실시예 1의 강화된 표면은 빛에 의해 생성된 전류(Ilight) 및 포워드 전류 등의 전류 특성에 영향을 준다.
On the electrical aspect, the transparent conductive layer can support the movement of the carrier from the silicon to the metal electrode. As a result, the enhanced surface of Example 1 affects current characteristics such as current (I light ) and forward current generated by light .
실험예Experimental Example 3 3
상기 실시예 1의 깊이에 따른 도핑 밀도, 전계의 크기 및 외부 양자 효율을 측정하였다.The doping density, the electric field size and the external quantum efficiency according to the depth of Example 1 were measured.
도 16은 본 발명의 일 실시예의 깊이에 따른 도핑 농도를 측정한 그래프이다. 16 is a graph showing the doping concentration measured according to the depth of an embodiment of the present invention.
도 16을 참조하면, 제2 영역(Ⅱ)인 인터커넥트(interconnect) 영역에서의 도너의 농도는 약 1018/cm3 이다. p형 실리콘 기판의 어셉터의 농도인 1016/cm3를 고려해 보았을 때, PN접합부에는 공핍층(space charge region, SCR)이 형성될 수 있다. 이는 다수 캐리어의 확산 메커니즘이 된다. 전자는 N형 실리콘에서 P형 실리콘으로 이동하고, 정공(hole)은 반대 방향으로 이동한다. 공핍층에서의 전자와 홀은 전계에 의해 고정된다. 전계(E)는 광 생성 캐리를 수집하는 원동력이된다.Referring to FIG. 16, the donor concentration in the interconnect region, which is the second region II, is about 10 18 / cm 3 . Considering the concentration of 10 16 / cm 3 of the acceptor of the p-type silicon substrate, a space charge region (SCR) may be formed at the PN junction. This becomes the diffusion mechanism of the majority carriers. The electrons move from the n-type silicon to the p-type silicon, and the holes move in the opposite direction. Electrons and holes in the depletion layer are fixed by an electric field. The electric field E becomes a driving force for collecting the light generating carry.
도 17은 본 발명의 실시예 1의 셀렉티브 에미터 소자의 공핍층의 형성을 설명하기 위한 개념도이다.17 is a conceptual diagram for explaining formation of a depletion layer of a selective emitter element according to
도 17을 참조하면, 도시되었듯이 점차적인 도핑 프로필이 형성될 수 있다. 가장 높은 도핑 농도(1021/cm3)는 실시예 1의 에미터 층의 상면에 위치할 수 있다. 실시예 1의 상면으로부터 멀어질수록 점차적으로 도핑 농도는 줄어들 수 있다. 이러한 점차적인 도핑 농도는 추가적인 전계를 형성할 수 있고 이에 따라 공핍층도 넓어질 수 있다(h1, h2, h3).Referring to FIG. 17, a gradual doping profile can be formed as shown. The highest doping concentration (10 < 21 > / cm < 3 >) may be located on the top surface of the emitter layer of Example 1. The doping concentration can be gradually decreased as the distance from the upper surface of the
도 18은 본 발명의 일 실시예의 셀렉티브 에미터 소자의 깊이에 따른 전계를 측정한 그래프이다.18 is a graph showing an electric field measured according to a depth of a selective emitter element of an embodiment of the present invention.
도 17 및 18을 참조하면, 제2 영역인 인터커넥트 영역(interconnect)에서 전계는 공핍층을 따라 형성되고, 공핍층의 중심에서 피크 값인 37 kV/cm를 보여준다. 이는 제1 영역과 제2 영역에 모두 존재하는 1018/cm3의 도핑 농도를 가지는 공통 영역에 따른 전계에 의한 값이다. 이러한 공통 영역(h3, SCR com)의 공핍층은 이러한 공통 영역의 전계에 의해 형성되고, 이에 반해 제1 영역의 경우에는 공통 영역보다 넓은 공핍층(SCR cone)이 형성된다. 이는 점진적인 도핑에 의해 추가적인 전계에 의해 형성될 수 있다. 이에 따라 고도핑 영역 및 저도핑 영역이 각각 형성되어(제1 영역, 제2 영역) 셀렉티브 에미터를 구현할 수 있다.Referring to Figs. 17 and 18, the electric field in the second region, interconnect, is formed along the depletion layer and shows a peak value of 37 kV / cm at the center of the depletion layer. This is an electric field value according to a common region having a doping concentration of 10 18 / cm 3 existing in both the first region and the second region. The depletion layer of the common regions h3 and SCR com is formed by the electric field of the common region, whereas the depletion layer (SCR cone) wider than the common region is formed in the first region. Which can be formed by an additional electric field by progressive doping. Accordingly, a high doping region and a low doping region are formed (a first region and a second region), respectively, so that a selective emitter can be realized.
도 19는 본 발명의 실시예 1과 비교예 1 및 비교예 2의 파장에 따른 외부 양자 효율을 측정한 그래프이다.FIG. 19 is a graph showing the external quantum efficiency according to the wavelengths of Example 1, Comparative Example 1 and Comparative Example 2 of the present invention.
도 19를 참고하면, 캐리어 수집 성능을 비교하기 위해 외부 양자 효율(external quantum efficiencies, EQE)를 측정하였다. 실시예 1은 훨씬 강화된 캐리어 수집 효율을 넓은 파장대에서 보여준다. 이에 반해 비교예 1 및 2는 이에 훨씬 미치지 못한다. 긴 파장 대역에서의 양자 효율의 개선은 중요할 수 있다. 1100nm의 파장에서 실시예 1은 비교예 1에 비해 약 50.6%의 양자 효율의 향상을 보인다. 실시예 1은 또한 짧은 파장 대역에서도 효율적이다. 440nm의 파장에서도 실시예 1은 비교예 1에 비해 약 29.3% 향상된 양자 효율을 가진다.Referring to FIG. 19, external quantum efficiencies (EQE) were measured to compare carrier acquisition performance. Example 1 shows a much enhanced carrier collection efficiency at a wide wavelength band. On the other hand, Comparative Examples 1 and 2 are far less than this. The improvement of the quantum efficiency in the long wavelength band may be important. At a wavelength of 1100 nm, Example 1 shows an improvement in quantum efficiency of about 50.6% as compared with Comparative Example 1. [
이상 실험예 및 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. It can be understood that It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.
100: 반도체 기판 200: 에미터 층
300: 투명 전도층 400: 전면 전극
500: 후면 전극100: semiconductor substrate 200: emitter layer
300: transparent conductive layer 400: front electrode
500: Rear electrode
Claims (17)
상기 기판 상에 일정한 주기를 가지는 제1 영역과 상기 제1 영역 사이에 위치하는 제2 영역을 포함하되, 상기 제1 영역의 상면의 높이는 상기 제2 영역의 상면의 높이보다 크거나 같은 에미터 층; 및
상기 에미터 층 상에 형성되는 투명 전도층을 포함하는 셀렉티브 에미터(selective emitter) 소자.A semiconductor substrate;
And a second region located between the first region and the first region, wherein the height of the top surface of the first region is greater than or equal to the height of the top surface of the second region, ; And
And a transparent conductive layer formed on the emitter layer.
상기 제1 영역의 도핑 밀도는 상기 제2 영역의 도핑 밀도보다 크거나 같은 셀렉티브 에미터 소자.The method according to claim 1,
Wherein the doping density of the first region is greater than or equal to the doping density of the second region.
상기 에미터 층의 도핑 밀도는 상기 에미터 층의 표면에서 깊이 방향으로 점차 줄어드는 셀렉티브 에미터 소자.The method according to claim 1,
Wherein the doping density of the emitter layer gradually decreases in a depth direction from a surface of the emitter layer.
상기 제1 영역의 상면의 도핑 밀도와 상기 제2 영역의 표면의 도핑 밀도는 동일한 셀렉티브 에미터 소자.The method of claim 3,
Wherein the doping density of the upper surface of the first region is the same as the doping density of the surface of the second region.
상기 제1 영역은 위로 볼록한 형상(convex-shape)인 셀렉티브 에미터 소자.The method according to claim 1,
Wherein the first region is a convex-shaped top.
상기 제1 영역은 상기 반도체 기판의 상면과 예각을 이루는 경사부를 포함하는 셀렉티브 에미터 소자.6. The method of claim 5,
Wherein the first region includes an inclined portion that forms an acute angle with an upper surface of the semiconductor substrate.
상기 투명 전도체 패턴은 ITO(Indium-tin-oxide), AZO(Aluminum-zinc-oxide), 산화주석(tin-oxide), 산화 인듐(In2O3), Pt, Au 또는 IZO(Indium-zinc-oxide) 중에서 적어도 하나를 포함하는 셀렉티브 에미터 소자.The method according to claim 1,
The transparent conductor pattern may be formed of indium tin oxide (ITO), aluminum-zinc oxide (AZO), tin oxide, indium oxide (In2O3), Pt, Au, or indium zinc oxide RTI ID = 0.0 > 1, < / RTI >
상기 투명 전극층 상에 제1 도전체를 포함하는 전면 전극과,
상기 반도체 기판의 아래에 제2 도전체를 포함하는 후면 전극을 더 포함하는 셀렉티브 에미터 소자.The method according to claim 1,
A front electrode including a first conductor on the transparent electrode layer,
Further comprising a back electrode comprising a second conductor under the semiconductor substrate.
상기 전면 전극은 Al, W, Co, Ni, Cu, Ru, Pd, Ag, Pt, Au, In, Sn, CoW, CoWP 및 NiB 중 적어도 하나를 포함하는 셀렉티브 에미터 소자.9. The method of claim 8,
Wherein the front electrode comprises at least one of Al, W, Co, Ni, Cu, Ru, Pd, Ag, Pt, Au, In, Sn, CoW, CoWP and NiB.
상기 반도체 기판은 Si, Ge 또는 GaAs 중에서 적어도 하나를 포함하는 셀렉티브 에미터 소자.The method according to claim 1,
Wherein the semiconductor substrate comprises at least one of Si, Ge, or GaAs.
상기 에미터 층과 상기 투명 전도층 사이에 위치하고, 입사광의 반사를 감소시키는 제1 반사 방지층을 더 포함하는 셀렉티브 에미터 소자.The method according to claim 1,
And a first antireflection layer positioned between the emitter layer and the transparent conductive layer and reducing reflection of incident light.
상기 투명 전도층 상에 위치하고, 입사광의 반사를 감소시키는 제2 반사 방지층을 더 포함하는 셀렉티브 에미터 소자.The method according to claim 1,
And a second antireflection layer that is disposed on the transparent conductive layer and reduces reflection of incident light.
상기 제1 또는 제2 반사 방지층은 SiNx 또는 TiOx(여기서, x는 자연수) 중 적어도 하나를 포함하는 셀렉티브 에미터 소자.13. The method according to claim 11 or 12,
Wherein the first or second antireflection layer comprises at least one of SiNx or TiOx (where x is a natural number).
상기 반도체 기판 및 상기 더미 패턴 상에 마스크를 형성하는 단계;
상기 더미 패턴 및 상기 더미 패턴 상의 마스크를 제거하여 상기 반도체 기판의 일부를 노출시키는 단계; 및
상기 노출된 반도체 기판을 식각하는 단계; 및
상기 식각된 반도체 기판 상에 투명 전도층을 형성하는 단계를 포함하는 셀렉티브 에미터 소자의 제조 방법.Forming a dummy pattern on the semiconductor substrate, the dummy pattern being repeated at a predetermined cycle;
Forming a mask on the semiconductor substrate and the dummy pattern;
Exposing a portion of the semiconductor substrate by removing the dummy pattern and the mask on the dummy pattern; And
Etching the exposed semiconductor substrate; And
And forming a transparent conductive layer on the etched semiconductor substrate.
상기 식각은 습식 식각(wet etching)을 포함하는 셀렉티브 에미터 소자의 제조 방법.15. The method of claim 14,
Wherein the etching comprises wet etching. ≪ RTI ID = 0.0 > 11. < / RTI >
상기 더미 패턴을 형성하는 단계 전에, 상기 반도체 기판을 도핑하는 단계를 더 포함하는 셀렉티브 에미터 소자의 제조 방법.15. The method of claim 14,
Further comprising doping the semiconductor substrate before forming the dummy pattern. ≪ RTI ID = 0.0 > 11. < / RTI >
상기 반도체 기판을 식각하는 단계 후에, 상기 반도체 기판을 도핑하는 단계를 더 포함하는 셀렉티브 에미터 소자의 제조 방법.
15. The method of claim 14,
Further comprising: after the step of etching the semiconductor substrate, doping the semiconductor substrate.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106910781A (en) * | 2015-12-18 | 2017-06-30 | Lg电子株式会社 | Solar cell and its manufacture method |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204233A (en) * | 1992-12-28 | 1994-07-22 | Mitsubishi Electric Corp | Semiconductor device and manufacturing method thereof |
| KR20110069008A (en) * | 2008-09-03 | 2011-06-22 | 프라운호퍼-게젤샤프트 추르 푀르데룽 데어 안제반텐 포르슝 에 파우 | Hetero solar cell and method for producing hetero solar cells |
| KR20130113002A (en) * | 2012-04-05 | 2013-10-15 | 성균관대학교산학협력단 | Selective emitter solar cells and fabrication method using acid solution protection layer |
| JP2014505376A (en) | 2011-03-30 | 2014-02-27 | ハンファ ケミカル コーポレーション | Solar cell and method for manufacturing the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN201349006Y (en) * | 2008-09-28 | 2009-11-18 | 宁波百事德太阳能科技有限公司 | Selective emitter solar cell |
| KR101543767B1 (en) * | 2008-12-30 | 2015-08-12 | 엘지전자 주식회사 | Method For Forming Selective Emitter Of Solar Cell Solar Cell and Fabricating Method Thereof |
| KR20110017626A (en) * | 2009-08-14 | 2011-02-22 | 주식회사 피에스티 | Method of preparing selective emitter of solar cell and method of preparing solar cell |
| US9368655B2 (en) * | 2010-12-27 | 2016-06-14 | Lg Electronics Inc. | Solar cell and method for manufacturing the same |
| CN103489938A (en) * | 2012-06-13 | 2014-01-01 | 厦门索纳新能源有限公司 | Selective emitter solar cell with gradient structures and manufacturing method thereof |
-
2014
- 2014-08-07 KR KR20140101584A patent/KR101459650B1/en active IP Right Grant
-
2015
- 2015-04-16 WO PCT/KR2015/003840 patent/WO2016021806A1/en active Application Filing
- 2015-04-16 CN CN201580042525.4A patent/CN106663713B/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204233A (en) * | 1992-12-28 | 1994-07-22 | Mitsubishi Electric Corp | Semiconductor device and manufacturing method thereof |
| KR20110069008A (en) * | 2008-09-03 | 2011-06-22 | 프라운호퍼-게젤샤프트 추르 푀르데룽 데어 안제반텐 포르슝 에 파우 | Hetero solar cell and method for producing hetero solar cells |
| JP2014505376A (en) | 2011-03-30 | 2014-02-27 | ハンファ ケミカル コーポレーション | Solar cell and method for manufacturing the same |
| KR20130113002A (en) * | 2012-04-05 | 2013-10-15 | 성균관대학교산학협력단 | Selective emitter solar cells and fabrication method using acid solution protection layer |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106910781A (en) * | 2015-12-18 | 2017-06-30 | Lg电子株式会社 | Solar cell and its manufacture method |
| US10453983B2 (en) | 2015-12-18 | 2019-10-22 | Lg Electronics Inc. | Solar cell and method of manufacturing |
Also Published As
| Publication number | Publication date |
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| CN106663713B (en) | 2018-04-13 |
| CN106663713A (en) | 2017-05-10 |
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