KR101457855B1 - Method for fabricating mos controlled rectifier - Google Patents

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Abstract

본 발명은 모스 제어 정류 회로의 제조 방법을 개시하며, 제1 마스크를 이용하여 기판에 가드링을 형성하는 단계; 상기 기판의 상부에 게이트층을 형성한 후 제2 마스크를 이용하여 상기 게이트층을 식각하여 윈도우를 형성하는 단계; 상기 기판의 상기 윈도우가 형성된 영역에 제1 이온주입 및 제2 이온주입을 순차적으로 실시하여 웰 및 상기 웰보다 얕고 반대 타입의 제1 영역을 형성하는 단계; 상기 윈도우 내에 스페이서를 형성함으로써 제2 영역을 형성하기 위한 셀프-얼라인을 수행하고 제3 이온주입을 실시하여 상기 제1 영역 상에 반대 극성의 상기 제2 영역을 형성하여서 상기 제1 영역을 분리하는 단계; 및 상기 스페이서를 제거한 후 게이트를 이루는 상기 게이트층과 소스를 이루는 상기 제1 영역을을 전기적으로 접속시키는 메탈층을 제3 마스크를 이용하여 형성하는 단계;를 포함함을 특징으로 한다.The present invention discloses a method of fabricating a MOS control rectifier circuit, comprising: forming a guard ring on a substrate using a first mask; Forming a gate layer on the substrate and etching the gate layer using a second mask to form a window; Sequentially performing a first ion implantation and a second ion implantation in an area where the window of the substrate is formed to form a well and a first region of an opposite type that is shallower than the well; Performing self-alignment to form a second region by forming spacers in the window and performing a third ion implantation to form the second region of opposite polarity on the first region to isolate the first region ; And forming a metal layer for electrically connecting the gate layer and the first region constituting a source after removing the spacer using a third mask.

Figure R1020130006271
Figure R1020130006271

Description

모스 제어 정류 회로의 제조 방법{METHOD FOR FABRICATING MOS CONTROLLED RECTIFIER}[0001] METHOD FOR FABRICATING MOS CONTROLLED RECTIFIER [0002]

본 발명은 정류 회로에 관한 것으로서, 보다 상세하게는 낮은 순방향 전압 강하, 고온 동작의 안정성 및 낮은 누설 전류 특성을 갖는 모스 제어 정류 회로의 제조 방법에 관한 것이다.
The present invention relates to a rectifier circuit, and more particularly, to a method of manufacturing a MOS control rectifier circuit having low forward voltage drop, stability of high temperature operation, and low leakage current characteristics.

전력 반도체는 전력 변환이나 전력 제어용으로 최적화되어 있는 고전압용 또는 고전류용의 반도체 소자이다. Power semiconductors are high-voltage or high-current semiconductor devices optimized for power conversion and power control.

이들 중 전력 정류 회로는 교류 전기를 전자 제품이 필요로 하는 직류로 변환하는 기능을 갖는다. 이와 같은 전력 정류 회로는 모바일 기기, 컴퓨터 부품, 통신 기기, 디스플레이 기기, 자동차 부품 및 모터를 포함한 산업 기기 등 모든 전기기기에 전력을 공급하거나 안정적으로 원하는 전압 및 전류를 공급하는데 필요한 필수 반도체 소자이다.Among these, the power rectification circuit has a function of converting AC electricity into DC that is required by the electronic product. Such a power rectifier circuit is a necessary semiconductor device for supplying electric power to all electric devices such as mobile devices, computer parts, communication devices, display devices, industrial parts including automobile parts and motors, or supplying stable voltage and current desired.

대표적인 전력 정류 회로는 PIN(또는 PN) 정류 회로와 쇼트키(Schottky) 정류 회로가 사용되고 있다.A typical power rectifier circuit uses a PIN (or PN) rectifier circuit and a Schottky rectifier circuit.

PIN 정류 회로는 PN 졍션(Junction)을 이용하므로 역누설전류(Reverse Leakage Current) 특성이 우수하고, 배리어 메탈(Barrier Metal)을 사용하지 않아서 고온 동작에 대한 신뢰성 특성이 양호한다. 그러나, PIN 정류 회로는 순방향 전압 강하(Forward Voltage Drop, VF)가 다소 크고, 소수 캐리어(Minority Carrier)에 의한 느린 역회복시간(Reverse Recovery Time)으로 인하여 스위칭 시간이 길어서 전력 손실이 크다.Since the PIN rectifier circuit uses a PN junction, the reverse leakage current characteristic is excellent, and the barrier characteristic is not used, so that the reliability characteristic for the high temperature operation is good. However, the PIN rectifier circuit has a relatively large forward voltage drop (VF) and a long reverse switching time due to a minority carrier, resulting in a large power loss.

쇼트키 정류 회로는 배리어 메탈과 실리콘과의 일함수(Work Function) 차이를 이용한 정류 소자로 순방향 전압 강하가 작고 스위칭 시간이 빠르다. 그러나, 쇼트키 정류 회로는 오프 스테이트(Off-State)에서 누설 전류가 크고, 배리어 메탈 사용으로 인하여 고온에서 누설전류가 크므로 고온 동작에 불리하다.The Schottky rectifier circuit is a rectifier device that uses a difference in work function between barrier metal and silicon, so that the forward voltage drop is small and the switching time is fast. However, the Schottky rectifier circuit has a large leakage current in an off-state and is disadvantageous in a high-temperature operation because of a large leakage current at a high temperature due to use of a barrier metal.

상기한 PIN 정류 회로와 쇼트키 정류 회로의 특성을 보완하고자 MOS(Metal Oxide Semiconductor : 이하, 'MOS'라 함) 특성을 이용한 MOS 제어 정류 회로(MOS Controlled Rectifier)가 개발된 바 있다.A MOS controlled rectifier using MOS (Metal Oxide Semiconductor) characteristics has been developed to complement the characteristics of the PIN rectifier circuit and the Schottky rectifier circuit.

MOS 제어 정류 회로는 PN 정류 회로와 같이 낮은 누설 전류와 고온 동작에 안정적인 특성을 가지면서 쇼트키 정류 회로보다 낮은 순방향 전압 강하(VF) 특성과 고온 동작 안정성 및 빠른 스위칭 특성을 갖는다.The MOS controlled rectifier circuit has characteristics such as PN rectifier circuit which is stable to low leakage current and high temperature operation and has lower forward voltage drop (V F ) characteristic, high temperature operation stability and fast switching characteristic than the Schottky rectifier circuit.

MOS 제어 정류 회로는 일반적으로 가드 링, P-웰(P-Well), N+ 영역, P+ 영역 및 메탈층의 형성을 위한 4∼5 개의 마스크를 이용한 공정으로 제조된다.MOS controlled rectifier circuits are typically fabricated with processes using four to five masks for the formation of guard rings, P-wells, N + regions, P + regions, and metal layers.

반도체 소자는 제조 공정이 많을수록 공정 비용이 증가하고 공정의 안정성 확보에 어려움이 발생한다. 그러므로, MOS 제어 정류 회로는 제조 단가의 절감과 공정의 안정성 확보를 위하여 제조 공정을 단순화할 필요성이 있다.The more semiconductor devices are manufactured, the more the process cost is increased and the process stability becomes difficult to secure. Therefore, the MOS control rectifier circuit needs to simplify the manufacturing process in order to reduce manufacturing cost and ensure process stability.

또한, MOS 제어 정류 회로는 채널을 형성하기 위한 이온 주입 공정이 수행된다. 이온 주입 공정에서 미스 얼라인(Miss Align)이 발생하면 MOS 제어 정류 회로의 동작 특성이 취약해지고 수율이 저하되는 문제점이 발생한다. 그러므로, MOS 제어 정류 회로는 소자의 동작 특성을 개선하고 수율을 향상시키기 위하여 이온 주입 공정을 개선할 필요성이 있다.
Further, in the MOS control rectifier circuit, an ion implantation process for forming a channel is performed. When misalignment occurs in the ion implantation process, the operation characteristics of the MOS control rectifier circuit become weak and the yield is lowered. Therefore, there is a need to improve the ion implantation process in order to improve the operational characteristics of the device and to improve the yield.

본 발명은 마스크를 이용하는 공정 수를 줄임으로써 제조 공정을 단순화하여 제조 단가의 절감을 꾀하는 한편 공정의 안정성을 확보하는 MOS 제어 정류 회로를 제공함을 목적으로 한다.An object of the present invention is to provide a MOS control rectifier circuit which simplifies a manufacturing process by reducing the number of processes using a mask, thereby reducing manufacturing cost and ensuring process stability.

또한, 본 발명은 셀프 얼라인이 이루어지도록 이온 주입 공정을 개선함으로써 소자의 동작 특성을 개선하고 수율을 향상할 수 있는 MOS 제어 정류 회로를 제공함을 다른 목적으로 한다.Another object of the present invention is to provide a MOS control rectifier circuit which improves the operation characteristics of the device and improves the yield by improving the ion implantation process so as to perform self-alignment.

또한, 본 발명은 MOS 구조를 활용하여 정류 회로를 구현하여 낮은 순방향 전압과 낮은 누설 전류 및 빠른 리버스 리커버리(Reverse Recovery) 특성을 갖는 MOS 제어 정류 회로를 제공함을 또다른 목적으로 한다.It is another object of the present invention to provide a MOS control rectifier circuit having a low forward voltage, a low leakage current, and a fast reverse recovery characteristic by implementing a rectifier circuit utilizing a MOS structure.

또한, 본 발명은 MOS 구조를 활용하여 정류 회로를 구현하며, 게이트와 소스가 전기적으로 공통으로 연결되어서 다이오드 특성을 갖는 MOS 제어 정류 회로를 제공함을 또다른 목적으로 한다.
Another object of the present invention is to provide a rectifier circuit utilizing a MOS structure, and a MOS-controlled rectifier circuit having a diode characteristic by electrically connecting a gate and a source in common.

상기한 목적을 달성하기 위한 본 발명에 따른 MOS 제어 정류 회로는, 제1 마스크를 이용하여 기판에 가드링을 형성하는 단계; 상기 기판의 상부에 게이트층을 형성한 후 제2 마스크를 이용하여 상기 게이트층을 식각하여 윈도우를 형성하는 단계; 상기 기판의 상기 윈도우가 형성된 영역에 제1 이온주입 및 제2 이온주입을 순차적으로 실시하여 웰 및 상기 웰보다 얕고 반대 타입의 제1 영역을 형성하는 단계; 상기 게이트층과 상기 윈도우가 형성된 영역 상에 희생막을 증착 및 전면 식각하여 상기 윈도우 내에 스페이서를 형성하는 단계; 상기 스페이서의 내측에 오픈된 상기 제1 영역에 제3 이온주입을 실시하여 상기 제1 영역과 반대 타입의 제2 영역을 형성함으로써 상기 제1 영역을 상기 제2 영역으로 분리하는 단계; 상기 스페이서를 제거한 후 상기 게이트층과 상기 윈도우가 형성된 영역 상에 메탈층을 적층하여 게이트를 이루는 상기 게이트층과 소스를 이루는 상기 제1 영역을 상기 메탈층으로 전기적으로 접속시키는 단계; 및 상기 메탈층이 배선을 형성하는 패턴을 갖도록 제3 마스크를 이용하여 상기 메탈층을 식각하는 단계;를 포함함을 특징으로 한다.According to an aspect of the present invention, there is provided a MOS control rectifier circuit including: a guard ring formed on a substrate using a first mask; Forming a gate layer on the substrate and etching the gate layer using a second mask to form a window; Sequentially performing a first ion implantation and a second ion implantation in an area where the window of the substrate is formed to form a well and a first region of an opposite type that is shallower than the well; Depositing and etching the sacrificial layer on the gate layer and the region where the window is formed to form a spacer in the window; Separating the first region into the second region by performing a third ion implantation in the first region opened inside the spacer to form a second region of the opposite type to the first region; Depositing a metal layer on a region where the gate layer and the window are formed after removing the spacer to electrically connect the first region constituting the gate and the first region constituting the gate to the metal layer; And etching the metal layer using a third mask so that the metal layer has a pattern forming a wiring.

또한, 본 발명에 따른 MOS 제어 정류 회로는, 제1 마스크를 이용하여 기판에 가드링을 형성하는 단계; 상기 기판의 상부에 게이트층을 형성한 후 제2 마스크를 이용하여 상기 게이트층을 식각하여 윈도우를 형성하는 단계; 상기 기판의 상기 윈도우가 형성된 영역에 제1 이온주입 및 제2 이온주입을 순차적으로 실시하여 웰 및 상기 웰보다 얕고 반대 타입의 제1 영역을 형성하는 단계; 상기 윈도우 내에 스페이서를 형성함으로써 제2 영역을 형성하기 위한 셀프-얼라인을 수행하고 제3 이온주입을 실시하여 상기 제1 영역 상에 상기 제1 영역과 반대 타입의 상기 제2 영역을 형성하여서 상기 제1 영역을 분리하는 단계; 및 상기 스페이서를 제거한 후 게이트를 이루는 상기 게이트층과 소스를 이루는 상기 제1 영역을 전기적으로 접속시키는 메탈층을 제3 마스크를 이용하여 형성하는 단계;를 포함함을 특징으로 한다.
Further, the MOS control rectifier circuit according to the present invention includes: forming a guard ring on a substrate using a first mask; Forming a gate layer on the substrate and etching the gate layer using a second mask to form a window; Sequentially performing a first ion implantation and a second ion implantation in an area where the window of the substrate is formed to form a well and a first region of an opposite type that is shallower than the well; Performing self-alignment to form a second region by forming a spacer in the window and performing a third ion implantation to form the second region of the opposite type to the first region on the first region, Separating the first region; And forming a metal layer that electrically connects the gate layer and the first region, which are the source, after removing the spacer, using a third mask.

따라서, 본 발명에 의하면 MOS 제어 정류 회로를 제조하는 공정이 세 개의 마스크를 이용하는 것으로 단순화될 수 있어서 제조 단가를 절감할 수 있는 효과와 공정의 안정성을 확보하는 효과를 얻을 수 있다.Therefore, according to the present invention, the process of manufacturing the MOS control rectifier circuit can be simplified by using three masks, so that the effect of reducing manufacturing cost and securing process stability can be obtained.

또한, 본 발명에 의하면 N+ 영역을 분리하기 위한 P+ 이온 주입이 셀프 얼라인에 의하여 원하는 위치에 정확히 형성될 수 있어서 MOS 제어 정류 회로의 채널 특성을 개선할 수 있다. 그러므로, 본 발명에 의하면 소자의 동작 특성을 개선하고 수율을 향상할 수 있는 효과를 얻을 수 있다.In addition, according to the present invention, the P + ion implantation for separating the N + region can be accurately formed at a desired position by the self-aligner, thereby improving the channel characteristics of the MOS control rectifier circuit. Therefore, according to the present invention, it is possible to obtain an effect of improving the operation characteristics of the device and improving the yield.

또한, 본 발명에 의하면 MOS 구조를 가지면서 낮은 순방향 전압과 낮은 누설 전류 및 빠른 리버스 리커버리 특성을 갖는 정류 회로를 구현할 수 있는 효과를 갖는다.In addition, according to the present invention, a rectifying circuit having a MOS structure and having a low forward voltage, a low leakage current, and a fast reverse recovery characteristic can be realized.

또한, 본 발명에 의하면 MOS 구조를 가지면서 게이트와 소스가 전기적으로 공통으로 연결되어서 다이오드 특성을 갖는 정류 회로를 구현할 수 있는 효과를 갖는다.
Further, according to the present invention, a gate and a source are electrically connected in common with a MOS structure, so that a rectifying circuit having a diode characteristic can be realized.

도 1은 본 발명에 따른 MOS 제어 정류 회로의 바람직한 실시예를 나타내는 단면도.
도 2 및 도 3은 도 1의 실시예의 등가 회로도.
도 4는 도 1의 실시예의 전류 경로를 설명하는 단면도.
도 5 내지 도 15는 도 1의 실시예를 제조하는 제조 방법을 설명하는 공정도.
도 16는 본 발명에 따른 MOS 제어 정류 회로의 다른 실시예를 나타내는 단면도.
도 17 내지 도 19은 도 16의 실시예를 제조하는 제조 방법을 설명하는 공정도.1 is a cross-sectional view showing a preferred embodiment of a MOS controlled rectifier circuit according to the present invention;
Fig. 2 and Fig. 3 are equivalent circuit diagrams of the embodiment of Fig.
4 is a cross-sectional view illustrating a current path in the embodiment of FIG.
FIGS. 5 to 15 are process drawings illustrating a manufacturing method for manufacturing the embodiment of FIG. 1;
16 is a cross-sectional view showing another embodiment of the MOS control rectifier circuit according to the present invention.
FIGS. 17 to 19 are process drawings illustrating a manufacturing method for manufacturing the embodiment of FIG. 16;

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 본 명세서 및 특허청구범위에 사용된 용어는 통상적이거나 사전적 의미로 한정되어 해석되지 아니하며, 본 발명의 기술적 사항에 부합하는 의미와 개념으로 해석되어야 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It is to be understood that the terminology used herein is for the purpose of description and should not be interpreted as limiting the scope of the present invention.

본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예이며, 본 발명의 기술적 사상을 모두 대변하는 것이 아니므로, 본 출원 시점에서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있다.The embodiments described in the present specification and the configurations shown in the drawings are preferred embodiments of the present invention and are not intended to represent all of the technical ideas of the present invention and thus various equivalents and modifications Can be.

본 발명의 실시예에 따른 MOS 제어 정류 회로는 도 1과 같이 MOS 구조를 갖도록 구성된다.The MOS control rectifier circuit according to the embodiment of the present invention is configured to have a MOS structure as shown in FIG.

도 1을 참조하여 MOS 제어 정류 회로의 구성을 보다 상세히 설명한다.The configuration of the MOS control rectifier circuit will be described in more detail with reference to Fig.

도 1의 MOS 제어 정류 회로는 기판으로 N형 에피텍셜층(N Type Epitaxial)(N-EPI)(10)을 포함한다.The MOS controlled rectifier circuit of Figure 1 includes an N-type epitaxial layer (N-EPI) 10 as a substrate.

N형 에피텍셜층(10) 상에 가드링(12)과 다수의 P-웰(14)이 형성된다. 여기에서, 가드링(12)은 내압(Breakdown Voltage) 확보, 소자 분리 또는 외부와 전기적 경로 차단을 위하여 형성되는 것이며, P-웰(14)은 채널을 형성하기 위한 것이다.A guard ring 12 and a plurality of P-wells 14 are formed on the N-type epitaxial layer 10. Here, the guard ring 12 is formed for securing Breakdown Voltage, for element isolation or for external and electrical path interception, and the P-well 14 is for forming a channel.

P-웰(14) 상에는 P+ 영역(16)과 P+ 영역(16)에 의하여 분리된 N+ 영역(18)들이 형성된다. 여기에서, N+ 영역(18)은 MOS 구조에서 소스를 형성하기 위한 것이고, P+ 영역(16)은 P-웰(14) 내에 형성된 N(+) 영역(18)을 전기적으로 분리하기 위한 것이다.On the P-well 14, N + regions 18 separated by P + region 16 and P + region 16 are formed. Here, the N + region 18 is for forming a source in the MOS structure and the P + region 16 is for electrically isolating the N (+) region 18 formed in the P-well 14.

그리고, 인접한 P-웰들(14)의 사이의 공간에 대응하는 N형 에피텍셜층(10)의 상부에는 게이트층이 형성된다. 게이트층은 게이트 옥사이드(20)와 게이트 폴리(22)가 순차적으로 적층된 구조를 포함한다. Then, a gate layer is formed on the N-type epitaxial layer 10 corresponding to the space between the adjacent P-wells 14. The gate layer includes a structure in which gate oxide 20 and gate poly 22 are sequentially stacked.

인접한 게이트층 사이에는 윈도우가 형성되며, 윈도우와 게이트층의 상부에 메탈층(30)이 형성된다.A window is formed between adjacent gate layers, and a metal layer 30 is formed on top of the window and gate layers.

그리고, N형 에피텍셜층(10)의 하부에 MOS의 드레인을 형성하기 위한 백메탈(40)이 형성된다.A back metal 40 for forming a drain of the MOS is formed below the N-type epitaxial layer 10.

도 1과 같이 구성되는 MOS 제어 정류 회로는 도 2와 같은 등가 회로의 구성을 가지며 도 3과 같은 다이오드로 작용하는 특성을 갖는다.The MOS control rectifier circuit constructed as shown in Fig. 1 has the configuration of an equivalent circuit as shown in Fig. 2 and has a characteristic that acts as a diode as shown in Fig.

즉, 도 1의 MOS 제어 정류 회로는 도 2와 대비하여 N+ 영역(18)이 소스(Source)로 작용되고 P-웰(14)이 게이트 채널(Gate Channel)로 작용되며 N형 에피텍셜층(10)과 백메탈(40)이 드레인(Drain)으로 작용되는 MOS 구조를 갖는다. P-웰(14)과 게이트층을 이루는 게이트 옥사이드(20)가 중첩되어서 컨택되는 영역이 MOS의 게이트 채널을 형성한다. In other words, the MOS controlled rectifier circuit of FIG. 1 is different from the MOS controlled rectifier circuit of FIG. 2 in that the N + region 18 acts as a source and the P-well 14 acts as a gate channel and an N type epitaxial layer 10 and the back metal 40 serve as a drain. The region where the P-well 14 and the gate oxide 20 constituting the gate layer are overlapped and contacted forms the gate channel of the MOS.

도 1의 MOS 제어 정류 회로는 소스를 이루는 N+ 영역(18)과 게이트를 이루는 게이트 폴리(22)가 메탈층(30)에 의하여 전기적으로 연결되어서 도 2와 같이 소스와 게이트가 전기적으로 연결된 구조를 갖는다. 즉, 도 1의 MOS 제어 정류 회로는 도 3과 같은 다이오드로 작용하는 특성을 갖는다. 따라서, 메탈층(30)에 의하여 공통으로 전기적으로 연결된 게이트 폴리(22)와 소스를 이루는 N+ 영역(18)은 다이오드의 애노드(Anode)로 작용되고 드레인은 다이오드의 캐소드(Cathod)로 작용된다.1, the N + region 18 forming the source and the gate poly 22 forming the gate are electrically connected by the metal layer 30 to form a structure in which the source and gate are electrically connected as shown in FIG. 2 . That is, the MOS controlled rectifier circuit of FIG. 1 has the characteristics of acting as a diode as in FIG. Thus, the gate poly 22 electrically connected in common by the metal layer 30 and the source N + region 18 serve as the anode of the diode and the drain serve as the cathode of the diode.

본 발명의 실시예에 따른 MOS 제어 정류 회로는 도 3과 같은 다이오드로 작용하는 특성에 의하여 도 4의 화살표와 같은 경로로 전류를 정류하는 동작을 수행할 수 있다.The MOS control rectifier circuit according to the embodiment of the present invention can perform the operation of rectifying the current to the path as shown by the arrow in Fig. 4 due to the characteristics of the diode as shown in Fig.

도 1의 본 발명의 실시예에 따른 MOS 제어 정류 회로는 도 5 내지 도 15의 공정에 의하여 제조될 수 있다. 이하, 도 5 내지 도 15를 참조하여 MOS 제어 정류 회로의 제조 방법을 설명한다.The MOS control rectifier circuit according to the embodiment of the present invention shown in Fig. 1 can be manufactured by the processes of Figs. 5 to 15. Hereinafter, a method of manufacturing the MOS control rectifier circuit will be described with reference to FIGS. 5 to 15. FIG.

MOS 제어 정류 회로는 N형 에피텍셜층(10)을 포함하는 기판으로 제조될 수 있다.The MOS controlled rectifier circuit may be fabricated from a substrate comprising an N-type epitaxial layer 10.

먼저, MOS 제어 정류 회로를 구성하기 위하여, 도 5 및 도 6과 같이 N형 에피텍셜층(10)에 가드링(12)이 구성된다.First, in order to configure the MOS control rectifier circuit, the guard ring 12 is formed in the N-type epitaxial layer 10 as shown in Figs. 5 and 6.

가드링(12) 형성을 위하여 먼저 N형 에피텍셜층(10)의 상부에 필드 옥사이드(100)가 형성된다. 그 후 필드 옥사이드(100)는 도 5와 같이 포토 공정에 의하여 가드링(12)을 형성할 영역을 오픈하도록 식각된다.In order to form the guard ring 12, a field oxide 100 is first formed on the N type epitaxial layer 10. Then, the field oxide 100 is etched so as to open the region where the guard ring 12 is to be formed by the photo process as shown in FIG.

포토 공정은 공지의 포토레지스트(도시되지 않음)의 코팅, 노광 및 현상을 거치는 포토레지스트 패터닝 공정과 패터닝된 포토레지스트를 마스크층으로 이용하는 식각 공정을 포함한다. 이 중 포토레지스트의 노광에 마스크(제1 마스크)(도시되지 않음)가 이용되며, 제1 마스크는 가드링(12)을 형성할 패턴을 갖는다.The photolithography process includes a photoresist patterning process for coating, exposing, and developing a known photoresist (not shown) and an etching process using the patterned photoresist as a mask layer. A mask (first mask) (not shown) is used for exposure of the photoresist, and the first mask has a pattern for forming the guard ring 12.

상기 포토 공정에 의하여 포토레지스트가 가드링(12)을 형성할 영역이 오픈된 패턴을 가지며, 포토레지스트를 이용하여 필드 옥사이드(100)에 대한 식각이 진행된다.The photoresist has a pattern in which a region where the guard ring 12 is to be formed is opened by the photolithography process and etching is performed on the field oxide 100 using a photoresist.

필드 옥사이드(100)의 식각이 진행되면 포토레지스트의 하부의 필드 옥사이드(100)는 잔류되고 포토레지스트가 오픈된 영역에 노출된 필드 옥사이드(100)는 식각된다. 필드 옥사이드(100)의 식각 방법은 제작자에 의하여 다양하게 실시될 수 있으며, 습식 식각의 경우 식각액도 필드 옥사이드(100)와 N형 에피텍셜(10)의 재질 및 선택비를 감안하여 결정될 수 있다.As the etching of the field oxide 100 proceeds, the field oxide 100 under the photoresist remains and the field oxide 100 exposed in the region where the photoresist is exposed is etched. The etch method of the field oxide 100 may be variously performed by the manufacturer, and in the case of wet etching, the etchant may also be determined in consideration of the material and selectivity of the field oxide 100 and the N-type epitaxial layer 10.

도 5과 같이 제1 마스크를 이용한 포토 공정과 식각 공정이 수행됨에 따라서 필드 옥사이드(100)는 가드링을 형성하기 위한 영역이 오픈된 패턴을 갖는다.As shown in FIG. 5, the photolithography process and the etching process using the first mask are performed, so that the field oxide 100 has an open area for forming the guard ring.

그 후 필드 옥사이드(100)를 마스크층으로 이용하는 P+ 이온 주입이 수행되며, 이온 주입된 P+ 도즈(Dose)는 후속되는 드라이브-인(Drive-in) 공정에 의하여 확산된다. 이때 드라이브-인(확산)은 다양한 분위기에서 이루어질 수 있다. P + ion implantation using the field oxide 100 as a mask layer is then performed and the implanted P + dose is diffused by a subsequent drive-in process. At this time, the drive-in (diffusion) can be performed in various environments.

상술한 필드 옥사이드(100)를 마스크층으로 이용한 P+ 이온 주입 및 드라이브-인 공정이 수행된 결과 도 6과 같이 가드링(12)이 N형 에피텍셜층(10)에 형성된다.As a result of the P + ion implantation and the drive-in process using the field oxide 100 as a mask layer, the guard ring 12 is formed in the N type epitaxial layer 10 as shown in FIG.

상술한 바와 같이 N형 에피텍셜층(10)에 가드링(12)이 형성된 후 필드 옥사이드(100)는 식각에 의하여 제거된다.After the guard ring 12 is formed in the N type epitaxial layer 10 as described above, the field oxide 100 is removed by etching.

그 후 도 7 및 도 8과 같이 게이트층을 형성하기 위한 공정이 진행된다.Then, a process for forming a gate layer is performed as shown in FIGS.

즉, 도 6와 같이 가드링(12)이 형성되고 필드 옥사이드(100)가 제거된 후 게이트층을 형성하기 위한 게이트 옥사이드(20) 및 게이트 폴리(22)가 도 7과 같이 순차적으로 적층되어서 게이트층을 형성한다. 6, a gate oxide 20 and a gate poly 22 for forming a gate layer are sequentially stacked as shown in FIG. 7 after the guard ring 12 is formed and the field oxide 100 is removed, Layer.

게이트 옥사이드(20)는 산화에 의하여 형성되며, 게이트 폴리(22)는 증착(Deposition)에 의하여 형성될 수 있다. The gate oxide 20 is formed by oxidation, and the gate poly 22 may be formed by deposition.

게이트 폴리(22)는 게이트층을 형성하기 위하여 폴리실리콘 재질로 증착된 도전성 박막을 의미하며, 3000Å 내지 6000Å의 두께를 갖도록 형성될 수 있다. 게이트 옥사이드(20)의 두께는 채널의 전기적 특성을 결정하는 것으로 제작자에 의하여 다양하게 결정될 수 있다.The gate poly 22 refers to a conductive thin film deposited with a polysilicon material to form a gate layer, and may be formed to have a thickness of 3000 Å to 6000 Å. The thickness of the gate oxide 20 determines the electrical characteristics of the channel and can be variously determined by the manufacturer.

도 7과 같이 적층된 게이트 옥사이드(20)와 게이트 폴리(22)는 포토 공정에 의하여 도 8과 같이 윈도우(102)를 갖게 된다.As shown in FIG. 7, the gate oxide 20 and the gate poly 22, which are stacked together, have windows 102 as shown in FIG. 8 by photolithography.

윈도우(102)를 형성하기 위한 포토 공정도 통상적인 포토레지스트(104)의 코팅, 노광 및 현상을 거치는 포토레지스트 패터닝 공정과 패터닝된 포토레지스트(104)를 마스크층으로 이용하는 식각 공정을 포함한다. 이 중 포토레지스트(104)의 노광에 마스크(제2 마스크)(도시되지 않음)가 이용되며, 제2 마스크는 하부의 P웰(14)을 형성하기 위한 패턴을 갖는다.The photolithography process for forming the window 102 also includes a photoresist patterning process for coating, exposing, and developing a conventional photoresist 104 and an etching process using the patterned photoresist 104 as a mask layer. A mask (second mask) (not shown) is used for exposure of the photoresist 104, and the second mask has a pattern for forming the lower P well 14. [

상기 포토 공정에 의하여 P웰(14)을 형성할 영역 즉 윈도우(102)를 형성할 영역이 오픈된 포토레지스트(104)가 패터닝되며, 포토레지스트(104)가 게이트 폴리(22) 상에 패턴닝된 후 게이트 폴리(22)와 게이트 옥사이드(20)에 대한 식각이 진행된다.The photo resist 104 is patterned by opening the region where the P well 14 is to be formed by the photo process to form the window 102 and the photoresist 104 is patterned on the gate poly 22 And the gate poly (22) and the gate oxide (20) are etched.

게이트 옥사이드(20)와 게이트 폴리(22)에 대한 식각이 진행되면, 포토레지스트(104)의 하부의 게이트 옥사이드(20)와 게이트 폴리(22)는 잔류되고 포토레지스트(104)가 오픈된 윈도우(102) 영역에 노출된 게이트 옥사이드(20)와 게이트 폴리(22)는 식각된다. 게이트 옥사이드(20)와 게이트 폴리(22)의 식각 방법은 제작자에 의하여 다양하게 실시될 수 있다. As the etching of gate oxide 20 and gate poly 22 progresses, gate oxide 20 and gate poly 22 under photoresist 104 remain and photoresist 104 remains open in the window The gate oxide 20 and the gate poly 22 exposed in the region of the gate oxide 102 are etched. The method of etching the gate oxide 20 and the gate poly 22 may be variously performed by the manufacturer.

상기와 같이 포토레지스트(104)를 마스크층으로 이용하여 게이트 옥사이드(20)와 게이트 폴리(22)에 대한 식각을 수행하면, 도 8과 같이 N형 에피텍셜층(10)이 노출된 윈도우(102)가 형성될 수 있다.When the gate oxide 20 and the gate poly 22 are etched using the photoresist 104 as a mask layer as described above, the N-type epitaxial layer 10 is exposed to the window 102 May be formed.

도 7 및 도 8에 의하여 윈도우(102)를 갖도록 게이트층이 형성되면, 그 후 도 9 및 도 10의 순차적인 이온주입에 의하여 P-웰(14)과 N+ 영역(18)이 형성된다.7 and 8, a gate layer is formed to have a window 102, and then a P-well 14 and an N + region 18 are formed by sequential ion implantation of FIGS.

먼저, 도 8과 같이 윈도우가 오픈된 상부에 P- 이온을 주입하는 이온 주입을 실시하여 P-웰(14)을 형성한다.First, as shown in FIG. 8, P-well 14 is formed by performing ion implantation for implanting P- ions into an upper portion of a window.

도 9와 같이 P-웰(14) 형성을 위한 이온 주입 과정에서 게이트층을 형성하는데 이용된 포토레지스트(104)는 그대로 잔류시켜서 이온주입을 위한 마스크층으로 이용될 수 있다.As shown in FIG. 9, the photoresist 104 used to form the gate layer in the ion implantation process for forming the P-well 14 may remain as it is and be used as a mask layer for ion implantation.

이는 포토레지스트(104)는 P- 이온이 게이트 폴리(22)로 주입되는 것을 차단함으로써 N형 불순물을 포함하는 게이트 폴리(22)의 전기적 특성을 유지하고 P- 이온의 주입에 의한 게이트 폴리(22)의 물리적 손상을 방지하기 위한 것이다.This is because the photoresist 104 maintains the electrical characteristics of the gate poly 22 including the N-type impurity by blocking P- ions from being injected into the gate poly 22 and the gate poly 22 In order to prevent physical damage.

P- 이온의 이온 주입이 수행된 후 포토레지스트(104)를 제거하고 P-웰(14)을 형성하기 위한 드라이브-인을 수행할 수 있다.After the ion implantation of P- ions is performed, the photoresist 104 may be removed and a drive-in may be performed to form the P-well 14.

상기한 과정에 의하여 도 9와 같이 윈도우 영역(102)과 윈도우 영역(102)의 변부에 접하는 게이트층이 형성된 일부 영역까지 중첩되도록 P-웰(14)이 형성될 수 있다.As shown in FIG. 9, the P-well 14 may be formed so as to overlap a portion of the window region 102 and a portion of the window region 102 where the gate layer is formed.

상기한 바에서 포토 레지스트(104)는 후속되는 드라이브-인과 후술되는 N+ 이온 주입 공정의 고온 환경에서 타서 공정 설비에 악영향을 미칠 수 있으므로 P-웰(14) 형성을 위한 P- 이온의 드라이브-인 전에 제거함이 바람직하다.As described above, the photoresist 104 may be in a high temperature environment of a subsequent drive-in and subsequent N + ion implantation process, which may adversely affect the process equipment, and thus the P-well drive- It is preferable to remove it beforehand.

도 9와 같이 P-웰(14)이 형성된 후 도 10과 같이 N+ 영역(18)이 이온 주입에 의하여 형성될 수 있다. After the P-well 14 is formed as shown in FIG. 9, an N + region 18 may be formed by ion implantation as shown in FIG.

이때, N+ 영역(18)은 P-웰(14)보다 얕은 깊이와 좁은 폭을 갖도록 형성될 수 있으며, N+ 영역(18)도 윈도우 영역(102)과 윈도우 영역(102)의 변부에 접하는 게이트층이 형성된 일부 영역까지 중첩되도록 형성됨이 바람직하다.The N + region 18 may be formed to have a shallower depth and a narrower width than the P-well 14, and the N + region 18 may be formed to have a smaller depth than the gate region < Is formed so as to overlap with a part of the region where the electrode is formed.

도 9 및 도 10과 같이 P- 이온 주입에 의한 P-웰(14)과 N+ 이온 주입에 의한 N+ 영역(18)이 형성된 후 N+ 영역(18)을 분리하기 위한 도 11 및 도 12의 공정이 진행될 수 있다.11 and 12 for separating the N + region 18 after the P-well 14 by P-ion implantation and the N + region 18 by N + ion implantation are formed as shown in FIGS. 9 and 10 Can proceed.

즉, 도 10과 같이 형성된 게이트층과 P- 이온 주입에 의한 P-웰(14)과 N+ 이온 주입에 의한 N+ 영역(18)이 형성된 후 윈도우(102) 내에 스페이서(106)를 형성하는 공정이 도 11과 같이 진행될 수 있다.That is, the process of forming the spacers 106 in the window 102 after the gate layer formed as shown in FIG. 10, the P-well 14 by P-ion implantation, and the N + It can proceed as shown in FIG.

스페이서(106)는 게이트층과 윈도우가 형성된 영역 상의 전면에 희생막을 증착한 후 전면 식각하여 형성될 수 있으며, 이때 희생막은 옥사이드가 이용될 수 있다.The spacer 106 may be formed by front-side etching after depositing a sacrificial layer on the entire surface of the gate layer and the region where the window is formed, wherein oxide may be used as the sacrificial layer.

즉, 옥사이드를 도 10의 구조를 갖는 게이트층과 윈도우 상에 전면 증착하고, 옥사이드를 윈도우(102)의 일부 면이 노출될 때까지 식각하면 도 11과 같이 윈도우(102)의 측벽에 스페이서(106)가 잔류된다.That is, when oxide is entirely deposited on the gate layer and the window having the structure of FIG. 10 and the oxide is etched until a portion of the window 102 is exposed, the spacer 106 ).

이때, 스페이서(106)는 후속되는 P+ 이온 주입을 위한 셀프-얼라인을 수행하기 위하여 형성되는 것이다. 즉, 스페이서(106)에 의하여 오픈된 윈도우(102) 영역에 대하여 후속되는 P+ 이온 주입이 이루어질 수 있다.At this time, the spacer 106 is formed to perform self-alignment for the subsequent P + ion implantation. That is, a subsequent P + ion implant can be made to the window 102 region opened by the spacer 106.

스페이서(106)의 폭은 윈도우(102)를 오픈하여 P+ 영역을 형성하기 위하여 필요한 크기로 조절될 수 있다.The width of the spacer 106 can be adjusted to the required size to open the window 102 to form the P + region.

상기 도 11과 같이 스페이서(106)가 형성된 후 도 12와 같이 P+ 이온 주입을 실행하면, 스페이서(106)에 의하여 얼라인된 영역에 대하여 P+ 이온 주입이 실시되어서 P+ 영역(16)이 형성될 수 있다.After the spacer 106 is formed as shown in FIG. 11, when P + ion implantation is performed as shown in FIG. 12, P + ion implantation is performed on the region aligned by the spacer 106 to form the P + have.

P+ 영역(16)은 P+ 이온의 주입 깊이를 제어하여서 N+ 영역(18)을 분리하도록 형성할 수 있으며, 이를 위하여 P+ 이온의 주입은 P-웰(14)을 일부 포함하는 깊이로 진행될 수 있다. The P + region 16 may be formed to control the implantation depth of the P + ions to isolate the N + regions 18. To this end, the implantation of P + ions may proceed to a depth including a portion of the P-well 14.

도 12와 같이 N+ 영역(18)은 중앙이 P+ 영역(16)에 의하여 분리되어서 P+ 영역(16)에 의하여 스페이서(106)가 형성된 영역과 게이트층에 중첩된 영역에 제한적으로 존재하게 된다. 즉, N+ 영역(18)은 게이트층의 측벽에 인접하게 형성된다.As shown in FIG. 12, the center of the N + region 18 is separated by the P + region 16 and is limited to the region where the spacer 106 is formed by the P + region 16 and the region overlapping the gate layer. That is, the N + region 18 is formed adjacent to the side wall of the gate layer.

그 후 도 13과 같이 스페이서(106)가 식각에 의하여 제거될 수 있으며, 바람직하게는 건식 식각으로 스페이서(106)가 제거될 수 있다.The spacers 106 may then be removed by etching as shown in FIG. 13, and preferably the spacers 106 may be removed by dry etching.

스페이서(106)가 제거된 후 메탈 공정을 진행하여 메탈층(30)이 도 14와 같이 증착에 의하여 형성될 수 있으며, 메탈층(30)은 포토 공정에 의하여 도 15와 같이 패턴을 갖도록 식각될 수 있다. After the spacer 106 is removed, the metal layer 30 may be formed by deposition as shown in FIG. 14, and the metal layer 30 may be etched to have a pattern as shown in FIG. 15 by a photolithography process .

메탈층(30)의 식각을 위하여 마스크(제3 마스크)를 이용한 포토 공정이 수행될 수 있다. A photolithography process using a mask (a third mask) may be performed for etching the metal layer 30. FIG.

메탈층(30)을 식각하기 위한 포토 공정도 통상적인 포토레지스트(도시되지 않음)의 코팅, 노광 및 현상을 거치는 포토레지스트 패터닝 공정과 패터닝된 포토레지스트를 마스크층으로 이용하는 식각 공정을 포함한다. 이 중 포토레지스트의 노광에 제3 마스크(도시되지 않음)가 이용되며, 제3 마스크는 메탈층(30)을 식각하기 위한 패턴을 갖는다.The photolithography process for etching the metal layer 30 also includes a photoresist patterning process for coating, exposing, and developing a conventional photoresist (not shown) and an etching process using the patterned photoresist as a mask layer. A third mask (not shown) is used for exposure of the photoresist, and the third mask has a pattern for etching the metal layer 30. [

상술한 바와 같이 형성되는 메탈층(30)은 게이트 옥사이드(20)와 게이트 폴리(22)를 포함하여 게이트를 이루는 게이트층과 소스를 이루는 N-웰 즉 N+ 영역(18)을 전기적으로 접속한다. The metal layer 30 formed as described above includes the gate oxide 20 and the gate poly 22 to electrically connect the N-well or the N + region 18 which forms the source with the gate layer forming the gate.

상술한 도 5 내지 도 15의 공정이 수행된 후 N형 에피텍셜층(10)의 하부에 드레인 형성을 위한 백메탈(40)이 형성될 수 있으며, 백메탈(40)은 메탈의 증착을 포함하는 공정으로 이루어질 수 있다.After the processes of FIGS. 5 to 15 are performed, a back metal 40 for forming a drain may be formed under the N-type epitaxial layer 10, and the back metal 40 may include a metal . ≪ / RTI >

상술한 도 5 내지 도 15의 공정으로 본 발명의 실시예에 따른 MOS 제어 정류 회로가 구성될 수 있으며, MOS 제어 정류 회로는 3개의 마스크를 이용하는 공정을 포함하여 제조될 수 있다. The MOS control rectifier circuit according to the embodiment of the present invention can be constructed by the processes of FIGS. 5 to 15 described above, and the MOS control rectifier circuit can be manufactured including the process using three masks.

그러므로, 본 발명에 따른 실시예는 마스크를 이용하는 공정의 수를 줄임으로써 공정을 단순화할 수 있어서 제조 단가를 절감할 수 있다. 또한, 제조 공정이 단순화됨에 따라서 공정의 안정성이 확보되는 효과도 기대할 수 있다.Therefore, the embodiment according to the present invention can simplify the process by reducing the number of processes using the mask, thereby reducing manufacturing cost. In addition, as the manufacturing process is simplified, the stability of the process can be expected to be secured.

또한, 본 발명에 따른 실시예는 N+ 영역을 분리하기 위한 P+ 이온 주입이 셀프 얼라인에 의하여 원하는 위치에 정확히 형성될 수 있어서 MOS 제어 정류 회로의 채널 특성을 개선할 수 있다. 그러므로, 본 발명의 실시예에 의하면 소자의 동작 특성을 개선하고 수율을 향상할 수 있는 효과를 얻을 수 있다.Also, the embodiment according to the present invention can improve the channel characteristics of the MOS control rectifier circuit because the P + ion implantation for isolating the N + region can be accurately formed at a desired position by the self-aligning. Therefore, according to the embodiment of the present invention, it is possible to obtain an effect of improving the operation characteristics of the element and improving the yield.

한편, 본 발명에 따른 실시예는 도 16과 같이 P+ 영역(16)을 형성하기 위한 셀프 얼라인을 위하여 형성되는 스페이서(106)를 일부 잔류시킴으로써 식각에 의한 게이트 옥사이드(20)의 손상을 방지할 수 있다.In the embodiment of the present invention, as shown in FIG. 16, a part of the spacer 106 formed for self-alignment for forming the P + region 16 is partially left to prevent damage to the gate oxide 20 by etching .

스페이서(104)를 제거하는 식각 공정은 옥사이드를 제거하기 위한 공정이다. 스페이서(104)의 과도 식각이 발생하면 게이트 옥사이드(20)의 측벽도 식각에 의하여 손상될 수 있다. 게이트 옥사이드(20)의 측벽의 손상은 MOS 구조에서 게이트에 대응하는 채널 영역을 손상시키는 결과를 초래하므로 소자의 전기적 특성을 열화시킬 수 있다.The etching process for removing the spacers 104 is a process for removing the oxide. If over-etching of the spacers 104 occurs, the sidewalls of the gate oxide 20 may also be damaged by etching. Damage to the sidewalls of the gate oxide 20 may result in damage to the channel region corresponding to the gate in the MOS structure, which may deteriorate the electrical characteristics of the device.

이를 방지하기 위하여, 도 16의 실시예는 스페이서(104)를 습식 식각으로 제거하면서 일부를 잔류시키도록 식각종료점을 설정할 수 있다.To prevent this, the embodiment of FIG. 16 may set the etch end point to leave a portion while removing the spacer 104 by wet etching.

바람직하게는, 잔류된 스페이서(104)는 게이트 옥사이드(20)의 두께보다 큰 높이를 갖도록 형성될 수 있다.Preferably, the remaining spacers 104 may be formed to have a height greater than the thickness of the gate oxide 20.

또한, 스페이서(104)는 N+ 영역(18)을 일부 오픈하면서 윈도우(102)의 측벽에 잔류되도록 제거됨이 바람직하다.Also, the spacer 104 is preferably removed so as to remain on the sidewalls of the window 102 while partially opening the N + region 18.

그러므로, 잔류된 스페이서(104)에 의하여 게이트 옥사이드(20)의 측벽은 식각으로부터 보호될 수 있다.Therefore, the sidewalls of the gate oxide 20 can be protected from etching by the remaining spacers 104. [

도 16의 실시예도 마스크를 이용하는 공정의 수를 줄임으로써 공정을 단순화할 수 있어서 제조 단가를 절감할 수 있으며 공정의 안정성이 확보되는 효과를 기대할 수 있다. The embodiment of FIG. 16 can also simplify the process by reducing the number of processes using the mask, thereby reducing manufacturing cost and securing process stability.

상기와 같은 공정에 의하여 본 발명의 실시예에 따른 MOS 제어 정류 회로는 MOS 구조를 가지면서 낮은 순방향 전압과 낮은 누설 전류 및 빠른 리버스 리커버리 특성을 가질 수 있을 뿐만 아니라 게이트와 소스가 전기적으로 공통으로 연결되어서 다이오드 특성을 가질 수 있다.
The MOS controlled rectifier circuit according to the embodiment of the present invention has a MOS structure and can have a low forward voltage, a low leakage current, and a fast reverse recovery characteristic, So that it can have a diode characteristic.

10 : N형 에피텍셜층 12 : 가드링
14 : P-웰 16 : P+ 영역
18 : N+ 영역 20 : 게이트 옥사이드
22 : 게이트 폴리 30 : 메탈층
40 : 백메탈 100 : 필드 옥사이드
102 : 윈도우 104 : 스페이서10: N-type epitaxial layer 12: Guard ring
14: P-well 16: P + region
18: N + region 20: gate oxide
22: gate poly 30: metal layer
40: Back metal 100: Field oxide
102: Window 104: Spacer

Claims (15)

제1 마스크를 이용하여 기판에 가드링을 형성하는 단계;
상기 기판의 상부에 게이트층을 형성한 후 제2 마스크를 이용하여 상기 게이트층을 식각하여 윈도우를 형성하는 단계;
상기 기판의 상기 윈도우가 형성된 영역에 제1 이온주입 및 제2 이온주입을 순차적으로 실시하여 웰 및 상기 웰보다 얕고 반대 타입의 제1 영역을 형성하는 단계;
상기 게이트층과 상기 윈도우가 형성된 영역 상에 희생막을 증착 및 전면 식각하여 상기 윈도우 내에 스페이서를 형성하는 단계;
상기 스페이서의 내측에 오픈된 상기 제1 영역에 제3 이온주입을 실시하여 상기 제1 영역의 반대 타입의 제2 영역을 형성함으로써 상기 제1 영역을 상기 제2 영역으로 분리하는 단계;
상기 스페이서를 제거한 후 상기 게이트층과 상기 윈도우가 형성된 영역 상에 메탈층을 적층하여 게이트를 이루는 상기 게이트층과 소스를 이루는 상기 제1 영역을 상기 메탈층으로 전기적으로 접속시키는 단계; 및
상기 메탈층이 배선을 형성하는 패턴을 갖도록 제3 마스크를 이용하여 상기 메탈층을 식각하는 단계;를 포함함을 특징으로 하는 모스 제어 정류 회로의 제조 방법.
Forming a guard ring on the substrate using a first mask;
Forming a gate layer on the substrate and etching the gate layer using a second mask to form a window;
Sequentially performing a first ion implantation and a second ion implantation in an area where the window of the substrate is formed to form a well and a first region of an opposite type that is shallower than the well;
Depositing and etching the sacrificial layer on the gate layer and the region where the window is formed to form a spacer in the window;
Separating the first region into the second region by performing a third ion implantation in the first region opened inside the spacer to form a second region of the opposite type of the first region;
Depositing a metal layer on a region where the gate layer and the window are formed after removing the spacer to electrically connect the first region constituting the gate and the first region constituting the gate to the metal layer; And
And etching the metal layer using a third mask such that the metal layer has a pattern for forming a wiring.
제1 항에 있어서,
상기 기판은 N형 에피텍셜층을 이용하며, 상기 N형 에피텍셜층의 하부에 드레인 형성을 위한 백메탈이 더 형성되는 모스 제어 정류 회로의 제조 방법.
The method according to claim 1,
Wherein the substrate uses an N-type epitaxial layer and a back metal for forming a drain is further formed under the N-type epitaxial layer.
제1 항에 있어서,
상기 게이트층은 게이트 옥사이드와 게이트 폴리가 순차적으로 적층되어 형성되는 모스 제어 정류 회로의 제조 방법.
The method according to claim 1,
Wherein the gate layer is formed by sequentially laminating gate oxide and gate poly.
제1 항에 있어서,
상기 제1 이온주입은 상기 제2 마스크를 이용한 상기 게이트층의 식각에 이용된 포토레지스트를 잔류시켜서 마스크 층으로 이용하여 실시되는 모스 제어 정류 회로의 제조 방법.
The method according to claim 1,
Wherein the first ion implantation is performed using the photoresist used for etching the gate layer using the second mask as a mask layer.
제4 항에 있어서,
상기 제2 이온주입은 상기 포토레지스트를 제거한 후 실시되는 모스 제어 정류 회로의 제조 방법.
5. The method of claim 4,
Wherein the second ion implantation is performed after removing the photoresist.
제1 항에 있어서,
상기 제2 이온주입은 상기 게이트층을 마스크 층으로 이용하여 실시되는 모스 제어 정류 회로의 제조 방법.
The method according to claim 1,
Wherein the second ion implantation is performed using the gate layer as a mask layer.
제1 항에 있어서,
상기 웰은 상기 윈도우에 접하는 상기 게이트층과 중첩되는 면적을 갖도록 형성되는 모스 제어 정류 회로의 제조 방법.
The method according to claim 1,
Wherein the well is formed to have an area overlapping the gate layer in contact with the window.
제7 항에 있어서,
상기 제1 영역은 상기 웰보다 좁은 면적을 가지면서 상기 윈도우에 접하는 상기 게이트층과 중첩되는 면적을 갖도록 형성되는 모스 제어 정류 회로의 제조 방법.
8. The method of claim 7,
Wherein the first region is formed to have an area narrower than the well and to have an area overlapping the gate layer in contact with the window.
제1 항에 있어서,
상기 스페이서는 건식 식각으로 제거되는 모스 제어 정류 회로의 제조 방법.
The method according to claim 1,
Wherein the spacers are removed by dry etching.
제1 항에 있어서,
상기 스페이서는 상기 제1 영역을 일부 오픈하면서 상기 윈도우의 측벽에 잔류되도록 제거되는 모스 제어 정류 회로의 제조 방법.
The method according to claim 1,
Wherein the spacer is removed to remain on the sidewall of the window while partially opening the first region.
제10 항에 있어서,
상기 스페이서는 습식 식각으로 제거되는 모스 제어 정류 회로의 제조 방법.
11. The method of claim 10,
Wherein the spacers are removed by wet etching.
제10 항에 있어서,
상기 게이트층은 게이트 옥사이드와 게이트 폴리가 순차적으로 적층되어 형성되며, 상기 잔류되는 상기 스페이서는 상기 게이트 옥사이드의 두께보다 큰 높이를 갖도록 형성되는 모스 제어 정류 회로의 제조 방법.
11. The method of claim 10,
Wherein the gate layer is formed by sequentially stacking a gate oxide and a gate poly, and the remaining spacer is formed to have a height larger than the thickness of the gate oxide.
제1 마스크를 이용하여 기판에 가드링을 형성하는 단계;
상기 기판의 상부에 게이트층을 형성한 후 제2 마스크를 이용하여 상기 게이트층을 식각하여 윈도우를 형성하는 단계;
상기 기판의 상기 윈도우가 형성된 영역에 제1 이온주입 및 제2 이온주입을 순차적으로 실시하여 웰 및 상기 웰보다 얕고 반대 타입의 제1 영역을 형성하는 단계;
상기 윈도우 내에 스페이서를 형성함으로써 제2 영역을 형성하기 위한 셀프-얼라인을 수행하고 제3 이온주입을 실시하여 상기 제1 영역 상에 상기 제1 영역의 반대 타입의 상기 제2 영역을 형성하여서 상기 제1 영역을 분리하는 단계; 및
상기 스페이서를 제거한 후 게이트를 이루는 상기 게이트층과 소스를 이루는 상기 제1 영역을 전기적으로 접속시키는 메탈층을 제3 마스크를 이용하여 형성하는 단계;를 포함함을 특징으로 하는 모스 제어 정류 회로의 제조 방법.
Forming a guard ring on the substrate using a first mask;
Forming a gate layer on the substrate and etching the gate layer using a second mask to form a window;
Sequentially performing a first ion implantation and a second ion implantation in an area where the window of the substrate is formed to form a well and a first region of an opposite type that is shallower than the well;
Performing self-alignment to form a second region by forming a spacer in the window and performing a third ion implantation to form the second region of the opposite type of the first region on the first region, Separating the first region; And
And forming a metal layer that electrically connects the gate layer and the first region, which are the source, after the spacer is removed, using a third mask. Way.
제13 항에 있어서,
상기 웰은 상기 윈도우에 접하는 상기 게이트층과 중첩되는 면적을 가지며, 상기 제1 영역은 상기 웰보다 좁은 면적을 가지면서 상기 윈도우에 접하는 상기 게이트층과 중첩되는 면적을 갖도록 형성되는 모스 제어 정류 회로의 제조 방법.
14. The method of claim 13,
Wherein the well has an area overlapping the gate layer in contact with the window and the first area is formed to have an area smaller than that of the well and having an area overlapping the gate layer in contact with the window Gt;
제13 항에 있어서,
상기 스페이서는 상기 제1 영역의 채널을 일부 오픈하면서 상기 윈도우의 측벽에 잔류되도록 제거되는 모스 제어 정류 회로의 제조 방법.14. The method of claim 13,
Wherein the spacer is removed to remain on the sidewall of the window while partially opening the channel of the first region.
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* Cited by examiner, † Cited by third party
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KR20010030942A (en) * 1997-10-17 2001-04-16 스콧 티. 마이쿠엔 Methods of Forming Power Semiconductor Devices Having Merged Split-Well Body Regions Therein And Devices Formed Thereby
US20020019115A1 (en) 1999-04-01 2002-02-14 Vladimir Rodov Power rectifier device and method of fabricating power rectifier devices
US20020030226A1 (en) 2000-09-11 2002-03-14 Norio Yasuhara MOS field effect transistor with reduced on-resistance
US6624030B2 (en) * 2000-12-19 2003-09-23 Advanced Power Devices, Inc. Method of fabricating power rectifier device having a laterally graded P-N junction for a channel region

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010030942A (en) * 1997-10-17 2001-04-16 스콧 티. 마이쿠엔 Methods of Forming Power Semiconductor Devices Having Merged Split-Well Body Regions Therein And Devices Formed Thereby
US20020019115A1 (en) 1999-04-01 2002-02-14 Vladimir Rodov Power rectifier device and method of fabricating power rectifier devices
US20020030226A1 (en) 2000-09-11 2002-03-14 Norio Yasuhara MOS field effect transistor with reduced on-resistance
US6624030B2 (en) * 2000-12-19 2003-09-23 Advanced Power Devices, Inc. Method of fabricating power rectifier device having a laterally graded P-N junction for a channel region

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