KR101455483B1 - 기억 소자 및 기억 방법 - Google Patents

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Abstract

터널 자기 저항 효과를 이용하여 3 값 또는 4 값의 정보가 기억되는 기억 소자 및 기억 방법을 제공한다. 자유 자성층 (13) 의 서로 상이한 위치에 형성된 제 1, 제 2 자유층부 (131, 132) 와 제 1, 제 2 고정층부 (111, 112) 를 갖는 제 1, 제 2 소자 (101, 102) 의 병렬 접속 회로에서는, 자벽 (19) 이 제 1, 제 2 단부 (18a, 18c) 와 중간부 (18b) 중 어느 것에 위치할 때의 3 가지 저항값이 구별되어 3 값이 기억되고, 자유 자성층 (13) 을 흐르는 기록 전류로 자벽 (19) 이 이동되어 기억된 값이 재기록된다. 고정층과 상부 자유 자성층에 형성된 제 1 상부 자유층부를 갖는 제 1 소자와, 상부 자유 자성층에 형성된 제 2 상부 자유층부와 하부 자유 자성층에 형성된 하부 자유층부를 갖는 제 2 소자의 직렬 접속 회로에서는, 상부 자유 자성층 내의 자벽과 하부 자유 자성층 내의 자벽의 위치의 조합으로 3 값 또는 4 값이 기억된다.

Description

기억 소자 및 기억 방법{STORAGE CELL AND STORAGE METHOD}
본 발명은, 기억 소자 및 기억 방법에 관한 것이다.
현재, 터널 자기 저항 (Tunneling Magneto-Resistive) 효과를 발현하는 자성 다층막을 사용한 기억 소자 (터널 자기 저항 소자) 는, MRAM 등의 불휘발성 메모리 등에 응용되고 있다.
터널 자기 저항 소자의 다층막은, 2 층의 자성층과, 2 층의 자성층 사이에 끼워진 절연층을 갖고 있다. 절연층의 막두께는 얇고, 기억 소자로서 동작시키기 위해 막면에 수직으로 센스 전류를 흐르게 하면, 터널 효과에 의해 절연층을 통하여 터널 전류가 흐른다.
2 층의 자성층의 자화 방향이 서로 역방향 (반 (反) 평행) 일 때의 저항값은 크고, 동일한 방향 (평행) 일 때의 저항값은 작다. 대소의 저항값을 『0』『1』에 대응시킴으로써 불휘발적으로 2 값의 정보를 기억하는 기억 소자를 실현할 수 있다.
터널 자기 저항 소자에 대한 데이터 기록 방법으로는, 예를 들어, 특허문헌 1 에서는 자성층의 막면에 평행하게 전류를 흐르게 함으로써, 자성층 내에 있어서의 서로 역방향의 자구 (磁區) 의 경계인 자벽 (磁壁) 의 이동에 의한 방법이 개시되어 있다.
종래 채용되고 있는 터널 자기 저항 소자의 형상에서는, 기본적으로 2 층의 자성층의 자화 방향의 관계가 평행이나 반평행의 상태만 있을 수 있으므로, 저항은 고저항과 저저항의 2 종류이며, 대소의 저항값을『0』『1』에 대응시킴으로써, 2 값에 의한 정보의 기억만 있을 수 있었다.
현재 연구 개발이 진행되고 있는 불휘발성 메모리의 MRAM 으로 해도, 혹은 양산되어 더욱 미세화가 진행되고 있는 DRAM 으로 해도, 정보의 기본이 되는 비트는『0』『1』의 2 개의 상태를 기본으로 하고 있다. 그 때문에 그것이 휘발성이든 불휘발성이든, 용량이라는 관점에서 보면 우위성은 없다.
기억 용량을 늘리기 위해서는 기억 소자의 개수 (밀도) 를 늘리는 것 이외에 해답은 없고, 그러기 위해서는 미세화를 보다 진행시키는 것 이외에 방법은 없지만, 기억 소자의 미세화에는 한계가 있다. 따라서, 미세화 이외 방법으로 기록 밀도를 향상시키기 위한 수단이 필요하다.
국제공개 제2007/020823호
본 발명은 상기 종래 기술의 문제를 해결하기 위해 창작된 것으로, 그 목적은, 터널 자기 저항 효과를 이용하여 3 값 또는 4 값의 정보가 기억되는 기억 소자 및 기억 방법을 제공하는 것에 있다.
상기 과제를 해결하기 위해 본 발명은, 띠 모양의 자유 자성층과, 상기 자유 자성층의 표면 상에 밀착된 절연층과, 상기 절연층의 표면 상에 밀착되고 서로 이간되어 배치되고, 동일한 방향으로 자화된 제 1, 제 2 고정층부를 갖고, 상기 절연층 중, 표면이 상기 제 1, 제 2 고정층부와 밀착된 부분의 상기 표면에서 이면 사이의 부분을 제 1, 제 2 절연층부라고 부르고, 상기 자유 자성층 중, 표면이 상기 제 1, 제 2 절연층부와 밀착된 부분의 상기 표면에서 이면 사이의 부분을 제 1, 제 2 자유층부라고 부르면, 상기 제 1 자유층부와 상기 제 1 절연층부와 상기 제 1 고정층부로, 상기 제 1 절연층부를 통하여 터널 전류가 흐르는 제 1 소자가 형성되고, 상기 제 2 자유층부와 상기 제 2 절연층부와 상기 제 2 고정층부로, 상기 제 2 절연층부를 통하여 터널 전류가 흐르는 제 2 소자가 형성되고, 상기 제 1, 제 2 고정층부의 자화 방향을 고정 방향으로 하면, 상기 제 1, 제 2 소자의 상기 터널 전류가 흐를 때의 저항값은, 상기 제 1, 제 2 자유층부의 자화 방향이 상기 고정 방향과 동일 방향일 때에 작고, 역방향일 때에 커지도록 되고, 상기 제 1, 제 2 소자의 저항값이 양방 모두 클 때를 제 1 저항 상태로 하고, 상기 제 1 소자의 저항값이 크고 상기 제 2 소자의 저항값이 작을 때를 제 2 저항 상태로 하고, 상기 제 2 소자의 저항값이 크고 상기 제 1 소자의 저항값이 작을 때를 제 3 저항 상태로 하고, 상기 제 1, 제 2 소자의 저항값이 양방 모두 작을 때를 제 4 저항 상태로 하여, 상기 제 1 저항 상태 내지 상기 제 4 저항 상태를 형성하고, 저항값이 측정 가능하게 된 기억 소자로서, 상기 자유 자성층의 상기 제 1, 제 2 자유층부 사이의 부분을 중간부로 하고, 상기 자유 자성층 중 상기 중간부와 상기 제 1, 제 2 자유층부의 외부로서, 상기 제 1, 제 2 자유층부에 접촉한 부분을 제 1, 제 2 단부로 하면, 상기 자유 자성층 내에는, 자화 방향이 서로 상이한 영역의 경계인 자벽이 형성되고, 상기 자벽은, 상기 자유 자성층을 띠 모양의 길이 방향으로 흐르는 기록 전류에 의해 이동되어, 상기 제 1 단부와 상기 제 2 단부와 상기 중간부 중 어느 것에 위치하도록 된 기억 소자이다.
본 발명은 기억 소자로서, 상기 제 1, 제 2 고정층부의 자화 방향과 상기 제 1, 제 2 자유층부의 자화 방향은 모두 막두께 방향과 수직 방향인 기억 소자이다.
본 발명은 기억 소자로서, 상기 제 1, 제 2 고정층부의 자화 방향과 상기 제 1, 제 2 자유층부의 자화 방향은 모두 막두께 방향과 평행 방향인 기억 소자이다.
본 발명은 기억 소자로서, 상기 제 1, 제 2 단부에는 각각 제 1, 제 2 전극이 전기적으로 접속되고, 상기 자벽은 상기 제 1, 제 2 전극 사이의 부분에 배치되고, 상기 기록 전류는 상기 제 1, 제 2 전극 사이를 흐르도록 구성된 기억 소자이다.
본 발명은, 띠 모양의 하부 자유 자성층과, 상기 하부 자유 자성층의 표면의 일부에 밀착된 하부 절연층과, 이면의 일부가 상기 하부 절연층의 표면에 밀착된 띠 모양의 상부 자유 자성층과, 상기 상부 자유 자성층의 표면의 일부에 밀착된 상부 절연층과, 상기 상부 절연층의 표면에 밀착되고, 일 방향으로 자화된 고정층을 갖고, 상기 상부 절연층 중, 상기 표면이 상기 고정층과 밀착된 부분의 상기 표면에서 이면 사이의 부분을 상부 절연층부라고 부르고, 상기 상부 자유 자성층 중, 상기 표면이 상기 상부 절연층부와 밀착된 부분의 상기 표면에서 이면 사이의 부분을 제 1 상부 자유층부, 상기 이면이 상기 하부 절연층과 밀착된 부분의 상기 이면에서 상기 표면 사이의 부분을 제 2 상부 자유층부라고 부르고, 상기 하부 자유 자성층 중, 상기 표면이 상기 하부 절연층과 밀착된 부분의 상기 표면에서 이면 사이의 부분을 하부 자유층부라고 부르면, 상기 고정층과 상기 상부 절연층부와 상기 제 1 상부 자유층부로, 상기 상부 절연층부를 통하여 터널 전류가 흐르는 제 1 소자가 형성되고, 상기 제 2 상부 자유층부와 상기 하부 절연층과 상기 하부 자유층부로, 상기 하부 절연층을 통하여 터널 전류가 흐르는 제 2 소자가 형성되고, 상기 제 1 소자의 상기 터널 전류가 흐를 때의 저항값은 상기 제 1 상부 자유층부의 자화 방향이 상기 고정층의 자화 방향과 동일 방향일 때에 작고, 역방향일 때에 커지도록 되고, 상기 제 2 소자의 상기 터널 전류가 흐를 때의 저항값은 상기 제 2 상부 자유층부의 자화 방향과 상기 하부 자유층부의 자화 방향이 동일 방향일 때에 작고, 역방향일 때에 커지도록 되고, 상기 제 1, 제 2 소자의 저항값이 양방 모두 클 때를 제 1 저항 상태로 하고, 상기 제 1 소자의 저항값이 크고 상기 제 2 소자의 저항값이 작을 때를 제 2 저항 상태로 하고, 상기 제 2 소자의 저항값이 크고 상기 제 1 소자의 저항값이 작을 때를 제 3 저항 상태로 하고, 상기 제 1, 제 2 소자의 저항값이 양방 모두 작을 때를 제 4 저항 상태로 하여, 상기 제 1 저항 상태 내지 상기 제 4 저항 상태를 형성하고, 저항값이 측정 가능하게 된 기억 소자로서, 상기 상부 자유 자성층 중 상기 제 1 상부 자유층부의 외부이고 또한 상기 제 2 상부 자유층부의 외부로서, 상기 상부 자유 자성층의 띠 모양의 길이 방향의 서로 상이한 단부에 접속된 부분을 제 1, 제 2 상방 단부로 하고, 상기 하부 자유 자성층 중 상기 하부 자유층부의 외부로서, 상기 하부 자유 자성층의 띠 모양의 길이 방향의 서로 상이한 단부에 접속된 부분을 제 1, 제 2 하방 단부로 하면, 상기 상부 자유 자성층 내에는, 자화 방향이 서로 상이한 영역의 경계인 상부 자벽이 형성되고, 상기 하부 자유 자성층 내에는, 자화 방향이 서로 상이한 영역의 경계인 하부 자벽이 형성되고, 상기 상부 자벽은, 상기 상부 자유 자성층을 상기 길이 방향으로 흐르는 상부 기록 전류에 의해 이동되어, 상기 제 1 상방 단부와 상기 제 2 상방 단부 중 어느 것에 위치하도록 되고, 상기 하부 자벽은, 상기 하부 자유 자성층을 상기 길이 방향으로 흐르는 하부 기록 전류에 의해 이동되어, 상기 제 1 하방 단부와 상기 제 2 하방 단부 중 어느 것에 위치하도록 되어 상기 제 1 저항 상태 내지 상기 제 4 저항 상태 중에서 상기 저항 상태가 변경 가능하게 된 기억 소자이다.
삭제
본 발명은 기억 소자로서, 상기 고정층의 자화 방향과 상기 제 1, 제 2 상부 자유층부의 자화 방향과 상기 하부 자유층부의 자화 방향은 모두 막두께 방향과 수직 방향인 기억 소자이다.
본 발명은 기억 소자로서, 상기 고정층의 자화 방향과 상기 제 1, 제 2 상부 자유층부의 자화 방향과 상기 하부 자유층부의 자화 방향은 모두 막두께 방향과 평행 방향인 기억 소자이다.
본 발명은 기억 소자로서, 상기 제 1, 제 2 상방 단부에는 각각 제 1, 제 2 상부 기록 전극이 전기적으로 접속되고, 상기 상부 자벽은 상기 제 1, 제 2 상부 기록 전극 사이의 부분에 배치되고, 상기 상부 기록 전류는 상기 제 1, 제 2 상부 기록 전극 사이를 흐르도록 구성되고, 상기 제 1, 제 2 하방 단부에는 각각 제 1, 제 2 하부 기록 전극이 전기적으로 접속되고, 상기 하부 자벽은 상기 제 1, 제 2 하부 기록 전극 사이의 부분에 배치되고, 상기 하부 기록 전류는 상기 제 1, 제 2 하부 기록 전극 사이를 흐르도록 구성된 기억 소자이다.
본 발명은, 자유층부와, 상기 자유층부의 표면 상에 밀착된 절연층과, 상기 절연층의 표면 상에 밀착되고, 일 방향으로 자화된 고정층을 갖고, 상기 자유층부와 상기 절연층과 상기 고정층으로, 상기 절연층을 통하여 터널 전류가 흐르는 소자가 형성되고, 상기 터널 전류가 흐를 때의 저항값은, 상기 자유층부의 자화 방향이 상기 고정층의 자화 방향과 동일 방향일 때에 작고, 역방향일 때에 커지도록 된 제 1, 제 2 소자를 병렬 접속시키고, 상기 제 1, 제 2 소자의 저항값이 양방 모두 클 때를 제 1 저항 상태로 하고, 상기 제 1 소자의 저항값이 크고 상기 제 2 소자의 저항값이 작을 때를 제 2 저항 상태로 하고, 상기 제 2 소자의 저항값이 크고 상기 제 1 소자의 저항값이 작을 때를 제 3 저항 상태로 하고, 상기 제 1, 제 2 소자의 저항값이 양방 모두 작을 때를 제 4 저항 상태로 하여, 상기 제 1 저항 상태 내지 상기 제 4 저항 상태를 형성하고, 저항값이 측정 가능하게 된 기억 소자를 사용하고, 상기 제 1, 제 2 소자의 상기 자유층부를 동일한 띠 모양의 자유 자성층 내의 길이 방향으로 이간된 서로 상이한 위치에 형성하고, 상기 자유 자성층 중, 2 개의 상기 자유층부 사이의 부분을 중간부로 하고, 상기 중간부와 2 개의 상기 자유층부의 외측을 제 1, 제 2 단부로 하면, 상기 자유 자성층 내에 자화 방향이 서로 상이한 영역의 경계인 자벽을 형성하고, 상기 자벽을 상기 자유 자성층에서 상기 길이 방향으로 이동시켜, 상기 제 1 단부와 상기 제 2 단부와 상기 중간부 중 어느 것에 위치시키고, 상기 제 1 저항 상태 내지 상기 제 4 저항 상태 중에서 상기 저항 상태를 변경하는 기억 방법이다.
본 발명은 기억 방법으로서, 상기 제 1, 제 2 단부에 각각 제 1, 제 2 전극을 전기적으로 접속시키고, 상기 자벽을 상기 제 1, 제 2 전극 사이의 부분에 위치시키고, 상기 제 1, 제 2 전극 사이에 기록 전류를 흐르게 하여 상기 자벽을 이동시키는 기억 방법이다.
본 발명은, 자유층부와, 상기 자유층부의 표면 상에 밀착된 절연층과, 상기 절연층의 표면 상에 밀착되고, 일 방향으로 자화된 고정층을 갖고, 상기 자유층부와 상기 절연층과 상기 고정층으로, 상기 절연층을 통하여 터널 전류가 흐르는 소자가 형성되고, 상기 터널 전류가 흐를 때의 저항값은, 상기 자유층부의 자화 방향이 상기 고정층의 자화 방향과 동일 방향일 때에 작고, 역방향일 때에 커지도록 된 제 1, 제 2 소자를 직렬 접속시키고, 상기 제 1, 제 2 소자의 저항값이 양방 모두 클 때를 제 1 저항 상태로 하고, 상기 제 1 소자의 저항값이 크고 상기 제 2 소자의 저항값이 작을 때를 제 2 저항 상태로 하고, 상기 제 2 소자의 저항값이 크고 상기 제 1 소자의 저항값이 작을 때를 제 3 저항 상태로 하고, 상기 제 1, 제 2 소자의 저항값이 양방 모두 작을 때를 제 4 저항 상태로 하여, 상기 제 1 저항 상태 내지 상기 제 4 저항 상태를 형성하고, 상기 제 1 저항 상태 내지 상기 제 4 저항 상태를, 4 값 중 1 값 또는 3 값 중 1 값 중 어느 값에 각각 대응시키고, 대응시킨 값을 기억하는 기억 방법으로서, 띠 모양의 하부 자유 자성층의 중앙 부분인 하부 자유 자성층 중앙부의 표면에 하부 절연층을 이면을 접촉시켜 배치하고, 띠 모양의 상부 자유 자성층의 중앙 부분인 상부 자유 자성층 중앙부를, 이면을 상기 하부 절연층의 표면에 접촉시켜 배치하고, 상기 하부 자유 자성층 중앙부와 상기 하부 절연층과 상기 상부 자유 자성층 중앙부를, 일방의 상기 소자의 상기 자유층부와 상기 절연층과 상기 고정층으로 하고, 상기 상부 자유 자성층 중앙부의 표면에 상부 절연층을 이면을 접촉시켜 배치하고, 상기 상부 절연층의 표면에, 고정층부를 이면을 접촉시켜 배치하고, 상기 상부 자유 자성층 중앙부와 상기 상부 절연층과 상기 고정층부를, 타방의 상기 소자의 상기 자유층부와 상기 절연층과 상기 고정층으로 하고, 상기 상부 자유 자성층 중, 상기 상부 자유 자성층 중앙부의 양측의 부분을 제 1, 제 2 상방 단부로 하고, 상기 하부 자유 자성층 중, 하부 자유 자성층 중앙부의 양측의 부분을 제 1, 제 2 하방 단부로 하고, 자화 방향이 서로 상이한 영역의 경계인 상부 자벽을 상기 제 1 또는 제 2 상방 단부 중 어느 일방에 배치하고, 자화 방향이 서로 상이한 영역의 경계인 하부 자벽을 상기 제 1 또는 제 2 하방 단부 중 어느 일방에 배치하고, 일방의 상기 상방 단부와 타방의 상기 상방 단부 사이에서 상기 상부 자벽의 위치를 변경시키고, 일방의 상기 하방 단부와 타방의 상기 하방 단부 사이에서 상기 하부 자벽의 위치를 변경시켜, 상기 2 개의 소자의 저항값의 대소를 변경함으로써, 상기 저항 상태를 변경하고, 상기 기억한 상기 값을 변경하는 기억 방법이다.
삭제
본 발명은 기억 방법으로서, 상기 제 1, 제 2 상방 단부에 각각 제 1, 제 2 상부 기록 전극을 전기적으로 접속시키고, 상기 상부 자벽을 상기 제 1, 제 2 상부 기록 전극 사이의 부분에 위치시키고, 상기 제 1, 제 2 상부 기록 전극 사이에 기록 전류를 흐르게 하여 상기 상부 자벽을 이동시키고, 상기 제 1, 제 2 하방 단부에 각각 제 1, 제 2 하부 기록 전극을 전기적으로 접속시키고, 상기 하부 자벽을 상기 제 1, 제 2 하부 기록 전극 사이의 부분에 위치시키고, 상기 제 1, 제 2 하부 기록 전극 사이에 기록 전류를 흐르게 하여 상기 하부 자벽을 이동시키는 기억 방법이다.
1 소자로 3 값 또는 4 값의 정보를 기억할 수 있으므로, 미세화에 의하지 않고 기억 소자의 기록 밀도를 향상시킬 수 있다.
도 1 은 본 발명의 3 값 기억 소자의 평면도이다.
도 2 는 본 발명의 3 값 기억 소자의 A-A 선 절단 단면도이다.
도 3 의 (a) ∼ (d) 는 장방형으로부터 한 변이 제거된 형상의 자유 자성층의 자화 방향의 초기화를 설명하기 위한 도면이다.
도 4 의 (a) ∼ (c) 는 제 1, 제 2 자유층부의 자화 방향의 변화를 설명하기 위한 도면이다.
도 5 는 3 값 기억 소자를 사용한 기억 장치의 일례를 나타내는 단면도이다.
도 6 은 제 1, 제 2 소자의 배치의 일례를 설명하기 위한 평면도이다.
도 7 은 「U」자 형상의 자유 자성층을 갖는 3 값 기억 소자의 평면도이다.
도 8 은 「U」자 형상의 자유 자성층의 자화 방향의 초기화를 설명하기 위한 도면이다.
도 9 는 본 발명의 3 값 또는 4 값의 기억 소자의 평면도이다.
도 10 은 본 발명의 3 값 또는 4 값의 기억 소자의 B-B 선 절단 단면도이다.
도 11 의 (a) ∼ (d) 는 제 1, 제 2 상부 자유층부 및 하부 자유층부의 자화 방향의 변화를 설명하기 위한 도면이다.
도 12 는 제 1, 제 2 상부 자유층부가 서로 이간된 기억 소자의 단면도이다.
도 13 은 제 1, 제 2 상부 자유층부가 서로 이간된 기억 소자의 제 2 예의 단면도이다.
도 14 는 판독 출력 하부 전극을 갖는 3 값 기억 소자의 단면도이다.
도 15 는 판독 출력 하부 전극을 갖는 3 값 또는 4 값의 기억 소자의 단면도이다.
도 16 은 「L」자 형상의 자유 자성층을 갖는 3 값 기억 소자의 평면도이다.
본 발명의 다값 기억 소자의 제 1 예인 3 값의 기억 소자의 구조를 설명한다.
도 1 은 본 발명의 3 값 기억 소자 (1) 의 평면도, 도 2 는 동 A-A 선 절단 단면도를 나타내고 있다. 도 1 에서는 층간 절연막 (2a, 2b) 을 생략하고 있다.
3 값 기억 소자 (1) 는 평면 형상이 띠 모양인 자유 자성층 (13) 을 갖고 있다. 도 1 을 참조하여, 여기서는 자유 자성층 (13) 의 평면 형상은, 폭과 폭보다 긴 길이 방향을 갖는 띠 모양의 자유 자성층 중앙부 (13a) 와, 자유 자성층 중앙부 (13a) 의 길이 방향의 각각 상이한 단부에 접속되고, 자유 자성층 중앙부 (13a) 의 폭 방향과 평행한 동일 방향으로 연장되도록 형성된 띠 모양의 제 1, 제 2 자유 자성층 단부 (13b, 13c) 를 갖는 장방형으로부터 한 변이 제거된 형상으로 형성되어 있다.
자유 자성층 (13) 내의 자화 방향 (자기 모멘트의 방향) 은 후술하는 바와 같이 띠 모양의 길이 방향과 평행한 방향을 향하도록 되어 있다. 도 1, 도 2 의 화살표는 자화 방향을 나타내고 있다.
도 2 를 참조하여, 자유 자성층 중앙부 (13a) 표면에는 절연층 (12) 이 밀착되어 배치되고, 절연층 (12) 표면에는 제 1, 제 2 고정층부 (111, 112) 가 밀착되고, 서로 자유 자성층 중앙부 (13a) 의 길이 방향으로 이간하여 배치되어 있다.
제 1, 제 2 고정층부 (111, 112) 의 자화 방향 (자극의 방향) 은 동일 방향을 향하여 고정되어 있다. 이하 제 1, 제 2 고정층부 (111, 112) 의 자화 방향을 고정 방향이라고 부른다. 여기서는 고정 방향은 자유 자성층 중앙부 (13a) 의 길이 방향과 평행하며, 도 2 의 부호 F01 은 고정 방향을 나타내고 있다.
여기서는 도 1, 도 2 에 나타내는 바와 같이 제 1, 제 2 고정층 (111, 112) 은 각각 상이한 절연층 (12) 표면에 밀착되어 있는데, 본 발명은 이 구성에 한정되지 않고, 1 장의 절연층 (12) 표면의 서로 상이한 위치에 밀착되어 있어도 된다.
절연층 (12) 중, 제 1, 제 2 고정층부 (111, 112) 와 밀착된 부분의 표면에서 이면 사이의 부분을 제 1, 제 2 절연층부 (121, 122) 라고 부르고, 자유 자성층 (13) 중, 제 1, 제 2 절연층부 (121, 122) 와 밀착된 부분의 표면에서 이면 사이의 부분을 제 1, 제 2 자유층부 (131, 132) 라고 부른다.
상기 서술한 바와 같이 제 1, 제 2 고정층부 (111, 112) 는 서로 이간되어 있기 때문에, 제 1, 제 2 자유층부 (131, 132) 도 서로 이간되어 위치하고 있다.
도 2 의 부호 F11, F21 은 제 1, 제 2 자유층부 (131, 132) 의 자화 방향을 나타내고 있다. 후술하는 바와 같이, 제 1, 제 2 자유층부 (131, 132) 의 자화 방향 (F11, F21) 은 자유 자성층 (13) 을 띠 모양의 길이 방향으로 흐르는 기록 전류에 의해 반전 가능하게 구성되어 있다.
제 1 자유층부 (131) 와 제 1 절연층부 (121) 와 제 1 고정층부 (111) 로 제 1 소자 (101) 가 형성되고, 제 2 자유층부 (132) 와 제 2 절연층부 (122) 와 제 2 고정층부 (112) 로 제 2 소자 (102) 가 형성되어 있다.
제 1, 제 2 고정층부 (111, 112) 상에는 각각 제 1, 제 2 상부 전극 (151, 152) 이 전기적으로 접속되고, 제 1, 제 2 자유 자성층 단부 (13b, 13c) 에는 각각 제 1, 제 2 하부 전극 (제 1, 제 2 전극) (14a, 14b) 이 전기적으로 접속되어 있다.
제 1, 제 2 상부 전극 (151, 152) 과 제 1, 제 2 하부 전극 (14a, 14b) 사이에 전압이 인가되면, 제 1, 제 2 절연층부 (121, 122) 의 막두께는 얇기 때문에, 터널 효과에 의해, 제 1, 제 2 소자 (101, 102) 내에서는 제 1, 제 2 절연층부 (121, 122) 를 통하여 터널 전류가 흐른다. 터널 전류는 기록 전류보다 전류량이 작기 때문에, 터널 전류가 흘러도 후술하는 자벽 (19) 은 이동하지 않도록 되어 있다.
제 1, 제 2 소자 (101, 102) 의 터널 전류가 흐를 때의 저항값은, 터널 자기 저항 효과에 의해, 제 1, 제 2 자유층부 (131, 132) 의 자화 방향 (F11, F21) 이 제 1, 제 2 고정층부 (111, 112) 의 자화 방향 (고정 방향) (F01) 과 동일한 방향일 때에 작고, 역방향일 때에 크다.
3 값 기억 소자 (1) 내에서는, 제 1, 제 2 소자 (101, 102) 가 병렬로 접속된 병렬 접속 회로가 구성되고, 후술하는 바와 같이, 제 1, 제 2 소자 (101, 102) 의 저항값이 양방 모두 클 때를 제 1 상태, 제 1, 제 2 소자 (101, 102) 중 일방의 저항값이 크고 타방이 작을 때를 제 2 상태, 제 1, 제 2 소자 (101, 102) 의 저항값이 양방 모두 작을 때를 제 3 상태로 하여 구별된다.
다음으로, 제 1, 제 2 자유층부 (131, 132) 의 자화 방향 (F11, F21) 의 변화에 대해 설명한다.
먼저 자화 방향의 초기화로서, 도 3(a) 또는 도 3(c) 에 나타내는 바와 같이, 자유 자성층 (13) 의 막면과 평행하고, 제 1, 제 2 자유 자성층 단부 (13b, 13c) 의 길이 방향과 평행한 방향으로부터 외부 자장 (H) 을 인가하여, 제 1, 제 2 자유 자성층 단부 (13b, 13c) 를 외부 자장 (H) 과 동일한 방향으로 자화시킨다. 부호 Fb, Fc 는 각각 제 1, 제 2 자유 자성층 단부 (13b, 13c) 의 자화 방향을 나타내고 있다.
이어서, 외부 자장 (H) 을 제거한 후, 여기서는 제 2 하부 전극 (14b) 에서 제 1 하부 전극 (14a) 을 향하여 초기화 전류 (I0) 를 흐르게 하면, 전도 전자에서 자기 모멘트로의 스핀 트랜스퍼 효과 (스핀각 운동량의 수수 (授受)) 에 의해, 도 3(c) 와 같이 제 1 자유 자성층 단부 (13b) 의 자화 방향 (Fb) 이 초기화 전류 (I0) 의 방향과 동일한 경우에는, 도 3(d) 와 같이 자유 자성층 중앙부 (13a) 의 자화 방향 (Fa) 도 초기화 전류의 방향과 동일한 방향을 향하고, 도 3(a) 와 같이 제 1 자유 자성층 단부 (13b) 의 자화 방향 (Fb) 이 초기화 전류 (I0) 의 방향과 반대인 경우에는, 도 3(b) 와 같이 자유 자성층 중앙부 (13a) 의 자화 방향 (Fa) 도 초기화 전류 (I0) 의 방향과 반대 방향을 향하기 때문에, 자유 자성층 중앙부 (13a) 와 제 2 자유 자성층 단부 (13c) 의 경계에는, 자화 방향이 서로 상이한 영역의 경계인 자벽 (19) 이 형성된다. 바꿔 말하면, 자화 방향이 자유 자성층 (13) 의 길이 방향으로 흐르는 초기화 전류의 방향과 동일한 방향인 순 (順) 부분과 역방향인 역 (逆) 부분이 자벽 (19) 을 사이로 위치하고 있다.
외부 자장 (H) 을 제거한 후, 제 1 하부 전극 (14a) 에서 제 2 하부 전극 (14b) 을 향하여 초기화 전류 (I0) 를 흐르게 하여, 자유 자성층 중앙부 (13a) 와 제 1 자유 자성층 단부 (13b) 의 경계에 자벽 (19) 을 형성해도 된다.
도 4(a) ∼ (c) 는 고정 방향 (F01) 에 대한 제 1, 제 2 자유층부 (131, 132) 의 자화 방향 (F11, F21) 의 변화를 나타내고 있다.
제 1, 제 2 소자 (101, 102) 의 컨덕턴스의 최소값을 각각 C1, C2, 최대값을 각각 C1 ＋ ΔC1, C2 ＋ ΔC2 로 한다 (컨덕턴스값은 저항값의 역수이다).
여기서는, 먼저 도 4(a) 에 나타내는 바와 같이, 자벽 (19) 은 제 2 하부 전극 (14b) 과 제 2 자유층부 (132) 사이의 영역 (이하 제 2 단부 (18c) 라고 부른다) 에 위치하고, 제 1, 제 2 자유층부 (131, 132) 의 자화 방향 (F11, F21) 의 양방이 고정 방향 (F01) 과 동일한 방향이고, 3 값 기억 소자 (1) 의 컨덕턴스는 C1 ＋ C2 ＋ ΔC1 ＋ ΔC2 로 나타내는 최대값으로 되어 있다.
다음으로, 도 4(b) 에 나타내는 바와 같이, 제 1 하부 전극 (14a) 에서 제 2 하부 전극 (14b) 을 향하여 미리 정해진 펄스 폭의 기록 전류 (Iw) 를 흐르게 하면, 전도 전자에서 자기 모멘트로의 스핀 트랜스퍼 효과에 의해, 자벽 (19) 은 제 2 단부 (18c) 에서 제 1 자유층부 (131) 와 제 2 자유층부 (132) 사이의 영역 (이하 중간부 (18b) 라고 부른다) 으로 이동하고, 즉 제 2 자유층부 (132) 의 자화 방향 (F21) 만이 반전되어, 3 값 기억 소자 (1) 의 컨덕턴스값은 C1 ＋ C2 ＋ ΔC1 이 된다.
다음으로, 도 4(c) 에 나타내는 바와 같이, 제 1 하부 전극 (14a) 에서 제 2 하부 전극 (14b) 을 향하여 미리 정해진 펄스 폭의 기록 전류 (Iw) 를 흐르게 하면, 자벽 (19) 은 중간부 (18b) 에서 제 1 자유층부 (131) 와 제 1 하부 전극 (14a) 사이의 영역 (이하 제 1 단부 (18a) 라고 부른다) 으로 이동하고, 즉 제 1 자유층부 (131) 의 자화 방향 (F11) 도 반전되어, 3 값 기억 소자 (1) 의 컨덕턴스값은 최소값 C1 ＋ C2 가 된다.
다음으로, 제 2 하부 전극 (14b) 에서 제 1 하부 전극 (14a) 을 향하여 미리 정해진 펄스 폭의 기록 전류 (Iw) 를 흐르게 하면, 자벽 (19) 은 제 1 단부 (18a) 에서 제 2 단부 (18c) 로 이동하고, 제 1, 제 2 자유층부 (131, 132) 의 자화 방향 (F11, F21) 은 양방 모두 다시 반전되어, 도 4(a) 에 나타내는 바와 같은 컨덕턴스가 최대값 C1 ＋ C2 ＋ ΔC1 ＋ ΔC2 인 상태로 되돌아온다.
이와 같이, 3 값 기억 소자 (1) 의 컨덕턴스는, 최대값 C1 ＋ C2 ＋ ΔC1 ＋ ΔC2, 중간값 C1 ＋ C2 ＋ ΔC1, 최소값 C1 ＋ C2 의 3 가지 컨덕턴스값을 취한다.
최대값과 중간값 사이에 제 1 기준값을 두고, 중간값과 최소값 사이에 제 2 기준값을 두고, 최대값, 최소값, 중간값의 3 가지 컨덕턴스값을 판별함으로써 3 값의 기억 소자 (1) 가 얻어진다.
상기 설명에서는 기록 전류 (Iw) 의 펄스 폭으로 자벽 (19) 의 이동량을 제어하고 있는데, 기록 전류 (Iw) 의 펄스의 수로 자벽 (19) 의 이동량을 제어해도 된다.
본 발명은, 도 14 의 단면도에 나타내는 바와 같이, 제 1, 제 2 하부 전극 (14a, 14b) 과는 별도로, 제 1, 제 2 자유층부 (131, 132) 에 제 1, 제 2 판독 출력 하부 전극 (161, 162) 이 전기적으로 접속되어 있어도 된다. 제 1, 제 2 상부 전극 (151, 152) 과 제 1, 제 2 판독 출력 하부 전극 (161, 162) 사이에 전압이 인가되면, 제 1, 제 2 소자 (101, 102) 에 터널 전류가 흐른다. 터널 전류는 자유 자성층 (13) 내에서 막두께 방향으로 흐르기 때문에, 터널 전류에 의해 자벽 (19) 이 이동할 우려가 없다.
본 발명의 자유 자성층 (13) 은 예를 들어 CoFeB 층으로 이루어지고, 절연층 (12) 은 MgO 층으로 이루어지고, 제 1, 제 2 고정층부 (111, 112) 는 절연층 (12) 상에 CoFeB 층과 Ru 층과 CoFe 층과 PtMn 층과 Ta 층이 이 순서로 적층된 다층막으로 이루어져 있다.
본 발명의 자유 자성층 (13) 의 평면 형상은 상기 서술한 바와 같은 장방형으로부터 한 변이 제거된 형상에 한정되지 않고, 도 16 에 나타내는 바와 같이, 자유 자성층 중앙부 (13a) 의 길이 방향의 일단에 띠 모양의 자유 자성층 단부 (13c) 가 자유 자성층 중앙부 (13a) 의 폭 방향과 평행한 방향으로 연장되도록 접속된 「L」자 형상으로 형성되어 있어도 된다.
본 발명의 자유 자성층 (13) 의 평면 형상이 장방형으로부터 한 변이 제거된 형상인 경우에는, 제 1, 제 2 소자 (101, 102) 가 자유 자성층 중앙부 (13a) 에 위치하는 구성에 한정되지 않고, 도 6 에 나타내는 바와 같이 제 1, 제 2 자유층 단부 (13b, 13c) 에 각각 위치하도록 구성되어도 된다.
또한 본 발명의 자유 자성층 (13) 의 평면 형상은, 도 7 에 나타내는 바와 같이, 상기 서술한 장방형으로부터 한 변이 제거된 형상에 비해, 자유 자성층 중앙부 (13a) 의 형상이 외측으로 활 모양으로 구부러진 형상인 「U」자 형상이어도 된다. 「U」자 형상의 자유 자성층 (13) 인 경우에는, 도 8 에 나타내는 바와 같이 제 1, 제 2 자유 자성층 단부 (13b, 13c) 의 길이 방향을 따라 외부 자장 (H) 을 인가하여 자유 자성층 (13) 을 외부 자장 (H) 과 동일한 방향으로 자화시킨 후, 외부 자장 (H) 을 제거함으로써, 활 형상의 자유 자성층 중앙부 (13a) 내에 자벽 (19) 이 형성된다.
요컨대 본 발명의 자유 자성층 (13) 의 평면 형상은, 내부에 자벽 (19) 을 형성할 수 있는 형상이면 된다.
본 발명의 제 1, 제 2 고정층부 (111, 112) 와 제 1, 제 2 자유층부 (131, 132) 의 자화 방향은 상기 서술한 바와 같이 모두 막두께 방향과 수직인 방향으로 자화되어 있는 경우에 한정되지 않고, 막두께 방향과 평행하게 자화되어 있어도 된다. 막두께 방향과 평행하게 자화되어 있는 경우에는, 자유 자성층 (13) 의 평면 형상은 상기 서술한 바와 같은 장방형으로부터 한 변이 제거된 형상이나 「L」자 형상이나 「U」자 형상에 한정되지 않는다.
본 발명인 다값 기억 소자의 제 2 예인 3 값 또는 4 값의 기억 소자의 구조를 설명한다.
도 9 는 본 발명의 기억 소자 (21) 의 평면도, 도 10 은 동 B-B 선 절단 단면도를 나타내고 있다. 도 9 에서는 층간 절연막 (22a, 22b, 22c) 을 생략하고 있다.
기억 소자 (21) 는 평면 형상이 각각 띠 모양인 상부 자유 자성층 (33) 과 하부 자유 자성층 (37) 을 갖고 있다. 도 9 를 참조하여, 여기서는 상부 자유 자성층 (33) 의 평면 형상은, 띠 모양의 상부 자유 자성층 중앙부 (33a) 와, 상부 자유 자성층 중앙부 (33a) 의 길이 방향의 각각 상이한 단부에 접속되고, 상부 자유 자성층 중앙부 (33a) 의 폭 방향과 평행한 동일 방향으로 연장되도록 형성된 띠 모양의 제 1, 제 2 상부 자유 자성층 단부 (33b, 33c) 를 갖는 장방형으로부터 한 변이 제거된 형상으로 형성되고, 하부 자유 자성층 (37) 의 평면 형상은, 띠 모양의 하부 자유 자성층 중앙부 (37a) 와, 하부 자유 자성층 중앙부 (37a) 의 길이 방향의 각각 상이한 단부에 접속되고, 하부 자유 자성층 중앙부 (37a) 의 폭 방향과 평행한 동일 방향으로 연장되도록 형성된 띠 모양의 제 1, 제 2 하부 자유 자성층 단부 (37b, 37c) 를 갖는 장방형으로부터 한 변이 제거된 형상으로 형성되어 있다.
상부, 하부 자유 자성층 (33, 37) 내의 자화 방향은 전술한 바와 같이, 각각 띠 모양의 길이 방향과 평행한 방향을 향하도록 되어 있다. 도 9, 도 10 의 화살표는 자화 방향을 나타내고 있다.
도 10 을 참조하여, 하부 자유 자성층 중앙부 (37a) 표면에는 하부 절연층 (36) 이 밀착되어 배치되고, 상부 자유 자성층 중앙부 (33a) 이면은 하부 절연층 (36) 표면에 밀착되어 배치되어 있다. 상부 자유 자성층 (33) 이면과 하부 자유 자성층 (37) 표면 사이에 끼워진 부분으로서 하부 절연층 (36) 의 외측에는 층간 절연막 (22b) 이 충전되도록 배치되고, 층간 절연막 (22b) 에는 후술하는 터널 전류는 흐르지 않도록 되어 있다.
상부 자유 자성층 중앙부 (33a) 표면에는 상부 절연층 (32) 이 밀착되어 배치되고, 상부 절연층 (32) 표면에는 고정층 (31) 이 밀착되어 배치되어 있다.
고정층 (31) 의 자화 방향은 여기서는 상부, 하부 자유 자성층 중앙부 (33a, 37a) 의 길이 방향과 평행한 방향으로 고정되어 있다. 도 10 의 부호 F02 는 고정층 (31) 의 자화 방향을 나타내고 있다.
상부 절연층 (32) 중, 고정층 (31) 과 밀착된 부분의 표면에서 이면 사이의 부분을 상부 절연층부 (320) 라고 부른다. 또 상부 자유 자성층 (33) 중, 상부 절연층부 (320) 와 밀착된 부분의 표면에서 이면 사이의 부분을 제 1 상부 자유층부 (331), 하부 절연층 (36) 과 밀착된 부분의 이면에서 표면의 사이의 부분을 제 2 상부 자유층부 (332) 라고 부른다. 또한 하부 자유 자성층 (37) 중, 하부 절연층 (36) 과 밀착된 부분의 표면에서 이면 사이의 부분을 하부 자유층부 (370) 라고 부른다.
도 10 의 부호 F12, F22, F32 는 각각 제 1, 제 2 상부 자유층부 (331, 332) 와 하부 자유층부 (370) 의 자화 방향을 나타내고 있다. 후술하는 바와 같이, 제 1, 제 2 상부 자유층부 (331, 332) 의 자화 방향 (F12, F22) 은 상부 자유 자성층 (33) 을 띠 모양의 길이 방향으로 흐르는 기록 전류 (상부 기록 전류) 에 의해 반전 가능하게 구성되고, 하부 자유층부 (370) 의 자화 방향 (F32) 은 하부 자유 자성층 (37) 을 띠 모양의 길이 방향으로 흐르는 기록 전류 (하부 기록 전류) 에 의해 반전 가능하게 구성되어 있다.
고정층 (31) 과 상부 절연층부 (320) 와 제 1 상부 자유층부 (331) 로 제 1 소자 (301) 가 형성되고, 제 2 상부 자유층부 (332) 와 하부 절연층 (36) 과 하부 자유층부 (370) 로 제 2 소자 (302) 가 형성되어 있다.
고정층 (31) 상에는 상부 전극 (35) 이 전기적으로 접속되고, 제 1, 제 2 상부 자유 자성층 단부 (33b, 33c) 에는 각각 제 1, 제 2 중간 전극 (제 1, 제 2 상부 기록 전극) (34a, 34b) 이 전기적으로 접속되고, 제 1, 제 2 하부 자유 자성층 단부 (37b, 37c) 에는 각각 제 1, 제 2 하부 전극 (제 1, 제 2 하부 기록 전극) (38a, 38b) 이 전기적으로 접속되어 있다.
상부 전극 (35) 과 제 1, 제 2 하부 전극 (38a, 38b) 의 사이에 전압이 인가되면, 상부, 하부 절연층 (32, 36) 의 막두께는 얇기 때문에, 터널 효과에 의해, 상부, 하부 절연층 (32, 36) 을 통하여 터널 전류가 흐른다. 터널 전류는 기록 전류보다 전류량이 작기 때문에, 터널 전류가 흘러도 후술하는 상부, 하부 자벽 (391, 392) 은 이동하지 않도록 되어 있다.
제 1 소자 (301) 의 터널 전류가 흐를 때의 저항값은, 제 1 상부 자유층부 (331) 의 자화 방향 (F12) 이 고정층 (31) 의 자화 방향 (고정 방향) (F02) 과 동일한 방향일 때에 작고, 역방향일 때에 크다. 제 2 소자 (302) 의 터널 전류가 흐를 때의 저항값은, 하부 자유층부 (370) 의 자화 방향 (F32) 이 제 2 상부 자유층부 (332) 의 자화 방향 (F22) 과 동일할 때에 작고, 역방향일 때에 크다.
기억 소자 (21) 내에서는, 제 1, 제 2 소자 (301, 302) 가 직렬로 접속된 직렬 접속 회로가 구성되어 있다. 후술하는 바와 같이, 제 1, 제 2 소자 (301, 302) 의 저항값이 양방 모두 클 때를 고저항 상태, 제 1, 제 2 소자 (301, 302) 중 일방의 저항값이 크고 타방이 작을 때를 중간 저항 상태, 제 1, 제 2 소자 (301, 302) 의 저항값이 양방 모두 작을 때를 저저항 상태로 하여 구별된다.
다음으로, 도 11(a) ∼ (d) 를 참조하여, 제 1, 제 2 상부 자유층부 (331, 332) 의 자화 방향 (F12, F22) 과 하부 자유층부 (370) 의 자화 방향 (F32) 의 변화에 대해 설명한다.
제 1, 제 2 소자 (301, 302) 의 저항의 최소값을 각각 R1, R2, 최대값을 각각 R1 ＋ ΔR1, R2 ＋ ΔR2 로 한다.
상부 자유 자성층 (33) 중 제 1 상부 자유층부 (331) 의 외부이고 또한 제 2 상부 자유층부 (332) 의 외부로서, 제 1, 제 2 중간 전극 (34a, 34b) 에 접속되는 영역을 각각 제 1, 제 2 상방 단부 (41a, 41b) 라고 부르고, 하부 자유층부 (370) 와 제 1, 2 하부 전극 (38a, 38b) 사이의 영역을 각각 제 1, 제 2 하방 단부 (42a, 42b) 라고 부른다.
여기서는 상기 서술한 바와 같은 자화 방향의 초기화에 의해, 도 11(a) 에 나타내는 바와 같이, 제 2 상방 단부 (41b) 와 제 2 하방 단부 (42b) 에는 각각 상부 자벽 (391) 과 하부 자벽 (392) 이 위치하고, 제 1, 제 2 상부 자유층부 (331, 332) 의 자화 방향 (F12, F22) 과 하부 자유층부 (370) 의 자화 방향 (F32) 모두가 고정 방향 (F02) 과 동일한 방향이고, 기억 소자 (21) 의 저항값은 R1 ＋ R2 로 나타내는 최소값으로 되어 있다.
다음으로, 도 11(b) 에 나타내는 바와 같이, 제 1 하부 전극 (38a) 에서 제 2 하부 전극 (38b) 을 향하여 미리 정해진 펄스 폭의 기록 전류 (Iw) 를 흐르게 하면, 하부 자벽 (392) 은 제 2 하방 단부 (42b) 에서 제 1 하방 단부 (42a) 로 이동하고, 즉 하부 자유층부 (370) 의 자화 방향 (F32) 만이 반전되어, 기억 소자 (21) 의 저항값은 R1 ＋ R2 ＋ ΔR2 가 된다.
다음으로, 도 11(c) 에 나타내는 바와 같이, 제 1 중간 전극 (34a) 에서 제 2 중간 전극 (34b) 을 향하여 미리 정해진 펄스 폭의 기록 전류 (Iw) 를 흐르게 하면, 상부 자벽 (391) 은 제 2 상방 단부 (41b) 에서 제 1 상방 단부 (41a) 로 이동하고, 즉 제 1, 제 2 상부 자유층부 (331, 332) 의 자화 방향 (F12, F22) 도 반전되어, 기억 소자 (21) 의 저항값은 R1 ＋ R2 ＋ ΔR1 이 된다.
다음으로, 도 11(d) 에 나타내는 바와 같이, 제 2 하부 전극 (38b) 에서 제 1 하부 전극 (38a) 을 향하여 미리 정해진 펄스 폭의 기록 전류 (Iw) 를 흐르게 하면, 하부 자벽 (392) 은 제 1 하방 단부 (42a) 에서 제 2 하방 단부 (42b) 로 이동하고, 하부 자유층부 (370) 의 자화 방향 (F32) 은 다시 반전되어, 기억 소자 (21) 의 저항값은 최대값 R1 ＋ R2 ＋ ΔR1 ＋ ΔR2 가 된다.
이와 같이, 기억 소자 (21) 의 저항은, 최대값 R1 ＋ R2 ＋ ΔR1 ＋ ΔR2, 제 1 중간값 R1 ＋ R2 ＋ ΔR1, 제 2 중간값 R1 ＋ R2 ＋ ΔR2, 최소값 R1 ＋ R2 의 4 가지 저항값을 취한다.
제 1 저항차 ΔR1 이 제 2 저항차 ΔR2 보다 큰 경우 (ΔR1 ＞ ΔR2) 에는, 제 1 중간값이 큰 중간값이 되고, 제 2 중간값이 작은 중간값이 된다. 제 1 저항차 ΔR1 이 제 2 저항차 ΔR2 보다 작은 경우 (ΔR1 ＜ ΔR2) 에는, 제 2 중간값이 큰 중간값이 되고, 제 1 중간값이 작은 중간값이 된다.
최대값과 중간값 사이에 제 1 기준값을 두고, 중간값과 최소값 사이에 제 2 기준값을 두고, 최대값, 최소값, 중간값의 3 가지 저항값을 판별함으로써 3 값의 기억 소자 (21) 가 얻어진다.
또한, 제 1, 제 2 기준값에 추가하여, 큰 중간값과 작은 중간값 사이에 제 3 기준값을 두고, 최대값, 큰 중간값, 작은 중간값, 최소값의 4 가지 저항값을 판별함으로써 4 값의 기억 소자 (21) 가 얻어진다.
본 발명에서는, 도 15 의 단면도에 나타내는 바와 같이, 제 1, 제 2 하부 전극 (38a, 38b) 과는 별도로, 하부 자유층부 (370) 에 판독 출력 하부 전극 (44) 이 전기적으로 접속되어 있어도 된다. 상부 전극 (35) 과 판독 출력 하부 전극 (44) 사이에 전압이 인가되면, 제 1, 제 2 소자 (301, 302) 에 터널 전류가 흐른다. 터널 전류는 상부, 하부 자유 자성층 (33, 37) 내에서 막두께 방향으로 흐르기 때문에, 터널 전류에 의해 제 1, 제 2 상방 단부 (41a, 41b) 에 위치하는 상방 자벽 (391) 이나 제 1, 제 2 하방 단부 (42a, 42b) 에 위치하는 하방 자벽 (392) 이 이동할 우려가 없다.
본 발명의 기억 소자 (21) 에서는, 도 10 에 나타내는 바와 같이, 제 1, 제 2 상부 자유층부 (331, 332) 가 서로 중첩되어 있는 구성에 한정되지 않고, 도 12 에 나타내는 바와 같이 제 1, 제 2 상부 자유층부 (331, 332) 가 서로 이간되어 구성되어 있어도 된다. 제 1, 제 2 상부 자유층부 (331, 332) 가 서로 이간되어 있는 경우에는, 상부 자벽 (391) 을 제 1, 제 2 상부 자유층부 (331, 332) 사이의 영역에 위치시켜도 된다.
또 제 1, 제 2 상부 자유층부 (331, 332) 가 서로 이간되어 있는 경우에는, 도 13 에 나타내는 바와 같이, 일방의 중간 전극 (여기서는 제 1 중간 전극 (34a)) 은 제 1, 제 2 상부 자유층부 (331, 332) 사이의 영역에 전기적으로 접속되어 구성되어 있어도 된다.
본 발명의 상부, 하부 자유 자성층 (33, 37) 의 평면 형상은, 내부에 자벽 (391, 392) 을 형성할 수 있는 형상이면, 상기 서술한 바와 같은 장방형으로부터 한 변이 제거된 형상에 한정되지 않는다.
본 발명의 고정층 (31) 과 제 1, 제 2 상부 자유층부 (331, 332) 와 하부 자유층부 (370) 의 자화 방향은 상기 서술한 바와 같이 모두 막두께 방향과 수직인 방향으로 자화되어 있는 경우에 한정되지 않고, 막두께 방향과 평행하게 자화되어 있어도 된다.
다음으로 본 발명의 다값 기억 소자를 사용한 기억 장치의 구조를 설명한다. 도 5 는 MRAM 등의 기억 장치 (9) 의 일례를 나타내는 단면도이다. 여기서는 3 값 기억 소자 (1) 를 사용한 구성으로 대표하여 설명한다. 3 값 기억 소자 (1) 대신에 제 2 예의 기억 소자 (21) 를 사용할 수도 있다.
기억 장치 (9) 는 제 1, 제 2 배선 (4, 5) 을 복수 개씩 갖고 있다. 제 1 배선 (4) 은 소정 간격을 두고 서로 평행하게 배치되고, 제 2 배선 (5) 은 제 1 배선 (4) 이 배치된 평면과 평행한 상이한 평면 내에서, 제 1 배선 (4) 과 교차하도록 배치되어 있다. 여기서는, 제 1, 제 2 배선 (4, 5) 은 층간 절연막 (2) 에 매립 형성되어 있다.
제 1 배선 (4) 과 제 2 배선 (5) 의 입체 교차 위치의 근방에는, 본 발명의 3 값 기억 소자 (1) 가 배치되어 있다. 제 1 배선 (4) 과 제 2 배선 (5) 의 교차 위치는 행렬상으로 배치되어 있으므로, 3 값 기억 소자 (1) 는 행렬상으로 배치되어 있다.
3 값 기억 소자 (1) 의 제 1, 제 2 상부 전극 (151, 152) 은 양방 모두 근방에서 교차하는 제 1 배선 (4) 에 전기적으로 접속되고, 여기서는 제 1 하부 전극 (14a) 은 제 2 배선 (5) 에 전기적으로 접속되어 있다.
제 1, 제 2 배선 (4, 5) 은 제어 장치 (7) 에 접속되고, 제어 장치 (7) 에는 측정 장치 (8) 가 접속되어 있다. 정보를 판독 출력하는 경우, 제어 장치 (7) 는, 제 1, 제 2 배선 (4, 5) 을 선택하여 원하는 3 값 기억 소자 (1) 에 센스 전류를 흐르게 하고, 측정 장치 (8) 는 센스 전류가 흐른 3 값 기억 소자 (1) 의 컨덕턴스를 측정하고, 측정 결과를 제어 장치 (7) 에 전송한다.
상기 서술한 바와 같이, 본 발명의 3 값 기억 소자 (1) 의 컨덕턴스는, 최대값, 최소값, 중간값의 3 가지가 얻어지며, 제어 장치 (7) 에는 적어도 컨덕턴스의 최대값과 최소값이 설정되어 있다.
제어 장치 (7) 는 측정 장치 (8) 의 측정 결과와 설정된 컨덕턴스의 값을 비교하여, 측정 결과가 최대값, 최소값, 또는 최대값과 최소값 사이 (중간값) 중 어느 것에 상당하는지 판단한다. 제어 장치 (7) 는, 판단한 결과를 각각 『0』『1』『2』등의 정보에 관련지어 정보로서 판독 출력한다.
따라서, 이 기억 장치 (9) 에서는, 제 1, 제 2 배선 (4, 5) 과 제어 장치 (7) 와 측정 장치 (8) 로, 정보를 판독 출력하는 판독 출력 수단이 구성된다.
다음으로, 정보의 재기록에 대해 설명한다. 이 기억 장치 (9) 에서는, 제 2 배선 (5) 의 배선을 따라 제 3 배선 (6) 이 연장 형성되어 있다.
3 값 기억 소자 (1) 의 제 2 하부 전극 (14b) 은 제 3 배선 (6) 에 전기적으로 접속되어 있다.
제어 장치 (7) 는, 제 2, 제 3 배선 (5, 6) 을 선택하여 원하는 3 값 기억 소자 (1) 에 기록 전류를 흐르게 한다.
3 값 기억 소자 (1) 의 컨덕턴스를 최대값, 최소값, 중간값으로 하는 기록 전류의 방향과 펄스 폭의 길이의 조건은 미리 구해져, 제어 장치 (7) 에 설정되어 있다.
제어 장치 (7) 는 기억하고자 하는 정보와 3 값 기억 소자 (1) 의 컨덕턴스를 관련지어, 컨덕턴스를 관련지은 값으로 하는 통전 조건으로, 제 2, 제 3 배선 (5, 6) 에 전류를 흐르게 하여, 3 값 기억 소자 (1) 에 원하는 기억 정보를 컨덕턴스로서 기억한다.
이와 같이, 제 2, 제 3 배선 (5, 6) 과 제어 장치 (7) 로, 정보를 재기록하는 재기록 수단이 구성된다.
상기 설명에서는 컨덕턴스값을 측정하여 3 값의 컨덕턴스값을 얻었지만, 저항값을 측정하여 3 값의 저항값을 얻어도 된다.
1 … 3 값 기억 소자
101, 301 … 제 1 소자
102, 302 … 제 2 소자
111, 112 … 제 1, 제 2 고정층부
12 … 절연층
121, 122 … 제 1, 제 2 절연층부
13 … 자유 자성층
131, 132 … 제 1, 제 2 자유층부
14a, 14b … 제 1, 제 2 전극 (제 1, 제 2 하부 전극)
18a, 18c … 제 1, 제 2 단부
18b … 중간부
21 … 기억 소자
31 … 고정층
32 … 상부 절연층
320 … 상부 절연층부
33 … 상부 자유 자성층
331, 332 … 제 1, 제 2 상부 자유층부
34a, 34b … 제 1, 제 2 상부 기록 전극 (제 1, 제 2 중간 전극)
36 … 하부 절연층
37 … 하부 자유 자성층
370 … 하부 자유층부
38a, 38b … 제 1, 제 2 하부 기록 전극 (제 1, 제 2 하부 전극)
41a, 41b … 제 1, 제 2 상방 단부
42a, 42b … 제 1, 제 2 하방 단부

Claims (14)

  1. 띠 모양의 자유 자성층과,
    상기 자유 자성층의 표면 상에 밀착된 절연층과,
    상기 절연층의 표면 상에 밀착되고 서로 이간되어 배치되고, 동일한 방향으로 자화된 제 1, 제 2 고정층부를 갖고,
    상기 절연층 중, 표면이 상기 제 1, 제 2 고정층부와 밀착된 부분의 상기 표면에서 이면 사이의 부분을 제 1, 제 2 절연층부라고 부르고, 상기 자유 자성층 중, 표면이 상기 제 1, 제 2 절연층부와 밀착된 부분의 상기 표면에서 이면 사이의 부분을 제 1, 제 2 자유층부라고 부르면, 상기 제 1 자유층부와 상기 제 1 절연층부와 상기 제 1 고정층부로, 상기 제 1 절연층부를 통하여 터널 전류가 흐르는 제 1 소자가 형성되고, 상기 제 2 자유층부와 상기 제 2 절연층부와 상기 제 2 고정층부로, 상기 제 2 절연층부를 통하여 터널 전류가 흐르는 제 2 소자가 형성되고,
    상기 제 1, 제 2 고정층부의 자화 방향을 고정 방향으로 하면,
    상기 제 1, 제 2 소자의 상기 터널 전류가 흐를 때의 저항값은, 상기 제 1, 제 2 자유층부의 자화 방향이 상기 고정 방향과 동일 방향일 때에 작고, 역방향일 때에 커지도록 되고,
    상기 제 1, 제 2 소자의 저항값이 양방 모두 클 때를 제 1 저항 상태로 하고, 상기 제 1 소자의 저항값이 크고 상기 제 2 소자의 저항값이 작을 때를 제 2 저항 상태로 하고, 상기 제 2 소자의 저항값이 크고 상기 제 1 소자의 저항값이 작을 때를 제 3 저항 상태로 하고, 상기 제 1, 제 2 소자의 저항값이 양방 모두 작을 때를 제 4 저항 상태로 하여, 상기 제 1 저항 상태 내지 상기 제 4 저항 상태를 형성하고, 저항값이 측정 가능하게 되고,
    상기 자유 자성층의 상기 제 1, 제 2 자유층부 사이의 부분을 중간부로 하고, 상기 자유 자성층 중 상기 중간부와 상기 제 1, 제 2 자유층부의 외부로서, 상기 제 1, 제 2 자유층부에 접촉한 부분을 제 1, 제 2 단부로 하면, 상기 자유 자성층 내에는, 자화 방향이 서로 상이한 영역의 경계인 자벽이 형성된 기억 소자로서,
    상기 제 1, 제 2 단부와 상기 중간부는, 폭과 상기 폭보다 긴 길이 방향을 가지고 있고,
    상기 제 1, 제 2 단부는 동일 방향으로 연장되어 있고,
    상기 제 1, 제 2 단부와 상기 중간부에 외부 자장을 인가하여, 상기 제 1, 제 2 단부를, 상기 제 1, 제 2 단부의 상기 길이 방향을 향하는 동일 방향으로 자화시킨 후, 상기 제 1 단부와 상기 중간부와 상기 제 2 단부를 이 순서로 흐르는 초기화 전류나, 또는, 상기 제 2 단부와 상기 중간부와 상기 제 1 단부를 이 순서로 흐르는 초기화 전류 중 어느 것을 흘려 상기 제 1 단부와 상기 중간부의 경계, 또는 상기 제 2 단부와 상기 중간부의 경계 중 어느 것에 형성된 상기 자벽이, 상기 자유 자성층을 띠 모양의 길이 방향으로 흐르는 기록 전류에 의해 이동되어, 상기 자벽이, 상기 제 1 단부와 상기 제 2 단부와 상기 중간부 중 어느 것에 위치하도록 된, 기억 소자.
  2. 제 1 항에 있어서,
    상기 제 1, 제 2 고정층부의 자화 방향과 상기 제 1, 제 2 자유층부의 자화 방향은 모두 막두께 방향과 수직 방향인, 기억 소자.
  3. 제 1 항에 있어서,
    상기 제 1, 제 2 고정층부의 자화 방향과 상기 제 1, 제 2 자유층부의 자화 방향은 모두 막두께 방향과 평행 방향인, 기억 소자.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1, 제 2 단부에는 각각 제 1, 제 2 전극이 전기적으로 접속되고,
    상기 자벽은 상기 제 1, 제 2 전극 사이의 부분에 배치되고, 상기 기록 전류는 상기 제 1, 제 2 전극 사이를 흐르도록 구성된, 기억 소자.
  5. 띠 모양의 하부 자유 자성층과,
    상기 하부 자유 자성층의 표면의 일부에 밀착된 하부 절연층과,
    이면의 일부가 상기 하부 절연층의 표면에 밀착된 띠 모양의 상부 자유 자성층과,
    상기 상부 자유 자성층의 표면의 일부에 밀착된 상부 절연층과,
    상기 상부 절연층의 표면에 밀착되고, 일 방향으로 자화된 고정층을 갖고,
    상기 상부 절연층 중, 상기 표면이 상기 고정층과 밀착된 부분의 상기 표면에서 이면 사이의 부분을 상부 절연층부라고 부르고, 상기 상부 자유 자성층 중, 상기 표면이 상기 상부 절연층부와 밀착된 부분의 상기 표면에서 이면 사이의 부분을 제 1 상부 자유층부, 상기 이면이 상기 하부 절연층과 밀착된 부분의 상기 이면에서 상기 표면 사이의 부분을 제 2 상부 자유층부라고 부르고, 상기 하부 자유 자성층 중, 상기 표면이 상기 하부 절연층과 밀착된 부분의 상기 표면에서 이면 사이의 부분을 하부 자유층부라고 부르면, 상기 고정층과 상기 상부 절연층부와 상기 제 1 상부 자유층부로, 상기 상부 절연층부를 통하여 터널 전류가 흐르는 제 1 소자가 형성되고, 상기 제 2 상부 자유층부와 상기 하부 절연층과 상기 하부 자유층부로, 상기 하부 절연층을 통하여 터널 전류가 흐르는 제 2 소자가 형성되고,
    상기 제 1 소자의 상기 터널 전류가 흐를 때의 저항값은 상기 제 1 상부 자유층부의 자화 방향이 상기 고정층의 자화 방향과 동일 방향일 때에 작고, 역방향일 때에 커지도록 되고, 상기 제 2 소자의 상기 터널 전류가 흐를 때의 저항값은 상기 제 2 상부 자유층부의 자화 방향과 상기 하부 자유층부의 자화 방향이 동일 방향일 때에 작고, 역방향일 때에 커지도록 되고,
    상기 제 1, 제 2 소자의 저항값이 양방 모두 클 때를 제 1 저항 상태로 하고, 상기 제 1 소자의 저항값이 크고 상기 제 2 소자의 저항값이 작을 때를 제 2 저항 상태로 하고, 상기 제 2 소자의 저항값이 크고 상기 제 1 소자의 저항값이 작을 때를 제 3 저항 상태로 하고, 상기 제 1, 제 2 소자의 저항값이 양방 모두 작을 때를 제 4 저항 상태로 하여, 상기 제 1 저항 상태 내지 상기 제 4 저항 상태를 형성하고, 저항값이 측정 가능하게 된 기억 소자로서,
    상기 상부 자유 자성층 중 상기 제 1 상부 자유층부의 외부이고 또한 상기 제 2 상부 자유층부의 외부로서, 상기 상부 자유 자성층의 띠 모양의 길이 방향의 서로 상이한 단부에 접속된 부분을 제 1, 제 2 상방 단부로 하고, 상기 하부 자유 자성층 중 상기 하부 자유층부의 외부로서, 상기 하부 자유 자성층의 띠 모양의 길이 방향의 서로 상이한 단부에 접속된 부분을 제 1, 제 2 하방 단부로 하면, 상기 상부 자유 자성층 내에는, 자화 방향이 서로 상이한 영역의 경계인 상부 자벽이 형성되고, 상기 하부 자유 자성층 내에는, 자화 방향이 서로 상이한 영역의 경계인 하부 자벽이 형성되고,
    상기 상부 자벽은, 상기 상부 자유 자성층을 상기 길이 방향으로 흐르는 상부 기록 전류에 의해 이동되어, 상기 제 1 상방 단부와 상기 제 2 상방 단부 중 어느 것에 위치하도록 되고, 상기 하부 자벽은, 상기 하부 자유 자성층을 상기 길이 방향으로 흐르는 하부 기록 전류에 의해 이동되어, 상기 제 1 하방 단부와 상기 제 2 하방 단부 중 어느 것에 위치하도록 되어 상기 제 1 저항 상태 내지 상기 제 4 저항 상태 중에서 상기 저항 상태가 변경 가능하게 된, 기억 소자.
  6. 제 5 항에 있어서,
    상기 고정층의 자화 방향과 상기 제 1, 제 2 상부 자유층부의 자화 방향과 상기 하부 자유층부의 자화 방향은 모두 막두께 방향과 수직 방향인, 기억 소자.
  7. 제 5 항에 있어서,
    상기 고정층의 자화 방향과 상기 제 1, 제 2 상부 자유층부의 자화 방향과 상기 하부 자유층부의 자화 방향은 모두 막두께 방향과 평행 방향인, 기억 소자.
  8. 제 5 항에 있어서,
    상기 제 1, 제 2 상방 단부에는 각각 제 1, 제 2 상부 기록 전극이 전기적으로 접속되고, 상기 상부 자벽은 상기 제 1, 제 2 상부 기록 전극 사이의 부분에 배치되고, 상기 상부 기록 전류는 상기 제 1, 제 2 상부 기록 전극 사이를 흐르도록 구성되고,
    상기 제 1, 제 2 하방 단부에는 각각 제 1, 제 2 하부 기록 전극이 전기적으로 접속되고, 상기 하부 자벽은 상기 제 1, 제 2 하부 기록 전극 사이의 부분에 배치되고, 상기 하부 기록 전류는 상기 제 1, 제 2 하부 기록 전극 사이를 흐르도록 구성된, 기억 소자.
  9. 자유층부와,
    상기 자유층부의 표면 상에 밀착된 절연층과,
    상기 절연층의 표면 상에 밀착되고, 일 방향으로 자화된 고정층을 갖고,
    상기 자유층부와 상기 절연층과 상기 고정층으로, 상기 절연층을 통하여 터널 전류가 흐르는 소자가 형성되고, 상기 터널 전류가 흐를 때의 저항값은, 상기 자유층부의 자화 방향이 상기 고정층의 자화 방향과 동일 방향일 때에 작고, 역방향일 때에 커지도록 된 제 1, 제 2 소자를 병렬 접속시키고,
    상기 제 1, 제 2 소자의 저항값이 양방 모두 클 때를 제 1 저항 상태로 하고, 상기 제 1 소자의 저항값이 크고 상기 제 2 소자의 저항값이 작을 때를 제 2 저항 상태로 하고, 상기 제 2 소자의 저항값이 크고 상기 제 1 소자의 저항값이 작을 때를 제 3 저항 상태로 하고, 상기 제 1, 제 2 소자의 저항값이 양방 모두 작을 때를 제 4 저항 상태로 하여, 상기 제 1 저항 상태 내지 상기 제 4 저항 상태를 형성하고, 저항값이 측정 가능하게 된 기억 소자를 사용하고,
    상기 제 1, 제 2 소자의 상기 자유층부를 동일한 띠 모양의 자유 자성층 내의 길이 방향으로 이간된 서로 상이한 위치에 형성하고,
    상기 자유 자성층 중, 2 개의 상기 자유층부 사이의 부분을 중간부로 하고, 상기 중간부와 2 개의 상기 자유층부의 외측을 제 1, 제 2 단부로 하면,
    상기 제 1, 제 2 단부와 상기 중간부는, 폭과 상기 폭보다 긴 길이 방향을 갖도록 형성해 두고,
    상기 제 1, 제 2 단부는 동일 방향으로 연장시켜 두고,
    상기 제 1, 제 2 단부와 상기 중간부에 외부 자장을 인가하여, 상기 제 1, 제 2 단부를, 상기 제 1, 제 2 단부의 상기 길이 방향을 향하는 동일 방향으로 자화시키는 자화 공정과,
    상기 제 1 단부와 상기 중간부와 상기 제 2 단부를 이 순서로 흐르는 초기화 전류나, 또는, 상기 제 2 단부와 상기 중간부와 상기 제 1 단부를 이 순서로 흐르는 초기화 전류 중 어느 것을 흘려, 상기 제 1 단부와 상기 중간부의 경계, 또는 상기 제 2 단부와 상기 중간부의 경계 중 어느 것에 자화 방향이 서로 상이한 영역의 경계인 자벽을 형성하는 자벽 형성 공정과,
    상기 자벽을 상기 자유 자성층에서 상기 길이 방향으로 이동시켜, 상기 자벽을, 상기 제 1 단부와 상기 제 2 단부와 상기 중간부 중 어느 것에 위치시키고, 상기 제 1 저항 상태 내지 상기 제 4 저항 상태 중에서 상기 저항 상태를 변경하는 기억 공정을 갖는, 기억 방법.
  10. 제 9 항에 있어서,
    상기 제 1, 제 2 단부에 각각 제 1, 제 2 전극을 전기적으로 접속시켜 두고,
    상기 기억 공정에서는 상기 자벽을 상기 제 1, 제 2 전극 사이의 부분에 위치시키고, 상기 제 1, 제 2 전극 사이에 기록 전류를 흐르게 하여 상기 자벽을 이동시키는, 기억 방법.
  11. 자유층부와,
    상기 자유층부의 표면 상에 밀착된 절연층과,
    상기 절연층의 표면 상에 밀착되고, 일 방향으로 자화된 고정층을 갖고,
    상기 자유층부와 상기 절연층과 상기 고정층으로, 상기 절연층을 통하여 터널 전류가 흐르는 소자가 형성되고, 상기 터널 전류가 흐를 때의 저항값은, 상기 자유층부의 자화 방향이 상기 고정층의 자화 방향과 동일 방향일 때에 작고, 역방향일 때에 커지도록 된 제 1, 제 2 소자를 직렬 접속시키고,
    상기 제 1, 제 2 소자의 저항값이 양방 모두 클 때를 제 1 저항 상태로 하고, 상기 제 1 소자의 저항값이 크고 상기 제 2 소자의 저항값이 작을 때를 제 2 저항 상태로 하고, 상기 제 2 소자의 저항값이 크고 상기 제 1 소자의 저항값이 작을 때를 제 3 저항 상태로 하고, 상기 제 1, 제 2 소자의 저항값이 양방 모두 작을 때를 제 4 저항 상태로 하여, 상기 제 1 저항 상태 내지 상기 제 4 저항 상태를 형성하고,
    상기 제 1 저항 상태 내지 상기 제 4 저항 상태를, 네 가지 값 중 어느 한 값에 각각 대응시키거나, 세 가지 값 중 어느 한 값에 각각 대응시키고, 대응시킨 값을 기억하는 기억 방법으로서,
    띠 모양의 하부 자유 자성층의 중앙 부분인 하부 자유 자성층 중앙부의 표면에 하부 절연층을 이면을 접촉시켜 배치하고, 띠 모양의 상부 자유 자성층의 중앙 부분인 상부 자유 자성층 중앙부를, 이면을 상기 하부 절연층의 표면에 접촉시켜 배치하고,
    상기 하부 자유 자성층 중앙부와 상기 하부 절연층과 상기 상부 자유 자성층 중앙부를, 일방의 상기 소자의 상기 자유층부와 상기 절연층과 상기 고정층으로 하고,
    상기 상부 자유 자성층 중앙부의 표면에 상부 절연층을 이면을 접촉시켜 배치하고, 상기 상부 절연층의 표면에, 고정층부를 이면을 접촉시켜 배치하고,
    상기 상부 자유 자성층 중앙부와 상기 상부 절연층과 상기 고정층부를, 타방의 상기 소자의 상기 자유층부와 상기 절연층과 상기 고정층으로 하고,
    상기 상부 자유 자성층 중, 상기 상부 자유 자성층 중앙부의 양측의 부분을 제 1, 제 2 상방 단부로 하고, 상기 하부 자유 자성층 중, 하부 자유 자성층 중앙부의 양측의 부분을 제 1, 제 2 하방 단부로 하고,
    자화 방향이 서로 상이한 영역의 경계인 상부 자벽을 상기 제 1 또는 제 2 상방 단부 중 어느 일방에 배치하고,
    자화 방향이 서로 상이한 영역의 경계인 하부 자벽을 상기 제 1 또는 제 2 하방 단부 중 어느 일방에 배치하고,
    일방의 상기 상방 단부와 타방의 상기 상방 단부 사이에서 상기 상부 자벽의 위치를 변경시키고, 일방의 상기 하방 단부와 타방의 상기 하방 단부 사이에서 상기 하부 자벽의 위치를 변경시켜, 상기 2 개의 소자의 저항값의 대소를 변경함으로써, 상기 저항 상태를 변경하고, 상기 기억한 상기 값을 변경하는, 기억 방법.
  12. 제 11 항에 있어서,
    상기 제 1, 제 2 상방 단부에 각각 제 1, 제 2 상부 기록 전극을 전기적으로 접속시키고, 상기 상부 자벽을 상기 제 1, 제 2 상부 기록 전극 사이의 부분에 위치시키고, 상기 제 1, 제 2 상부 기록 전극 사이에 기록 전류를 흐르게 하여 상기 상부 자벽을 이동시키고,
    상기 제 1, 제 2 하방 단부에 각각 제 1, 제 2 하부 기록 전극을 전기적으로 접속시키고, 상기 하부 자벽을 상기 제 1, 제 2 하부 기록 전극 사이의 부분에 위치시키고, 상기 제 1, 제 2 하부 기록 전극 사이에 기록 전류를 흐르게 하여 상기 하부 자벽을 이동시키는, 기억 방법.
  13. 삭제
  14. 삭제
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