KR101445766B1 - Semiconductor package and method of manufacturing the same - Google Patents

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Abstract

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 일 실시예의 반도체 패키지는, 기판; 상기 기판을 관통하여 배치되는 전극패턴; 상기 기판의 하부에 위치하여 상기 전극패턴과 전기적으로 연결되는 재배선; 외부환경으로부터 상기 재배선을 보호하는 패시베이션층; 상기 재배선과 전기적으로 연결된 반도체칩; 및 상기 패시베이션층과 상기 기판을 이격시키는 몰딩 부재;를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 일 실시예의 반도체 패키지는, 기판; 상기 기판을 관통하여, 일측이 상기 기판의 하면에 돌출되도록 배치되는 전극패턴; 상기 기판의 하부에 위치하여 상기 전극패턴과 전기적으로 연결되는 재배선; 외부환경으로부터 상기 재배선을 보호하는 패시베이션층; 및 상기 기판의 하면과 평행하는 서로 다른 평면상에, 하면이 위치하고, 상기 재배선과 전기적으로 연결되는 반도체칩;를 포함할 수 있다.According to an aspect of the present invention, there is provided a semiconductor package comprising: a substrate; An electrode pattern disposed through the substrate; A rewiring line located at a lower portion of the substrate and electrically connected to the electrode pattern; A passivation layer for protecting the rewiring line from an external environment; A semiconductor chip electrically connected to the rewiring line; And a molding member for separating the substrate from the passivation layer.
According to an aspect of the present invention, there is provided a semiconductor package comprising: a substrate; An electrode pattern penetrating through the substrate and having one side protruding from a lower surface of the substrate; A rewiring line located at a lower portion of the substrate and electrically connected to the electrode pattern; A passivation layer for protecting the rewiring line from an external environment; And a semiconductor chip having a lower surface on a different plane parallel to a lower surface of the substrate and electrically connected to the rewiring line.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method of manufacturing the same}[0001] Semiconductor package and method of manufacturing same [0002]

본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 휨현상을 완화시킨 반도체 패키지 및 그 제조 방법에 관한 것이다.TECHNICAL FIELD [0001] The present invention relates to a semiconductor package, and more particularly, to a semiconductor package with reduced warpage and a manufacturing method thereof.

반도체칩의 제조 공정의 지속적인 발전에 따라, 반도체칩의 크기도 지속적으로 감소해 왔다. 현재에는, 반도체칩의 크기가 매우 축소되어, 반도체 패키지를 형성할 때 전기적 연결을 위하여 패키지 크기를 증가시킬 필요가 있는 경우도 발생하고 있다. 이러한 발달 과정에서 제시된 반도체 패키지 기술 중의 하나가 팬-아웃 타입 패키지(Pan-out type Package)이다. 또한, 팬-아웃 타입 패키지의 외측 영역에 상하 수직으로 신호를 전달하는 패턴 구조를 형성하여 동종의 패키지 또는 이종의 패키지를 상하로 적층하여 동일한 실장 면적에서 메모리 용량의 확장이나 반도체의 동작 성능을 향상시키는 기술 역시 병행하여 여러 가지 형태로 개발되고 있다.With the continuous development of the semiconductor chip manufacturing process, the size of the semiconductor chip has been continuously reduced. At present, the size of the semiconductor chip is greatly reduced, so that it is necessary to increase the package size for the electrical connection when forming the semiconductor package. One of the semiconductor package technologies proposed in the development process is a pan-out type package. In addition, a pattern structure for transmitting signals vertically and vertically is formed in the outer region of the fan-out type package, so that the same kind of packages or different types of packages are stacked up and down to improve the memory capacity and operation performance of the semiconductor in the same mounting area Are also being developed in various forms in parallel.

반도체 패키지는 반도체에서 발생하는 열로 인하여 휨현상이 발생할 수 있다. 휨현상은 팽창율 또는 수축율이 서로 다른 물질들이 열을 받아, 각기 서로 다른 정도의 수축 또는 팽창을 하여 발생할 수 있다.The semiconductor package may cause warpage due to heat generated in the semiconductor. The warpage phenomenon can occur when materials with different rates of expansion or shrinkage receive heat and contract or expand to different degrees.

휨현상이 발생하는 경우, 기계적인 결함이 발생할 수 있다. 예를 들어, 반도체칩이 연결되는 재배선의 파열이 일어나, 반도체 패키지가 원활한 작동을 하는 것을 방해할 수 있다.Mechanical defects can occur if warpage occurs. For example, rupture of a re-wiring line to which a semiconductor chip is connected may occur, thereby hindering smooth operation of the semiconductor package.

본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 반도체칩에서 발생하는 열에 의하여 발생하는 휨현상을 최소화하여 신뢰성을 높인 반도체 패키지를 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor package with improved reliability by minimizing warpage caused by heat generated in a semiconductor chip.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 일 실시예의 반도체 패키지는, 기판; 상기 기판을 관통하여 배치되는 전극패턴; 상기 기판의 하부에 위치하여 상기 전극패턴과 전기적으로 연결되는 재배선; 외부환경으로부터 상기 재배선을 보호하는 패시베이션층; 상기 재배선과 전기적으로 연결된 반도체칩; 및 상기 패시베이션층과 상기 기판을 이격시키는 몰딩 부재;를 포함할 수 있다.According to an aspect of the present invention, there is provided a semiconductor package comprising: a substrate; An electrode pattern disposed through the substrate; A rewiring line located at a lower portion of the substrate and electrically connected to the electrode pattern; A passivation layer for protecting the rewiring line from an external environment; A semiconductor chip electrically connected to the rewiring line; And a molding member for separating the substrate from the passivation layer.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 일 실시예의 반도체 패키지는, 기판; 상기 기판을 관통하여, 일측이 상기 기판의 하면에 돌출되도록 배치되는 전극패턴; 상기 기판의 하부에 위치하여 상기 전극패턴과 전기적으로 연결되는 재배선; 외부환경으로부터 상기 재배선을 보호하는 패시베이션층; 및 상기 기판의 하면과 평행하는 서로 다른 평면상에, 하면이 위치하고, 상기 재배선과 전기적으로 연결되는 반도체칩;를 포함할 수 있다.According to an aspect of the present invention, there is provided a semiconductor package comprising: a substrate; An electrode pattern penetrating through the substrate and having one side protruding from a lower surface of the substrate; A rewiring line located at a lower portion of the substrate and electrically connected to the electrode pattern; A passivation layer for protecting the rewiring line from an external environment; And a semiconductor chip having a lower surface on a different plane parallel to a lower surface of the substrate and electrically connected to the rewiring line.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 일 실시예의 반도체 패키지 제조방법은, 기판을 관통하고, 상기 기판의 하면으로 돌출되는 전극패턴을 형성하는 단계; 상기 전극패턴이 상기 기판의 하면으로 돌출된 부분과, 반도체칩을 동일평면상에 위치시키는 단계; 상기 기판의 상면 및 하면과 접하도록, 몰딩 부재를 충진하는 단계; 상기 전극패턴과 상기 반도체칩을 전기적으로 연결하는 단계;를 포함할 수 있다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor package including: forming an electrode pattern through a substrate and protruding from a bottom surface of the substrate; Positioning the semiconductor chip protruding from the lower surface of the substrate on the same plane; Filling the molding member so as to contact the upper and lower surfaces of the substrate; And electrically connecting the electrode pattern to the semiconductor chip.

본 발명의 기술적 사상에 따른 일 실시예의 반도체 패키지는, 기판의 양면에 몰딩 부재를 배치하여, 반도체칩에서 발생하는 열에 의하여 수축 팽창하는 경우에도, 반도체 패키지 전체적으로는 휨이 발생하는 정도가 최소화될 수 있다.In the semiconductor package according to an embodiment of the present invention, the molding member is disposed on both sides of the substrate, and even when the semiconductor package shrinks and expands due to heat generated in the semiconductor chip, have.

본 발명의 기술적 사상에 따른 일 실시예의 반도체 패키지는, 기판을 관통하여 배치되는, 전극패턴이 기판보다 두껍게 형성되어, 패시베이션층과 기판을 이격시켜 몰딩 부재가 그 사이에 충진되도록 하여 휨현상을 최소화할 수 있다.The semiconductor package according to an embodiment of the present invention has a structure in which the electrode pattern is formed to be thicker than the substrate and the passivation layer and the substrate are spaced apart from each other so that the molding member is filled therebetween to minimize the warping .

본 발명의 기술적 사상에 따른 일 실시예의 반도체 패키지는, 반도체칩의 상면에 위치하는 몰딩 부재의 두께가 기판의 상면에 위치하는 몰딩 부재의 두께보다 두껍게 형성되어, 반도체칩이 외부의 충격으로부터 보호받도록 할 수 있다.The semiconductor package according to an embodiment of the present invention is formed such that the thickness of the molding member located on the upper surface of the semiconductor chip is formed thicker than the thickness of the molding member located on the upper surface of the substrate so that the semiconductor chip is protected from external impact can do.

본 발명의 기술적 사상에 따른 일 실시예의 반도체 패키지는, 몰딩 부재가 전극패턴의 돌출된 영역의 측부를 감싸도록 형성되어, 전기적안정성이 향상될 수 있다.In the semiconductor package of one embodiment according to the technical idea of the present invention, the molding member is formed so as to surround the side of the protruding region of the electrode pattern, so that the electrical stability can be improved.

본 발명의 기술적 사상에 따른 일 실시예의 반도체 패키지는, 몰딩 부재가 기판과 전극패턴을 감싸도록 형성되어 기계적 안정성이 향상될 수 있다.In the semiconductor package of the embodiment according to the technical idea of the present invention, the molding member is formed to surround the substrate and the electrode pattern, so that the mechanical stability can be improved.

도 1 은 본 발명의 일 실시예에 따른 반도체 패키지의 단면을 도시하는 단면도,
도 2 는 본 발명의 일 실시예에 따른 도 1 의 반도체 패키지를 선 II-II 를 따라 절단한 평면도,
도 3 은 본 발명의 일 실시예에 따른 도 2 의 반도체 패키지를 선 III-III 을 따라 절단한 단면도,
도 4 는 본 발명의 일 실시예에 따른 반도체 패키지의 상부와 하부의 압축력을 도시한 단면도,
도 5 는 본 발명의 일 실시예에 따른 반도체 패키지의 하면을 도시한 하면도,
도 6 내지 9 는 본 발명의 일 실시예에 따른 반도체 패키지의 부분을 도시한 부분확대도,
도 10 내지 17 은 본 발명의 일 실시예에 따른 반도체 패키지 제조방법의 각 단계를 도시한 단면도,
도 18 은 본 발명의 일 실시예에 따른 반도체 패키지 제조방법의 순서를 도시한 순서도이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention,
FIG. 2 is a plan view of the semiconductor package of FIG. 1 taken along the line II-II in accordance with an embodiment of the present invention,
FIG. 3 is a cross-sectional view of the semiconductor package of FIG. 2 taken along line III-III in accordance with an embodiment of the present invention,
FIG. 4 is a cross-sectional view illustrating compressive forces of upper and lower portions of a semiconductor package according to an embodiment of the present invention,
5 is a bottom view of a bottom surface of a semiconductor package according to an embodiment of the present invention.
6 to 9 are partial enlarged views showing portions of a semiconductor package according to an embodiment of the present invention,
10 to 17 are cross-sectional views showing respective steps of a method of manufacturing a semiconductor package according to an embodiment of the present invention,
18 is a flowchart showing a procedure of a method of manufacturing a semiconductor package according to an embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention, and the manner of achieving them, will be apparent from and elucidated with reference to the embodiments described hereinafter in conjunction with the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. To fully disclose the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. Like reference numerals refer to like elements throughout the specification.

공간적으로 상대적인 용어인 "상(on)", "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다.The terms spatially relative to "on", "below", "beneath", "lower", "above", "upper" And can be used to easily describe one element or elements as well as other elements or components as shown. Spatially relative terms should be understood to include, in addition to the orientation shown in the drawings, terms that include different orientations of the device during use or operation.

예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 또한, 다른 소자의 "상(on)" 으로 기술된 소자도 도면에서 뒤집는 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있고, "상"은 위와 아래 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.For example, when inverting an element shown in the figures, an element described as "below" or "beneath" of another element may be placed "above" another element. Also, elements described as " on "of other elements may be placed" below "or" beneath "of other elements when inverted in the figures. Thus, the exemplary term "below" can include both down and up directions, and "up" can include both up and down directions. The elements can also be oriented in different directions, so that spatially relative terms can be interpreted according to orientation.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. It is noted that the terms "comprises" and / or "comprising" used in the specification are intended to be inclusive in a manner similar to the components, steps, operations, and / Or additions.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.Unless defined otherwise, all terms (including technical and scientific terms) used herein may be used in a sense commonly understood by one of ordinary skill in the art to which this invention belongs. Also, commonly used predefined terms are not ideally or excessively interpreted unless explicitly defined otherwise.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기와 면적은 실제크기나 면적을 전적으로 반영하는 것은 아니다.The thickness and size of each layer in the drawings are exaggerated, omitted, or schematically shown for convenience and clarity of explanation. Also, the size and area of each component do not entirely reflect actual size or area.

또한, 실시예에서 반도체 패키지의 구조를 설명하는 과정에서 언급하는 각도와 방향은 도면에 기재된 것을 기준으로 한다. 명세서에서 반도체 패키지를 이루는 구조에 대한 설명에서, 각도에 대한 기준점과 위치관계를 명확히 언급하지 않은 경우, 관련 도면을 참조하도록 한다.Further, the angles and directions mentioned in the process of describing the structure of the semiconductor package in the embodiment are based on those shown in the drawings. In the description of the structure of the semiconductor package in the specification, reference points and positional relationship with respect to angles are not explicitly referred to, refer to the related drawings.

이하에서는 도면을 참조하여 실시예를 보다 상세하게 설명한다.
Hereinafter, embodiments will be described in detail with reference to the drawings.

도 1 은 본 발명의 일 실시예에 따른 반도체 패키지(100)의 단면을 도시하는 단면도이고, 도 2 는 본 발명의 일 실시예에 따른 도 1 의 반도체 패키지(100)를 선 II-II 를 따라 절단한 평면도이고, 도 3 은 본 발명의 일 실시예에 따른 도 2 의 반도체 패키지(100)를 선 III-III 을 따라 절단한 단면도이며, 도 4 는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 상부와 하부의 압축력을 도시한 단면도이고, 도 5 는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 하면을 도시한 하면도이다.FIG. 1 is a cross-sectional view showing a cross section of a semiconductor package 100 according to an embodiment of the present invention. FIG. 2 is a cross-sectional view of a semiconductor package 100 of FIG. 1 according to an embodiment of the present invention, 3 is a cross-sectional view taken along line III-III of FIG. 2 according to an embodiment of the present invention. FIG. 4 is a cross-sectional view of a semiconductor package 100 according to an embodiment of the present invention. FIG. 5 is a bottom view illustrating a bottom surface of the semiconductor package 100 according to an embodiment of the present invention. Referring to FIG.

도 1 내지 5 를 참조하면, 본 발명의 일 실시예의 반도체 패키지(100)는 기판(120), 기판(120)을 관통하여 배치되는 전극패턴(130), 기판(120)의 하부에 위치하여 전극패턴(130)과 전기적으로 연결되는 재배선(140), 외부환경으로부터 재배선(140)을 보호하는 패시베이션층(180), 재배선(140)과 전기적으로 연결된 반도체칩(110) 및 패시베이션층(180)과 기판(120)을 이격시키는 몰딩 부재(150)를 포함한다.1 to 5, a semiconductor package 100 according to an embodiment of the present invention includes a substrate 120, an electrode pattern 130 disposed through the substrate 120, A passivation layer 180 for protecting the rewiring line 140 from the external environment, a semiconductor chip 110 electrically connected to the rewiring line 140, and a passivation layer 180 and the substrate 120. The molding member 150 may be formed of a material having a high thermal conductivity.

기판(120)은 캐비티를 형성할 수 있다. 예를 들어 기판(120)은 중앙부분에 상하방향으로 관통된 형태의 캐비티를 형성할 수 있다. 상기 캐비티의 내부에는 반도체칩(110) 및 몰딩 부재(150)가 위치할 수 있다. 상기 캐비티의 형태는 원형 또는 사각형 등일 수 있으나, 이에 한정하지 아니하고, 실시예에 따라 다양한 형태를 포함할 수 있다.The substrate 120 may form a cavity. For example, the substrate 120 may form a cavity in the shape of a vertical penetration through the central portion. The semiconductor chip 110 and the molding member 150 may be positioned inside the cavity. The shape of the cavity may be circular or square, but the present invention is not limited thereto, and may include various shapes according to the embodiments.

상기 캐비티에는 반도체칩(110)이 위치할 수 있다. 기판(120)과 반도체칩(110)의 사이에는 몰딩 부재(150)가 충진될 수 있다. 기판(120)과 반도체칩(110)은 수평적으로 중첩할 수 있다.The semiconductor chip 110 may be positioned in the cavity. A molding member 150 may be filled between the substrate 120 and the semiconductor chip 110. The substrate 120 and the semiconductor chip 110 can be horizontally overlapped.

기판(120)은 내부에 전극패턴(130)이 배치된 형태일 수 있다. 기판(120)은 상기 캐비티의 외측에 상하방향으로 관통된 영역을 더 포함할 수 있다. 예를 들어, 기판(120)은 일 영역이 상하 방향으로 관통되고, 그 내부에 전극패턴(130)에 배치될 수 있다. 기판(120)은 상기 관통된 영역이 복수개가 형성될 수 있다. 기판(120)은 외측에 관통된 영역의 형태 또는 개수가 전극패턴(130)의 형태에 따라서 달라질 수 있다.The substrate 120 may have a shape in which the electrode pattern 130 is disposed therein. The substrate 120 may further include an area vertically penetrating the outside of the cavity. For example, one region of the substrate 120 may be vertically penetrated, and may be disposed in the electrode pattern 130 therein. The substrate 120 may have a plurality of penetrating regions. The shape or the number of regions of the substrate 120 that pass through the substrate 120 may vary depending on the shape of the electrode pattern 130.

전극패턴(130)은 일 영역이 기판(120)의 내부에 위치할 수 있다. 전극패턴(130)은 기판(120)의 일 영역을 관통하여 배치될 수 있다.전극패턴(130)은 일 영역이 몰딩패턴과 접할 수 있다. 전극패턴(130)은 일 영역이 재배선(140)과 접할 수 있다. 전극패턴(130)은 재배선(140)과 전기적으로 연결될 수 있다. 전극패턴(130)은 실시예에 따라서 다양한 형태로 형성될 수 있다. 도 1 을 참조하면, 전극패턴(130)은 상부에 위치한 패드(170)와 접할 수 있으나, 이에 한정하지 아니하고, 본 발명의 복수의 실시예 중 다른 실시예의 경우, 상기 패드(170)는 생략될 수 있다.One region of the electrode pattern 130 may be located inside the substrate 120. The electrode pattern 130 may be disposed to penetrate one region of the substrate 120. One region of the electrode pattern 130 may contact the molding pattern. The electrode pattern 130 can be in contact with the rewiring line 140 in one area. The electrode pattern 130 may be electrically connected to the redistribution line 140. The electrode pattern 130 may be formed in various forms according to the embodiment. Referring to FIG. 1, the electrode pattern 130 may be in contact with the upper pad 170, but not limited thereto. In another embodiment of the present invention, the pad 170 may be omitted .

전극패턴(130)의 상부에서 외부와 전기적으로 연결되어 신호 또는 전원을 주고 받을 수 있으며, 하부로는 재배선(140)과 연결되어, 반도체칩(110)과 전기적으로 연결될 수 있다. 전극패턴(130)은 반도체칩(110)에 데이터 신호를 제공하거나 전력신호를 제공할 수 있다.The electrode pattern 130 may be electrically connected to the outside of the electrode pattern 130 to transmit or receive a signal or a power source. The electrode pattern 130 may be connected to the redistribution line 140 to be electrically connected to the semiconductor chip 110. The electrode pattern 130 may provide a data signal to the semiconductor chip 110 or provide a power signal.

전극패턴(130)은 두께가 기판(120)의 두께보다 두꺼울 수 있다. 즉, 전극패턴(130)은 수직적인 길이가 기판(120)의 수직적인 길이보다 길 수 있다. 전극패턴(130)은 일 측이 기판(120)의 하면으로 돌출되도록 배치될 수 있다. 실시예에 따라서는, 전극패턴(130)은 양측이 기판(120)의 상하면으로 돌출될 수 있으나, 이에 한정하지는 아니한다. The thickness of the electrode pattern 130 may be thicker than the thickness of the substrate 120. That is, the vertical length of the electrode pattern 130 may be longer than the vertical length of the substrate 120. The electrode pattern 130 may be disposed so that one side thereof protrudes to the lower surface of the substrate 120. According to an embodiment, the electrode patterns 130 may protrude from the upper and lower surfaces of the substrate 120 on both sides, but the present invention is not limited thereto.

전극패턴(130)은 일 영역의 측부가 기판(120)과 접할 수 있다. 예를 들어, 전극패턴(130)은 측면의 일 영역이 기판(120)으로 감싸질 수 있다. 전극패턴(130)은 측면의 일 영역이 몰딩 부재(150)로 감싸질 수 있다. 전극패턴(130)은 몰딩 부재(150) 또는 기판(120)과 전기적으로 이격될 수 있다. 몰딩 부재(150) 또는 기판(120)은 절연물질을 포함할 수 있으나, 이에 한정하지 아니한다.The electrode pattern 130 can be in contact with the substrate 120 at one side of one region. For example, one side of the electrode pattern 130 may be surrounded by the substrate 120. One side of the electrode pattern 130 may be surrounded by the molding member 150. The electrode pattern 130 may be electrically isolated from the molding member 150 or the substrate 120. The molding member 150 or the substrate 120 may include, but is not limited to, an insulating material.

전극패턴(130)은 도전성 물질을 포함할 수 있다. 예를 들어, 전극패턴(130)은 전도성이 높은 금속인, 금(Au), 은(Ag) 및 구리(Cu) 중 어느 하나를 포함할 수 있으나, 그 종류에 한정하지는 아니한다.The electrode pattern 130 may include a conductive material. For example, the electrode pattern 130 may include any one of gold (Au), silver (Ag), and copper (Cu), which are highly conductive metals, but the present invention is not limited thereto.

반도체칩(110)은 기판(120)의 캐비티에 위치할 수 있다. 반도체칩(110)은 기판(120)과 수평적으로 중첩할 수 있다. 반도체칩(110)은 기판(120)과 이격될 수 있다. 반도체칩(110)과 기판(120)과의 사이에는 몰딩 부재(150)가 위치할 수 있다. 반도체칩(110)은 상면과 측면이 몰딩 부재(150)로 감싸질 수 있다.The semiconductor chip 110 may be located in the cavity of the substrate 120. The semiconductor chip 110 may be horizontally overlapped with the substrate 120. The semiconductor chip 110 may be spaced apart from the substrate 120. The molding member 150 may be positioned between the semiconductor chip 110 and the substrate 120. The upper and side surfaces of the semiconductor chip 110 may be surrounded by the molding member 150.

반도체칩(110)은 재배선(140)과 전기적으로 연결될 수 있다. 반도체칩(110)은 외부의 신호 또는 전원을 받아들이는 반도체칩 패드(112)를 포함할 수 있다. 반도체칩 패드(112)는 재배선(140)과 연결될 수 있다. 반도체칩 패드(112)는 재배선(140)을 통하여 외부의 신호 또는 전원을 수신할 수 있다.The semiconductor chip 110 may be electrically connected to the redistribution line 140. The semiconductor chip 110 may include a semiconductor chip pad 112 receiving an external signal or power. The semiconductor chip pad 112 may be connected to the redistribution line 140. The semiconductor chip pad 112 may receive an external signal or power through the redistribution line 140.

반도체칩(110)은 메모리 칩 또는 로직 칩을 포함할 수 있다. 반도체칩(110)이 메모리 칩을 포함하는 경우, 상기 메모리 칩은 예를 들어, 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다. 로직 칩은 메모리 칩들을 제어하는 제어기일 수 있다.The semiconductor chip 110 may include a memory chip or a logic chip. When the semiconductor chip 110 includes a memory chip, the memory chip may be, for example, a DRAM, an SRAM, a flash, a PRAM, a ReRAM, (FeRAM) or an MRAM (MRAM). The logic chip may be a controller that controls memory chips.

반도체칩(110)의 높이는 기판(120)의 높이에 비하여 작을 수 있으나, 이에 한정하지 아니한다. 반도체칩(110)의 높이는 전극패턴(130)의 높이 비해서 작을 수 있으나, 이에 한정하지 아니한다.The height of the semiconductor chip 110 may be smaller than the height of the substrate 120, but is not limited thereto. The height of the semiconductor chip 110 may be smaller than the height of the electrode pattern 130, but is not limited thereto.

몰딩 부재(150)는 반도체칩(110)과 기판(120) 사이에 위치할 수 있다. 몰딩 부재(150)는 반도체칩(110)을 감싸도록 배치될 수 있다. 예를 들어, 몰딩 부재(150)는 반도체칩(110)의 상면과 측면과 접할 수 있다. 몰딩 부재(150)는 기판(120)의 하면에 위치할 수 있다. 몰딩 부재(150)는 기판(120)의 상면으로 연장될 수 있다. 몰딩 부재(150)는 기판(120)의 상면에 위치하는 영역의 일부가 식각되어 전극패턴(130) 또는 패드(170)가 노출되도록 할 수 있다. 기판(120), 반도체칩(110), 몰딩 부재(150) 및 전극패턴(130)은 일 영역이 수평적으로 중첩할 수 있다. 몰딩 부재(150)는 패시베이션층(180)과 기판(120)을 이격시킬 수 있다.The molding member 150 may be positioned between the semiconductor chip 110 and the substrate 120. The molding member 150 may be disposed to surround the semiconductor chip 110. For example, the molding member 150 may contact the upper surface and the side surface of the semiconductor chip 110. The molding member 150 may be positioned on the lower surface of the substrate 120. The molding member 150 may extend to the upper surface of the substrate 120. The molding member 150 may partially expose the upper surface of the substrate 120 to expose the electrode pattern 130 or the pad 170. [ The substrate 120, the semiconductor chip 110, the molding member 150, and the electrode pattern 130 may overlap one region horizontally. The molding member 150 may separate the passivation layer 180 from the substrate 120.

몰딩 부재(150)는 기판(120)의 상면 및 하면을 감싸도록 형성하여 반도체 패키지(100)에 휨현상이 발생하는 것을 방지할 수 있다. 반도체 패키지(100)는 반도체칩(110)에서 발생하는 열로 인하여 각각의 구성요소가 수축 및 팽창을 반복할 수 있다. 반도체 패키지(100)는 열팽창계수가 서로 다른 구성요소들이 서로 다른 정도로 수축 및 팽창을 할 수 있다.The molding member 150 may be formed to surround the upper and lower surfaces of the substrate 120 to prevent the semiconductor package 100 from being warped. The semiconductor package 100 can repeatedly contract and expand due to the heat generated in the semiconductor chip 110. The semiconductor package 100 can contract and expand to different degrees with respect to components having different thermal expansion coefficients.

본 발명의 일 실시예의 반도체 패키지(100)는, 도 4 를 참조하면, 몰딩 부재(150)가 기판(120)의 상면과 하면을 감싸듯 형성된다. 몰딩 부재(150)는 기판(120)의 상하면에서 같은 정도로 수축하여, 반도체 패키지(100) 전체적으로 보았을 때, 휨현상이 방지되도록 할 수 있다.Referring to FIG. 4, a semiconductor package 100 according to an embodiment of the present invention includes a molding member 150 formed to surround an upper surface and a lower surface of a substrate 120. The molding member 150 is contracted to the same degree on the upper and lower surfaces of the substrate 120 so that warpage can be prevented when the semiconductor package 100 is viewed as a whole.

몰딩 부재(150)는 전극패턴(130)의 일 영역을 감쌀 수 있다. 예를 들어, 몰딩 부재(150)는 전극패턴(130)의 기판(120)의 하면으로 돌출된 영역의 측부의 일 영역을 감싸도록 형성될 수 있다. 몰딩 부재(150)는 기판(120)의 하면과 패시베이션층(180)의 상면의 사이에 위치할 수 있다.The molding member 150 may cover one area of the electrode pattern 130. For example, the molding member 150 may be formed to surround one side of a region of the electrode pattern 130 protruding from the lower surface of the substrate 120. The molding member 150 may be positioned between the lower surface of the substrate 120 and the upper surface of the passivation layer 180.

몰딩 부재(150)는 절연물질을 포함할 수 있다. 예를 들어, 몰딩 부재(150)는 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 몰딩 부재(150)는 반도체칩(110), 기판(120) 및 전극패턴(130)을 감싸도록 형성되어, 반도체칩(110), 기판(120), 및 전극패턴(130)을 외부의 이물질 또는 충격으로부터 보호할 수 있다.The molding member 150 may comprise an insulating material. For example, the molding member 150 may include an epoxy mold compound (EMC). The molding member 150 is formed to surround the semiconductor chip 110, the substrate 120 and the electrode pattern 130 so that the semiconductor chip 110, the substrate 120, It can protect against impact.

몰딩 부재(150)는 기판(120)의 상면을 덮을 수 있다. 몰딩 부재(150)는 일 영역이 관통되어 패드(170)가 노출되도록 할 수 있다. 예를 들어, 몰딩 부재(150)는 일 영역이 식각되어 관통될 수 있다. 패드(170)가 생략되는 다른 실시예의 경우, 몰딩 부재(150)가 일 영역이 식각되어 전극패턴(130)이 노출될 수 있으나, 이에 한정하지 아니한다.The molding member 150 may cover the upper surface of the substrate 120. The molding member 150 may penetrate one region to expose the pad 170. For example, the molding member 150 may be etched through one region. In another embodiment where the pad 170 is omitted, the molding member 150 may be etched in one region to expose the electrode pattern 130, but the present invention is not limited thereto.

몰딩 부재(150)는 기판(120)과 패시베이션층(180) 사이에 위치할 수 있다. 몰딩 부재(150)는 패시베이션층(180)과 기판(120)을 이격시킬 수 있다. 예를 들어, 몰딩 부재(150)는 기판(120)의 하면과 패시베이션층(180)의 상면의 사이에 위치할 수 있다.The molding member 150 may be positioned between the substrate 120 and the passivation layer 180. The molding member 150 may separate the passivation layer 180 from the substrate 120. For example, the molding member 150 may be positioned between the lower surface of the substrate 120 and the upper surface of the passivation layer 180.

몰딩 부재(150)는 반도체칩(110)과 기판(120)을 배치한 상태에서, 그 사이에 충진되어 형성될 수 있으나, 그 공정방법에 한정하지 아니한다.The molding member 150 may be filled between the semiconductor chip 110 and the substrate 120 in a state where the semiconductor chip 110 and the substrate 120 are disposed. However, the molding member 150 is not limited to the process method.

재배선(140)은 몰딩 부재(150)의 하측에 위치할 수 있다. 재배선(140)은 몰딩 부재(150)와 이격될 수 있다. 재배선(140)은 패시베이션층(180)으로 감싸질 수 있다. 재배선(140)은 패시베이션층(180)에 의해서 외부와 차단될 수 있다. 재배선(140)은 전극패턴(130)과 연결될 수 있다. 재배선(140)은 반도체칩 패드(112)와 연결될 수 있다. 재배선(140)은 기판(120)의 하부에 위치할 수 있다. 재배선(140)은 전극패턴(130)과 전기적으로 연결될 수 있다.The rewiring line 140 may be located below the molding member 150. The rewiring line 140 may be spaced apart from the molding member 150. The redistribution line 140 may be surrounded by a passivation layer 180. The rewiring line 140 may be shielded from the outside by the passivation layer 180. The rewiring line 140 may be connected to the electrode pattern 130. The rewiring line 140 may be connected to the semiconductor chip pad 112. The redistribution line 140 may be located below the substrate 120. The rewiring line 140 may be electrically connected to the electrode pattern 130.

재배선(140)은 도전성 물질을 포함할 수 있다. 예를 들어, 재배선(140)은 금속을 포함할 수 있고, 은(Ag), 구리(Cu), 구리합금, 알루미늄(Al), 또는 알루미늄 합금을 포함할 수 있으나, 이에 한정하지 아니한다. 재배선(140)은 반도체칩(110)의 입출력 단자가 미세화되는 경우에도, 전기적 신뢰도를 유지하도록 할 수 있다. 재배선(140)은 미세하여 반도체칩(110)의 입출력단자의 개수가 증가되더라도 전기적 연결의 신뢰성을 보장할 수 있다.The rewiring line 140 may comprise a conductive material. For example, the rewiring line 140 may comprise a metal and may include but is not limited to silver (Ag), copper (Cu), copper alloy, aluminum (Al), or aluminum alloy. The redistribution line 140 can maintain the electrical reliability even when the input / output terminals of the semiconductor chip 110 are miniaturized. The redistribution line 140 is fine and the reliability of the electrical connection can be assured even if the number of input / output terminals of the semiconductor chip 110 is increased.

패시베이션층(180)은 반도체칩(110)의 하면의 일 영역에 배치될 수 있다. 패시베이션층(180)은 기판(120)과 수직적으로 중첩되도록 배치될 수 있다. 패시베이션층(180)은 몰딩 부재(150)의 하부에 위치할 수 있다. 패시베이션층(180)은 절연물질을 포함할 수 있다. 패시베이션층(180)은 재배선(140)을 외부의 이물질 또는 충격으로부터 보호할 수 있다. 패시베이션층(180)은 솔더볼(160)의 일부분을 감쌀 수 있다.The passivation layer 180 may be disposed on one side of the lower surface of the semiconductor chip 110. The passivation layer 180 may be arranged to vertically overlap the substrate 120. The passivation layer 180 may be located below the molding member 150. The passivation layer 180 may comprise an insulating material. The passivation layer 180 may protect the rewiring line 140 from external foreign matter or impact. The passivation layer 180 may cover a portion of the solder ball 160.

재배선(140)은 패시베이션층(180)으로 감싸질 수 있다. 패시베이션층(180)이 재배선(140)을 감싸도록 형성된 구조체가 압착, 접착 리플로우 등으로 반도체칩(110) 또는 몰딩 부재(150)와 접착할 수 있으나, 이에 대하여 한정하지 아니한다.The redistribution line 140 may be surrounded by a passivation layer 180. The structure in which the passivation layer 180 surrounds the rewiring line 140 may be bonded to the semiconductor chip 110 or the molding member 150 by means of compression bonding or adhesive reflow.

패시베이션층(180)은 재배선(140)의 상측에 위치하는 층과 재배선(140)의 하측에 위치하는 층이 합쳐져서 형성될 수 있으나, 그 제조방법에 한정하지 아니한다. 패시베이션층(180)은 외부환경으로부터 재배선(140)을 보호할 수 있다.The passivation layer 180 may be formed by combining a layer located on the upper side of the redistribution line 140 and a layer located on the lower side of the redistribution line 140, but the manufacturing method is not limited thereto. The passivation layer 180 may protect the rewiring line 140 from the external environment.

솔더볼(160)은 재배선(140)과 전기적 또는 물리적으로 연결될 수 있다. 솔더볼(160)은 재배선(140)을 통하여 반도체칩(110) 또는 전극패턴(130)과 전기적으로 연결될 수 있다. 솔더볼(160)은 반도체칩(110)을 외부 장치와 전기적으로 연결할 수 있다. 솔더볼(160)은 전극패턴(130)과 수직적으로 중첩할 수 있으나, 이에 한정하지 아니한다. 패시베이션층(180)은 일 영역이 식각되고, 솔더볼(160)은 상기 식각된 영역에 배치될 수 있다.The solder ball 160 may be electrically or physically connected to the rewiring line 140. The solder ball 160 may be electrically connected to the semiconductor chip 110 or the electrode pattern 130 through the redistribution line 140. The solder ball 160 may electrically connect the semiconductor chip 110 to an external device. The solder ball 160 may vertically overlap the electrode pattern 130, but is not limited thereto. The passivation layer 180 may be etched in one region and the solder ball 160 may be disposed in the etched region.

솔더볼(160)은 다른 반도체 패키지(100)의 전극패턴(130)과 연결될 수 있으나, 이에 한정하지 아니한다. 솔더볼(160)은 반도체칩(110)의 외곽에 위치할 수 있다. 그러나 이는 하나의 실시예에 불과하므로, 본 발명의 기술적 사상은 이에 한정하지 아니하고, 솔더볼(160)이 반도체칩(110)과 중첩하여 위치할 수 있다.The solder ball 160 may be connected to the electrode pattern 130 of another semiconductor package 100, but is not limited thereto. The solder ball 160 may be located outside the semiconductor chip 110. However, the present invention is not limited thereto, and the solder ball 160 may be overlapped with the semiconductor chip 110 because the present invention is only one embodiment.

솔더볼(160)은 볼 어태치(ball attach), 전기도금, 무전해 도금, 프린팅, 스퍼터(sputter) 등의 방법으로 형성될 수 있으나, 그 공정방법에 한정하지 아니한다.The solder ball 160 may be formed by a method such as ball attach, electroplating, electroless plating, printing, or sputtering, but is not limited thereto.

패시베이션층(180)은 투명한 물질을 포함할 수 있다. 반도체 패키지(100)의 하면을 보면, 재배선(140)과 반도체칩 패드(112)가 연결된 것을 확인할 수 있다. 반도체 패키지(100)는 다른 물질과의 계면이 하나일 수 있다. 도 5 를 참조하면, 반도체칩(110)과 몰딩 부재(150) 사이의 계면(A)과 재배선(140)이 수직적으로 중첩할 수 있다. 몰딩 부재(150)가 기판(120) 하부에 위치하여 재배선(140)이 접촉하는 계면이 최소화될 수 있다. 재배선(140)은 접촉하는 계면이 최소화되어 열팽창으로 인한 손상이 최소화될 수 있다.The passivation layer 180 may comprise a transparent material. The bottom surface of the semiconductor package 100 is connected to the redistribution traces 140 and the semiconductor chip pads 112. The semiconductor package 100 may have one interface with another material. Referring to FIG. 5, the interface A between the semiconductor chip 110 and the molding member 150 and the redistribution line 140 can vertically overlap. The molding member 150 is positioned below the substrate 120 so that the interface at which the rewiring line 140 contacts can be minimized. The rewiring line 140 minimizes the contact interface and minimizes damage due to thermal expansion.

도 6 내지 9 는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 부분을 도시한 부분확대도이다.6 to 9 are partially enlarged views showing portions of a semiconductor package 100 according to an embodiment of the present invention.

도 6 을 참조하면, 반도체칩(110) 상에 위치한 몰딩 부재(150)의 두께(H1)는 기판(120) 상에 위치한 몰딩 부재(150)의 두께(H2)보다 두꺼울 수 있다. 도 6 에 도시된 실시예의 반도체 패키지(100)는 기판(120) 하면에 몰딩 부재(150)가 위치하여, 기판(120) 상면의 몰딩 부재(150)의 두께(H2)가 반도체칩(110) 상의 몰딩 부재(150)의 두께(H1)보다 얇을 수 있다.6, the thickness H1 of the molding member 150 located on the semiconductor chip 110 may be greater than the thickness H2 of the molding member 150 located on the substrate 120. [ 6, the molding member 150 is positioned on the lower surface of the substrate 120 and the thickness H2 of the molding member 150 on the upper surface of the substrate 120 is greater than the thickness H2 of the semiconductor chip 110. [ The thickness H1 of the molding member 150 may be thinner.

도 7 을 참조하면, 기판(120) 상측에 위치하는 상기 몰딩 부재(150)의 두께는 기판(120) 하측에 위치하는 몰딩 부재(150)의 두께보다 같거나 클 수 있다. 예를 들어, 기판(120)의 상측에 위치하는 몰딩 부재(150)의 두께는, 기판(120)의 하측에 위치하는 몰딩 부재(150)의 두께의, 1 내지 2 배일 수 있다.7, the thickness of the molding member 150 located above the substrate 120 may be equal to or greater than the thickness of the molding member 150 located below the substrate 120. [ For example, the thickness of the molding member 150 located on the upper side of the substrate 120 may be 1 to 2 times the thickness of the molding member 150 located below the substrate 120.

기판(120)의 상면에 위치하는 몰딩 부재(150)의 두께가 기판(120)의 하면에 위치하는 몰딩 부재(150)의 두께보다 작아지면, 기판(120)의 상하부에 각각 위치한 몰딩 부재(150)의 팽창 또는 수축력을 상쇄시키는 효과가 줄어들 수 있고, 기판(120)의 상면에 위치하는 몰딩 부재(150)의 두께가 기판(120)의 하면에 위치하는 몰딩 부재(150)의 두께보다 2배이상이 되면, 기판(120)의 하면에 위치한 몰딩 부재(150)를 관통하는 전극패턴(130)의 신뢰도가 떨어질 수 있다.When the thickness of the molding member 150 located on the upper surface of the substrate 120 becomes smaller than the thickness of the molding member 150 located on the lower surface of the substrate 120, And the thickness of the molding member 150 located on the upper surface of the substrate 120 is twice the thickness of the molding member 150 located on the lower surface of the substrate 120. In other words, The reliability of the electrode pattern 130 passing through the molding member 150 located on the lower surface of the substrate 120 may be lowered.

도 8 을 참조하면, 전극패턴(130)의 하면과 반도체칩(110)의 하면은 동일 평면 상(D2)에 위치할 수 있다. 반도체칩(110)의 하면과 기판(120)의 하면은 평행하는 서로 다른 평면 상에 위치할 수 있다.Referring to FIG. 8, the lower surface of the electrode pattern 130 and the lower surface of the semiconductor chip 110 may be located on the same plane D2. The lower surface of the semiconductor chip 110 and the lower surface of the substrate 120 may be positioned on different planes parallel to each other.

반도체칩(110)의 하면과 기판(120)의 하면은 평행하는 서로 다른 평면상에 위치할 수 있다. 반도체칩(110)의 하면이 위치하는 평면(D2)과 기판(120)의 하면이 위치하는 평면(D1)은 서로 평행할 수 있다. 몰딩 부재(150)의 일영역은 반도체칩(110)의 하면이 위치하는 평면(D2)과 기판(120)의 차면이 위치하는 평면(D1) 사이에 위치할 수 있다.The lower surface of the semiconductor chip 110 and the lower surface of the substrate 120 may be positioned on different planes parallel to each other. The plane D2 where the lower surface of the semiconductor chip 110 is located and the plane D1 where the lower surface of the substrate 120 is located may be parallel to each other. One region of the molding member 150 may be positioned between the plane D2 where the lower surface of the semiconductor chip 110 is located and the plane D1 where the difference surface of the substrate 120 is located.

도 9 를 참조하면, 전극패턴(130)은 일측이 기판(120)의 하면으로 돌출되도록 배치될 수 있고, 타측이 기판(120)의 상면으로 돌출될 수 있다. 전극패턴(130)의 타측은 측방이 몰딩 부재(150)로 감싸질 수 있다. 전극패턴(130)의 타측은 몰딩 부재(150)의 기판(120)의 상부에 위치하는 일 영역의 일부분을 관통할 수 있다.9, one side of the electrode pattern 130 may protrude from the lower surface of the substrate 120, and the other side of the electrode pattern 130 may protrude from the upper surface of the substrate 120. The other side of the electrode pattern 130 may be surrounded by the molding member 150. The other side of the electrode pattern 130 may penetrate a part of one region located on the upper side of the substrate 120 of the molding member 150.

전극패턴(130)의 타측의 상면은 몰딩 부재(150)의 상면으로 노출될 수 있다. 전극패턴(130)의 타측은 몰딩 부재(150)의 상면으로 노출되어 외부의 기기와 전기적으로 연결될 수 있다. 전극패턴(130)의 타측은 외부의 기기로부터 신호 또는 전원을 공급받을 수 있으나, 이에 한정하지 아니한다.
The upper surface of the other side of the electrode pattern 130 may be exposed to the upper surface of the molding member 150. The other side of the electrode pattern 130 may be exposed to the upper surface of the molding member 150 and electrically connected to an external device. The other side of the electrode pattern 130 may receive signals or power from an external device, but the present invention is not limited thereto.

도 10 내지 17 은 본 발명의 일 실시예에 따른 반도체 패키지(100) 제조방법의 각 단계를 도시한 단면도이고, 도 18 은 본 발명의 일 실시예에 따른 반도체 패키지(100) 제조방법의 순서를 도시한 순서도이다.FIGS. 10 to 17 are cross-sectional views illustrating respective steps of the method for fabricating the semiconductor package 100 according to an embodiment of the present invention. FIG. 18 is a cross-sectional view illustrating a procedure of a method for fabricating the semiconductor package 100 according to an embodiment of the present invention. Fig.

도 10 내지 18 을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100) 제조방법은, 기판(120)을 관통하고, 기판(120)의 하면으로 돌출되는 전극패턴(130)을 형성하는 단계, 전극패턴(130)이 기판(120)의 하면으로 돌출된 부분과, 반도체칩(110)을 동일평면상에 위치시키는 단계, 기판(120)의 상면 및 하면과 접하도록, 몰딩 부재(150)를 충진하는 단계, 전극패턴(130)과 반도체칩(110)을 전기적으로 연결하는 단계를 포함한다.10 to 18, a method of manufacturing a semiconductor package 100 according to an embodiment of the present invention includes forming an electrode pattern 130 protruding through a substrate 120 and protruding from a bottom surface of the substrate 120 Placing the semiconductor chip 110 on the same plane as the portion of the electrode pattern 130 protruding from the lower surface of the substrate 120 and contacting the upper surface and the lower surface of the substrate 120 with the molding member 150 And electrically connecting the electrode pattern 130 and the semiconductor chip 110. The semiconductor chip 110 is electrically connected to the electrode pattern 130 and the semiconductor chip 110,

도 10 에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(100) 제조방법은 캐리어(20) 상에 접착부재를 배치하는 단계(S210)를 포함할 수 있다.10, a method of manufacturing a semiconductor package 100 according to an embodiment of the present invention may include disposing an adhesive member on the carrier 20 (S210).

캐리어(20)는 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer) 중에 어느 하나 이상의 물질을 포함할 수 있으나, 이에 한정하지 아니한다.The carrier 20 may include, but is not limited to, any one or more of silicon, glass, ceramic, plastic, or polymer.

접착부재는 액상 접착제 또는 접착 테이프일 수 있으나, 이에 한정하지 아니한다.The adhesive member may be, but is not limited to, a liquid adhesive or an adhesive tape.

도 11 을 참조하면, 접착부재(10) 상에는 기판(120)이 부착될 수 있다(S220). Referring to FIG. 11, a substrate 120 may be attached on the adhesive member 10 (S220).

기판(120)은 절연 물질을 포함할 수 있다. 예를 들어, 기판(120)은 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer) 중에 어느 하나 이상의 물질을 포함할 수 있다. 기판(120)은 평판으로 형성될 수 있고, 원형 또는 다각형의 형상을 가질 수 있으나, 이에 한정하지 아니한다.The substrate 120 may comprise an insulating material. For example, the substrate 120 may include any one or more of silicon, glass, ceramic, plastic, or polymer. The substrate 120 may be formed of a flat plate, and may have a circular or polygonal shape, but is not limited thereto.

기판(120)은 일 영역이 관통될 수 있다. 예를 들어, 기판(120)은 라우팅 공정, 금형 절단 가공 공정, 식각 공정, 드릴링 공정 또는 레이저 제거(Laser ablation) 공정을 이용하여 일 영역이 관통될 수 있으나, 그 공정방법에 한정하지 아니한다.The substrate 120 may be penetrated through one region. For example, the substrate 120 may be penetrated through a routing process, a die cutting process, an etching process, a drilling process, or a laser ablation process, but the process is not limited thereto.

기판(120)의 관통된 영역에는 전극패턴(130)이 배치될 수 있다. 전극패턴(130)은 도전성 물질을 기판(120)의 관통된 영역에 충진하여 형성될 수 있다. 전극패턴(130)은 TSV(through silicon via) 또는 TSV(through substrate via)일 수 있으나, 이에 한정하지 아니한다. 전극패턴(130)은 상기 도전성 물질을 포함할 수 있고, 유동성을 가지는 도전성 페이스트(conductive paste)를 기판(120)의 관통된 영역에 충전한 후, 고형화하여 형성할 수 있다. 상기 도전성 페이스트는 금속 분말 및/또는 탄소 분말과 액상 레진(resin)의 혼합물일 수 있다. 다른 실시예에서는, 전극패턴(130)은 도금이나 증착을 이용하여, 기판(120)의 관통된 부분을 상기 도전성 물질로 충전하여 형성할 수 있다.The electrode pattern 130 may be disposed in the penetrated region of the substrate 120. The electrode pattern 130 may be formed by filling a conductive material in a penetrating region of the substrate 120. The electrode pattern 130 may be a through silicon via (TSV) or a through substrate via (TSV), but is not limited thereto. The electrode pattern 130 may include the conductive material, and may be formed by filling a conductive paste having fluidity in a penetrating region of the substrate 120 and solidifying the conductive paste. The conductive paste may be a mixture of a metal powder and / or a carbon powder and a liquid resin. In another embodiment, the electrode pattern 130 may be formed by filling the penetrated portion of the substrate 120 with the conductive material using plating or vapor deposition.

전극패턴(130)은 금속을 포함할 수 있고, 예를 들어, 은(Ag), 구리(Cu), 구리 합금(Cu-alloy), 알루미늄(Al), 또는 알루미늄 합금(Al-alloy)을 포함할 수 있다. 전극패턴(130)은 탄소를 포함할 수 있으나, 이에 한정하지 아니한다.The electrode pattern 130 may include a metal and may include, for example, silver (Ag), copper (Cu), a copper alloy, an aluminum (Al), or an aluminum alloy can do. The electrode pattern 130 may include carbon, but is not limited thereto.

전극패턴(130)의 상부에는 패드(170)가 형성될 수 있다. 패드(170)는 도전성 물질을 포함할 수 있다. 예를 들어, 패드(170)는 은(Ag), 구리(Cu), 구리 합금(Cu-alloy), 알루미늄(Al), 또는 알루미늄 합금(Al-alloy)을 포함할 수 있다. 패드(170)는 두께가 그 용도에 따라서 다양할 수 있으나, 이에 한정하지 아니한다.A pad 170 may be formed on the electrode pattern 130. The pad 170 may comprise a conductive material. For example, the pad 170 may comprise silver (Ag), copper (Cu), copper alloy, aluminum (Al), or aluminum alloy (Al-alloy). The pad 170 may vary in thickness depending on its application, but is not limited thereto.

기판(120)은 일 영역이 관통된 캐비티가 형성될 수 있다. 캐비티는 라우팅 공정, 금형 절단 가공 공정, 식각 공정, 드릴링 공정 또는 레이저 제거(Laser ablation) 공정을 이용하여 형성될 수 있으나, 그 공정방법에 한정하지 아니한다.The substrate 120 may have a cavity through which one region is penetrated. The cavity may be formed using a routing process, a mold cutting process, an etching process, a drilling process, or a laser ablation process, but is not limited thereto.

전극패턴(130)은 기판(120)의 상부 또는 하부로 돌출되도록 배치될 수 있다. 전극패턴(130)의 위치 관계는 다양하게 변화될 수 있으며, 그러한 경우들도 본 발명의 기술적 사상에 포함된다. 전극 패턴의 하부는 접착부재(10)와 접착될 수 있다. 반도체칩(110)의 하면과 기판(120)의 하면은 평행하는 서로 다른 평면 상에 위치할 수 있다.The electrode pattern 130 may be disposed to protrude above or below the substrate 120. The positional relationship of the electrode pattern 130 can be variously changed, and such cases are included in the technical idea of the present invention. The lower portion of the electrode pattern can be adhered to the adhesive member 10. The lower surface of the semiconductor chip 110 and the lower surface of the substrate 120 may be positioned on different planes parallel to each other.

도 12 를 참조하면, 반도체칩(110)은 접착부재(10) 상에 접착될 수 있다(S230). 예를 들어, 반도체칩(110)은 기판(120)의 캐비티의 일 영역에 배치될 수 있다. 반도체칩(110)의 반도체칩 패드(112)는 캐리어(20)를 향하도록 배치될 수 있다. 반도체칩(110)과 기판(120)은 수평적방향으로 서로 이격되도록 배치될 수 있다. 기판(120)의 캐비티의 수평적인 면적은 반도체칩(110)의 수평적인 면적보다 클 수 있다. 다른 실시예의 경우에는 반도체칩(110)과 기판(120)은 측방이 서로 접촉할 수 있으나, 이에 한정하지 아니한다. 예를 들어, 캐비티의 수평적인 면적과 반도체칩(110)의 수평적인 면적은 거의 동일할 수 있다. 반도체칩(110)의 높이는 기판(120)의 높이에 비하여 작을 수 있으나, 이에 한정하지 아니한다.Referring to FIG. 12, the semiconductor chip 110 may be adhered onto the adhesive member 10 (S230). For example, the semiconductor chip 110 may be disposed in one region of the cavity of the substrate 120. The semiconductor chip pads 112 of the semiconductor chip 110 may be disposed to face the carrier 20. [ The semiconductor chip 110 and the substrate 120 may be arranged to be spaced apart from each other in the horizontal direction. The horizontal area of the cavity of the substrate 120 may be larger than the horizontal area of the semiconductor chip 110. In another embodiment, the semiconductor chip 110 and the substrate 120 may be in contact with each other on the lateral sides, but the present invention is not limited thereto. For example, the horizontal area of the cavity and the horizontal area of the semiconductor chip 110 may be approximately the same. The height of the semiconductor chip 110 may be smaller than the height of the substrate 120, but is not limited thereto.

전극패턴(130)은 반도체칩(110)의 외측에 위치할 수 있다. 전극패턴(130)은 반도체칩(110)의 양측에 동일한 개수로 위치될 수 있으나, 이는 하나의 실시예에 불과하며 본 발명의 기술적 사상은 이에 한정되지 아니한다. 예를 들어, 전극패턴(130)은 반도체칩(110)의 일측에만 위치하거나 반도체칩(110)의 양측에 다른 개수가 위치할 수 있다.The electrode pattern 130 may be located outside the semiconductor chip 110. The electrode patterns 130 may be disposed on both sides of the semiconductor chip 110 in the same number, but this is only an example and the technical idea of the present invention is not limited thereto. For example, the electrode pattern 130 may be located only on one side of the semiconductor chip 110 or on the opposite sides of the semiconductor chip 110.

도 13 을 참조하면, 몰딩 부재(150)는 기판(120)과 반도체칩(110)을 덮을 수 있다(S240). 몰딩 부재(150)는 반도체칩(110)을 밀봉할 수 있다. 몰딩 부재(150)는 기판(120)의 상하면과 접하도록 충진될 수 있다. 몰딩 부재(150)는 반도체칩(110)과 기판(120) 사이에 충진될 수 있다. Referring to FIG. 13, the molding member 150 may cover the substrate 120 and the semiconductor chip 110 (S240). The molding member 150 can seal the semiconductor chip 110. [ The molding member 150 may be filled to contact the upper and lower surfaces of the substrate 120. The molding member 150 may be filled between the semiconductor chip 110 and the substrate 120.

몰딩 부재(150)는 절연물을 포함할 수 있다. 예를 들어, 몰딩 부재(150)는 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 몰딩 부재(150)를 형성하는 공정은 하나의 단계로 수행되거나 복수의 단계들로 수행될 수 있으나, 이에 한정하지 아니한다. 몰딩 부재(150)의 상면을 평탄화하는 공정이 추가될 수 있으나, 이에 한정하는 것은 아니다. 몰딩 부재(150)는 인쇄(printing) 방식이나 압축 몰딩(compression molding) 방식을 이용하여 형성될 수 있다.The molding member 150 may include an insulating material. For example, the molding member 150 may include an epoxy mold compound (EMC). The process of forming the molding member 150 may be performed in one step or in a plurality of steps, but is not limited thereto. A process of flattening the upper surface of the molding member 150 may be added, but the present invention is not limited thereto. The molding member 150 may be formed using a printing method or a compression molding method.

도 14 를 참조하면, 몰딩 부재(150)의 상부의 일영역은 식각될 수 있다(S250). 몰딩 부재(150)는 전극패턴(130)과 수직적으로 중첩되는 부분이 식각될 수 있다. 몰딩 부재(150)는 일 영역이 식각되어 전극패턴(130)이 노출되도록 할 수 있다. 몰딩 부재(150)가 식각된 영역에 패드(170)가 형성될 수 있으나, 이에 한정하지 아니한다. 실시예에 따라서는, 전극패턴(130)이 몰딩 부재(150)를 관통하여 상부로 노출될 수 있다.Referring to FIG. 14, one region of the upper portion of the molding member 150 may be etched (S250). The molding member 150 may be etched at portions vertically overlapping the electrode patterns 130. [ The molding member 150 may be etched to expose the electrode pattern 130 in one region. The pad 170 may be formed in the area where the molding member 150 is etched, but the present invention is not limited thereto. In some embodiments, the electrode pattern 130 may be exposed through the molding member 150.

도 15 를 참조하면, 캐리어(20)와 접착 부재는 제거될 수 있다(S260).Referring to FIG. 15, the carrier 20 and the adhesive member may be removed (S260).

캐리어(20)와 접착 부재가 제어되어, 반도체칩(110)의 반도체칩 패드(112) 및 전극패턴(130)의 하부가 노출될 수 있다. 반도체칩(110)의 하면과 전극패턴(130)의 하부는 동일한 평면에 위치할 수 있다. The carrier 20 and the bonding member are controlled so that the lower portions of the semiconductor chip pads 112 and the electrode patterns 130 of the semiconductor chip 110 can be exposed. The lower surface of the semiconductor chip 110 and the lower surface of the electrode pattern 130 may be located on the same plane.

도 16 을 참조하면, 패시베이션층(180) 및 재배선(140)이 배치될 수 있다. 패시베이션층(180) 및 재배선(140)은 다른 공정에서 제조된 패시베이션층(180)이 재배선(140)을 감싸 일체가 된 형태로 반도체 패키지 제조공정에 이용될 수 있으나, 이하에서는 다른 실시예의 제조방법을 예시한다.Referring to FIG. 16, a passivation layer 180 and a redistribution line 140 may be disposed. The passivation layer 180 and the redistribution line 140 may be used in a semiconductor package manufacturing process in which the passivation layer 180 manufactured in another process is integrally formed with the redistribution line 140. However, A manufacturing method is exemplified.

반도체칩(110) 및 몰딩 부재(150)의 하부에는 패시베이션층(180)이 배치될 수 있다. 기판(120)과 패시베이션층(180)은 수직적으로 중첩할 수 있다. 패시베이션층(180)은 일 영역이 제거될 수 있다. 예를 들어, 패시베이션층(180)은 반도체칩 패드(112) 및 전극패턴(130)의 하부는, 제거되어 관통된 형태로, 반도체칩(110) 및 몰딩 부재(150)의 하부에 배치될 수 있다.A passivation layer 180 may be disposed under the semiconductor chip 110 and the molding member 150. The substrate 120 and the passivation layer 180 may vertically overlap. The passivation layer 180 may be removed in one region. For example, in the passivation layer 180, the semiconductor chip pad 112 and the lower portion of the electrode pattern 130 may be disposed under the semiconductor chip 110 and the molding member 150, have.

패시베이션층(180)의 일 영역을 제거하는 공정은 식각 공정 또는 레이저 제거 공정일 수 있으나, 이에 한정하지 아니한다. 패시베이션층(180)은 절연물질을 포함할 수 있다. 예를 들어, 패시베이션층(180)은 산화물, 질화물 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있으나, 이에 한정하지 아니한다.The process of removing one region of the passivation layer 180 may be an etching process or a laser removal process, but is not limited thereto. The passivation layer 180 may comprise an insulating material. For example, the passivation layer 180 may include, but is not limited to, an oxide, a nitride, or an epoxy molding compound.

패시베이션층(180)의 하부에는 재배선(140)이 배치될 수 있다. 재배선(140)은 패시베이션층(180)의 제거된 영역을 통하여, 반도체칩 패드(112) 및 전극패턴(130)과 물리적으로 연결될 수 있다. 재배선(140)은 패시베이션층(180)의 제거된 영역에 충진될 수 있다. 재배선(140)은 반도체칩 패드(112)와 전극패턴(130)을 전기적으로 연결시킬 수 있다.A redistribution line 140 may be disposed below the passivation layer 180. The redistribution line 140 may be physically connected to the semiconductor chip pad 112 and the electrode pattern 130 through the removed region of the passivation layer 180. The redistribution line 140 may fill the removed region of the passivation layer 180. The redistribution line 140 may electrically connect the semiconductor chip pad 112 and the electrode pattern 130.

재배선(140)은 도전물을 포함할 수 있다. 예를 들어, 재배선(140)은 금속을 포함할 수 있고, 구리(Cu), 구리합금(Cu-alloy), 알루미늄(Al), 또는 알루미늄 합금(Al-alloy)을 포함할 수 있으나, 이에 한정하지 아니한다. 재배선(140)은 탄소를 포함할 수 있으나, 이에 한정하지 아니한다. 재배선(140)은 증착, 도금, 프린팅 등 다양한 방법을 이용하여 형성될 수 있다. 다른 실시예에서는, 재배선(140)은 도전성 페이스트를 이용하여 형성될 수 있으나, 이에 한정하지 아니한다.The rewiring line 140 may include a conductive material. For example, the rewiring line 140 may include a metal and may include copper (Cu), a copper alloy, an aluminum (Al), or an aluminum alloy (Al-alloy) Not limited. Rewiring lines 140 may include, but are not limited to, carbon. The rewiring line 140 may be formed using various methods such as deposition, plating, and printing. In other embodiments, the redistribution traces 140 may be formed using conductive paste, but are not so limited.

재배선(140)이 반도체칩(110)과 전극패턴(130)을 전기적으로 연결하여, 반도체 패키지는 팬-아웃 구조를 가질 수 있다.The rewiring line 140 electrically connects the semiconductor chip 110 and the electrode pattern 130 so that the semiconductor package can have a fan-out structure.

패시베이션층(180)은 재배선(140)의 하부에 추가로 형성될 수 있다. 재배선(140) 하부에 패시베이션층(180)을 형성하여, 재배선(140)의 상부에 위치한 패시베이션층(180)과 일체를 형성할 수 있다. 패시베이션층(180)은 재배선(140)을 상하좌우로 밀봉하는 형태를 가질 수 있다. The passivation layer 180 may be further formed under the redistribution line 140. A passivation layer 180 may be formed under the redistribution line 140 to form an integrated body with the passivation layer 180 located on the redistribution line 140. The passivation layer 180 may be configured to seal the rewiring line 140 vertically and horizontally.

재배선(140)의 상부에 위치한 패시베이션층(180)과 재배선(140)의 하부에 위치한 패시베이션층(180)은 동일한 물질을 포함하거나, 다른 물질을 포함할 수 있으나, 이에 한정하지 아니한다.The passivation layer 180 located on the upper side of the redistribution line 140 and the passivation layer 180 located on the lower side of the redistribution line 140 may include the same material or may include other materials.

재배선(140)과 패시베이션층(180)은 미리 제조된 구조체로 구성될 수 있고, 그 구조체는 압착, 접착, 리플로우 등에 의하여 반도체칩(110) 및 몰딩 부재(150)에 접착될 수 있으나, 이에 한정하지 아니하고, 본 발명의 기술적 사상은 다양한 실시예를 포함할 수 있다.The rewiring line 140 and the passivation layer 180 may be formed of a previously manufactured structure and the structure may be adhered to the semiconductor chip 110 and the molding member 150 by pressing, The technical idea of the present invention may include various embodiments.

재배선(140)의 하부의 패시베이션층(180)은 일부 영역이 제거될 수 있다. 상기 재배선(140) 하부의 패시베이션층(180)은 식각 공정 또는 레이저 제거 공정을 이용하여 일 영역이 제거될 수 있으나, 그 공정방법에 한정하지 아니한다.The passivation layer 180 under the redistribution line 140 may be partially removed. The passivation layer 180 under the redistribution line 140 may be removed using an etching process or a laser removal process, but the process is not limited thereto.

재배선(140) 하부의 패시베이션층(180)의 일부가 제거되어 재배선(140)의 일 영역이 노출될 수 있다. 솔더볼(160)은 재배선(140)의 노출된 영역에 배치될 수 있다(S280).A portion of the passivation layer 180 under the redistribution line 140 may be removed to expose a region of the redistribution line 140. The solder ball 160 may be disposed in the exposed region of the redistribution line 140 (S280).

전극패드(130) 상부에 위치한 몰딩 부재(150)가 제거된 영역에 패드(170)가 형성될 수 있으나, 이는 하나의 실시예에 불과하여 전극패드(130)가 연장되어 몰딩 부재(150)가 제거된 영역으로 노출될 수 있다.The pad 170 may be formed in a region where the molding member 150 located on the electrode pad 130 is removed. However, the pad 170 may be formed only in the region where the electrode pad 130 is extended, Can be exposed to the removed area.

도 17 을 참조하면, 반도체 패키지는 절단선(B)를 따라서 절단될 수 있다. 상기 절단 공정에 의하여 반도체칩(110)을 몰딩 부재(150)로 몰딩할 때 발생할 수 있는 불필요한 공극(C)을 제거할 수 있다. 상기 절단 공정은 소우(Saw)를 이용하여 수행될 수 있으나, 이에 한정하지 아니한다.Referring to Fig. 17, the semiconductor package can be cut along the cutting line B. Unnecessary voids (C) that may occur when molding the semiconductor chip (110) with the molding member (150) can be removed by the cutting process. The cutting process may be performed using a saw, but is not limited thereto.

본 발명의 실시예에 따른 반도체 패키지는, 상기한 바와 같이 설명된 실시예들의 구성과 방법에만 한정되어 적용되는 것이 아니고, 상기 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.The semiconductor package according to the embodiment of the present invention is not limited to the configuration and the method of the embodiments described above, and the embodiments may be modified so that all or some of the embodiments are selectively As shown in FIG.

또한, 이상에서는 여러가지 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It will be understood by those skilled in the art that various changes and modifications may be made without departing from the spirit and scope of the present invention.

100 : 반도체 패키지
110 : 반도체칩
120 : 기판
130 : 전극패턴
140 : 재배선
150 : 몰딩 부재
160 : 솔더볼
170 : 패드
180 : 패시베이션층
10 : 접착부재
20 : 캐리어100: semiconductor package
110: semiconductor chip
120: substrate
130: electrode pattern
140: Cultivation line
150: Molding member
160: solder ball
170: Pad
180: Passivation layer
10:
20: Carrier

Claims (24)

중앙부에 캐비티를 구비하는 기판;
상기 기판을 관통하여 배치되는 전극패턴;
상기 기판의 하부에 위치하여 상기 전극패턴과 전기적으로 연결되는 재배선;
외부환경으로부터 상기 재배선을 보호하는 패시베이션층;
상기 캐비티에 마련되되 상기 재배선과 전기적으로 연결된 반도체칩; 및
상기 패시베이션층과 상기 기판을 이격시키고, 상기 반도체칩을 감싸도록 마련되는 몰딩 부재;를 포함하는 반도체 패키지.A substrate having a cavity at a central portion thereof;
An electrode pattern disposed through the substrate;
A rewiring line located at a lower portion of the substrate and electrically connected to the electrode pattern;
A passivation layer for protecting the rewiring line from an external environment;
A semiconductor chip provided in the cavity and electrically connected to the rewiring line; And
And a molding member spaced apart from the passivation layer and the substrate to surround the semiconductor chip. 제 1 항에 있어서,
상기 전극패턴은 일측이 상기 기판의 하면에 돌출되도록 배치되는 반도체 패키지.The method according to claim 1,
Wherein the electrode pattern is disposed such that one side thereof protrudes from the lower surface of the substrate. 제 2 항에 있어서,
상기 전극패턴의 하면과 상기 반도체칩의 하면은 동일 평면 상에 위치하는 반도체 패키지.3. The method of claim 2,
Wherein the lower surface of the electrode pattern and the lower surface of the semiconductor chip are located on the same plane. 제 1 항에 있어서,
상기 전극패턴의 두께는 상기 기판의 두께보다 두꺼운 반도체 패키지.The method according to claim 1,
Wherein a thickness of the electrode pattern is larger than a thickness of the substrate. 제 1 항에 있어서,
상기 기판은 상기 전극패턴의 측부의 일 영역을 감싸는 반도체 패키지.The method according to claim 1,
Wherein the substrate surrounds a region of a side of the electrode pattern. 제 2 항에 있어서,
상기 몰딩 부재는 상기 전극패턴의 상기 기판의 하면으로 돌출된 영역의 측부의 일 영역을 감싸도록 형성되는 반도체 패키지.3. The method of claim 2,
Wherein the molding member is formed so as to surround a region of a side portion of a region of the electrode pattern protruding from a lower surface of the substrate. 제 1 항에 있어서,
상기 몰딩 부재는 상기 기판의 하면에 위치하는 반도체 패키지.The method according to claim 1,
And the molding member is located on a lower surface of the substrate. 제 1 항에 있어서,
상기 몰딩 부재는 상기 기판의 하면과 상기 패시베이션층의 상면의 사이에 위치하는 반도체 패키지.The method according to claim 1,
Wherein the molding member is positioned between the lower surface of the substrate and the upper surface of the passivation layer. 제 1 항에 있어서,
상기 패시베이션층은 일영역이 식각되고,
상기 식각된 영역에 배치되어, 상기 재배선과 전기적으로 연결되는 솔더볼;을 더 포함하는 반도체 패키지.The method according to claim 1,
The passivation layer is etched in one region,
And a solder ball disposed in the etched region and electrically connected to the rewiring line. 제 1 항에 있어서,
상기 반도체칩의 하면과 상기 기판의 하면은 평행하는 서로 다른 평면상에 위치하는 반도체 패키지.The method according to claim 1,
And the lower surface of the semiconductor chip and the lower surface of the substrate are parallel to each other. 제 1 항에 있어서,
상기 패시베이션층은 상기 반도체칩의 하면의 일영역에 배치되는 반도체 패키지.The method according to claim 1,
Wherein the passivation layer is disposed in one area of a lower surface of the semiconductor chip. 제 1 항에 있어서,
상기 몰딩 부재는 상기 기판의 상면으로 연장되는 반도체 패키지.The method according to claim 1,
Wherein the molding member extends to an upper surface of the substrate. 제 12 항에 있어서,
상기 전극패턴은 타측이 연장되어 상기 기판의 상면에 위치하는 상기 몰딩 부재를 관통하여 노출되는 반도체 패키지.13. The method of claim 12,
And the electrode pattern is exposed through the molding member located on the upper surface of the substrate, the other side of the electrode pattern being exposed. 제 12 항에 있어서,
상기 기판의 상측에 위치하는 상기 몰딩 부재의 두께는 상기 기판의 하측에 위치하는 상기 몰딩 부재의 두께보다 같거나 큰 반도체 패키지.13. The method of claim 12,
Wherein a thickness of the molding member located on the upper side of the substrate is equal to or greater than a thickness of the molding member located below the substrate. 제 14 항에 있어서,
상기 기판의 상측에 위치하는 상기 몰딩 부재의 두께는,
상기 기판의 하측에 위치하는 상기 몰딩 부재의 두께의, 1 내지 2 배인 반도체 패키지.15. The method of claim 14,
The thickness of the molding member located on the upper side of the substrate,
Wherein the thickness of the molding member located under the substrate is one to two times the thickness of the molding member. 제 12 항에 있어서,
상기 몰딩 부재는 상기 반도체칩의 상면으로 연장되는 반도체 패키지.13. The method of claim 12,
Wherein the molding member extends to an upper surface of the semiconductor chip. 제 16 항에 있어서,
상기 반도체칩의 상면에 위치하는 상기 몰딩 부재의 두께는,
상기 기판의 상면에 위치하는 상기 몰딩 부재의 두께보다 두꺼운 반도체 패키지.17. The method of claim 16,
Wherein a thickness of the molding member positioned on the upper surface of the semiconductor chip
Wherein the thickness of the molding member is larger than the thickness of the molding member located on the upper surface of the substrate. 기판을 관통하고, 상기 기판의 하면으로 돌출되는 전극패턴을 형성하는 단계;
상기 전극패턴이 상기 기판의 하면으로 돌출된 부분과, 상기 기판의 중앙부분에 형성된 캐비티에 마련되는 반도체칩을 동일평면상에 위치시키는 단계;
상기 반도체칩을 감싸고, 상기 기판의 상면 및 하면과 접하도록, 몰딩 부재를 충진하는 단계;
상기 전극패턴과 상기 반도체칩을 전기적으로 연결하는 단계;를 포함하는 반도체 패키지 제조방법.Forming an electrode pattern penetrating through the substrate and protruding from the lower surface of the substrate;
Positioning the semiconductor chip protruding from the bottom surface of the substrate and the semiconductor chip provided in the center of the substrate on the same plane;
Filling the molding member so as to surround the semiconductor chip and contact the upper and lower surfaces of the substrate;
And electrically connecting the electrode pattern to the semiconductor chip. 제 18 항에 있어서,
상기 몰딩 부재를 충진하는 단계에서,
상기 몰딩 부재는 상기 반도체칩의 상면으로 충진되는 반도체 패키지 제조방법.19. The method of claim 18,
In the step of filling the molding member,
Wherein the molding member is filled with the upper surface of the semiconductor chip. 제 18 항에 있어서,
상기 전극패턴과 상기 반도체칩을 전기적으로 연결하는 단계;에서,
상기 전극패턴과 상기 반도체칩을 전기전도성을 가지는 재배선으로 연결하는 반도체 패키지 제조방법.19. The method of claim 18,
And electrically connecting the electrode pattern and the semiconductor chip,
And the electrode pattern and the semiconductor chip are connected to each other by a rewiring line having electrical conductivity. 제 20 항에 있어서,
상기 재배선을 감싸는 패시베이션층을 형성하는 단계;를 더 포함하는 반도체 패키지 제조방법.21. The method of claim 20,
And forming a passivation layer surrounding the rewiring line. 제 18 항에 있어서,
상기 기판의 상면에 위치하고, 상기 전극패턴과 수직적으로 중첩되는 몰딩 부재를 식각하는 단계;를 더 포함하는 반도체 패키지 제조방법.19. The method of claim 18,
Etching the molding member vertically overlapping the electrode pattern on the upper surface of the substrate. 제 18 항에 있어서,
상기 전극패턴을 형성하는 단계에서,
상기 전극패턴은 상기 기판의 상면으로 돌출되도록 형성되는 반도체 패키지 제조방법.19. The method of claim 18,
In the step of forming the electrode pattern,
Wherein the electrode pattern is formed to protrude from an upper surface of the substrate. 삭제delete
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