KR101445721B1 - 멀티 페이즈 클럭신호를 이용한 고속 다단 증폭기 및증폭기의 세틀링 방법 - Google Patents

멀티 페이즈 클럭신호를 이용한 고속 다단 증폭기 및증폭기의 세틀링 방법 Download PDF

Info

Publication number
KR101445721B1
KR101445721B1 KR1020080010715A KR20080010715A KR101445721B1 KR 101445721 B1 KR101445721 B1 KR 101445721B1 KR 1020080010715 A KR1020080010715 A KR 1020080010715A KR 20080010715 A KR20080010715 A KR 20080010715A KR 101445721 B1 KR101445721 B1 KR 101445721B1
Authority
KR
South Korea
Prior art keywords
amplifier
clock signal
preset switch
output
amplifiers
Prior art date
Application number
KR1020080010715A
Other languages
English (en)
Other versions
KR20090084498A (ko
Inventor
이정호
이정은
손홍락
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020080010715A priority Critical patent/KR101445721B1/ko
Priority to US12/169,005 priority patent/US7733260B2/en
Publication of KR20090084498A publication Critical patent/KR20090084498A/ko
Application granted granted Critical
Publication of KR101445721B1 publication Critical patent/KR101445721B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45928—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit
    • H03F3/45968—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • H03K5/15026—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages
    • H03K5/1504—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45212—Indexing scheme relating to differential amplifiers the differential amplifier being designed to have a reduced offset
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00058—Variable delay controlled by a digital setting
    • H03K2005/00071—Variable delay controlled by a digital setting by adding capacitance as a load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

본 발명은 증폭기에 관한 것으로, 특히 다단 증폭기의 동작 속도를 향상시키고 보다 안정적인 출력신호를 얻기 위한 고속 다단 증폭기 및 증폭기의 세틀링 방법에 관한 것이다. 더욱 상세하게는 다단으로 연결된 증폭기들 사이에 형성된 프리셋 스위치에 서로 다른 다수의 클럭신호를 인가하여 위 프리셋 스위치를 순차적으로 개방시켜서 각 증폭기를 순차적으로 세틀링시키는 것을 특징으로 한다. 이에 의하면, 전단 증폭기의 출력이 제로크로싱 지점을 충분히 지난 후 후단 증폭기로 입력되기 때문에 출력의 변화가 심한 경우에도 전체 동작 속도를 높일 수 있게 된다.
다단 증폭기, 아날로그 디지털 변환기, 프리셋 스위치, 세틀링

Description

멀티 페이즈 클럭신호를 이용한 고속 다단 증폭기 및 증폭기의 세틀링 방법{A HIGH SPEED AMPLIFIER CHAIN AND METHOD FOR SETTLING AMPLIFIER CHAIN USING MULTI-PHASE CLOCK SIGNAL}
본 발명은 증폭기에 관한 것으로, 특히 고속으로 동작하는 다단 증폭기 및 이러한 증폭기의 세틀링 방법과 관련된다.
일반적으로 다단 증폭기란 다수의 증폭기가 직렬로 연결되어 전단 증폭기의 출력이 후단 증폭기로 입력되어 최초 입력된 신호가 연쇄적으로 증폭되는 구조를 갖는 증폭기를 말한다.
다단 증폭기를 구성하는 각각의 증폭기는 차동 증폭기(Differential Amplifier)를 기본 구조로 갖는 프리앰프(Preamp) 또는 비교기(Comparator)로 이루어질 수 있으며, 이러한 프리앰프 또는 비교기를 직렬로 연결시켜서 다단 증폭기를 만들 수 있다.
다단 증폭기는 그 용도에 따라 다양한 전기 소자에 응용될 수 있는데, 그 대표적인 예로 아날로그 디지털 변환기에 사용되는 경우를 들 수 있겠다. 예컨대, 고속 동작을 위해 다수의 증폭기가 피드백이 없는 개방루프(Open-loop) 구조로 서로 연결되어 아날로그 디지털 변환기에 사용되는 경우가 있다.
아날로그 디지털 변환기에서 다단 증폭기를 사용하게 되면, 최종단인 비교기에서 발생하는 미스매치(mismatch), 오프셋(offset), 글리치(glitch) 등의 영향을 각 증폭기의 이득(Gain)을 이용하여 줄일 수 있는 장점이 있다. 또한, 다단 증폭기를 이용하면 단일 증폭기를 사용할 때보다 아날로그 디지털 변환기의 해상도를 높일 수 있다.
그러나, 여러 개의 증폭기를 사용하는 경우 각 증폭기의 딜레이로 인해 전체 동작속도가 느려지는 측면이 있다. 특히 아날로그 디지털 변환기의 동작은 비교기가 입력신호와 기준신호를 비교하여 제로크로싱(Zero-crossing) 지점을 찾아낸 후 이 지점에 해당하는 값을 인코딩하여 디지털 출력을 얻어내는 것이므로 각 증폭기가 얼마나 빠르고 정확하게 제로크로싱 지점에서 세틀링(Settling)을 하는가에 따라 전체 아날로그 디지털 변환기의 성능이 좌우된다.
본 발명은 다단 증폭기의 동작 속도를 향상시키고 보다 안정적인 출력신호를 얻기 위한 멀티 페이즈 클럭신호를 이용한 고속 다단 증폭기 및 증폭기의 세틀링 방법에 관한 것이다.
본 발명의 일 양상에 따른 고속 다단 증폭기는, 다수의 증폭기가 직렬로 연결되어 형성되며 입력된 신호를 증폭기의 이득에 따라 증폭하여 출력하는 연쇄증폭부; 증폭기들 사이에 형성되며 인가된 클럭신호에 따라 증폭기의 출력을 세틀링 또는 리셋시키는 프리셋 스위치; 및 프리셋 스위치와 연결되며 서로 다른 다수의 클럭신호를 프리셋 스위치에 각각 인가하여 증폭기들이 순차적으로 세틀링되도록 하는 클럭발생부;를 포함할 수 있다.
이때, 클럭발생부는 프리셋 스위치를 순차적으로 오프시키는 것이 가능하며, 전단 증폭기의 출력이 제로크로싱 지점을 지나 세틀링된 이후에 후단 증폭기의 출력이 세틀링되도록 전단 프리셋 스위치에 인가된 클럭신호보다 지연된 클럭신호를 생성하여 이를 후단 프리셋 스위치에 인가할 수 있다.
이러한 클럭발생부는 다수의 인버터 또는 연쇄증폭부와 동일하게 형성된 레플리카를 포함하여 구성될 수 있다.
또한, 본 발명의 일 양상에 따른 증폭기의 세틀링 방법은, 서로 다른 다수의 클럭신호를 생성하는 단계; 및 생성된 클럭신호들을 직렬로 연결된 다수의 증폭기 사이에 형성되는 프리셋 스위치에 각각 인가하여 증폭기들을 순차적으로 세틀링시키는 단계;를 포함할 수 있다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 본 발명의 실시예에 따른 멀티 페이즈 클럭신호를 이용한 고속 다단 증폭기의 구성을 나타낸 것이다.
도 1을 참조하면, 본 발명의 실시예에 따른 멀티 페이즈 클럭신호를 이용한 고속 다단 증폭기는 연쇄증폭부(101), 프리셋 스위치(102) 및 클럭발생부(103)를 포함한다.
연쇄증폭부(101)는 입력된 신호를 고유의 이득에 따라 증폭하여 출력하는 부분으로, 다수의 증폭기(104)가 직렬로 연결되어 형성되는 것이 가능하다. 예컨대, 연쇄증폭부(101)에 구비된 각각의 증폭기(104)가 입력전압(Vin)과 기준전압(Vref)을 비교하여 그 차이에 해당하는 전압을 일정 배수로 증폭하여 두 출력단에 차동 전압 형태로 출력하는 것이 가능하다.
연쇄증폭부(101)를 구성하는 증폭기(104)는 차동 증폭기를 이용한 프리앰프(pre-amp) 또는 비교기(comparator)가 사용될 수 있다. 예컨대, 본 실시예에 따른 다단 증폭기가 아날로그 디지털 컨버터(ADC)에 사용되는 경우, 앞쪽의 증폭기들 은 입력신호를 증폭하는 프리엠프로, 뒤쪽의 증폭기들은 프리엠프에서 증폭된 신호를 입력받아 이를 불연속적인 신호로 출력하는 비교기로 구성될 수 있다.
연쇄증폭부(101)는 고속 동작을 위해 피드백(feedback)이 없는 개방 루프 구조로 형성되는 것이 가능하며, 이러한 연쇄증폭부(101)를 이용하여 플래시(flash) 타입 또는 폴딩(folding) 타입의 아날로그 디지털 컨버터를 구현할 수 있다.
프리셋 스위치(102)는 증폭기(104) 사이에 형성되어 증폭기(104)의 출력을 세틀링(settling) 또는 리셋(reset)시키는 기능을 수행한다. 이를 위해 프리셋 스위치(102)는 소스와 드레인이 증폭기(104)의 양 출력단에 각각 연결되고 게이트는 후술할 클럭발생부(103)와 연결되어 클럭신호에 따라 온·오프되는 모스트랜지스터 스위치가 사용될 수 있다. 예컨대, 프리셋 스위치(102)는 인가되는 클럭신호가 LOW 일때 켜지고 HIGH일때 꺼지도록 P-모스트랜지스터로 구성되는 것이 가능하다.
일 예로써, 프리셋 스위치(102)가 온 상태인 경우, 증폭기(104)의 양 출력단은 서로 연결되기 때문에 그 출력 전압차는 0이 된다(리셋상태). 또한, 프리셋 스위치(102)가 오프 상태인 경우, 증폭기(104)의 양 출력단은 서로 떨어지고 증폭기(104)는 동작을 개시하여 입력을 소정의 이득에 따라 증폭하여 출력하게 된다(세틀링상태). 증폭기(104)는 소정의 클럭신호에 따라 동작하는 동적회로로 구성되기 때문에 상기 리셋상태는 증폭기(104) 동작의 초기상태를 말하며 세틀링상태는 증폭기(104)가 동작하여 입력신호를 이득에 따라 증폭하는 상태를 의미할 수 있다.
일반적으로 증폭기(104)의 입력이 빠르게 변하는 경우 증폭기(104)의 출력도 같이 빠르게 변하다가 입력이 세틀링되면 그때부터 출력단도 세틀링을 하게 되는 데, 이때 증폭기의(104)의 동작속도가 입력주파수를 따라가지 못하는 경우 출력단의 세틀링 시작 값이 최종 세틀링되어야 하는 값의 반대 위치에 있는 경우도 발생 할 수 있다. 이런 경우 증폭기(104)의 세틀링 시간이 매우 증가하게 된다. 반면에 증폭기(104)의 출력단에 프리셋 스위치(102)를 사용하면 각 증폭기(104)에서 세틀링이 시작될 때 제로크로싱(zero-crossing) 지점부터 세틀링이 시작되므로 전체 동작 속도가 스위치가 없을 때에 비해 최대 2배 정도 빨라지게 된다.
예컨대, 프리셋 스위치(102)가 소정의 클럭신호에 따라 온·오프되면 증폭기(104)의 출력이 0점(zero point)부터 세틀링되는 것이 가능하다. 즉, 프리셋 스위치(102)가 켜지면, 증폭기(104)의 차동 출력 전압이 0점으로 수렴하면서 리셋되고, 다시 프리셋 스위치(102)가 꺼지면, 증폭기(104)의 증폭 기능이 개시되면서 빠른 세틀링을 얻을 수 있게 되는 것이다.
클럭발생부(103)는 이러한 프리셋 스위치(102)가 다수의 클럭신호에 의해 동작되도록 하는 부분으로, 상기 프리셋 스위치(102)와 연결되며 서로 다른 다수의 클럭신호를 프리셋 스위치(102)에 각각 인가하여 증폭기(104)들이 순차적으로 세틀링되도록 하는 기능을 수행한다. 이를 위해 클럭발생부(103)는 기준 클럭신호 및 기준 클럭신호보다 지연된 클럭신호를 프리셋 스위치(102)에 각각 인가하여 상기 프리셋 스위치(102)를 순차적으로 오프시킬 수 있다. 일 예로써, 클럭발생부(103)가 프리셋 스위치(102)를 순차적으로 오프시키게 되면, 위 증폭기들(104) 역시 클럭발생부(103)의 클럭신호에 따라 순차적으로 세틀링되는 것이 가능하다.
만약, 프리셋 스위치(102)를 하나의 클럭신호로 구동한다면, 증폭기(104)의 자체 딜레이 및 프리셋 스위치(102)가 갖고 있는 저항 성분으로 인해 원치 않는 파형이 발생될 수도 있다. 다시 말해, 입력신호가 세틀링되어 프리셋 스위치(102)가 증폭기(104)의 출력단을 개방하는 시점에 제로크로싱 지점을 지나지 못한 두 출력신호가 발생할 수 있고, 이러한 출력이 후단 증폭기(104)로 입력되면 원치 않는 신호가 더 증폭 및 지연될 수 있는 것이다.
그러나, 본 발명의 실시예처럼 클럭발생부(103)가 뒤쪽에 위치한 프리셋 스위치의 오프 시점을 앞쪽에 위치한 프리셋 스의치의 오프시점 보다 약간 지연시키게 되면, 전단 증폭기의 출력이 제로크로싱 지점을 지난 시점의 값으로 세틀링된 후 후단 증폭기의 입력으로 가해지면서 후단 증폭기가 세틀링되기 때문에 안정적인 세틀링을 기대할 수 있게 된다.
도 2를 참조하여 증폭기들이 순차적으로 세틀링되는 동작원리를 설명한다.
도 2에서, 제 1 클럭신호(α) 및 제 2 클럭신호(β)는 클럭발생부(103)에서 생성되는 클럭신호를 나타내며, 제 1 클럭신호(α)는 전단 프리셋 스위치(203)로 제 2 클럭신호(β)는 후단 프리셋 스위치(204)로 각각 인가되었다. 또한, 프리셋 스위치(203)(204)는 P-모스트랜지스터로 구성되어 클럭신호가 LOW 일 때 켜지는 것으로 가정한다.
먼저 A 구간을 살펴보면, 제 1 클럭신호(α)는 HIHG이고 제 2 클럭신호(β)는 LOW이다. 따라서, 전단 프리셋 스위치(203)가 꺼지므로 전단 증폭기(201)는 세틀링이된다. 이때 후단 프리셋 스위치(204)는 켜진 상태이므로 후단 증폭기(202)의 양 출력단은 서로 연결되어 리셋 상태에 있다.
이후, B 구간에서는 제 1 클럭신호(α)가 HIGI인 상태에서 제 2 클럭신호(β)가 HIGH로 바뀐다. 따라서 후단 프리셋 스위치(204)가 꺼지면서 후단 증폭기(202)도 세틀링을 시작하게 되는데, 이때 전단 증폭기(201)는 세틀링이 시작되고 일정한 시간이 경과된 이후이므로 제로크로싱(zero-crossing) 지점을 지난 출력이 후단 증폭기(202)로 입력되는 것이다.
즉, 전단 출력의 초기 세틀링 상태에서는 후단 출력이 리셋 상태에 머무르다가 전단 출력이 제로크로싱 지점을 지나 충분히 세틀링이 된 후에 후단의 세틀링을 시작하는 것이다. 따라서 다단으로 연결된 증폭기에 있어서, 전단의 출력 값이 제로크로싱 부근에서 변하는 경우에도 다음 단의 세틀링에는 영향을 거의 주지 않으므로 전체 세틀링 시간을 줄일 수 있다.
이와 같이 클럭발생부(103)는 증폭기(201)(202)가 순차적으로 세틀링되도록 서로 다른 다수의 클럭신호를 생성하게 되며, 이때 클럭신호는 도시된 것과 같이 일부가 겹치면서 약간씩 지연된 클럭신호들이 사용될 수 있다.
도 3은 클럭발생부의 일 예를 도시한 것으로, 인버터(inverter)를 이용한 방식을 나타낸다.
도 3에서, 클럭발생부(301)는 기준 클럭신호를 약간씩 지연시키는 지연부(302)를 포함하여 구성된다. 이때, 각 지연부(302)는 적절하게 지연율이 설정된 인버터(303)를 이용하여 구현할 수 있으며, 상기 지연율은 연쇄증폭부(304)의 동작을 시뮬레이션 한 결과를 통해 얻어진 각 증폭기(306)의 딜레이와 대응되도록 설정될 수 있다.
상기 지연부(302)는 다단으로 연결되어 각 단에서 기준 클럭신호를 약간씩 지연시키는 것이 가능하며, 이렇게 지연된 신호를 프리셋 스위치(305)로 인가할 수 있다. 따라서, 프리셋 스위치(305)가 P-모스트랜지스터로 구성되어 클럭발생부(301)가 HIGH 신호를 인가할 때 프리셋 스위치(305)는 꺼지고 증폭기(306)는 세틀링된다고 보면, 기준 클럭신호가 지연부(302) 각각을 거치면서 프리셋 스위치(305)로 인가되어 프리셋 스위치(305)는 전단에서 후단방향으로 순차적으로 오프되고 증폭기(306) 역시 순차적으로 세틀링된다.
또한, 시뮬레이션 결과 심각한 딜레이 성분의 변화가 발생될 가능성이 있는 경우, 위상동기회로(PLL)의 전압제어발진기(VCO)처럼 인버터(303) 출력에 로드 커패시터(307)를 연결하여 위 딜레이 성분을 컨트롤하는 것이 가능하다.
도 4는 클럭발생부의 다른 예를 도시한 것으로, 연쇄증폭부에 사용된 증폭기들과 똑같은 레플리카 딜레이 셀(replica delay cell)을 이용한 방식을 나타낸다.
도 4에서, 레플리카(402)는 프리셋 스위치(405)가 없는 것을 제외하면 연쇄증폭부(404)와 동일한 구성을 갖는다. 즉, 레플리카(402)는 연쇄증폭부(404)에 사용된 증폭기들과 똑같은 증폭기들이 다단으로 연결된 구성을 갖으며, 원래의 증폭기 출력이 제로크로싱 지점을 지나는 시점과 똑같은 시점에 프리셋 스위치(405)를 오프시키는 클럭신호를 발생시키는 기능을 수행한다.
따라서, 기준 클럭신호는 레플리카(402)의 각 증폭기를 거치면서 약간씩 지연되고 이렇게 지연된 신호가 프리셋 스위치(405)에 각각 인가되어 연쇄증폭부(404)의 각 증폭기들이 순차적으로 세틀링되는 것이 가능하다.
도 5는 본 발명의 실시예에 따른 멀티 페이즈 클럭신호를 이용한 고속 다단 증폭기가 아날로그 디지털 컨버터에 사용된 일 예를 나타낸 것이다.
도 5에서, 클럭발생부(503)는 서로 다른 클럭신호를 생성하여 이를 트랙-홀드 스위치(505), 연쇄증폭부(501) 및 인코더(506)로 각각 인가한다. 이때, 클럭발생부(503)는 전술한 바와 같이 프리셋 스위치(502)를 순차로 오프시키는 클럭신호를 연쇄증폭부(501)로 인가하게 된다. 또한, 트랙-홀드 스위치(505)에는 연쇄증폭부(501)에 인가되는 클럭신호보다 약간 빠른 신호를, 인코더(506)에는 연쇄증폭부(501)에 인가되는 클럭신호보다 약간 느린 신호를 각각 인가하는 것이 가능하다.
도 5에 나타난 아날로그 디지털 컨버터의 동작을 살펴보면, 트랙-홀드 스위치(505)는 인가된 클럭신호에 따라 입력 전압(Vin)을 샘플링 및 홀딩하여 연쇄증폭부(501)로 전달하고, 연쇄증폭부(501)는 입력 전압(Vin)을 기준 전압(Vref)과 비교하여 그 차이를 증폭한다. 연쇄증폭부(501)의 출력신호는 인코더(506)로 입력되고 인코더(506)에서 디지털 코드로 변환된다.
이때, 연쇄증폭부(501)의 각 증폭기(504)는 프리엠프와 비교기 등으로 구성될 수 있으며, 클럭발생부(503)의 클럭신호에 따라 순차적으로 세틀링된다. 예컨대, 각각의 프리셋 스위치(502)가 클럭발생부(503)의 클럭신호에 따라 순차적으로 오프되어 전단 증폭기의 출력이 제로크로싱 지점을 지나 세틀링된 이후에 후단 증폭기의 출력이 세틀링되는 되는 것이 가능하다.
이러한 아날로그 디지털 컨버터의 경우, 멀티 페이즈 클럭신호에 의해 각각의 증폭기가 순차적으로 세틀링되기 때문에 입출력 신호의 동작 주파수가 높더라도 각각의 증폭기가 안정적으로 동작하게 되며 결과적으로 고속으로 동작하는 소자에 응용될 수 있다. 또한, 도 5에서는 플래시 타입을 예로 들었으나 폴딩 타입의 아날로그 디지털 컨버터에도 적용될 수 있음은 물론이다.
도 6은 본 발명의 실시예에 따른 멀티 페이즈 클럭신호를 이용한 증폭기의 세틀링 방법에 대한 플로우차트를 나타낸 것이다.
본 실시예에 따른 증폭기의 세틀링 방법은 도 2와 같이 직렬로 연결된 다수의 증폭기에 적용할 수 있다. 도 2 및 도 6을 참조하면, 본 발명의 실시예에 따른 멀티 페이즈 클럭신호를 이용한 증폭기의 세틀링 방법은, 클럭발생부(103)가 서로 다른 다수의 클럭신호를 생성하고(S601) 이를 프리셋 스위치(102)에 각각 인가하는 단계(S602)를 포함할 수 있다.
상기 서로 다른 다수의 클럭신호는 전단 프리셋 스위치(203) 및 후단 프리셋 스위치(204)가 순차적으로 오프되도록 기준 클럭신호 및 상기 기준 클럭신호보다 약간씩 지연된 클럭신호들로 이루어지는 것이 가능하며, 각각의 클럭신호는 일부 구간이 오버랩(overlap)될 수 있다. 예컨대, 상기 서로 다른 다수의 클럭신호는 도 2에서와 같이, 전단 증폭기(201)가 세틀링되는 동안 후단 증폭기는 리셋시키고(A구간), 이어서 전단 증폭기(201)의 출력이 제로크로싱 지점을 지난 이후 시점에 후단 증폭기(202)를 세틀링(B구간)시키는 클럭신호를 사용하는 것이 가능하다.
이와 같이 서로 다른 클럭신호를 이용하여 증폭기 사이의 프리셋 스위치를 순차적으로 오프시키게 되면, 다단으로 연결된 증폭기에서 전단 증폭기의 출력이 제로크로싱 지점을 지나 충분히 세틀링된 이후에 후단 증폭기로 입력되고 이때 후 단 증폭기가 세틀링을 개시하기 때문에 각 증폭기의 출력 세틀링이 안정적으로 이루어지게 된다. 따라서, 고속으로 동작하는 아날로그 디지털 컨버터에 적용하는 경우에도 적절하게 스케줄링된 세틀링 동작을 통해 고속 동작을 보장받을 수 있다.
이상에서 본 발명의 실시예에 대하여 설명하였으나 본 발명은 상술한 특정의 실시예에 한정되지 아니한다. 즉, 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자라면 첨부된 특허청구범위의 사상 및 범주를 일탈함이 없이 본 발명에 대한 다수의 변경 및 수정이 가능하며, 그러한 모든 적절한 변경 및 수정의 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
도 1은 본 발명의 실시예에 따른 고속 다단 증폭기의 전체 구성을 나타낸 도면,
도 2는 본 발명의 실시예에 따라 각 증폭기의 동작을 설명하기 위한 도면,
도 3은 본 발명의 일 실시예에 따른 클럭발생부의 구성을 나타낸 도면,
도 4는 본 발명의 다른 실시예에 따른 클럭발생부의 구성을 나타낸 도면,
도 5는 본 발명의 실시예에 따른 고속 다단 증폭기가 ADC에 사용된 예를 나타난 도면,
도 6은 본 발명의 실시예에 따른 증폭기의 세틀링 방법을 나타낸 도면이다.
<도면의 주요부호에 대한 설명>
101 : 연쇄증폭부
102 : 프리셋 스위치
103 : 클럭발생부
104 : 증폭기
201 : 전단증폭기
202 : 후단증폭기
203 : 전단 프리셋 스위치
204 : 후단 프리셋 스위치

Claims (8)

  1. 다수의 증폭기가 직렬로 연결되어 형성되며, 입력된 신호를 상기 증폭기의 이득에 따라 증폭하여 출력하는 연쇄증폭부;
    상기 증폭기들 사이에 형성되며, 인가된 클럭신호에 따라 상기 증폭기의 출력을 리셋 또는 세틀링시키는 프리셋 스위치; 및
    상기 프리셋 스위치와 연결되며, 서로 다른 다수의 클럭신호를 상기 프리셋 스위치에 각각 인가하여 상기 증폭기들이 순차적으로 세틀링되도록 하는 클럭발생부;를 포함하는, 멀티 페이즈 클럭신호를 이용한 고속 다단 증폭기.
  2. 제 1 항에 있어서,
    상기 클럭발생부는 상기 프리셋 스위치를 순차적으로 오프시키는, 멀티 페이즈 클럭신호를 이용한 고속 다단 증폭기.
  3. 제 1 항에 있어서,
    상기 클럭발생부는 전단 증폭기의 출력이 제로크로싱 지점을 지나 세틀링된 이후에 후단 증폭기의 출력이 세틀링되도록 전단 프리셋 스위치에 인가된 클럭신호보다 지연된 클럭신호를 생성하여 이를 후단 프리셋 스위치에 인가하는, 멀티 페이즈 클럭신호를 이용한 고속 다단 증폭기.
  4. 제 1 항에 있어서,
    상기 클럭발생부는 다수의 인버터를 포함하여 구성되는, 멀티 페이즈 클럭신호를 이용한 고속 다단 증폭기.
  5. 제 1 항에 있어서,
    상기 클럭발생부는 상기 연쇄증폭부와 동일하게 형성된 레플리카를 포함하여 구성되는, 멀티 페이즈 클럭신호를 이용한 고속 다단 증폭기.
  6. 서로 다른 다수의 클럭신호를 생성하는 단계; 및
    상기 클럭신호들을 직렬로 연결된 다수의 증폭기 사이에 형성되는 프리셋 스위치에 각각 인가하여 상기 증폭기들을 순차적으로 세틀링시키는 단계;를 포함하고,
    상기 프리셋 스위치는 인가된 클럭신호에 따라 상기 증폭기의 출력을 리셋 또는 세틀링시키는 멀티 페이즈 클럭신호를 이용한 증폭기의 세틀링 방법.
  7. 제 6 항에 있어서,
    상기 클럭신호는 전단 증폭기의 출력이 제로크로싱 지점을 지나 세틀링된 이후에 후단 증폭기의 출력이 세틀링되도록 상기 프리셋 스위치를 순차적으로 오프시키는, 멀티 페이즈 클럭신호를 이용한 증폭기의 세틀링 방법.
  8. 제 6 항에 있어서,
    상기 클럭신호는 기준 클럭신호 및 상기 기준 클럭신호 보다 지연된 클럭신 호를 포함하는, 멀티 페이즈 클럭신호를 이용한 증폭기의 세틀링 방법.
KR1020080010715A 2008-02-01 2008-02-01 멀티 페이즈 클럭신호를 이용한 고속 다단 증폭기 및증폭기의 세틀링 방법 KR101445721B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080010715A KR101445721B1 (ko) 2008-02-01 2008-02-01 멀티 페이즈 클럭신호를 이용한 고속 다단 증폭기 및증폭기의 세틀링 방법
US12/169,005 US7733260B2 (en) 2008-02-01 2008-07-08 Multistage amplifier and a method of settling the multistage amplifier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080010715A KR101445721B1 (ko) 2008-02-01 2008-02-01 멀티 페이즈 클럭신호를 이용한 고속 다단 증폭기 및증폭기의 세틀링 방법

Publications (2)

Publication Number Publication Date
KR20090084498A KR20090084498A (ko) 2009-08-05
KR101445721B1 true KR101445721B1 (ko) 2014-09-26

Family

ID=40931149

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080010715A KR101445721B1 (ko) 2008-02-01 2008-02-01 멀티 페이즈 클럭신호를 이용한 고속 다단 증폭기 및증폭기의 세틀링 방법

Country Status (2)

Country Link
US (1) US7733260B2 (ko)
KR (1) KR101445721B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2922388B1 (fr) * 2007-10-12 2013-03-29 Commissariat Energie Atomique Quantificateur, convertisseur analogique-numerique comprenant un tel quantificateur, et recepteur ultra-large bande integrant un tel convertisseur

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000052932A (ko) * 1996-10-31 2000-08-25 방앤드오루프센아/에스 강화된 캐스케이드 제어 방법을 갖는 펄스 변조 전력증폭기
KR20020057390A (ko) * 2001-01-04 2002-07-11 송재인 이동통신 단말기용 전력증폭회로
KR20070017435A (ko) * 2003-08-07 2007-02-09 가부시키가이샤 엔티티 도코모 전력 증폭기
US20080012718A1 (en) * 2006-06-29 2008-01-17 Fujitsu Limited Amplifier and control method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5541602A (en) * 1995-05-26 1996-07-30 National Semiconductor Corporation Multi-phased pipeland analog to digital converter
US5894283A (en) * 1997-04-03 1999-04-13 Advanced Micro Devices, Inc. Method and apparatus for converting analog signals into pulse signals with simultaneous analog signal compression
US5892472A (en) * 1997-06-30 1999-04-06 Harris Corporation Processor controlled analog-to-digital converter circuit
KR100594556B1 (ko) * 2000-08-28 2006-07-03 미쓰비시덴키 가부시키가이샤 다단 증폭기
JP2002314354A (ja) * 2001-04-10 2002-10-25 Mitsubishi Electric Corp 多段増幅回路
US6784814B1 (en) * 2003-03-07 2004-08-31 Regents Of The University Of Minnesota Correction for pipelined analog to digital (A/D) converter

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000052932A (ko) * 1996-10-31 2000-08-25 방앤드오루프센아/에스 강화된 캐스케이드 제어 방법을 갖는 펄스 변조 전력증폭기
KR20020057390A (ko) * 2001-01-04 2002-07-11 송재인 이동통신 단말기용 전력증폭회로
KR20070017435A (ko) * 2003-08-07 2007-02-09 가부시키가이샤 엔티티 도코모 전력 증폭기
US20080012718A1 (en) * 2006-06-29 2008-01-17 Fujitsu Limited Amplifier and control method thereof

Also Published As

Publication number Publication date
US20090195433A1 (en) 2009-08-06
KR20090084498A (ko) 2009-08-05
US7733260B2 (en) 2010-06-08

Similar Documents

Publication Publication Date Title
US6583747B1 (en) Subranging analog to digital converter with multi-phase clock timing
US7737732B2 (en) Constant slope ramp circuits for sample-data circuits
US9806733B1 (en) Hybrid analog-to-digital converter
US7649486B2 (en) Flash A/D converter
US7583219B2 (en) Method of controlling pipeline analog-to-digital converter and pipeline analog-to-digital converter implementing the same
JP2008178079A (ja) コンパレータ回路
US7701256B2 (en) Signal conditioning circuit, a comparator including such a conditioning circuit and a successive approximation converter including such a circuit
US7242331B1 (en) Error averaging comparator based switch capacitor circuit and method thereof
US11962277B2 (en) Switched-capacitor amplifier and pipelined analog-to-digital converter comprising the same
US8854092B2 (en) Constant slope ramp circuits for sampled-data circuits
US7675451B2 (en) Serial-parallel type analog-to-digital converter and analog-to-digital conversion method
KR101445721B1 (ko) 멀티 페이즈 클럭신호를 이용한 고속 다단 증폭기 및증폭기의 세틀링 방법
Chen et al. An improved mos self-biased ring amplifier and modified auto-zeroing scheme
US7583218B2 (en) Comparator and A-D converter
US7567197B2 (en) Cascade comparator and control method thereof
US8217691B2 (en) Low power clocking scheme for a pipelined ADC
US10555269B2 (en) Amplifier circuit having controllable output stage
US7253600B2 (en) Constant slope ramp circuits for sample-data circuits
US11476864B2 (en) Control circuit of pipeline ADC
JP3108281B2 (ja) デルタシグマ型ａｄ変換回路
US7504866B2 (en) Output hold circuits for sample-data circuits
US6710733B2 (en) Comparator circuit
US6359475B1 (en) High-speed, low-power sample and hold circuit
KR101306272B1 (ko) 캐스캐이드 비교기 및 그 제어방법
EP1911161B1 (en) Constant slope ramp circuits for sample-data circuits

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190830

Year of fee payment: 6