KR101442713B1 - 듀얼 게이트 구동의 수평방향으로 배열된 화소구조 및 표시패널 - Google Patents

듀얼 게이트 구동의 수평방향으로 배열된 화소구조 및 표시패널 Download PDF

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Abstract

본 발명은 듀얼 게이트 구동의 수평방향으로 배열된 화소구조 및 표시패널에 관한것으로서, 듀얼 게이트 구동의 수평방향으로 배열된 화소구조는 각 메인 화소영역이 각각 수직으로 인접한 3개의 서브화소영역을 포함하는 수평으로 인접한 2개의 메인 화소영역; 각각 대응되는 서브화소영역 내에 형성된6개의 박막 트랜지스터; 및 2개의 게이트라인과 3개의 데이터라인을 포함하고, 각 데이터라인은 각각 2개의 박막 트랜지스터의 소스에 전기적으로 연결되어 있고, 서로 다른 데이터라인에 전기적으로 연결된 박막 트랜지스터는 서로 다르며, 동일한 데이터라인에 전기적으로 연결된 2개의 박막 트랜지스터의 게이트는 각각 서로 다른 게이트라인에 전기적으로 연결되었다. 본 기술적 방안을 이용하여 해상도가 비교적 높은 경우 일반적인 TFT도 구동의 요구에 도달하게 할 수 있으며, 종래의 듀얼 게이트 구동의 수직방향으로 배열된 화소구조의 생산공정을 이용하여 본 발명이 제공하는 화소구조를 생산할 수 있다.

Description

듀얼 게이트 구동의 수평방향으로 배열된 화소구조 및 표시패널{DUAL-GATE DRIVING TRANSVERSELY-ARRANGED PIXEL STRUCTURE AND DISPLAY PANEL}
본 발명은 표시 기술분야에 관한 것으로서, 특히는 듀얼 게이트 구동의 수평방향으로 배열된 화소구조 및 표시패널에 관한 것이다.
종래의 기술에 있어서 표시패널의 1개의 메인 화소영역의 3개의 서브화소영역의 배열은 좌로부터 우로 각각 R(적), G(녹), B(청)이고, 각 메인 화소영역은 정방형이거나 원형이며, 각 서브화소영역은 장방형이고 각 서브화소영역의 짧은 변은 게이트라인과 거의 평행하다. 도 1과 같이 해상도는 mxn이고, G1, G2, G3……Gm-2, Gm-1, Gm은 m개의 게이트라인이며, D1, D2, D3 ……D3n-3, D3n-2, D3n-1, D3n은 3n개의 데이터라인이며, 일반적으로 이러한 서브화소영역의 배열방식을 수직방향 배열이라고 한다.
평판디스플레이의 화소구조는 구동방식에 따라 서로 다르며 주로는 싱글게이트(single-gate) 구동의 화소배열방식, 듀얼게이트(dual-gate) 구동의 화소배열 방식, 트라이게이트(tri-gate )구동의 화소배열 방식으로 나누어진다. 싱글게이트 구동의 화소배열 방식은 3색의 서브화소영역이 1개의 게이트에 의하여 함께 구동되고, 듀얼게이트 구동의 화소배열 방식은 3색의 서브화소영역이 2개의 게이트에 의하여 함께 구동되고, 트라이게이트 구동의 화소배열 방식은 3색의 서브화소영역이 3개의 게이트에 의하여 각각 구동된다.
통상적으로, 3D표시에 있어서 사람의 좌우안이 서로 다른 화상을 보게 하기 위하여 표시패널 앞에 형성된 래스터는 수직방향으로 배열되어야 하며, 1개의 래스터의 크기는 1개의 메인 화소영역의 크기에 근사하며, 래스터가 형성된 유리패널과 표시패널을 조립시 위치맞춤오차에 의하여 래스터가 임의의 색상을 차단할 가능성이 있다. 예를 들면 적색 서브화소영역의 일부분 면적을 가려 엄중한 색상 편차나 색차를 초래할 수 있다. 이 기술적 과제를 해결하기 위하여 종래의 기술에 의하면 각 색상의 서브화소영역을 수평방향으로 배열하는 수평방향 배열방식을 제공하여 래스터가 형성된 유리패널과 표시패널을 조립시 위치맞춤오차가 있다 하더라도 3색의 서브화소영역이 모두 동일한 면적을 가려 각 서브화소영역의 투광율은 다소 하강되지만 3개의 서브화소영역이 형성한 색상은 편이가 발생하지 않는다. 현재의 수평방향 화소배열 방식은 싱글게이트 구동의 수직방향 스크린을 수평방향으로 사용하는 수평방향 화소배열방식, 듀얼게이트 구동의 수평방향 화소배열방식 및 트라이게이트 구동의 수평방향 화소배열방식을 포함한다.
싱글게이트 구동의 수직방향 스크린을 수평으로 사용하는 수평방향 화소배열방식의 원리는 mxn 해상도의 스크린을 가로 놓아 mxn 해상도의 스크린으로 사용하는 것이며, 이러한 배열방식은 구동회로에 버퍼를 추가하여 표시신호를 횡종 변환시켜야 하므로 시스템의 제조비용이 크게 증가한다. 따라서 이런 배열방식은 광범위하게 응용되지 못하고 있다.
트라이게이트 구동의 수평방향 화소배열방식과 싱글게이트 구동의 수직방향 스크린을 수평방향으로 사용하는 수평방향 화소배열방식을 비교하여 보면, 게이트라인의 개수는 싱글게이트 구동의 수직방향 스크린을 수평방향으로 사용하는 수평방향 화소배열방식의 3배이나 데이터라인 개수가 싱글게이트 구동의 수직방향 스크린을 수평방향으로 사용하는 수평방향 화소배열방식의 3분의 1로 감소하므로 이러한 배열방식을 사용하는 표시패널은 비교적 많은 게이트 구동칩과 비교적 적은 소스 구동칩을 사용하게 된다. 게이트라인 개수는 싱글게이트 구동의 수직방향 스크린을 수평방향으로 사용하는 수평방향 화소배열방식의 3배이고 각 게이트라인의 구동시간은 싱글게이트 구동의 수직방향 스크린을 수평방향으로 사용하는 수평방향 화소배열방식의 3분의 1이므로, 해상도가 비교적 높은 경우 통상의 박막 트랜지스터(Thin Film Transistor,TFT)의 제조는 구동요구에 도달하기 어렵다.
본 발명의 실시 예는 듀얼게이트 구동의 수평방향으로 배열된 화소구조 및 표시패널을 제공한다.
따라서 본 발명의 실시 예는 아래와 같은 기술적 방안을 제공한다.
듀얼 게이트 구동의 수평방향으로 배열된 화소구조에 있어서, 각 메인 화소영역이 각각 수직으로 인접한 3개의 서브화소영역을 포함하는 수평으로 인접한 2개의 메인 화소영역; 각각 대응되는 서브화소영역 내에 형성된 6개의 박막 트랜지스터; 및 2개의 게이트라인과 3개의 데이터라인을 포함하고, 각 데이터라인은 각각 2개의 박막 트랜지스터의 소스에 전기적으로 연결되고, 서로 다른 데이터라인에 전기적으로 연결된 박막 트랜지스터는 서로 다르며, 동일한 데이터라인에 전기적으로 연결된 2개의 박막 트랜지스터의 게이트는 각각 서로 다른 게이트라인에 전기적으로 연결된 것을 특징으로 하는 듀얼 게이트 구동의 수평방향으로 배열된 화소구조를 제공한다.
표시패널에 있어서, 제1기판, 제2기판 및 제1기판과 제2기판 사이에 형성된 액정층을 포함하며, 상기 제1기판에 상기 듀얼게이트 구동의 수평방향으로 배열된 화소구조가 설치된 것을 특징으로 하는 표시패널을 제공한다.
듀얼 게이트 구동의 수평방향으로 배열된 화소구조의 구동방법에 있어서, 제1시각에 2개의 게이트라인 중의 제1게이트라인은 고전압 레벨이고 2개의 게이트라인 중의 제2게이트라인은 저전압 레벨이고, 상기 제1게이트라인과 전기적으로 연결된 박막 트랜지스터는 ON상태이고, 3개의 데이터라인은 각각 자체에 전기적으로 연결된 박막 트랜지스터에 전기를 공급하고, 제2시각에 상기 제2게이트라인은 고전압 레벨이고 상기 제1게이트라인은 저전압 레벨이고 상기 제2게이트라인과 전기적으로 연결된 박막 트랜지스터는 ON상태이고, 3개의 데이터라인은 각각 자체에 전기적으로 연결된 박막 트랜지스터에 전기를 공급하는 것을 특징으로 하는 듀얼게이트 구동의 수평방향으로 배열된 화소구조의 구동방법을 제공한다.
본 발명의 실시 예에서 제공하는 듀얼게이트 구동의 수평방향으로 배열 된 화소구조는 듀얼게이트 구동의 수평방향으로 배열된 화소구조를 포함하며, 각 데이터라인은 각각 2개의 박막 트랜지스터의 소스에 전기적으로 연결되어 있고, 동일한 데이터라인에 전기적으로 연결된 2개의 박막 트랜지스터의 게이트는 각각 서로 다른 게이트라인에 전기적으로 연결되었다.
본 발명의 실시 예는 상기 화소구조를 이용함으로서 mxn의 해상도의 스크린에 있어서 게이트라인은 2m개 소요하고 데이터라인은 3n/2개 소요하므로 각 게이트라인의 구동시간은 싱글게이트 구동의 수직방향 스크린을 수평방향으로 사용하는 수평방향 화소배열방식의 2분의 1로써, 해상도가 비교적 높은 경우 일반적인 TFT의 제조공정으로도 구동요구에 달할 수 있다.
본 발명의 실시 예의 기술적 방안을 더욱 명확히 설명하기 위하여 아래와 같이 실시 예에 대한 설명에 필요한 도면에 관하여 간단히 소개한다. 아래의 설명에서 도면은 본 발명의 일 실시 예에 불과하며 해당 기술분야의 당업자들은 창조적 노동을 하지 않는 전제하에서 이러한 도면들에 근거하여 기타 도면을 얻을 수 있다.
도 1은 종래의 기술에서 제공하는 수직방향으로 화소를 배열한 모식도이다.
도 2는 본 발명의 실시 예에서 제공하는 듀얼게이트 구동의 수평방향으로 배열된 화소구조의 모식도이다.
도 3은 본 발명의 실시 예에서 제공하는 도 2의 화소구조의 구체적인 모식도이다.
도 4는 본 발명의 실시 예에서 제공하는 듀얼게이트 구동의 수평방향으로 배열된 화소구조를 이용한 구동방식의 모식도이다.
도 5는 본 발명의 실시 예에서 제공하는 듀얼게이트 구동의 수평방향으로 배열된 화소구조를 이용한 다른 하나의 구동방식의 모식도이다.
도 6은 본 발명의 실시 예에서 제공하는 듀얼게이트 구동의 수평방향으로 배열된 화소구조를 이용한 또 다른 하나의 구동방식의 모식도이다.
도 7은 본 발명의 실시 예에서 제공하는 다른 하나의 듀얼게이트 구동의 수평방향으로 배열된 화소구조의 모식도이다.
도 8은 본 발명의 실시 예에서 제공하는 또 다른 하나의 듀얼게이트 구동의 수평방향으로 배열된 화소구조의 모식도이다.
도 9는 본 발명의 실시 예에서 제공하는 또 다른 하나의 듀얼게이트 구동의 수평방향으로 배열된 화소구조의 모식도이다.
도 10은 본 발명의 실시 예에서 제공하는 또 다른 하나의 듀얼게이트 구동의 수평방향으로 배열된 화소구조의 모식도이다.
도 11은 본 발명의 실시 예에서 제공하는 또 다른 하나의 듀얼게이트 구동의 수평방향으로 배열된 화소구조의 모식도이다.
도 12는 본 발명의 실시 예에서 제공하는 또 다른 하나의 듀얼게이트 구동의 수평방향으로 배열된 화소구조의 모식도이다.
도 13은 본 발명의 실시 예에서 제공하는 또 다른 하나의 듀얼게이트 구동의 수평방향으로 배열된 화소구조의 모식도이다.
본 출원은 2011년 8월 12일에 중국특허청에 출원(출원번호: 201110231785.X)한 발명명칭이 "듀얼게이트 구동의 수평방향으로 배열된 화소구조 및 표시패널"인 중국특허출원의 우선권을 주장하며 상기 선출원의 전부 내용 전체는 본 출원에 인용되어 결합되어 있다.
이하에서는 본 발명에 관하여 실시 예의 도면을 참고하면서 전면적으로 기술함으로 본 발명의 실시 예의 기술적 방안은 명확하게 된다. 또한 기술하는 실시 예는 본 발명의 일 실시 예에 불과하며 전부 실시 예는 아니다. 해당 분야의 당업자들이 본 발명의 실시 예에 근거하여 창조적 노동을 하지 않는 전제하에서 얻은 모든 기타 실시 예는 모두 본 발명이 보호하고자 하는 범위에 속한다.
본 발명의 실시 예는 듀얼게이트 구동의 수평방향으로 배열된 화소구조로서 복수 개의 화소단위를 포함하고, 상기 화소단위는 2개의 게이트라인, 3개의 데이터라인, 수평으로 인접한 2개의 메인 화소영역 및 6개의 박막 트랜지스터를 포함한다.
상기 2개의 게이트라인은 제1게이트라인과 제2게이트라인을 포함하고, 3개의 데이터라인은 순차적으로 배열된 제1데이터라인, 제2데이터라인과 제3데이터라인을 포함하며, 2개의 게이트라인은 기판위에 제1방향에 따라 평행 배열되어 형성되어 있고, 3개의 데이터라인은 기판위에 제2방향에 따라 평행 배열되어 형성되어 있고, 2개의 게이트라인은 3개의 데이터라인과 교차되며 일 구체적인 실시형태에서 제1방향은 제2방향과 수직한다.
상기 각 메인 화소영역은 각각 수직으로 인접한 3개의 서브화소영역을 포함하고, 3개의 서브화소영역은 R(적), G(녹)와 B(청)의 서브화소영역이고, 각 서브화소의 긴 변은 제1방향과 거의 평행하고, 각 서브화소의 짧은 변은 제2방향과 거의 평행하다.
상기 6개의 박막 트랜지스터는 각각 대응되는 서브화소영역 내에 형성되어 있고, 다시 말하면 각 서브화소영역 내에 하나의 박막 트랜지스터가 있고, 각 박막 트랜지스터는 소스, 드레인과 게이트를 포함한다.
상기 각 데이터라인은 각각 2개의 박막 트랜지스터의 소스에 전기적으로 연결되어 있고, 3개의 데이터라인을 6개의 박막 트랜지스터의 소스에 전기적으로 연결시키고, 서로 다른 데이터라인에 전기적으로 연결된 박막 트랜지스터는 서로 다르며, 즉 제1데이터라인에 전기적으로 연결된 박막 트랜지스터, 제2데이터라인에 전기적으로 연결된 박막 트랜지스터, 및 제3데이터라인에 전기적으로 연결된 박막 트랜지스터는 완전히 달라 3개의 데이터라인은 6개의 박막 트랜지스터의 소스에 전기적으로 연결되고 동일한 데이터라인에 전기적으로 연결된 2개의 박막 트랜지스터의 게이트는 각각 서로 다른 게이트라인에 전기적으로 연결된다.
상기 화소구조는 화소전극 및 화소전극의 일부분과 중첩되어 축적 커패시턴스를 형성하는 공용전극을 더 포함하며, 화소전극은 대응되는 서브화소영역의 투광영역을 커버하고, 각 화소전극은 각각 대응되는 박막 트랜지스터의 드레인에 전기적으로 연결되어 있고, 구체적으로는 2개의 공용전극선 즉 제1공용전극선과 제2공용전극선을 포함할 수 있다. 제1메인 화소영역 내의 서브화소영역을 커버하는 화소전극은 상기 제1공용전극선과 중첩되어 3개의 축적 커패시턴스를 형성하고, 제2메인 화소영역내의 서브화소영역을 커버하는 화소전극은 상기 제2공용전극선과 중첩되어 3개의 축적 커패시턴스를 형성한다. 즉, 제1공용전극선과 제2공용전극선은 각각 데이터라인과 평행하고 2개의 공용전극선이 6개의 축적 커패시턴스를 형성하거나, 3개의 공용전극선 즉 제1공용전극선, 제2공용전극선과 제3공용전극선을 포함하여 3개의 공용전극선은 각각 게이트라인과 평행하며, 각 공용전극선은 각각 제1메인 화소영역과 제2메인 화소영역 중의 각 하나의 서브화소영역상의 화소전극과 중첩되어 축적 커패시턴스를 형성하며, 다시 말하면 각 공용전극선은2개의 서로 다른 메인 화소영역의 화소전극과 중첩되어 2개의 축적 커패시턴스를 형성하고, 3개의 공용전극선은 6개의 축적 커패시턴스를 형성한다.
본 발명의 실시 예에서 제공하는 듀얼게이트 구동의 수평방향으로 배 열된 화소구조는 듀얼게이트 구동의 수평방향으로 배열된 화소구조를 포함하며, 각 데이터라인은 각각 2개의 박막 트랜지스터의 소스에 전기적으로 연결되어 있고, 동일한 데이터라인에 전기적으로 연결된 2개의 박막 트랜지스터의 게이트는 각각 서로 다른 게이트라인에 전기적으로 연결되어 있다. 이러한 화소구조를 이용하면 mxn 해상도의 스크린에 있어서n는 수평해상도이고, m는 수직해상도이며, 게이트라인을 2m개 소요하고, 데이터라인을 3n/2개 소요하므로 각 게이트라인의 구동시간은 싱글게이트 구동의 수직방향 스크린을 수평방향으로 사용하는 수평방향 화소 배열 방식의 2분의 1로 단축되며, 해상도가 비교적 높은 경우 일반적인 TFT도 구동요구에 달할 수 있어 광범히 응용할 수 있다. 나아가서 본 발명의 실시 예에서 제공하는 화소구조는 종래의 듀얼게이트 구동의 수직방향 화소배열 방식에 필요한 게이트라인 및 데이터라인과 동일하므로, 소스구동칩, 게이트 구동칩의 개수도 동일하고 각 게이트라인의 구동시간과 구동방식도 동일할 수 있고, 표시패널의 크기도 동일할 수 있으므로 종래의 듀얼게이트 구동의 수직방향 배열의 화소구조의 생산공정을 이용하여 본 발명의 실시 예에서 제공하는 듀얼게이트 구동의 수평방향으로 배열된 화소구조를 생산할 수 있다.
본 발명의 실시 예에서 제공하는 기술적 방안을 더욱 명확하게 하기 위하여, 이하의 실시 예에서는 본 발명의 상기 기술적 방안에 관하여 상세히 설명하기로 한다.
본 발명의 실시 예는 듀얼 게이트 구동의 수평방향으로 배열된 화소 구조로서, 구체적인 구조는 도 2에 나타내는 바와 같이 복수 개의 화소단위를 포함하고 있으며 각 화소단위는 2개의 게이트라인, 3개의 데이터라인, 2개의 메인 화소영역, 6개의 박막 트랜지스터, 6개의 화소전 극 및 2개의 공용전극선을 포함한다.
상기 2개의 게이트라인, 즉 제1게이트라인(G1) 및 제2게이트라인(G2)은 기판상에 설치되어 제1방향에 따라 평행배열된다.
상기 3개의 데이터라인, 즉 제1데이터라인(D1), 제2데이터라인(D2) 및 제3데이 터라인(D3)은 기판상에 설치되어 제1방향과 거의 수직인 제2방향에 따라 순차적으로 평행배열된다.
상기 2개의 메인화소영역, 즉 제1메인 화소영역 및 제2메인 화소영역에 있어서, 제1메인 화소영역은 각각 제1서브화소영역(L1), 제2서브화소영역(L2)과 제3서브화소영역(L3)을 포함하고, 제2메인 화소영역은 각각 제4서브화소영역(L4), 제5서브화소영역(L5)과 제6서브화소영역(L6)을 포함한다. P1, P2, P3, P4, P5, P6은 각각 제1서브화소영역(L1), 제2서브화소영역(L2), 제3서브화소영역(L3), 제4서브화소영역(L4), 제5서브화소영역(L5)과 제6서브화소영역(L6)의 투광영역이고 각 서브화소영역의 긴 변은 제1방향과 거의 평행하며, 각 서브화소영역의 짧은 변은 제2방향과 거의 평행하다. 2개의 메인 화소영역은 2개의 적색 서브화소영역, 2개의 녹색 서브화소영역과 2개의 청색 서브화소영역을 포함하는 것이 바람직하며, 다양한 조합방식이 있을 수 있고, 2개의 메인 화소영역도 임의의 색상의 서브화소영역의 배열조합방식을 포함할 수 있다.
상기 6개의 박막 트랜지스터는 각각 대응되는 서브화소영역 내에 형성되어 있고, 다시 말하면 각 서브화소영역 내에는 하나의 박막 트랜지스터 예를 들면 제1서브화소영역의 박막 트랜지스터(T1), 제2서브화소영역의 박막 트랜지스터(T2), 제3서브화소영역의 박막 트랜지스터(T3), 제4서브화소영역의 박막 트랜지스터(T4), 제5서브화소영역의 박막 트랜지스터(T5), 제6서브화소영역의 박막트랜지스터(T6)를 포함하고, 각 박막 트랜지스터는 소스, 드레인과 게이트를 포함한다.
상기 6개의 화소전극(미도시)의 각 화소전극은 대응되는 서브화소영역의 투광 영역을 커버하고, 각각 대응되는 박막 트랜지스터의 드레인에 전기적으로 연결되어 있다.
상기 2개의 공용전극선(미도시), 즉 제1공용전극선(C1)과 제2공용전극 선(C2)에 있어서, T1, T2, T3의 드레인에 전기적으로 연결되는 화소전극(즉 L1, L2, L3 상을 커버하는 화소전극)은 각각 제1공용전극선과 중첩되어 3개의 축적 커패시턴스를 형성하고, T4, T5, T6의 드레인에 전기적으로 연결되는 화소전극(즉 L4, L5, L6을 커버하는 화소전극)은 각각 제2공용전극선과 중첩되어 3개의 축적 커패시턴스를 형성하며, 제1공용전 극선, 제2공용전극선은 각각 데이터라인과 평행하다.
도 2에 나타내는 바와 같이, 본 실시 예에서는 제1메인 화소영역이 제1데이터라인과 제2데이터라인 사이에 형성되고, 제2메인 화소영역이 제2데이터라인과 제3데이터라인 사이에 형성되고, 2개의 게이트라인과 3개의 데이터라인이 교차되어 제1폐쇄영역과 제2폐쇄영역을 형성하고, 제2서브화소영역(L2)과 제5서브화소영역(L5)은 각각 제1폐쇄영역과 제2폐쇄영역 내에 형성된다.
상기 제1데이터라인(D1)은 박막 트랜지스터(T1)와 박막 트랜지스터(T2)의 소스에 전기적으로 연결되고, 박막 트랜지스터(T1)의 게이트는 제1게이트라인(G1)에 전기적으로 연결되고, 박막 트랜지스터(T2)의 게이트는 제2게이트라인(G2)에 전기적으로 연결되고, 제2데이터라인(D2)은 박막 트랜지스터(T3)와 박막 트랜지스터(T4)의 소스에 전기적으로 연결되고, 박막 트랜지스터(T3)의 게이트는 제2게이트라인(G2)에 전기적으로 연결되고, 박막 트랜지스터(T4)의 게이트는 제1게이트라인(G1)에 전기적으로 연결되고, 제3데이터라인(D3)은 박막 트랜지스터(T5)와 박막 트랜지스터(T6)의 소스에 전기적으로 연결되고, 박막 트랜지스터(T5)의 게이트는 제1게이트 라인(G1)에 전기적으로 연결되고, 박막 트랜지스터(T6)의 게이트는 제2게이트라인(G2)에 전기적으로 연결되어 있다.
그리고, 서브화소영역은 사각형 영역일 수 있으며, 구체적으로는 제1변과 제2변을 포함하고, 제1게이트라인(G1)과 제2 게이트라인(G2)은 서브화소영역의 제1변과 평행하고, 각 메인 화소영역내의 3개의 서브화소영역 사이에 형성되었거나 각 서브화소영역 외부에 형성되어 있고, 제1데이터라인(D1), 제2데이터라인(D2)과 제3데이터라인(D3)은 서브화소영역의 제2변과 평행하고, 각각 상기 화소단위의 2개의 메인 화소영역 사이에 설치되었거나 2개의 메인 화소영역 외부에 형성되었다. 바람직한 실시형태에서, 제1변은 직사각형 영역의 긴 변이고, 제2변은 직사각형 영역의 짧은 변이고, 다른 하나의 실시형태에서는 제1변은 직사각형 영역의 짧은 변이고 제2변은 직사각형 영역의 긴 변이다. 2개의 게이트라인, 3개의 데이터라인의 구체적인 형성방식은 하기 도 7 내지 도 13에 대응되는 부분의 상세한 설명을 참고할 수 있다.
본 발명의 실시 예에 있어서 2개의 메인 화소영역을 하나의 반복 단위로 하며, 각 메인 화소영역은 3개의 서브화소영역(바람직한 조합은 적색 서브화소영역R, 녹색 서브화소영역G, 청색 서브화소영역B)을 포함하며, 다시 말하면 하나의 최소 반복 단위는 6개의 서브화소영역을 포함한다. 하나의 최소 반복 단위는 2개의 게이트라인, 3개의 데이터라인, 및 6개의 박막 트랜지스터를 포함하며, 각 데이터라인은 2개의 서브화소영역을 구동하고, 이 2개의 서브화소영역은 각각 서로 다른 게이트라인에 의하여 제어되며, 이러한 화소구조를 사용함으로서 mxn 해상도의 스크린에 있어서 소요하는 게이트라인은 2m개이고 소요하는 데이터라인은3n/2개 이므로 각 게이트라인의 구동시간이 싱글게이트 구동의 수직방향 스크린을 수평방향으로 사용하는 수평방향 화소배열방식의 2분의 1로 단축되며, 해상도가 비교적 높은 경우 일반적인 TFT도 구동요구에 달할 수 있어 광범히 응용할 수 있다. 나아가서 본 발명의 실시 예에서 제공되는 화소구조는 종래의 듀얼게이트 구동의 수직방향 화소배열방식이 요구하는 게이트라인과 데이터라인이 동일하므로 소스 구동칩, 게이트 구동칩의 개수도 동일하며, 각 게이트라인의 구동시간과 구동방식도 동일할 수 있으며, 표시패널의 크기도 동일할 수 있으므로 종래 기술의 듀얼게이트 구동의 수직방향 배열의 화소구조를 사용하는 생산공정으로도 본 발명의 실시 예에서 제공하는 듀얼 게이트 구동의 수평방향으로 배열된 화소구조를 생산할 수 있으며 본 발명의 실시 예에서 제공하는 듀얼 게이트 구동의 수평방향으로 배열된 화소구조는 3D표시에 더욱 적합하다.
아래에 듀얼게이트 구동의 수평방향 배열의 구동방법에 대하여 설명한다. 이 방법은 상기 듀얼게이트 구동의 수평방향으로 배열된 화소구조 에 적용되며, 제1시각에 2개의 게이트라인 중의 제1게이트라인은 고전압 레벨이고 2개의 게이트라인 중의 제2게이트라인은 저전압 레벨이고 상기 제1게이트라인에 전기적으로 연결된 박막 트랜지스터는 ON상태이고 3개의 데이터라인은 각각 자체에 전기적으로 연결된 박막 트랜지스터에 전기를 공급하며, 제2시각에 상기 제2게이트라인은 고전압 레벨이고 상기 제1게이트 라인은 저전압 레벨이며 상기 제2게이트라인에 전기적으로 연결된 박막 트랜지스터는 ON상태이고 3개의 데이터라인은 자체에 전기적으로 연결된 박막 트랜지스터에 전기를 공급한다.
도 2에서 제시한 듀얼게이트 구동의 수평방향으로 배열된 화소구조는 t1시각에 G1가 고전압 레벨이고, 박막 트랜지스터(T1), 트랜지스터(T4) 와 트랜지스터(T5)가 동시에 ON상태이며, 이때 D1가 L1에 데이터를 전송하고, D2가 L4에 데이터를 전송하고, D3이 L5에 데이터를 전송한다. 이어서 t2시각에 G1이 저전압 레벨로 전환되고, G2가 고전압 레벨로 전환 되며, T1, T4, T5가 동시에 OFF상태로 되고, 박막 트랜지스터(T2,T3,T6)이 동시에 ON상태로 되어 D1이 L2에, D2이 L3에, D3이 L6에 데이터를 각각 전송하여 하나의 화소단위에 대한 구동을 구현한다.
이하에서는 정상 화이트 모드 액정디스플레이(TN normally white)를 예로, 단색표시의 구동방법에 대하여 설명한다. 도 3에 나타낸 바와 같이, 제1화소영역 (L1)이 녹색서브화소영역(G1)이고, 제2화소영역(L2)이 적색서브화소영역 (R1) 이고, 제3화소영역(L3)이 청색 서브화소영역(B1)이고, 제4화소영역(L4)이 적색서브화소영역(R2)이고, 제5화소영역(L5)이 청색서브화소영역(B2)이고, 제6화소영역(L6)이 녹색서브화소영역(G2)이다. 데이터라인(D)은 화소전압(S)을 제공하며, 화소전압(S)이 참고전압(COM)에 비하여 상대적으로 플러스의 고전압 레벨 또는 마이너스의 고전압 레벨일 경우, 서브화소영역은 어두운 상태에 있고, 화소전압(S)이 참고전압(COM)에 비하여 상대적으로 플러스의 저전압레벨 또는 마이너스의 저전압레벨일 경우, 서브화소영역은 밝은 상태에 있고, 화소전압 (S)은 데이터라인이 박막 트랜지스터에 전송하는 데이터의 전압레벨이고, 화소전압(S)이 참고전압(COM)에 비하여 상대적으로 플러스의 저전압레벨 또는 마이너스의 저전압레벨인 것은 화소전압(S)이 참고전압(COM)과 유사함을 의미한다.
이하에서는 상기 화소구조에 적용되는 적색 표시의 구동방법을 설명한다.
도 4에 나타낸 바와 같이 t1시각에 G1은 고전압 레벨이고, 기타 주사선은 저전압 레벨이고, G1, R2, B2의 박막 트랜지스터는 ON상태이고, S1, S2, S3은 각각 G1, R2, B2에 데이터를 전송하며, 도면 중의 S1, S2와 S3은 각각 데이터라인(D1), (D2)와 (D3)에 전송하는 데이터의 레벨(화소전압이라고도 한다)이며, S1이 플러스의 고전압레벨이고, S2이 마이너스의 저전압 레벨이고, S3이 플러스의 고전압 레벨이므로 G1이 어둡고 R2가 밝으며, B2가 어둡다. t2시각에 G2가 고전압레벨이고, 기타 주사선이 저전압레벨이며, R1, B1, G2 의 트랜지스터가 ON 상태이고 S1, S2, S3이 각각 R1, B1, G2에 데이터를 전송하고, S1은 마이너스의 저전압 레벨이고, S2는 플러스의 고전압 레벨이고, S3은 마이너스의 고전압 레벨이며, R1은 밝고 B1은 어둡고 G2가 어둡다. 이와 같이 하나의 반복 단위내에 적색의 서브화소만 밝고, 기타의 서브화소는 모두 어두우며, 다음 시각에 2개의 메인 화소내의 각 데이터라인의 신호는 t1 및 t2시각의 파형을 반복하여 전체 반복 단위가 줄곧 적색을 표시하게 한다.
이하에서는 상기 화소구조에 적용하는 녹색표시의 구동방법을 설명한다.
도 5에 나타낸 바와 같이 t1시각에 G1은 고전압 레벨이고, 기타 주사선은 저전압 레벨이고, G1, R2, B2의 박막 트랜지스터가 ON 상태이고, S1, S2, S3은 각각 G1, R2, B2에 데이터를 전송하고, S1은 플러스의 저전압레벨이고, S2는 마이너스의 고전압 레벨이고, S3은 플러스의 고전압 레벨이고, G1은 밝고, R2는 어둡고, B2는 어둡다. t2시각에 G2는 고전압 레벨이고, 기타 주사선은 저전압 레벨이며, R1, B1, G2의 박막 트랜지스터가 ON 상태이고, S1, S2, S3은 각각 R1, B1, G2에 데이터를 전송하고, S1은 마이너스의 고전압레벨이고, S2는 플러스의 고전압 레벨 이고, S3은 마이너스의 저전압 레벨이고, R1은 어둡고, B1은 어둡고, G2는 밝다. 이와 같이 하나의 반복 단위 내에는 녹색의 서브화소만 밝고, 기타 서브화소는 모두 어두우며, 다음 시각에 2개의 메인 화소내의 각 데이터라인의 신호는 t1 및 t2시각의 파형을 반복하여 당해 반복 단위 전체가 줄곧 녹색을 표시하게 한다.
이하에서는 상기 화소구조에 적용하는 청색표시의 구동방법에 관하여 설명한다.
도 6에 나타낸 바와 같이 t1시각에 G1은 고전압 레벨이고, 기타 주사선은 저전압 레벨이고, G1, R2, B2의 박막 트랜지스터가 ON 상태이고, S1, S2, S3은 각각 G1, R2, B2에 데이터를 전송하고, S1은 플러스의 고전압 레벨이고, S2는 마이너스의 고전압 레벨이고, S3은 플러스의 저전압 레벨이며, G1은 어둡고, R2는 어둡고, B2는 밝다. t2시각에 G2는 고전압 레벨이고, 기타 주사선은 저전압 레벨이고, R1, B1, G2의 박막 트랜지스터가 ON 상태이고, S1, S2, S3은 각각 R1, B1, G2에 데이터를 전송하고, S1은 마이너스의 고전압 레벨이고, S2는 플러스의 저전압 레벨이고, S3은 마이너스의 고전압 레벨이고, R1은 어둡고, B1은 밝고, G2는 어둡다. 이상과 같이 하나의 반복 단위내에 청색의 서브화소만 밝고, 기타 서브화소는 모두 어둡고, 다음 시각에 2개의 메인 화소내의 각 데이터라인의 신호는 t1 및 t2시각의 파형을 반복하여 전체 반복 단위가 줄곧 청색을 표시하게 한다 .
이상의 구동방법은 단독으로 각 서브화소영역의 색상과 휘도를 제어하여 적색, 녹색 또는 청색의 표시를 구현할 수 있으므로 상기 구동방법을 이용하여 본 발명의 실시 예에서 제공하는 듀얼게이트 구동의 수평방향으로 배열된 화소구조는 전체 스크린을 제어하여 사용자가 희망하는 색상과 도안을 나타내게 할 수 있다.
도 7은 본 발명의 실시 예에서 제공하는 듀얼게이트 구동의 수평방향으로 배열된 화소구조를 나타내며 도 2의 실시 예와의 차이점은 제1데이터라인(D1)은 박막 트랜지스터(T2)와 박막 트랜지스터(T3)의 소스에 전기적으로 연결되고, 박막 트랜지스터(T2)의 게이트는 제1게이트라인(G1)에 전기적으로 연결되고, 박막 트랜지스터(T3)의 게이트는 제2게이트라인(G2)에 전기적으로 연결되고, 제2데이터라인(D2)는 박막 트랜지스터(T1)과 박막 트랜지스터(T6)의 소스에 전기적으로 연결되고, 박막 트랜지스터(T1)의 게이트는 제1게이트라인(G1)에 전기적으로 연결되고, 박막 트랜지스터(T6)의 게이트는 제2게이트라인(G2)에 전기적으로 연결되고, 제3데이터라인(D3)은 박막 트랜지스터(T4)와 박막 트랜지스터(T5)의 소스에 전기적으로 연결되고, 박막 트랜지스터(T4)의 게이트는 제1게이트라인(G1)에 전기적으로 연결되고, 박막 트랜지스터(T5)의 게이트는 제2게이트라인(G2)에 전기적으로 연결되었다는 데에 있다.
도 8은 본 발명의 실시 예에서 제공하는 다른 하나의 듀얼 게이트 구동의 수평방향으로 배열된 화소구조를 나타내며 도 2의 실시 예와의 차이점은 제1데이터라인(D1)은 박막 트랜지스터(T1)와 박막 트랜지스터 (T3)의 소스에 전기적으로 연결되고, 박막 트랜지스터(T1)의 게이트는 제1게이트라인(G1)에 전기적으로 연결되고, 박막 트랜지스터(T3)의 게이트는 제2게이트라인(G2)에 전기적으로 연결되고, 제2데이터라인(D2)는 박막 트랜지스터(T2)와 박막 트랜지스터(T5)의 소스에 전기적으로 연결되고, 박막 트랜지스터(T2)의 게이트는 제1게이트라인(G1)에 전기적으로 연결되고, 박막 트랜지스터(T5)의 게이트는 제2게이트라인(G2)에 전기적으로 연결되고, 제3데이터라인(D3)은 박막 트랜지스터(T4)와 박막 트랜지스 터(T6)의 소스에 전기적으로 연결되고, 박막 트랜지스터(T4)의 게이트는 제1게이트라인(G1)에 전기적으로 연결되고, 박막 트랜지스터(T6)의 게이트는 제2게이트라인(G2)에 전기적으로 연결되었다는 데에 있다.
도 9는 본 발명의 실시 예에서 제공하는 다른 하나의 듀얼 게이트 구동의 수평방향으로 배열된 화소구조를 나타내며 도2의 실시 예와의 차이점은 제1데이터라인(D1)은 박막 트랜지스터(T1)와 박막 트랜지스터(T3)의 소스에 전기적으로 연결되고, 박막 트랜지스터(T1)의 게이트는 제1게이트라인(G1)에 전기적으로 연결되고, 박막 트랜지스터(T3)의 게이트는 제2게이트라인(G2)에 전기적으로 연결되고, 제2데이터라인(D2)는 박막 트랜지스터(T2)와 박막 트랜지스터(T5)의 소스에 전기적으로 연결되고, 박막 트랜지스터(T5)의 게이트는 제1게이트라인(G1)에 전기적으로 연결 되고, 박막 트랜지스터(T2)의 게이트는 제2게이트라인(G2)에 전기적으로 연결되고, 제3데이터라인(D3)은 박막 트랜지스터(T4)와 박막 트랜지스터(T6)의 소스에 전기적으로 연결되고, 박막 트랜지스터(T4)의 게이트는 제1게이트라인(G1)에 전기적으로 연결되고, 박막 트랜지스터(T6)의 게이트는 제2게이트라인(G2)에 전기적으로 연결되었다는 데에 있다.
도 10은 본 발명의 실시 예에서 제공하는 다른 하나의 듀얼 게이트 구동의 수평방향으로 배열된 화소구조를 나타내며 도 2의 실시 예와의 차이점은 제1메인 화소영역은 제1데이터라인과 제2데이터라인 사이에 형성되고, 제2메인 화소영역은 제2데이터라인과 제3데이터라인 사이에 형성되고, 2개의 게이트라인과 3개의 데이터라인이 교차되어 제1폐쇄영역과 제2폐쇄영역을 형성하고, 제2서브화소영역(L2)과 제3서브화소영역(L3)은 제1폐쇄영역 내에 형성되고, 제5서브화소영역(L5)과 제6서브화소영역(L6)은 제2폐쇄영역 내에 형성된다는 점에 있다. 구체적으로, 제1데이터라인(D1)은 박막 트랜지스터(T1)와 박막 트랜지스터(T2)의 소스에 전기적으로 연결되고, 박막 트랜지스터(T1)의 게이트는 제1게이트라인(G1)에 전기적으로 연결되고, 박막 트랜지스터(T2)의 게이트는 제2게이트라인(G2)에 전기적으로 연결되고, 제2데이터라인(D2)는 박막 트랜지스터(T3)와 박막 트랜지스터(T4)의 소스에 전기적으로 연결되고, 박막 트랜지스터(T3)의 게이트는 제2게이트라인(G2)에 전기적으로 연결되고, 박막 트랜지스터(T4)의 게이트는 제1게이트라인(G1)에 전기적으로 연결되고, 제3데이터라인(D3)은 박막 트랜지스터(T5)와 박막 트랜지스터(T6)의 소스에 전기적으로 연결되고, 박막 트랜지스터(T5)의 게이트는 제1게이트라인(G1)에 전기적으로 연결되고, 박막 트랜지스터(T6)의 게이트는 제2게이트라인(G2)에 전기적으로 연결되었다는 데에 있다.
도 11은 본 발명의 실시 예에서 제공하는 다른 하나의 듀얼 게이트 구동의 수평방향으로 배열된 화소구조를 나타내며 도 2의 실시 예와의 차이점은 제1메인 화소영역은 제1데이터라인과 제2데이터라인 사이에 형성되고, 제2메인 화소영역이 제2데이터라인과 제3데이터라인 사이에 형성되며, 2개의 게이트라인과 3개의 데이터라인은 교차되어 제1폐쇄영역과 제2폐쇄영역을 형성하고, 제1서브화소영역(L1), 제2서브화소영역(L2)과 제3서브화소영역(L3)은 제1폐쇄영역 내에 형성되고, 제4서브화소영역(L4), 제5서브화소영역(L5)과 제6서브화소영역(L6)은 제2폐쇄영역 내에 형성되었다는 데에 있다. 구체적으로, 제1데이터라인(D1)은 박막 트랜지스터(T1)와 박막 트랜지스터(T2)의 소스에 전기적으로 연결되고, 박막 트랜지스터(T1)의 게이트는 제1게이트라인(G1)에 전기적으로 연결되고, 박막 트랜지스터(T2)의 게이트는 제2게이트라인(G2)에 전기적으로 연결되고, 제2데이터라인(D2)는 박막 트랜지스터(T3)와 박막 트랜지스터(T4)의 소스에 전기적으로 연결되고, 박막 트랜지스터(T4)의 게이트는 제1게이트라인 (G1)에 전기적으로 연결되고, 박막 트랜지스터(T3)의 게이트는 제2게이트라인(G2)에 전기적으로 연결되고, 제3데이터라인(D3)은 박막 트랜지스터(T5)와 박막 트랜지스터(T6)의 소스에 전기적으로 연결되고, 박막 트랜지스터(T5)의 게이트는 제1게이트라인(G1)에 전기적으로 연결되고, 박막 트랜지스터(T6)의 게이트는 제2게이트라인(G2)에 전기적으로 연결되었다.
도 12는 본 발명의 실시 예에서 제공하는 다른 하나의 듀얼 게이트 구동의 수평방향으로 배열된 화소구조를 나타내며 도 2의 실시 예와의 차이점은 제1메인 화소영역은 제1데이터라인의 외부에 형성되고, 제1데이터라인의 외부는 제1데이터라인의 제2데이터라인 반대측이며, 제2메인 화소영역은 제2데이터라인과 제3데이터라인 사이에 형성되었다는 데에 있다. 구체적으로, 제1데이터라인(D1)은 박막 트랜지스터(T1)와 박막 트랜지스터(T2)의 소스에 전기적으로 연결되고, 박막 트랜지스터(T1)의 게이트는 제1게이트라인(G1)에 전기적으로 연결되고, 박막 트랜지스터(T2)의 게이트는 제2게이트라인(G2)에 전기적으로 연결되고, 제2데이터라인(D2)는 박막 트랜지스터(T3)와 박막 트랜지스터(T4)의 소스에 전기적으로 연결되고, 박막 트랜지스터(T4)의 게이트는 제1게이트라인(G1)에 전기적으로 연결되고, 박막 트랜지스터(T3)의 게이트는 제2게이트라인(G2)에 전기적으로 연결되고, 제3데이터라인(D3)은 박막 트랜지스터(T5)와 박막 트랜지스터(T6)의 소스에 전기적으로 연결되고, 박막 트랜지스터(T5)의 게이트는 제1게이트라인(G1)에 전기적으로 연결되고, 박막 트랜지스터(T6)의 게이트는 제2게이트라인(G2)에 전기적으로 연결되었다.
도 13은 본 발명의 실시 예에서 제공하는 다른 하나의 듀얼 게이트 구동의 수평방향으로 배열된 화소구조를 나타내며 도2의 실시 예와의 차이점은 제1메인 화소영역은 제1데이터라인의 외부에 형성되고, 제1데이터라인의 외부는 제1데이터라인의 제2데이터라인 반대측이며, 제2메인 화소영역은 제3데이터라인의 외부에 형성되고, 제3데이터라인의 외부는 제3데이터라인의 제2데이터라인 반대측이라는 데에 있다. 구체적으로, 제1데이터라인(D1)은 박막 트랜지스터(T1)와 박막 트랜지스터(T2)의 소스에 전기적으로 연결되고, 박막 트랜지스터(T1)의 게이트는 제1게이트라인(G1)에 전기적으로 연결되고, 박막 트랜지스터(T2)의 게이트는 제2게이트라인(G2)에 전기적으로 연결되고, 제2데이터라인(D2)은 박막 트랜지스 터(T3)와 박막 트랜지스터(T4)의 소스에 전기적으로 연결되고, 박막 트랜지스터(T4)의 게이트는 제1게이트라인(G1)에 전기적으로 연결되고, 박막 트랜지스터(T3)의 게이트는 제2게이트라인(G2)에 전기적으로 연결되고, 제3데이터라인(D3)은 박막 트랜지스터(T5)와 박막 트랜지스터(T6)의 소스에 전기적으로 연결되고, 박막 트랜지스터(T5)의 게이트는 제1게이트라인 (G1)에 전기적으로 연결되고, 박막 트랜지스터(T6)의 게이트는 제2게이트 라인(G2)에 전기적으로 연결되었다.
아울러, 상기 각 실시 예에서 제공하는 듀얼 게이트 구동의 수평방향으로 배열된 화소구조 중의 서브화소영역은 장방형일수 있으며, 이때 장방형의 긴 변은 게이트라인과 평행하고, 장방형의 짧은 변은 데이터 라인과 평행하거나, 또는 서브화소영역은 비장방형이여도 본 발명을 구현하는데 영향이 없다.
본 발명에서 설명한 실시 예에서 게이트라인, 데이터라인, 제1메인 화소영역, 제2메인 화소영역간의 위치 변환과 박막 트랜지스터의 연결관계는 최선의 실시 예에 불과하며 해당 기술분야의 당업자들이 창조적 노동을 하지 않는 전제하에서 얻은 기타 모든 실시 예는 본 발명의 청구범위에 속한다.
본 발명의 상기 각 실시 예에서 제공하는 듀얼 게이트 구동의 수평방향으로 배열된 화소구조는 듀얼 게이트 구동의 수평방향으로 배열된 화소구조를 포함하며, 각 데이터라인은 각각 2개의 박막 트랜지스터의 소스에 전기적으로 연결되고, 동일한 데이터라인에 전기적으로 연결된 2개의 박막 트랜지스터의 게이트는 각각 서로 다른 게이트라인에 전기적으로 연결되었다. 이러한 화소구조를 이용함으로써 mxn의 해상도의 스크린에 있어서 소요하는 게이트라인은 2m개이고 소요하는 데이터라인은 3n/2개이므로 각 게이트라인의 구동시간을 싱글게이트 구동의 수직방향 스크린을 수평방향으로 사용하는 수평방향 화소배열 방식의 2분의 1로 단축하며, 해상도가 비교적 높은 경우 일반적인 TFT도 구동요구에 달할 수 있어 광범히 응용할 수 있다. 나아가서 본 발명의 실시 예에서 제공하는 화소구조는 종래의 듀얼 게이트 구동의 수직방향 화소배열방식이 요구하는 게이트라인과 데이터라인이 동일하므로 소스 구동칩, 게이트 구동칩의 개수도 동일하며, 각 게이트라인의 구동시간과 구동방식도 동일할 수 있고 표시패널의 크기도 동일할 수 있으므로, 종래기술의 듀얼 게이트 구동의 수직방향 배열의 화소구조의 생산공정을 이용하여 본 발명의 실시 예에서 제공하는 듀얼 게이트 구동의 수평방향으로 배열된 화소구조를 생산할 수 있다.
본 발명이 제공하는 상기 듀얼 게이트 구동의 수평방향으로 배열된 화소구조에 기초하여 본 발명은 표시패널도 제공한다. 상기 표시패널은 제1기판, 제2기판 및 제1기판과 제2기판 사이에 형성된 액정층을 포함하며, 상기 제1기판상에는 상기 듀얼 게이트 구동의 수평방향으로 배열된 화소구조가 설치되어 있다. 제1기판은 TFT기판일 수 있으며, 제2기판은 컬러 필터(Color filter, CF)기판일 수도 있다.
이상 본 발명의 실시 예가 제공하는 듀얼게이트 구동의 수평방향으로 배열된 화소구조 및 표시패널에 대하여 상세한 설명을 하였다. 본 명세서에서는 구체적인 예를 들어 본 발명의 원리와 실시형태를 설명하였지만 이상의 실시 예의 설명은 단지 본 발명의 방법과 핵심 사상을 이해함을 돕기 위한 것이다. 또한 해당 기술분야의 당업자들은 본 발명의 사상에 근거하여 구체적인 실시형태 및 응용범위를 모두 변경할 수 있다. 따라서 본 명세서의 내용은 본 발명을 제한하는 것으로 이해하지 말아야 한다.

Claims (11)

  1. 듀얼 게이트 구동의 수평방향으로 배열된 화소구조에 있어서,
    상기 화소구조는 복수 개의 화소단위를 포함하고, 상기 복수 개의 화소단위 각각은:
    각 메인 화소영역이 수직으로 인접한 3개의 서브화소영역을 포함하는 수평으로 인접한 2개의 메인 화소영역;
    각 서브화소영역 내에 하나씩 형성된 6개의 박막 트랜지스터; 및
    수평으로 신장하는 2개의 게이트라인과 수직으로 신장하는 3개의 데이터라인을 포함하고,
    상기 각 데이터라인은 2개의 박막 트랜지스터의 소스에 전기적으로 연결되고, 서로 다른 데이터라인에 전기적으로 연결된 박막 트랜지스터는 서로 다르며, 동일한 데이터라인에 전기적으로 연결된 2개의 박막 트랜지스터의 게이트는 각각 서로 다른 게이트라인에 전기적으로 연결된 것을
    특징으로 하는 듀얼 게이트 구동의 수평방향으로 배열된 화소구조.
  2. 제1항에 있어서,
    상기 서브화소영역은 장방형이고, 상기 장방형의 긴 변은 게이트라인과 평행한 것을
    특징으로 하는 듀얼 게이트 구동의 수평방향으로 배열된 화소구조.
  3. 제1항에 있어서,
    상기 2개의 게이트라인은 제1게이트라인과 제2게이트라인을 포함하고,
    상기 3개의 데이터라인은 순차적으로 배열된 제1데이터라인, 제2데이터라인과 제3데이터라인을 포함하고,
    상기 서브화소영역은 제1변과 제2변을 포함하며,
    상기 제1게이트라인과 제2게이트라인은 상기 서브화소영역의 제1변과 평행하며, 각 메인 화소영역내의 3개의 서브화소영역 사이에 형성되거나 각 서브화소영역 외부에 형성된 것을
    특징으로 하는 듀얼 게이트 구동의 수평방향으로 배열된 화소구조.
  4. 제1항에 있어서,
    상기 2개의 게이트라인은 제1게이트라인과 제2게이트라인을 포함하고,
    상기 3개의 데이터라인은 순차적으로 배열된 제1데이터라인, 제2데이터라인과 제3데이터라인을 포함하고,
    상기 서브화소영역은 제1변과 제2변을 포함하고,
    상기 제1데이터라인, 제2데이터라인과 제3데이터라인은 상기 서브화소영역의 제2변과 평행하며, 상기 화소단위의 2개의 메인 화소영역 사이에 형성되거나 2개의 메인 화소영역 외부에 형성된 것을
    특징으로 하는 듀얼 게이트 구동의 수평방향으로 배열된 화소구조.
  5. 제3항 또는 제4항에 있어서,
    상기 수평으로 인접한 2개의 메인 화소영역은 제1메인 화소영역과 제2메인 화소영역을 포함하고,
    상기 제1메인 화소영역은 제1데이터라인과 제2데이터라인 사이에 형성되고,
    상기 제2메인 화소영역은 제2데이터라인과 제3데이터라인 사이에 형성되고,
    상기 2개의 게이트라인과 3개의 데이터라인은 서로 교차되어 제1폐쇄영역과 제2폐쇄영역을 형성하며,
    상기 제1메인 화소영역은 상기 제1폐쇄영역 내에 형성된 하나의 서브화소영역을 포함하고,
    상기 제2메인 화소영역은 제2폐쇄영역 내에 형성된 하나의 서브화소영역을 포함하고,
    또는
    상기 제1메인 화소영역에서 수직으로 인접한 2개의 서브화소영역은 상기 제1폐쇄영역 내에 형성되고, 상기 제2메인 화소영역과 수직으로 인접한 2개의 서브화소영역은 상기 제2폐쇄영역 내에 형성되고,
    또는
    상기 제1메인 화소영역과 수직으로 인접한 3개의 서브화소영역은 상기 제1폐쇄영역 내에 형성되고, 상기 제2메인 화소영역과 수직으로 인접한 3개의 서브화소영역은 상기 제2폐쇄영역 내에 형성된 것을
    특징으로 하는 듀얼 게이트 구동의 수평방향으로 배열된 화소구조.
  6. 제3항 또는 제4항에 있어서,
    상기 수평으로 인접한 2개의 메인 화소영역은 제1메인 화소영역과 제2메인 화소영역을 포함하고,
    상기 제2메인 화소영역은 제2데이터라인과 제3데이터라인 사이에 형성되고,
    상기 제1메인 화소영역은 제1데이터라인의 외부에 형성되고 상기 제1데이터라인의 외부는 상기 제1데이터라인의 제2데이터라인 반대편인 것을
    특징으로 하는 듀얼 게이트 구동의 수평방향으로 배열된 화소구조.
  7. 제3항 또는 제4항에 있어서,
    상기 수평으로 인접한 2개의 메인 화소영역은 제1메인 화소영역과 제2메인 화소영역을 포함하고,
    상기 제1메인 화소영역은 제1데이터라인의 외부에 형성되고 상기 제1데이터라인의 외부는 상기 제1데이터라인의 제2데이터라인 반대편이며,
    상기 제2메인 화소영역은 제3데이터라인의 외부에 형성되고 상기 제3데이터라인의 외부는 상기 제3데이터라인의 제2데이터라인 반대편인 것을
    특징으로 하는 듀얼 게이트 구동의 수평방향으로 배열된 화소구조.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 서브화소영역의 투광영역을 커버하는 화소전극 및 상기 화소전극의 일부분에 중첩되어 축적 커패시턴스를 형성하는 공용전극선을 더 포함하는 것을
    특징으로 하는 듀얼 게이트 구동의 수평방향으로 배열된 화소구조.
  9. 제8항에 있어서,
    상기 공용전극선은 데이터라인과 평행한 제1공용전극선과 제2공용전극선을 포함하거나,
    상기 공용전극선은 각각 게이트라인과 평행한 제1공용전극선, 제2공용전 극선 및 제3공용전극선을 포함하는 것을
    특징으로 하는 듀얼 게이트 구동의 수평방향으로 배열된 화소구조.
  10. 표시패널에 있어서,
    제1기판, 제2기판 및 상기 제1기판과 제2기판 사이에 형성된 액정층을 포함하며,
    상기 제1기판상에 제1항 내지 제4항 중 어느 한 항에 청구된 듀얼 게이트 구동의 수평방향으로 배열된 화소구조가 형성된 것을
    특징으로 하는 표시패널.
  11. 제1항 내지 제4항 중 어느 한 항에 청구된 하나의 듀얼 게이트 구동의 수평방향으로 배열된 화소구조에 적용되는 듀얼 게이트 구동의 수평방향 배열의 구동방법에 있어서,
    제1시각에 2개의 게이트라인 중의 제1게이트라인은 고전압 레벨이고 2개의 게이트라인 중의 제2게이트라인은 저전압 레벨이고, 상기 제1게이트라인과 전기적으로 연결된 박막 트랜지스터는 ON상태이고, 3개의 데이터라인은 각각 자체에 전기적으로 연결된 박막 트랜지스터에 전기를 공급하며,
    제2시각에 상기 제2게이트라인은 고전압 레벨이고 상기 제1게이트라인은 저전압 레벨이고 상기 제2게이트라인과 전기적으로 연결된 박막 트랜지스터는 ON상태이고, 3개의 데이터라인은 각각 자체에 전기적으로 연결된 박막 트랜지스터에 전기를 공급하는 것을
    특징으로 하는 듀얼 게이트 구동의 수평방향으로 배열된 화소구조의 구동방법.
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