KR101441028B1

KR101441028B1 - 시리얼 ｉ／ｏ 버스트 게이팅을 이용한 저전력 ｓｅｒｄｅｓ 아키텍처

Info

Publication number: KR101441028B1
Application number: KR1020097006664A
Authority: KR
Inventors: 제임스 비. 부머; 마이클 엘. 파울러; 스티븐 마크 마카루소
Original assignee: 페어차일드 세미컨덕터 코포레이션
Priority date: 2006-09-01
Filing date: 2007-09-04
Publication date: 2014-09-17
Also published as: CN101636913A; WO2008027586A3; KR20090120449A; WO2008027586A2; US20090231171A1; CN101636913B; TW200832140A; US7760115B2

Abstract

직렬 변환기/직병렬 변환기를 데이터 전송 간에 대기, 저전력 모드로 함으로써 전력 소모가 현저히 감소되는 컴퓨터 시스템들 간에 데이터 스트림을 전송할 수 있는 유연한 설계을 가진 직렬 변환기/직병렬 변환기가 개시된다. 워드 데이터 비트는 프레임화되고 비트가 신뢰성있게 수신될 수 있을 때를 정의하는 클록 펄스와 함께 전송된다. 클록 펄스와 함께 전송 라인 드라이버요으로 고속, 전형적으로, CTL 로직이 사용되고, 데이터 워드는 컴퓨터 시스템이 그 다음 워드가 직렬 변환기/직병렬 변환기로 전송할 수 있는 것 보다 더 빠르게 전송된다. 본 발명은 시스템이 대기 모드에 있을 때 워드를 프레임화하고 워드 끝을 검출한다. 또한, 직렬 변환기/직병렬 변환기는 마스터/슬레이브 배열로 놓일 수 있으며, 여기에서 슬레이브는 마스터의 클록을 사용하여 워드 데이터 비트를 다시 마스터로 전송하도록 배치될 수 있다.

직렬 변환기, 직병렬 변환기, 저전력, 고전력, 데이터 워드, 마스터, 슬레이브

Description

시리얼 Ｉ／Ｏ 버스트 게이팅을 이용한 저전력 ＳＥＲＤＥＳ 아키텍처{LOW POWER SERDES ARCHITECTURE USING SERIAL I/O BURST GATING}

본 발명은 시리얼 데이터 전송 및 수신, SerDes에 관한 것으로, 보다 상세하게는 전력 소모가 중요한 SerDes에 관한 것이다.

도 1은 개략적인 블록도 형태의 공지된 직렬변환기를 도시한다. 병렬 데이터 워드(10)가 클록(14)과 함께 버퍼 레지스터(12)에 로딩된다. 클록(14)은 또한 위상 동기 루프(PLL) 또는 지연 동기 루프(DLL)(16)에도 공급되며, 이후 PLL은 PLL 및 DLL 모두를 지칭하는 것으로 사용될 것이다. PLL은, 시프트 레지스터(20)를 로딩하고 후속하여 시프트 레지스터(20)에 있는 데이터를 케이블 또는 전송 라인 드라이버(22)를 통해 비트별로 시리얼하게 시프트한다. 데이터를 비트별로 시프트하는 비트 클록(18)은 PLL에 의해 워드 내의 비트 포지션에 동기되어 있다. 드라이버(22)로부터의 시리얼 비트를 따라, 워드 클록(24)은 드라이버(26)를 통해 출력된다. 수신기는 워드 클록을 통해 비트 스트림을 참조함으로써 시리얼 데이터 스트림의 시작부 및 종료부를 구별할 수 있을 것이다. 여덟개의 데이터 비트를 둘러싸거나(surround) 또는 프레임화하는 시작 비트 및 정지 비트가 종종 존재한다.

도 2는 워드를 형성하기 위해 비트를 직병렬 변환하는 수신기 회로를 도시한 다. 시리얼 데이터(30)는 시프트 레지스터(32)에 입력된다. 워드 클록(34)은 PLL에 의해 워드 내의 비트 위치에 동기화되는 비트 클록(38)을 생성하는 PLL(36)에 입력된다. 이러한 동기화에 의해, 비트 클록(38)은 비트 스트림을 시프트 레지스터(32)에 적절히 로딩한다. (워드 클록으로부터 결정되는 바에 따라) 시프트 레지스터(32)에 의해 워드가 수신되었다면, PLL은 시프트 레지스터(32)에 있는 병렬 데이터를 버퍼 레지스터(42)로 로딩하는 클록(40)을 출력한다. 워드 데이터(44)는 수신 시스템에서 사용하기 위해 준비된 병렬 형태이다.

도 1 및 도 2는 전송될 워드 또는 방금 수신된 워드를 유지하는 버퍼 레지스터(12, 42)를 포함한다. 버퍼는 마지막 워드가 버퍼 레지스터에서 제거되기 전에 다음 워드가 전송되거나 수신될 거의 모든 시간을 고려한다. 시프트 레지스터(20, 32)는 로딩되어 버퍼가 다음 또는 이전 워드를 유지하는 동안 데이터 시프트 인 또는 시프트 아웃할 수 있다. 이들 작업을 달성하기 위한 로직 및 타이밍은 공지되어 있다. 그러나, 버퍼 레지스터가 사용되지 않는다면, 전송될 워드 및 수신된 워드는 비트 시간 동안 제거되어야 한다. 그러한 설계 또한 당해 분야에 공지되어 있다.

도 3은 도 1의 직렬 변환기 및 도 2의 직병렬 변환기를 사용하는 완전한 양방향 시스템을 도시한다. 각각의 직렬 변환기로 들어가고 각각의 직병렬 변환기에서 나오는 여덟개의 데이터 라인 및 하나의 클록(50)이 있다는 것에 유의하자. 직렬 변환기와 직병렬 변환기 간의 데이터 및 클록 라인은 각각 두 개의 도전체 전송 라인을 사용하는 전형적인 차분 신호이다.

도 3의 직렬 변환기/직병렬 변환기 각각은 그러한 디바이스에 공통인 PLL을 포함하지만, PLL은 전력 소모가 상당하고 복잡하며 긴 잠금(locking) 시간을 필요로 하고 상당한 칩 면적을 점유한다. 특히 송신되거나 및/또는 수신되는 데이터가 없을 때에는 PLL이 없는 것이 유리할 수 있다.

도 4는 프레임화된 여덟개의 비트 데이터 워드(64)의 시리얼 전송을 도시하는 일반적인 타이밍 차트를 도시하는 타이밍도이다. 워드 클록(60)은 동기 비트 클록(62)을 생성하는 PLL에 공급된다. 워드 클록(60)은 종종 PLL이 충분히 잠금 상태로 있도록 발생해야 한다. 데이터 비트는 워드 클록 에지를 사용하여 시프트 레지스터에 로딩된다. 시프트 레지스터에 있는 데이터 비트는 비트 클록(62)에 의해 시리얼로 시프트 아웃된다. 도 4에서, 시작 및 정지 비트에 의해 프레임화된 여덟개의 비트 워드는 비트 클록(62)의 상승 및 하강 에지 시에 시프트 아웃된다.

유사한 동작인 시리얼 데이터의 수신에도 적용된다. 이 경우, 워드 클록은 수신되어, 데이터 비트를 수신 시프트 레지스터로 로딩하기 위해 사용되는 (워드 클록으로) 동기화 비트 클록을 생성하는 PLL에 인가된다. 데이터 비트는 클록이 데이터 비트가 전송되고 수신되도록 할 때 안정적이어야 한다. 당해 분야에 공지된 바와 같이, 그것을 이루기 위해 그러한 시스템에 시간 지연이 설계된다. 워드가 동기식으로 전송되는 경우에, 그 다음 워드의 제1 비트(예를 들면, 최하위 비트)는 그 이전 워드의 마지막 비트(예를 들면, 최상위 비트) 후에 직접 전송된다. 대조적으로 전술한 동기식 전송은 데이터 비트를 프레임화하는 비트 또는 지시자(예를 들면, 시작 및 정지 비트)를 채용한다. 동기식 및 비동기식 모두에서, 시스 템 수단은 데이터를 적절히 전송하고 수신하기 위한 전송기 및 수신기를 마련하기 위한, 당해 분야에 공지된 바와 같이, 시스템 수단이 채용되어야 한다. 또한, 시스템은 데이터를 전송한 다음 교대로 데이터를 수신하도록 정렬된다; 한편, 다른 시스템은 동시에 송수신할 수 있다. 전자는 하프 듀플렉스(half duplex)로 칭하고 후자는 듀플렉스로 칭한다. 다시, 시스템 디자이너들은 데이터를 적절히 송수신하기 위해 그러한 시스템의 제한 및 요구사항을 이해한다.

수신 시스템은, 앞서 논의한 바와 같이, 시리얼 비트의 스트림으로부터 데이터 워드 경계를 구별할 수 있어야 한다는 것은 자명하다.

일반적으로, 전송하는 시리얼 데이터는 전송과 수신 시스템 간을 잇는 케이블은 (차분 신호, 하나의 데이터 쌍 및 하나의 클록 쌍이라면) 단지 몇개의 신호 전달 배선(및, 물론, 싱글 엔디드 리턴 배선 또는 배선들이라면)을 갖는다는 장점을 제공한다. 대조적으로, 케이블을 통해 데이터를 병렬로 전송하기 위해서는 워드에 있는 각 비트에 대한 라인 드라이버 및 클록 드라이버가 필요하다. 이들 병렬 드라이버는 전력 소모가 크고 시스템 잡음을 크게 발생시키는 고 전류를 출력한다.

케이블 또는 전송 라인이 사용되지는 않지만, 병렬 데이터가 집적 회로 패키지들 간에 전송되는 애플리케이션에서, 그들 패키지들의 많은 핀을 병렬 데이터의 각 비트에 대해 별도로 설정되어야 한다. 보다 새로운 설계에서, 64 및 100 및 28 비트를 사용하면, 패키지 상에서 이용가능한 핀이 설계상 제한이 된다. 보다 큰 패키지, 볼 그리드 어레이, 및 패키지의 바닥 표면 전체에 걸쳐 핀을 제공하는 유 사한 패키지가 그러한 문제를 해결한다. 그러나, 그러한 문제는 지속된다. 이들 제한들로 어려움을 겪는 애플리케이션들은 복잡한 디스플레이를 구비한 모든 컴퓨팅 시스템, 예를 들면, 셀 폰, 데스크톱 및 랩탑 컴퓨터, 전자 게임, 오프칩(off-chip) 메모리를 구비한 컴퓨팅 시스템, 벌크(bulk) 메모리를 어드레싱하는 임의의 컴퓨팅 시스템, 및 전자 기구, 모니터링 및 제어 장비를 사실상 포함한다.

도 5 및 도 6은 상이한 로직 패밀리, 예를 들면, TTL, 저레벨 TTL, CMOS 및CTL(전류 스위칭 모드) 로직 패밀리 등에 의해 사용되는 다양한 상이한 전압들 간에 로직 레벨 트랜지스터들을 사용할 수 있는 버퍼 회로를 도시하고 있다.

도 5는 A 대 B(A to B) 신호가 하이일 때 A(0-7) 신호를 B(0-7) 신호에 접속하는 양방향 버퍼(70)를 도시한다. 신호는 B 대 A(B to A) 신호가 하이일 때 반대 방향으로 이동한다. 단일 양방향 버퍼 회로가 참조부호 70 내에 도시되어 있고, 이 예에서는 여덟개의 비트가 있고, 다른 일곱개 비트에 대한 병렬 버퍼는 참조부호 70'으로 표시되어 있다. 직렬 변환기를 구비한 이들 버퍼 스타일 회로의 종래 대체 장치는 PLL의 전력 소모 및 복잡도, 기준 클록에 대한 필요성, PLL의 잠금 시간, 및 점유된 칩 영역으로 인해 어려움이 있다. 도시된 바와 같이 도 5 및 도 6에서, A 대 B 및 B 대 A 신호는 로우(low)가 참이다. DIR 및 EN- 신호는 방향(direction)을 제어한다. 이 경우, EN-은 DIR 신호가 데이터 흐름 방향을 결정할 수 있도록 로우(low)이어야 한다. EN-이 하이(high)이면, B 대 A 및 A 대 B 모두 하이이고, A 및 B 신호는 서로 분리된다.

도 6은 참조부호 80으로 도시된 D 타입 플롭에 1 비트로 여덟개의 데이터 비 트(A(0-7))가 클록킹되는 버퍼 타입 회로를 도시한다. CK A 대 B는 A0를 플롭(81)으로 로딩한다. A0 데이터는 Q 플롭 신호로서 그리고 그 다음에 A 대 B가 하이일 때 B0 라인에 출력된다. B 대 A가 하이일 때 B0에서 A0로 유사한 동작이 발생된다. 다른 일곱개의 비트에 대한 회로는 참조부호 80'으로 표시되어 있다.

종래에 비해 전력 소모가 적은 시리얼 데이터를 송수신하는 것이 효과적일 수 있다. 이것은 특히 배터리에 의해 전력이 공급되는 모바일 애플리케이션에서 유효하다.

동일 주파수에서 데이터를 동시에 송수신하는 것이 효과적일 수 있다.

본 발명은 시리얼 데이터 신호 및 각 비트를 식별하는데 사용될 수 있는 대응 클록을 전송하거나 수신하는 직렬 변환기/직병렬 변환기를 제공한다. 전형적으로, 이들 신호는, 데이터 및 비트 클록 라인이 동일한 직렬 변환기/직병렬 변환기에 기능적으로 접속되는 두 개의 차분 전송 라인(총 네 개의 라인) 상에서 전달된다. 데이터 전송은 직렬 변환기/직병렬 변환기에 대하여 양방향일 수 있다.

예를 들면, 병렬 데이터는 데이터 워드가 직렬화되고 프레임화되는 컴퓨팅 시스템으로부터 직렬 변환기/직병렬 변환기로 전송될 수 있다. I/O 드라이버가 인에이블되고 워드는 바람직하게는 전송 라인의 두 개의 도전체 상에 차분 신호로서 전송된다. 데이터 비트에 동기된 대응 클록은 또 다른 도전체 쌍 상에 차분 신호로서 전송된다. 수신기는 클록을 사용하여 데이터 비트가 도달함에 따라 그들 데이터 비트에서 신뢰성있게 클록킹할 수 있다.

대응 클록은 전송 시스템에서 필요한 것보다 더 높은 주파수(버스트 모드)에서 동작하는 비트 클록일 수 있다. 워드들의 전송 간에, I/O 드라이버는 저전력 대기 모드에 놓일 수 있다. I/O 드라이버는 (논리 회로에 비해) 전송 라인을 구동하는데 아주 작은 전력을 소모한다. I/O 드라이버를 대기 모드에 놓음으로써 드라이버 및 전송 시스템의 전력 소모를 상당히 줄일 수 있다.

상기에 제안한 바와 같이, 워드를 버스트(또는 버스트 모드)로 전송하기 위해서는 수신 시스템에 의해 워드 경계가 검출될 필요가 있다. 전형적으로 시작 신호 및 정지 신호는 전송되는 데이터 워드를 프레임화한다. 시작 및 정지 형태는 하나 이상의 비트, 또는 비트들의 조합 또는 클록 라인과 데이터 라인 상의 신호의 논리적 조합을 포함할 수 있다.

본 발명은 전송 시스템에서 필요한 것보다 더 높은 클록 레이트에서 데이터 워드를 시리얼 데이터의 버스트로서 전송하는 것을 제공한다. 이에 의해, 워드들 전송 간에 전력을 줄일 수 있다. 그러나, 예시적으로, 전송 라인을 구동하는 I/O 회로는 전송 라인을 통해 전송되는 비트 레이트를 수용할 정도로 충분히 빨라야 한다. 예시적으로, 전압보다는 전류를 스위칭하는 것이 보다 고속의 회로를 얻을 수 있기 때문에 CTL(전류 모드 로직)이 사용될 수 있다.

일 적용예에서, 본 발명은 마스터/슬레이브 구성을 제공한다. 여기에서, 마스터는 제어 정보를 슬레이브에 전송한다. 예를 들면, 마스터는 슬레이브에 접속된 시스템으로부터의 데이터를 전송하도록 슬레이브를 프로그래밍할 수 있다. 슬레이브는 데이터를 불러와서(fetch) 직렬변환한 다음 마스터로 전송할 것이다. 일 실시예에서, 마스터는 자신의 클록을 슬레이브로 전송하고 데이터를 마스터로 다시 전송하기 위한 클록을 사용하도록 슬레이브를 프로그래밍할 수 있다. 이 방식에서, 수신된 데이터 비트는 마스터 클록에 따라 동일 주파수로 도달한다.

후술하는 상세한 설명은 예시적 실시예, 도면 및 사용 방법을 참조하여 진행하지만, 본 발명은 이들 실시예 및 사용 방법에 한정되는 것이 아니라는 것을 당업자에게는 자명할 것이다. 오히려, 본 발명은 광의이고 첨부의 청구범위에서 설명된 바에 따라 한정하고자 한다.

본 발명의 아래의 첨부 도면을 참조한다.

도 1 및 도 2는 종래의 직렬 변환기 및 직병렬 변환기의 개략적인 블록도이다.

도 3은 종래의 듀플렉스 시스템의 시스템 블록도이다.

도 4는 대표적인 종래의 타이밍 차트이다.

도 5는 종래의 방향성 버퍼의 개략적인 블록도이다.

도 6은 기억 레지스터를 채용하는 종래의 방향성 버퍼의 개략적인 블록도이다.

도 7은 본 발명을 구체화하는 시스템의 개략적인 블록도이다.

도 8은 본 발명을 설명하는 직렬 변환기/직병렬 변환기의 개략/블록도이다.

도 9a 및 도 9b는 I/O 전송 라인 드라이버 및 수신기로서 각각 사용되는 전류 모드 로직 회로의 실시예의 개략도이다.

도 10은 본 발명의 마스터/슬레이브 실시예를 도시하는 예시적 블록도이다.

도 11은 마스터/슬레이브 판독 동작을 설명하는 플로우 차트이다.

도 12는 마스터/슬레이브 기록 동작을 설명하는 플로우 차트이다.

도 7a 및 도 7b는 전형적인 직렬 변환기/직병렬 변환기 시스템의 블록도이다. 컴퓨터 시스템(102)은 유사한 시스템(102')으로부터 데이터를 송수신한다. 시스템(102)은 병렬 데이터 및 제어(88)를 직렬 변환기/직병렬 변환기(90)로 전송한다. 전송하면, 직렬 변환기/직병렬 변환기(90)는 데이터를 직렬 변환하고 I/O CKT(회로)(92)가 대기(standby)되도록 하고(89) 시리얼 데이터와 클록 신호를 전송 케이블(94)을 거쳐 I/O(92') 수신기로 전송한다. 대응하는 수신기 직렬 변환기/직병렬 변환기(90')은 수신된 클록을 사용하여 수신 데이터를 직병렬 변환하고 병렬 데이터를 시스템(102')으로 전달한다.

도 8은 직렬 변환기/직병렬 변환기(90)에서의 동작 기능 및 두 개의 연선 전송 라인(94)을 구동하는 I/O 회로를 설명하는 개략적인 블록도이다. 참조부호 90의 기능을 구현하는데 사용될 수 있는 로직 설계, 로직 패밀리 또는 마이크로프로세서는 당해 분야의 당업자에게는 공지되어 있다.

도 8에서, 전송시에, 직렬 변환기/직병렬 변환기(90)는 직렬 변환기 제어부(112)에 대한 이중 사용 및 워드 경계(114)를 생성하기 위한 비트 클록 생성기(100)로서 오실레이터를 채용한다. 비트 클록 생성기(100)는 전송 시스템(102)에 의해 요구되는 데이터 레이트보다 더 높은 데이터 레이트인 주파수로 설계된다. 예를 들면, 각 워드에 대하여 18 비트가 전송되고 전송 시스템(102)은 매 마이크로초(1 메가헤르쯔 주파수)마다 전송될 새로운 워드를 출력한다면, 비트 클록 주파수는 적어도 18 메가헤르쯔 또는 마리크로초당 18 펄스로 설정될 수 있다. 이에 의해 워드는 그 다음 워드가 로딩되기 전에 전송될 수 있다. 사실상, 비트 클록 생성기는 고주파로 설정될 수 있고, 그 주파수는 로직 설계 및 회로 및 전송 케이블 특성에 의해 제한된다. 고주파의 장점은 I/O CKT가 데이터 워드들의 전송 간에 소모되는 전력이 매우 작은 대기 조건에 놓일 수 있다는 점이다.

도 8을 다시 참조하면, 시스템(102)은 양방향 데이터 라인(108), R/W(판독/기록) 라인(108), 및 송신시 병렬 데이터를 로딩하고 수신시 병렬 데이터의 수신을 지시하는 스트로브(110)를 구비한 직렬 변환기/직병렬 변환기(90)와 상호작용한다. 부가하여, 예를 들면, 데이터 플로우의 방향을 설정하기 위해, 대기 모드를 명령하기 위해, 시스템 리셋 등을 하기 위해 다른 제어 라인이 사용될 수 있다. 아이템(90)은 방향 신호, 버스트 또는 대기 제어, 리셋 신호, 시리얼 데이터 및 클록 인(clock in) 및 시리얼 데이터 및 클록 아웃(clock out) 신호를 사용하여 I/O 드라이버(92)와 상호작용한다.

시스템(102)이 워드를 전송할 때, 시스템(102)에 의해 생성된 병렬 데이터 및 타이밍 라인(106)은 워드 데이터 비트를 레지스터(107)로 로딩한다. 제어 로직(110)은 제어 신호(B)에 의해 턴온될 수 있다. 아이템(90)은 워드를 전송하거나 출력되도록 조절되어 있다. 직렬 변환기 제어부 및 직렬 변화기 자체는 제어 로직(110)으로부터의 신호(A)에 의해 인에이블될 수 있다. 비트 클록 생성기(100)는 레지스터로부터의 출력을 취하여 직렬변환(112)하는 한편 워드 경계(114)를 생성한다. 비트 클록 생성기는 바람직하게는, 마지막 금속층(metallization)이 퇴적되거나 퓨징(fuze)되어 예상되는 애플리케이션과 일치하는 가장 빠른 클록을 산출할 때 접속되는 링 오실레이터(자체로 피드백되는 직렬의 홀수개의 인버터)이다. 제어 로직(110) 및 워드 경계 생성기에 의해 조절되는 I/O(92)는 워드 경계, 및 워드 경계에 의해 프레임화된 시리얼 데이터 워드 및 대응 CK 신호를 전송 라인(94)을 통해 출력한다.

시스템(90)이 전송 라인(94)으로부터 워드를 수신할 때, 수신된 워드 경계 에지, 데이터 비트 및 비트 클록이 수신되어 워드 클록 생성기(116)에 입력된다. 클록 및 데이터 신호의 수신에 의해 워드 경계의 유연성은 하나 또는 두 개의 데이터 및 클록 신호를 조합 사용하여 설계될 수 있다. 수신된 데이터 워드는 직병렬 변환되고(118), 제어 로직(110)을 통해 시스템(102)에 의해 판독될 수 있는 유지(holding) 레지스터(120)로 로딩된다. 상세하게, 워드가 수신 유지 레지스터(120)에 있을 때, 워드가 시스템(102)에 수신될 준비가 되어 있다는 것을 지시하는 스트로브 라인 상의 신호가 시스템(102)에 제공된다. 제어 라인을 경유하는 시스템(102)은 적절한 게이트(122)를 인에이블함으로써 레지스터를 판독한다.

워드 경계와 관련하여 일 예로서 워드가 컴퓨터로부터 병렬로 로딩된다는 것을 지시하기 위한 에지를 포함한다. 그 에지가 검출되고 I/O가 파워업(powered up)되고 워드가 시리얼로 전송된다. 워드의 끝 또는 프레임이 검출될 때 I/O 및 안정기(미도시)는 파워다운(powered down)된다. 워드의 끝은 부가 비트 또는 두 개 또는 에지 또는 클록 펄스의 조합 또는 데이터 라인 상의 에지 전이(transition)와 함께 클록 펄스의 부족일 수 있고-워드를 프레임화하는 당해 분야에는 많은 다른 기술이 공지되어 있다.

도 9a는 전송 라인(94)을 구동하는 CTL 회로를 도시한다. 시스템은 보다 높은 속도를 위해 전압보다는 전류를 스위칭하는 CTL(current transistor logic)로 설계된다. 보다 많은 전류가 스위칭될 수 있도록 CTL은 워드들 간의 대기(저전력)조건으로부터 그 다음 워드를 전송하기 위한 풀 파워(full powered) 조건으로 빠르게 변경된다. 다시, 진보적인 직렬 변환기/직병렬 변환기 시스템은 전송될 워드를 시스템이 전송하는 것보다 더 빠르게 워드를 전송하기 때문에, 본 발명은 전송하는 데이터 워드들 간에 대기 또는 저전력 모드를 입력함으로써 전력을 절약할 수 있다. CTL 로직이 도시되었지만, 당해 분야의 당업자에게 공지된 바와 같이 저전압 로직(LVDS; low voltage logic) 또는 다른 로직 패밀리가 사용될 수 있다.

도 9a는 전송 라인(94)의 하나의 차분 쌍 - 데이터 또는 클록 쌍을 위해 사용될 수 있는 CTL 드라이버를 도시한다. 대기 모드에서, 300㎂의 전류 소스는 대기 모드가 입력될 때 M1을 턴온하는 STBY CNTL(대기 제어)에 의해 활성화된다. 300㎂의 전류는 PMOS 쌍(M2 및 M3)의 소스로 향한 다음, M4 및 M5의 드레인으로 향한다. M2 및 M4의 게이트는 M3 및 M5의 게이트와 마찬가지로 공통이다. 하이 또는 로우를 나타내는 신호 및 그의 컴플리먼트(complement)는 게이트를 구동하고 M2 및 M4의 공통 드레인은 전송 케이블 쌍(226)의 하나의 도전체에 접속되는 한편, M3 및 M5의 드레인은 그 전송 케이블 쌍의 다른 도전체에 접속된다. M6 및 M7은 전류 에 대한 리턴 경로를 제공한다.

직렬변환되어 전송될 CMOS 데이터 워드 또는 클록 신호가 IN(221)로서 도시되어 있다. 그 신호는, 직렬 변환기/ 직병렬 변환기(90)로부터의 CMOS 신호를 전송 라인(94) 상에 위치하게 되는 CTL 차분 신호로 변환하는 CMOS 대 차분 CTL 회로(220)에 입력된다.

도 9b는 차분 케이블 쌍(94)의 예시적인 수신기이다. 수신시에, (방향 제어로부터의) EN RECEIVER(228)는 M8, M9 및 M10을 정확히 턴온하고 케이블(226) 도전체 양단의 두 개의 직렬 40 오옴 저항(230)을 연결하여 케이블의 특성 임피던스를 정합시킨다. 수신된 전류 신호는 차분 회로(232)에 의한 증폭을 위해 전류 미러 M11/M14 및 M12/M13를 경유하여 입력된다. 232의 출력은 변환기(240)에 의해 CMOS 신호로 다시 변환된다.

도 9a 및 도 9b의 회로 및 동작은 데이터 및 클록 신호 모두의 송신 및 수신에 적용된다. 케이블(94)의 일 측에는 드라이버(200) 및 수신기(202)가 있고 그 케이블(94)의 타단에는 동일한 회로(200' 및 202')가 있다.

도 9a는 제어 로직(110)으로부터의 두 개의 입력(STBY CNTL 및 BURST CNTL)을 갖는다. BURST CNTL이 참일 때, M2 및 M3를 통한 전류에 전류 소스가 부가된다. 보다 높은 전류는 보다 고속의 드라이버 동작을 제공하고 더 많은 전력을 소모한다. 도시된 바와 같이, 300㎂ 전류 소스는 디스에이블되지만, 다른 애플리케이션에서 보다 높은 전류는 부가의 전류를 간단히 제공하고 300㎂는 항상 온(on)인 상태로 남아 있을 것이다. 부가하여, 부가의 전류 소스(252)는 동작 속도를 더 향 상시키기 위해 M7의 드레인에 제공될 수 있다.

일 설명에서, 본 발명은 도 10에 도시된 바와 같이 마스터/슬레이브 구성으로 정렬될 수 있다. 여기에서 마스터 드라이버(200)는 시스템(102)으로부터 병렬 데이터 워드를 수신하고 시리얼 제어 정보 및 데이터를 슬레이브(202')에 출력한다. 제어 정보는 규정된 방식으로 동작하도록 슬레이브를 프로그래밍한다. 예를 들면, 마스터는 슬레이브가 시스템(102')으로부터 데이터를 판독하여 마스터(90)로 전송하도록 할 수 있다. 그러한 예에서, 슬레이브 시스템(90')은 자신의 클록을 사용하여 데이터를 마스터에 전송하지만, 이러한 배치는 마스터가 자신의 클록을 슬레이브로 전송하고 슬레이브가 마스터의 클록을 사용하여 데이터를 다시 마스터로 전송하도록 할 수 있다. 즉, 슬레이브는 케이블(94)로부터 마스터의 클록을 수용하고 그 클록을 사용하여 시스템(202')으로부터의 데이터를 다시 마스터로 출력한다. 마스터 자신의 클록 신호로 타이밍된 데이터를 마스터가 수신하도록 하는 것이 효과적일 수 있다.

도 10의 시스템에서, 마스터 또는 슬레이브는 양방향 차분 데이터 및 클록 라인(94)을 방향 전환(turn around)할 수 있다. 마스터는, 전술한 바와 같이, 마스터가 데이터를 슬레이브로 전송하거나 슬레이브가 수집하게 하고 데이터를 마스터로 전송하고자 한다는 것을 슬레이브가 알도록 슬레이브를 프로그래밍하는 능력을 갖는다. 마스터 및 슬레이브 모두 오실레이터를 갖고, 이들 모드 고속 CTL 드라이버 및 저전력 대기 모드로 들어가지만 빠르게 풀 전력 드라이버로 갈 수 있는 능력이 있다. 마스터 및 슬레이브에 있는 오실레이터는 독립적으로 턴오프될 수 있다.

도 11은 슬레이브에 접속된 시스템(102')으로부터의 데이터를 마스터가 판독하는 플로우 차트를 도시한다. 도 12는 시스템(102')으로의 전달을 위해 마스터가 데이터를 슬레이브에 기록하는 것을 도시한다.

도 11에 있는 블록 번호(300)의 판독에서, 마스터는 자신의 오실레이터를 개시하고 자신을 고전력 또는 버스트 모드(302)로 설정한다. 다음에 마스터는 워드 경계를 갖는 제어 워드를 슬레이브로 전송하고(304), 마스터는 자신의 오실레이터를 턴오프하고, 데이터 및 클록을 설정하여 데이터를 수신하여 저전력 대기 모드로 들어가게 한다(306).

슬레이브는 자신의 오실레이터를 턴온하고(308) 전송될 데이터 워드를 슬레이브에 접속된 시스템으로부터 취하여 대기 모드를 해제하고(310), 데이터 워드를 마스터로 전송한다(312). 전송된 워드는 워드 경계 지시자에서 끝나고(314), 슬레이브는 자체를 방향 전환하여 마스터로부터의 데이터 및 클록 신호를 수신하고(316) 마스터로부터 그 다음 명령을 기다린다(318).

도 12에 있는 블록 번호(40)의 기록에서, 마스터는 그 마스터에 접속된 시스템으로부터 데이터를 받고(402), 자신의 오실레이터를 턴온한 다음 대기 모드를 해제한다(404). 마스터는 슬레이브에게 데이터 워드의 내재적인 도착을 알리는 제어 정보를 슬레이브에게 전송할 수 있다(405). 슬레이브는 자신의 오실레이터를 턴온하고, 마스터는 데이터 워드를 직병렬 변환기로 전송하고(406), 직병렬 변환기는 그 데이터 워드를 슬레이브에 접속된 시스템으로 전달한다(408). 슬레이브는 자신 의 오실레이터(412)를 턴오프하고 그 마스터가 동작하기를 기다린다.

전술한 실시예는 본 명세서에서 예로서 제공된 것이고 그 실시예의 많은 변형 및 대체예가 가능하다는 것이 이해되어야 한다. 따라서, 본 발명은 단지 이후 첨부된 청구범위에 설명된 바와 같이 정의되는 것으로서 광범위하게 고찰되어야 한다.

Claims

직렬 변환기(serializer)로서,

클록 펄스들을 출력하는 오실레이터;

상기 직렬 변환기에 접속된 시스템으로부터 수신되는 데이터 비트들을 포함하는 데이터 워드들을 수용하는 로직 회로;

프레이밍(framing) 비트들을 이용하여 상기 데이터 비트들을 프레임화하는 워드 경계 로직 회로; 및

프레임화된 워드가 전송된 때를 결정한 다음 드라이버를 저전력 대기 모드로 놓이게 하는 컨트롤러

를 포함하고,

상기 오실레이터는 상기 드라이버에 연결되어 프레임화된 데이터 비트들을 직렬로 상기 드라이버에 제공하고, 상기 드라이버는 각 프레임 및 데이터 비트를 수용하고 전송 라인을 구동하며, 상기 드라이버는 저전력 대기 모드 및 고전력 버스트 모드를 정의하고, 프레임화된 데이터 워드가 전송될 때에만 상기 드라이버는 상기 고전력 버스트 모드로 놓이게 되고, 상기 프레임화된 데이터 워드는 상기 시스템이 연속적인 데이터 워드들을 출력하는 것보다 더 빠르게 전송되는

직렬 변환기.
제1항에 있어서,

상기 오실레이터는 상기 드라이버가 대기 모드에 놓일 때 정지되는 직렬 변환기.
제1항에 있어서,

상기 드라이버는 차분 전류 로직 드라이버인 직렬 변환기.
제3항에 있어서,

상기 드라이버는 싱글 엔디드(single ended) 로직 신호를 차분 신호로 변환하는 CMOS 로직 대 차분 전류 로직 컨버터(CMOS logic to differential current logic converter)를 포함하는 직렬 변환기.
제1항에 있어서,

상기 직렬 변환기에 접속된 상기 시스템으로부터의 제어 데이터를 수용하는 로직 회로를 더 포함하는 직렬 변환기.
제1항에 있어서,

상기 전송 라인은 두 개의 전송 라인들을 포함하며, 그 중 하나는 워드 데이터 비트들을 전송하고 다른 하나는 클록 펄스들을 전송하며, 상기 드라이버가 워드 데이터 비트를 출력할 때 클록 펄스를 출력하는 제2 드라이버를 더 포함하며, 상기 클록 펄스는 상기 워드 데이터 비트가 수신될 수 있을 때를 지시하는 직렬 변환기.
제3항에 있어서,

상기 차분 전류 로직 드라이버는 공통 드레인들을 갖는 두 개의 PMOS들 아래에 적층된 공통 소스들을 갖는 두 개의 NMOS들을 포함하고, 각 NMOS의 드레인은 하나의 PMOS의 소스에 연결되고, NMOS의 게이트와, 소스가 NMOS 드레인에 접속된 PMOS의 게이트가 함께 접속되며 CMOS 로직 대 차분 로직 컨버터의 출력들 중 하나에 접속되며, 나머지 NMOS 및 PMOS의 게이트들은 서로 접속되고 CMOS 로직 대 차분 로직 컨버터의 다른 출력에 접속되고, PMOS의 드레인들은 상기 고전력 버스트 모드에 있을 때 인에이블되고 상기 저전력 대기 모드에 있을 때 디스에이블되는 적어도 하나의 전류 소스에 접속되는 직렬 변환기.
제1항의 직렬 변환기를 포함하고 직병렬 변환기(deserializer)를 더 포함하는 직렬 변환기/직병렬 변환기로서,

상기 직병렬 변환기는,

상기 전송 라인의 원단(distal end)에 접속된 수신기;

상기 전송 라인으로부터 각 비트를 수용하는 로직 회로;

상기 로직 회로로부터 각 비트를 취하여, 워드 경계를 검출하고 수신된 데이터 워드를 상기 직병렬 변환기에 접속된 시스템에 제공하는 직병렬 변환 회로; 및

제어 신호들에 응답하도록 상기 직병렬 변환기를 제어하는 제어 회로

를 포함하는 직렬 변환기/직병렬 변환기.
제8항의 직렬 변환기/직병렬 변환기 및 동일한 구성의 제2 직렬 변환기/직병렬 변환기를 포함하고,

상기 제2 직렬 변환기/직병렬 변환기는 상기 전송 라인의 이웃단(adjacent end)에는 직병렬 변환기를 그리고 상기 전송 라인의 원단에는 직렬 변환기를 포함하는 직렬 변환기/직병렬 변환기 시스템.
제9항에 있어서,

상기 전송 라인의 이웃단 또는 원단에 있는 상기 직렬 변환기 및 상기 직병렬 변환기는 상기 전송 라인 상의 데이터를 전송하거나 수신할 수 있는 직렬 변환기/직병렬 변환기 시스템.
제9항에 있어서,

상기 전송 라인의 이웃단에 있는 직렬 변환기 및 직병렬 변환기는 마스터를 포함하고, 상기 전송 라인의 원단에 있는 직렬 변환기 및 직병렬 변환기는 슬레이브를 포함하며, 상기 전송 라인은 두 개의 차분 쌍을 포함하고, 이중 한 쌍은 직렬워드 데이터 비트들을 전송하고 다른 쌍은 타이밍 펄스들을 전송하는 직렬 변환기/직병렬 변환기 시스템.
제11항에 있어서,

상기 마스터는 제어 정보를 상기 슬레이브에 전송할 수 있는 직렬 변환기/직병렬 변환기 시스템.
제12항에 있어서,

상기 마스터는, 상기 마스터로부터 수신되는 클록 신호를 사용하고 상기 워드 데이터 비트들을 워드 데이터 전달 전송 라인 상에 놓이게 그 클록을 사용하도록 상기 슬레이브를 제어할 수 있는 직렬 변환기/직병렬 변환기 시스템.
데이터를 직렬 변환(serialize)하는 방법으로서,

클록 펄스들을 출력하는 단계;

직렬 변환기에 접속된 시스템으로부터 데이터 비트들을 포함하는 데이터 워드들을 수용하는 단계;

데이터 워드를 프레임화하는 단계 - 상기 프레임화하는 단계는 프레이밍 비트들을 포함함 -;

각각의 클록 펄스를 사용하여 프레이밍 또는 데이터 비트를 출력하는 단계 - 상기 클록 펄스들은 시스템이 연속적인 데이터 워드들을 출력하는 것보다 더 빠르게 프레임화된 데이터 워드를 출력하도록 정렬됨 -;

각각의 프레이밍 또는 데이터 비트가 있는 전송 라인을 구동하는 단계 - 드라이버는 상기 전송 라인을 구동하지 않을 때 저전력 대기 모드를 정의하고 상기 전송 라인을 구동할 때 고전력 버스트 모드를 정의함 -; 및

상기 프레임화된 데이터 워드가 전송되었다는 것을 결정한 다음 상기 드라이버를 상기 저전력 대기 모드에 놓이게 하는 단계

를 포함하는 방법.
제14항에 있어서,

상기 드라이버가 상기 대기 모드에 놓여 있을 때 오실레이터를 정지시키는 단계를 더 포함하는 방법.
제14항에 있어서,

상기 전송 라인을 구동하는 단계는 상기 전송 라인을 차분으로(differentially) 전류 구동하는 단계를 포함하는 방법.
제16항에 있어서,

상기 구동 단계는 싱글 엔디드 CMOS 로직 신호들을, 차분 전송 라인 쌍을 구동하기에 적합한 차분 전류 로직 신호들로 변환하는 단계를 포함하는 방법.
제14항에 있어서,

상기 직렬 변환기에 접속된 시스템으로부터의 제어 정보를 전송하는 단계를 더 포함하는 방법.
제14항에 있어서,

하나의 전송 라인 쌍 상에 데이터 워드 비트들을 전송하는 단계 및 클록 펄스들을 전송하는 단계를 더 포함하고, 여기에서, 상기 전송 라인은 두 개의 전송 라인들을 포함하고, 그 중 하나는 워드 데이터 비트들을 전송하고 다른 하나는 클록 펄스들을 전송하며, 상기 클록 펄스들을 수용하고 상기 드라이버가 워드 데이터 비트를 출력할 때 클록 펄스를 출력하는 제2 드라이버를 더 포함하고, 상기 클록 펄스는 상기 워드 데이터 비트가 수신될 수 있을 때를 지시하는 방법.
데이터를 직렬 변환하고 직병렬 변환(deserialize)하는 방법으로서,

제14항의 방법을 포함하고,

직렬 데이터 비트들을 수신하도록 상기 전송 라인의 원단에 시스템을 프로그래밍하기 위한 제어 정보를 수신하는 단계;

상기 직렬 데이터 비트들을 수신하는 단계;

워드 데이터 비트들을 직병렬 변환하는 단계; 및

워드 경계들을 검출하고 수신된 데이터 워드를 직병렬 변환기에 접속된 시스템에 제공하는 단계

를 더 포함하는 방법.
제18항에 있어서,

상기 전송 라인의 원단으로부터 이웃단으로 직렬 데이터를 전송하는 단계; 및

상기 원단으로부터 상기 직렬 데이터를 수신하고, 상기 데이터를 상기 전송 라인의 이웃단에서 직병렬 변환하는 단계를 더 포함하는 방법.
제21항에 있어서,

상기 전송 라인의 이웃단 또는 원단에 있는 상기 직렬 변환기 또는 직병렬 변환기는 상기 전송 라인 상에 전송하거나 수신할 수 있는 방법.
제21항에 있어서,

상기 전송 라인의 이웃단에 있는 상기 직렬 변환기 및 직병렬 변환기를 마스터가 되도록 정렬하는 단계; 및

상기 전송 라인의 원단에 있는 상기 직렬 변환기 및 직병렬 변환기를 슬레이브가 되도록 정렬하는 단계를 더 포함하고,

상기 전송 라인은 두 개의 차분 쌍을 포함하고, 그 중 한 쌍은 직렬 워드 데이터 비트들을 전송하고 다른 쌍은 타이밍 펄스들을 전송하는 방법.
제23항에 있어서,

상기 마스터가 제어 정보를 상기 슬레이브로 전송하는 단계를 더 포함하는 방법.
제24항에 있어서,

상기 마스터가 제어 정보를 상기 슬레이브로 전송하는 단계를 더 포함하고, 상기 슬레이브는 상기 마스터로부터의 클록 신호를 수신하고 워드 데이터 비트들을 워드 데이터 전달 전송 라인 상에 놓이도록 그 클록을 사용하며, 상기 클록을 클록 전달 전송 라인 상으로 상기 마스터에 다시 전송하는 단계를 더 포함하는 방법.