KR101439259B1 - Variable gate field-effect transistor(FET) and, electrical and electronic apparatus comprising the same FET - Google Patents
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Abstract
본 발명에 의한 가변 게이트 전계 효과 트랜지스터(FET) 및 그 FET을 구비한 전기전자장치는 열에 의한 FET의 소스-드레인 간 전류 감소 문제를 효과적으로 해결하고, 또한, FET의 온도를 낮출 수 있는 가변 게이트 전계 효과 트랜지스터(FET) 및 그 FET을 구비한 전기전자장치를 제공한다. 그 가변 게이트 전계 효과 트랜지스터는 전계 효과 트랜지스터(Field Effect Transistor: FET); 및 상기 FET의 표면 또는 발열 부분으로 부착되고, 회로적으로는 상기 FET의 게이트 단자에 연결되어 상기 게이트 단자의 전압을 가변시키는 게이트 제어 소자;를 포함하고, 상기 FET이 소정 온도 이상 상승 시에 상기 게이트 가변 소자에 의해 상기 게이트 단자의 전압이 가변되어 상기 FET의 소스-드레인 사이의 채널 전류가 제어된다.The variable gate field effect transistor (FET) according to the present invention and the electric and electronic device having the FET effectively solve the problem of current reduction between the source and the drain of the FET by heat, An effect transistor (FET) and an electric / electronic device having the FET are provided. The variable gate field effect transistor includes a field effect transistor (FET); And a gate control element which is attached to a surface or a heating portion of the FET and which is connected to a gate terminal of the FET in a circuit so as to vary a voltage of the gate terminal, The voltage of the gate terminal is varied by the gate variable element to control the channel current between the source and the drain of the FET.
Description
본 발명은 전계 효과 트랜지스터(FET)에 관한 것으로, 특히 MIT 소자나 써미스터 소자를 이용하여 FET의 게이트 전압을 가변시킴으로써, 안정적으로 동작할 수 있는 고효율 및 저발열의 FET에 관한 것이다.The present invention relates to a field effect transistor (FET), and more particularly, to a high efficiency and low heat FET capable of operating stably by varying a gate voltage of an FET using an MIT element or a thermistor element.
전자부품 중에서 대표적인 스위치는 3 단자 소자인 트랜지스터라고 할 수 있으며, 트랜지스터는 pn 접합원리를 이용한 바이폴라 트랜지스터와 캐패시터를 이용하는 전계효과 트랜지스터(Field Effect Transistor: FET)로 분류된다. 고속신호 증폭용 FET는 전기전자장치의 전단-후단(Front-End)에서 RF 신호 증폭, DC-DC 컨버터, DC 스위칭용 소자로 사용되고 있다. 이러한 FET은 고속 스위칭 시에 소스-드레인 전도층에 열이 발생하고, 그 열이 게이트 절연체에 전달되어 소스-드레인 사이의 채널 전류가 줄어드는 것이 FET의 대표적인 문제점으로 지적되고 있다. A typical switch among electronic components is a transistor which is a three-terminal device. A transistor is classified into a bipolar transistor using a pn junction principle and a field effect transistor (FET) using a capacitor. The FET for high-speed signal amplification is used as a device for RF signal amplification, DC-DC converter, and DC switching at the front-end of an electric / electronic device. Such a FET is pointed out as a typical problem of the FET that heat is generated in the source-drain conductive layer during high-speed switching and the heat is transmitted to the gate insulator to reduce the channel current between the source and the drain.
이러한 문제 때문에 FET은 고속의 신호 증폭이 가능하지 않다. 그에 따라, FET의 고속증폭을 위해, 온도센서, 메모리, D-A 컨버터 등의 주변소자와 이러한 주변소자들을 제어하는 마이크로프로세서가 필요하고, 이러한 주변장치가 동작하도록 하기 위하여 복잡한 시스템 개념의 프로그램이 요구된다.Due to this problem, the FET can not perform high-speed signal amplification. Accordingly, for the high-speed amplification of the FET, there is a need for a peripheral device such as a temperature sensor, a memory, a DA converter and the like, and a microprocessor for controlling these peripheral devices, and a program of a complex system concept is required .
본 발명이 해결하고자 하는 과제는 열에 의한 FET의 소스-드레인 간 전류 감소 문제를 효과적으로 해결하고, 또한, FET의 온도를 낮출 수 있는 가변 게이트 전계 효과 트랜지스터(FET) 및 그 FET을 구비한 전기전자장치를 제공하는 데에 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a variable gate field-effect transistor (FET) capable of effectively reducing the source-drain current reduction problem of a FET due to heat, .
상기 과제를 해결하기 위하여, 본 발명은 전계 효과 트랜지스터(Field Effect Transistor: FET); 및 상기 FET의 표면 또는 발열 부분으로 부착되고, 회로적으로는 상기 FET의 게이트 단자에 연결되어 상기 게이트 단자의 전압을 가변시키는 게이트 제어 소자;를 포함하고, 상기 FET이 소정 온도 이상 상승 시에 상기 게이트 가변 소자에 의해 상기 게이트 단자의 전압이 가변되어 상기 FET의 소스-드레인 사이의 채널 전류가 제어되는 가변 게이트 전계 효과 트랜지스터를 제공한다.According to an aspect of the present invention, there is provided a field effect transistor (FET); And a gate control element which is attached to a surface or a heating portion of the FET and which is connected to a gate terminal of the FET in a circuit so as to vary a voltage of the gate terminal, A variable gate field effect transistor in which a voltage of the gate terminal is varied by a gate variable element to control a channel current between a source and a drain of the FET.
본 발명의 일 실시예에 있어서, 상기 게이트 제어 소자는, 임계 온도에서 급격한 금속 절연체 전이(Metal-Insulator Transition: MIT)가 발생하는 MIT 소자를 포함할 수 있다. 이러한 상기 MIT 소자는 상기 임계 온도에서 급격한 MIT를 일으키는 MIT 박막; 상기 급격한 MIT 박막에 컨택하는 2개의 전극 박막;을 포함하며, 2개의 상기 전극 박막 중 어느 하나인 제1 전극 박막은 상기 게이트 단자에 연결되고, 다른 하나인 제2 전극 박막은 제어용 전압원 또는 그라운드에 연결될 수 있다. 한편, 상기 FET의 드레인 전극으로는 구동 전압원이 연결되고, 상기 FET의 소스 전극으로는 구동 소자가 연결되며, 상기 FET의 게이트로는 게이트 전압원 및 상기 MIT 소자가 공통으로 연결될 수 있다.In one embodiment of the present invention, the gate control device may include an MIT device that generates a metal-insulator transition (MIT) at a critical temperature. The MIT device may include an MIT thin film that causes abrupt MIT at the critical temperature; Wherein the first electrode thin film, which is one of the two electrode thin films, is connected to the gate terminal, and the second electrode thin film which is another one of the two electrode thin films is connected to the control voltage source or the ground Can be connected. Meanwhile, a driving voltage source is connected to the drain electrode of the FET, a driving device is connected to the source electrode of the FET, and a gate voltage source and the MIT device are commonly connected to the gate of the FET.
본 발명의 일 실시예에 있어서, 상기 게이트 제어 소자는, 온도 증가에 따라 저항이 감소하는 써미스터 소자를 포함할 수 있다. 이러한 상기 써미스터 소자의 2개의 단자 중 어느 하나는 상기 FET의 게이트에 연결되고, 다른 하나는 제어용 전압원 또는 그라운드에 연결될 수 있다. In one embodiment of the present invention, the gate control element may include a thermistor element whose resistance decreases with increasing temperature. One of the two terminals of the thermistor element may be connected to the gate of the FET, and the other terminal may be connected to a control voltage source or ground.
본 발명의 일 실시예에 있어서, 상기 FET과 게이트 제어 소자는 하나의 칩으로 패키징될 수 있다. 또한, 상기 가변 게이트 전계 효과 트랜지스터는 상기 FET으로부터 발생된 열을 전달하는 열 전달 매개체를 포함하고, 상기 FET과 게이트 제어 소자는 각각 패키징되며, 패키징된 상기 FET과 게이트 제어 소자는 상기 열 전달 매개체를 통해 열 전달이 되도록 결합될 수 있다.In one embodiment of the present invention, the FET and the gate control element may be packaged into a single chip. In addition, the variable gate field effect transistor includes a heat transfer medium that transfers heat generated from the FET, the FET and the gate control element are each packaged, and the packaged FET and the gate control element are connected to the heat transfer medium Through heat transfer.
본 발명의 또한, 상기 과제를 해결하기 위하여, 구동 소자; 및 상기 구동 소자에 연결되어 상기 구동 소자로 공급되는 전류를 제어하는 적어도 하나의 상기 가변 게이트 전계 효과 트랜지스터;를 포함하는 전기전자장치를 제공한다.According to another aspect of the present invention, there is provided a driving device including: a driving device; And at least one variable gate field effect transistor connected to the driving element and controlling a current supplied to the driving element.
본 발명의 일 실시예에 있어서, 상기 게이트 제어 소자는, 임계 온도에서 급격한 금속 절연체 전이(MIT)가 발생하는 MIT 소자 또는 온도 증가에 따라 저항이 감소하는 써미스터 소자를 포함할 수 있다. 이러한 MIT 소자 또는 써미스터 소자의 2개의 단자 중 어느 하나는 상기 FET의 게이트에 연결되고, 다른 하나는 제어용 전압원 또는 그라운드에 연결될 수 있다.In one embodiment of the present invention, the gate control device may include an MIT device generating a sudden metal insulator transition (MIT) at a critical temperature, or a thermistor device whose resistance decreases with an increase in temperature. Either one of the two terminals of the MIT element or the thermistor element may be connected to the gate of the FET and the other may be connected to the control voltage source or ground.
본 발명의 일 실시예에 있어서, 상기 가변 게이트 전계 효과 트랜지스터는 복수 개이고, 복수 개의 상기 가변 게이트 전계 효과 트랜지스터의 각각의 상기 FET은 어레이 구조로 배치되어 FET 어레이 소자를 구성하고, 상기 FET 어레이 소자의 각각의 FET에 상기 게이트 제어 소자가 연결될 수 있다.In one embodiment of the present invention, a plurality of variable gate field effect transistors are provided, and each FET of the plurality of variable gate field effect transistors is arranged in an array structure to constitute a FET array element, The gate control element may be connected to each FET.
본 발명의 일 실시예에 있어서, 상기 전기전자장치는, 상기 가변 게이트 전계 효과 트랜지스터가 사용되는, RF 신호 증폭용 소자, DC-DC 스위칭 소자, 파워 서플라이용 스위칭 소자, 마이크로프로세서의 고속 신호 처리용 스위칭 소자, 전자기기들의 파워 제어용 스위칭 소자, 리튬이온 충전용 스위칭 소자, LED 제어용 스위칭 소자, 디스플레이 픽셀 제어용 스위치 소자, 메모리 셀 제어용 스위칭 소자, 음향기기에서 음향 및 음성 신호 증폭용 스위칭 소자, 포토-릴레이, 및 광 스위치 중 적어도 하나를 포함할 수 있다.In one embodiment of the present invention, the electrical and / or electronic device includes at least one of an RF signal amplifying device, a DC-DC switching device, a switching device for a power supply, A switching element for power control of electronic devices, a switching element for charging lithium ions, a switching element for LED control, a switching element for controlling display pixels, a switching element for controlling memory cells, a switching element for amplifying sound and voice signals in a sound apparatus, , And an optical switch.
본 발명의 가변 게이트 전계 효과 트랜지스터(FET) 및 그 FET을 구비한 전기전자장치는, MIT 소자 또는 써미스터 소자를 이용하여, FET에서 발생된 열에 따라, FET의 게이트로 인가되는 전압을 가변시켜, FET의 소스-드레인 사이의 전류를 증가시키고, 또한 FET의 온도를 낮춤으로써, FET의 동작을 안정적으로 유지시킬 수 있다.The variable gate field effect transistor (FET) of the present invention and the electric and electronic device having the FET use an MIT element or a thermistor element to vary the voltage applied to the gate of the FET in accordance with the heat generated in the FET, It is possible to stably maintain the operation of the FET by increasing the current between the source and the drain of the FET and lowering the temperature of the FET.
그에 따라, 본 발명의 가변 게이트 전계 효과 트랜지스터(FET)는 고속, 고전력, 및 저발열의 스위칭 소자로서, RF 신호 증폭용 소자, DC-DC 스위칭 소자, 파워 서플라이용 스위칭 소자, 마이크로프로세서에서 고속 신호 처리용 스위칭 소자, 전자기기들의 파워 제어용 스위칭 소자, 리튬이온 충전용 스위칭 소자, LED 제어용 스위칭 소자, 디스플레이 픽셀 제어용 스위칭 소자, 메모리 셀 제어용 스위칭 소자, 음향기기에서 음향 및 음성 신호 증폭용 스위칭 소자, 포토-릴레이, 및 광 스위치 등의 스위칭 소자에 이용될 수 있고, 또한 그러한 스위칭 소자들을 포함하는 모바일폰, 노트북 컴퓨터, 컴퓨터, 메모리 등의 모든 전기전자장치에 유용하게 활용될 수 있다.Accordingly, the variable gate field-effect transistor (FET) of the present invention is a high-speed, high-power, and low-heat-frequency switching element and can be used as a device for RF signal amplification, a DC-DC switching device, a switching device for a power supply, A switching device for power control of electronic devices, a switching device for charging lithium ions, a switching device for LED control, a switching device for controlling display pixels, a switching device for controlling memory cells, a switching device for amplifying sound and voice signals in a sound device, - relays, and optical switches, and can be usefully used in all electrical and electronic devices such as mobile phones, notebook computers, computers, memories, etc., including such switching elements.
도 1은 N형 전계 효과 트랜지스터(Field Effect Transistor: FET)의 동작을 설명하기 위한 기본 회로도이다.
도 2는 도 1의 회로에서 게이트 전압(VGS)에 따른 소스-드레인 전압(VDS)에 대한 드레인 전류(ID)를 보여주는 그래프이다.
도 3은 도 1의 회로에서 게이트 전압(VGS)에 따른 소스-드레인 전류(IDS)에 대한 FET의 표면 온도(T)를 보여주는 그래프이다.
도 4는 본 발명의 일 실시예에 따른 가변 게이트 FET를 포함한 전기전자장치에 대한 회로도이다.
도 5는 본 발명의 일 실시예에 따른 가변 게이트 FET를 포함한 전기전자장치에 대한 회로도이다.
도 6a ~ 도 6b는 도 4 또는 5의 가변 게이트 FET에 이용되는 MIT 소자에 대한 단면도들 및 평면도이다.
도 7은 바나듐 옥사이드(VO2)를 이용하여 구현된 MIT 소자의 온도에 대한 저항 특성을 보여주는 그래프이다.
도 8은 정현파 입력에 대한 출력전압의 변화를 측정하기 위해 사용된 도 4의 변형 회로도이다.
도 9a 및 9b는 도 8의 회로도에서 측정한 입력 전압과 출력 전압을 보여주는 신호 파형도들이다.
도 10은 도 8의 회로도에서 측정한, VMIT 변화에 따른 출력전압의 최대 최소값을 표시한 그래프이다.
도 11는 도 8의 회로도에서 측정한, RMIT 변화에 따른 출력전압의 최대 최소값을 표시한 그래프이다.
도 12a 및 12b는 도 8의 회로도에서, 커패시터를 통과한 후의 출력전압을 보여주는 신호 파형도이다.
도 13은 본 발명의 다른 실시예에 따른 가변 게이트 FET를 포함한 전기 전자장치에 대한 회로도이다.
도 14는 본 발명의 다른 실시예에 따른 가변 게이트 FET를 포함한 전기 전자장치에 대한 회로도이다.
도 15a 및 15b는 도 13 또는 도 14에 가변 게이트 FET에 이용되는 써미스터 소자에 대한 단면도들이다.
도 16은 써미스터 소자의 온도에 대한 저항 특성을 보여주는 그래프이다.
도 17은 본 발명의 일 실시예 따른 가변 게이트 FET이 하나의 패키지로 패키징된 모습을 보여주는 평면도이다.
도 18a 및 18b는 본 발명의 일 실시예 따른 가변 게이트 FET의 게이트 가변 소자와 FET이 각각 패키징되어 결합된 모습을 보여주는 단면도 및 평면도이다.1 is a basic circuit diagram for explaining the operation of an N-type field effect transistor (FET).
2 is a graph showing the drain current (I D ) for the source-drain voltage (V DS ) according to the gate voltage (V GS ) in the circuit of FIG.
3 is a graph showing the surface temperature (T) of the FET with respect to the source-drain current (I DS ) according to the gate voltage (V GS ) in the circuit of FIG.
4 is a circuit diagram of an electric / electronic device including a variable gate FET according to an embodiment of the present invention.
5 is a circuit diagram of an electric / electronic device including a variable gate FET according to an embodiment of the present invention.
6A and 6B are cross-sectional views and plan views of an MIT device used in the variable gate FET of FIG. 4 or FIG. 5;
FIG. 7 is a graph showing resistance characteristics to temperature of an MIT device implemented using vanadium oxide (VO 2 ). FIG.
Fig. 8 is a modified circuit diagram of Fig. 4 used to measure the change in output voltage for sinusoidal input.
9A and 9B are signal waveform diagrams showing the input voltage and the output voltage measured in the circuit diagram of FIG.
10 is a graph showing the maximum minimum value of the output voltage according to the change of V MIT measured in the circuit diagram of FIG.
11 is a graph showing the maximum and minimum values of the output voltage according to the change in R MIT measured in the circuit diagram of FIG.
12A and 12B are signal waveform diagrams showing an output voltage after passing through a capacitor in the circuit diagram of FIG.
13 is a circuit diagram of an electric / electronic device including a variable gate FET according to another embodiment of the present invention.
14 is a circuit diagram of an electric / electronic device including a variable gate FET according to another embodiment of the present invention.
Figs. 15A and 15B are cross-sectional views of the thermistor element used in the variable gate FET in Figs. 13 or 14. Fig.
16 is a graph showing a resistance characteristic against the temperature of the thermistor element.
17 is a plan view showing a variable gate FET packaged in one package according to an embodiment of the present invention.
18A and 18B are a cross-sectional view and a plan view, respectively, showing a state where a gate variable element of a variable gate FET and an FET are packaged and combined, respectively, according to an embodiment of the present invention.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 또한, 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그에 대한 상세한 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, when an element is described as being present on top of another element, it may be directly on top of the other element, and a third element may be interposed therebetween. In the drawings, the thickness and size of each constituent element are exaggerated for convenience and clarity of description, and a portion not related to the description is omitted. Wherein like reference numerals refer to like elements throughout. It is to be understood that the terminology used is for the purpose of describing the present invention only and is not used to limit the scope of the present invention. In the following description of the present invention, detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.
도 1은 N형 전계 효과 트랜지스터(Field Effect Transistor: FET)의 동작을 설명하기 위한 기본 회로도이다.1 is a basic circuit diagram for explaining the operation of an N-type field effect transistor (FET).
도 1을 참조하면, 일반적으로 전계 효과 트랜지스터(10, 이하 'FET')는 3 단자 스위치로서, 게이트 전압원(VG)으로부터 게이트(G)로 인가되는 전압을 조절하여, FET(10)의 소스(S) 및 드레인(D) 간의 채널을 온-오프 시킴으로써, 구동 전압원(VD)으로부터의 전류를 구동소자(미도시)로 공급하는 기능을 한다. FET(10)은 N형 FET과 P형 FET으로 분류되고, 본 도면에서는 N형 FET을 도시하고 있다.Referring to FIG. 1, a field effect transistor 10 (hereinafter, referred to as FET) is a three-terminal switch that adjusts a voltage applied from a gate voltage source V G to a gate G, (Not shown) by supplying a current from the driving voltage source V D to the driving element (not shown) by turning on / off the channel between the source S and the drain D. The FET 10 is classified into an N-type FET and a P-type FET, and an N-type FET is shown in this drawing.
FET(10)은 게이트에 게이트 전압이 가해지고 그 전압에 의해 유기되는 전하를 소스-드레인 전압에 의해 흐르게 하여 구동소자로 전류를 공급하게 한다. 이러한 FET(10)은 소스-드레인 전압을 높여 큰 전류를 흐르게 함으로써, 파워 FET로서 이용될 수 있다. 또한, FET(10)은 낮은 소스-드레인 전압에 적절한 게이트 전압을 인가함으로써, 고속의 스위칭을 수행하는 고속 스위칭 소자로 이용될 수도 있다. The
그러나 이러한 FET(10)은 고속 스위칭 시에 소스-드레인 채널층에 열이 발생하고, 그 열이 게이트 절연체에 전달되어 소스-드레인 사이의 채널 전류가 줄어듦으로써, 구동소자(미도시)의 오작동을 유발한다. 여기서, 
도 2는 도 1의 회로에서 게이트 전압(VGS)에 따른 소스-드레인 전압(VDS)에 대한 드레인 전류(ID)를 보여주는 그래프로서, FET으로서 N-MOS IRF640을 사용하여 얻은 그래프이다.2 is a graph showing the drain current I D versus the source-drain voltage V DS according to the gate voltage V GS in the circuit of FIG. 1, which is a graph obtained using the N-MOS IRF 640 as an FET.
도 2를 참조하면, 소스-드레인 전압(VDS)의 증가에 따라, 드레인 전류(ID)도 증가하는 것을 알 수 있다. 또한, 게이트 전압(VGS)이 높을수록 드레인 전류(ID)의 증가 속도, 즉, 해당 그래프의 기울기도 커짐을 알 수 있다. 한편, 5.5 V이상의 게이트 전압부터는 게이트 전압(VGS)의 증가에도 불구하고, 드레인 전류(ID)의 증가 속도는 거의 비슷하게 된다. 그래프 상에, 소스-드레인 전압(VDS)이 약 3.7V일 때, 드레인 전류(ID)가 2A인 부분이 화살표로 표시되어 있다.Referring to FIG. 2, it can be seen that as the source-drain voltage V DS increases, the drain current I D also increases. It can also be seen that as the gate voltage V GS increases, the rate of increase of the drain current I D , that is, the slope of the graph increases. On the other hand, from the gate voltage of 5.5 V or more, the increase rate of the drain current I D is almost the same regardless of the increase of the gate voltage V GS . On the graph, a portion where the drain current I D is 2 A when the source-drain voltage V DS is about 3.7 V is indicated by an arrow.
도 3은 도 1의 회로에서 게이트 전압(VGS)에 따른 소스-드레인 전류(IDS)에 대한 FET의 표면 온도(T)를 보여주는 그래프로서, 역시 FET으로서 N-MOS IRF640을 사용하여 얻은 그래프이다. 여기서, 소스-드레인 전류(IDS)는 앞서 도 2의 드레인 전류(ID)와 동일한 것으로 봐도 무방하다.3 is a graph showing the surface temperature (T) of the FET with respect to the source-drain current (I DS ) according to the gate voltage (V GS ) in the circuit of FIG. 1 and is a graph obtained by using N-MOS IRF 640 to be. Here, the source-drain current I DS may be the same as the drain current I D described above.
도 3을 참조하면, 소스-드레인 전류(IDS)가 증가할수록 FET의 표면 온도(T)가 증가함을 알 수 있다. 또한, 게이트 전압(VGS)이 높을수록 표면 온도(T) 그래프가 오른쪽으로 이동함을 확인할 수 있는데, 이는 게이트 전압(VGS)을 증가시킴으로써, FET의 표면 온도를 낮출 수 있는 것으로 해석할 수 있다. 즉, Y축 70℃ 정도에 X축을 따라 그려진 검은색 화살표를 보면, 게이트 전압(VGS)의 증가에 따른 소스-드레인 전류(IDS)의 증가에도 불구하고 FET의 표면 온도(T)는 일정하다.Referring to FIG. 3, it can be seen that as the source-drain current I DS increases, the surface temperature T of the FET increases. Also, the higher the gate voltage (V GS) surface there temperature (T) graph to determine the moves to the right, which, by increasing the gate voltage (V GS), can be construed as to lower the surface temperature of the FET have. That is, the black arrow drawn along the X axis on the Y axis at about 70 ° C. shows that the surface temperature T of the FET is constant even though the source-drain current I DS increases with the increase of the gate voltage V GS Do.
예컨대, 게이트 전압(VGS)이 5.0V인 그래프(A)의 경우, 소스-드레인 전류(IDS)가 2.0A 정도인 부분에서 FET의 표면 온도가 100℃ 이상이 됨을 알 수 있다. 그러나 게이트 전압(VGS)을 증가시키는 경우(게이트 전압(VGS)이 5.5V 이상인 그래프들), 동일한 2.0A의 소스-드레인 전류(IDS)에서 FET의 표면 온도가 60℃ 정도로 낮아짐을 확인할 수 있다. 한편, 도 2에서, 5.5 V이상의 게이트 전압(VGS)부터 게이트 전압(VGS)의 증가에도 불구하고, 드레인 전류(ID)의 증가 속도는 증가되지 않는 것과 같은 맥락으로, 5.5 V이상의 게이트 전압(VGS)에서부터 FET의 표면 온도 그래프도 오른쪽으로 이동하지 않고 거의 비슷하게 유지된다.For example, in the case of the graph (A) in which the gate voltage (V GS ) is 5.0 V, it can be seen that the surface temperature of the FET is 100 ° C or more in the portion where the source-drain current I DS is about 2.0A. However, increasing the gate voltage (V GS) (gate voltage (V GS) is 5.5V or more graphs), the source of the same 2.0A - see the surface temperature of the FET in the drain current (I DS) becomes
결국, 도 3의 그래프에 기초하여, FET의 게이트 전극으로 인가되는 전압을 높임으로써, 소스-드레인 전류(IDS)를 증가시킬 수 있고, 그와 더불어 FET의 표면 온도도 낮출 수 있음을 알 수 있다.3, it can be seen that the source-drain current I DS can be increased by increasing the voltage applied to the gate electrode of the FET, and the surface temperature of the FET can also be lowered have.
도 4는 본 발명의 일 실시예에 따른 가변 게이트 FET을 포함한 전기전자장치에 대한 회로도이다.4 is a circuit diagram of an electric / electronic device including a variable gate FET according to an embodiment of the present invention.
도 4를 참조하면, 본 실시예의 전기전자장치는 가변 게이트 FET(1000), 및 구동소자(300)를 포함할 수 있다. 가변 게이트 FET(1000)은 FET(100), 및 FET(100)의 게이트(G)에 연결된 MIT 소자(200)를 포함할 수 있다.Referring to Fig. 4, the electric < / RTI > electronic device of this embodiment may include a
FET(100)의 드레인(D)에는 구동 전압원(VD)이 연결되고, 소스(S)에는 구동 소자(300)가 연결될 수 있다. 또한, FET(100)의 게이트(G)에는 게이트 전압원(VG) 및 MIT 소자(200)가 접점(A)을 통해 함께 연결될 수 있다. MIT 소자(200)의 일 단자는 FET(100)의 게이트(G)에 연결되며, 타 단자는 제어용 전압원(VMIT)에 연결될 수 있다. A driving voltage source V D may be connected to the drain D of the
한편, FET(100)의 드레인(D)과 구동 전압원(VD) 사이에 전압 강하 및 FET(100) 보호를 위한 저항 소자(400)가 연결될 수 있다. 또한, 도시되지 않았지만, 게이트 전압원(VG)과 게이트(G) 그리고 제어용 전압원(VMIT)과 타 단자 사이에도 저항 소자가 연결될 수도 있다. 더 나아가, 다른 저항 소자들이 전기전자장치 내의 요구되는 각 부분에 추가되거나 생략될 수 있음은 물론이다.A
MIT 소자(200)는 2 단자 소자로서, 임계 온도 미만에서 절연체로서 특성을 유지하다가, 임계 온도 이상에서 급격하게 전이하여 금속으로서 특성을 갖는다. MIT 소자(200)의 구체적인 구조와 특징에 대해서는 도 6a 내지 도 7에 대한 설명부분에서 좀더 상세히 기술한다.The
본 실시예의 전기전자장치에서의 가변 게이트 FET(1000)의 동작을 설명하면,Describing the operation of the
전술한 바와 같이, FET(100)이 고속으로 스위칭하면 소스-드레인 채널층에 열이 누적되어 결국에는 소스-드레인의 채널 전류를 줄이는 결과를 초래한다. 그러나 이때 발생된 열이 MIT 소자(200)에 전달되고, MIT 소자(200)가 열에 의해 금속으로 전이함으로써, 제어용 전압원(VMIT)의 전압이 접점(A)을 통해 FET(100)의 게이트(G)로 인가되어, FET(100)의 게이트 전압을 상승시키게 된다.As described above, when the
FET(100)의 게이트 전압이 상승하면, 도 3의 그래프에서 확인했듯이, 소스-드레인 전류가 증가하게 된다. 결과적으로 발열에 의해 줄어든 전류가 게이트 전압의 상승에 의해 증가된 전류에 보상되어, 구동소자(300)에 공급되는 실질적인 전류의 감소는 없게 되고, 그에 따라 구동소자(300)를 안정적으로 동작시킬 수 있다. 한편, 소스-드레인 전류의 증가와 함께, 소스-드레인 채널층의 온도도 감소하는 경향을 보인다. 이는, 도 3의 그래프에서 설명했듯이, Y축의 70℃에 있는 검은색 화살표에서 보여주는 게이트 전압의 증가에 따른 소스-드레인 전류의 증가에도 불구하고 온도가 일정하게 유지되는 것과 동일한 원리이다.When the gate voltage of the
도 4와 같은 설계된 회로에서, 실험적으로 측정된 결과는 다음 [표 1]과 같다. 여기서, FET(100)으로서 IRF640을 사용하였고, 구동 전압원(VD)과 FET(100) 사이의 저항 소자(400)의 저항값은 5Ω이며, MIT 소자(200)에 열 총(Heat Gun)을 통해 열을 가하였다.In the designed circuit as shown in Fig. 4, the results measured experimentally are shown in the following Table 1. [Table 1] Here, the IRF 640 is used as the
ΔV=1V (VMIT와 접점(A) 사이의 전압)5V
ΔV = 1V (voltage between V MIT and contact A)
[표 1]에서, VG는 FET(100)의 게이트 전압을 나타내고, VD는 FET(100)의 드레인 전압을 나타내며, IDS는 소스-드레인 전류를 나타내며, VMIT는 MIT 소자(200)에 연결된 제어용 전압원의 전압을 나타내며, Tem.은 FET(100)의 표면온도를 나타낸다.In Table 1, V G denotes the gate voltage of the
[표 1]에서 확인할 수 있듯이, MIT 소자(200)에 열 총을 통해 열을 가하기 전에, FET(100)의 표면온도는 136℃ 이었고, 소스-드레인 전류는 0.6A 이었다. MIT 소자(200)에 열을 가한 후, FET(100)의 게이트 전압이 4V에서 4.7V로 상승하고, 이에 따라, 소스-드레인 전류도 0.6A에서 1.0A로 상승하였고, 또한, FET(100)의 표면온도는 136℃에서 70℃로 감소하였다. 이러한 결과는 가변 게이트 FET(1000)의 동작 원리와 정확히 일치한다.As can be seen in Table 1, before applying heat to the
한편, 위와 같은 가변 게이트 FET(1000)의 동작 원리에 기초에서, MIT 소자(200)는 FET(100)의 표면이나, 또는 발열이 잘 일어나는 부분에 부착될 수 있다. 예컨대, MIT 소자(200)는 발생된 열이 효과적으로 전달될 수 있도록 발열이 잘 일어나는 FET(100)의 채널층 및 게이트 전극 등에 가까운 부분에 부착될 수 있다.On the other hand, based on the operation principle of the
도 5는 본 발명의 일 실시예에 따른 가변 게이트 FET을 포함한 전기전자장치에 대한 회로도이다.5 is a circuit diagram of an electric / electronic device including a variable gate FET according to an embodiment of the present invention.
도 5를 참조하면, 본 실시예의 전기전자장치는 도 4의 전기전자장치와 유사한 구조를 가지나, MIT 소자(200) 부분만이 다르다. 즉, MIT 소자(200)의 일 단자는 접점(A)을 통해 FET(100)의 게이트(G)로 연결되고, 타 단자는 제어용 전압원이 아니 그라운드로 연결될 수 있다.Referring to FIG. 5, the electrical and electronic apparatus of this embodiment has a structure similar to that of the electrical apparatus of FIG. 4, except that only the portion of the
이와 같이 그라운드를 MIT 소자(200)에 연결함으로써, FET(100)의 소스-드레인 전류를 감소시킬 수 있다. 예컨대, 앞서 도 4와 같은 구조를 통해, 소스-드레인 전류가 상승한 후, 소스-드레인 전류를 감소시킬 필요가 있는 경우에, MIT 소자(200)에 그라운드를 연결함으로써, 소스-드레인 전류를 감소시킬 수 있다.By connecting the ground to the
한편, 지금까지 하나의 FET에 하나의 MIT 소자가 연결되는 회로 구조에 대해서 설명하였지만, 그에 한정되지 않고 본 발명의 실시예의 가변 게이트 FET은 다수의 FET들이 어레이 구조로 배치된 FET 어레이 소자에 있어서, FET 어레이 소자 내의 각각의 FET에 MIT 소자가 하나씩 연결된 회로 구조로 확장될 수 있음은 물론이다.In the meantime, although the circuit structure in which one MIT device is connected to one FET has been described, the variable gate FET of the embodiment of the present invention is not limited thereto. In the FET array device in which a plurality of FETs are arranged in an array structure, It is of course possible to extend to a circuit structure in which one MIT device is connected to each FET in the FET array device.
도 6a ~ 도 6b는 도 4 또는 5의 가변 게이트 FET에 이용되는 MIT 소자에 대한 단면도들 및 평면도로서, 도 6a는 적층형 구조를 가지는 MIT 소자(200)에 대한 단면도이고, 도 6b는 수평형 구조를 가지는 MIT 소자(200a)에 대한 단면도이며, 도 6c는 도 6b의 수평형 MIT 소자에 대한 평면도이다.6A and 6B are cross-sectional views and plan views of an MIT device used in the variable gate FET of FIG. 4 or 5, FIG. 6A is a cross-sectional view of an
도 6a를 참조하면, 적층형 MIT 소자(200)는, 기판(210), 버퍼층(220), 전이 박막(230) 및 전극 박막(240)을 포함할 수 있다.Referring to FIG. 6A, the stacked
기판(210)은, Si, SiO2, GaAs, Al2O3, 플라스틱, 유리, V2O5, PrBa2Cu3O7, YBa2Cu3O7, MgO, SrTiO3, Nb가 도핑된 SrTiO3 및 SOI(Silicon On Insulator) 중에서 적어도 하나의 물질을 포함하여 형성될 수 있다.
버퍼층(220)은 기판(210) 상으로 형성되며, 기판(210)과 제1 전극 박막(241) 사이에 격자 부정합을 완화시키는 역할을 수행한다. 기판(210)과 제1 전극 박막(241) 사이에 격자 부정합이 매우 작을 때는, 버퍼층(220)은 생략될 수 있다. 이러한 버퍼층(220)은 SiO2 또는 Si3N4막을 포함하여 형성할 수 있다.The
전극 박막(240)은 전이 박막(230)의 하부의 제1 전극 박막(241) 및 상부의 제2 전극 박막(243)을 포함할 수 있다. 제1 전극 박막(241)은 버퍼층(220) 상에 형성되며, 버퍼층(220) 경우에는 기판(210) 상으로 바로 형성될 수도 있다. 전극 박막(240)은, W, Mo, W/Au, Mo/Au, Cr/Au, Ti/W, Ti/Al/N, Ni/Cr, Al/Au, Pt, Cr/Mo/Au, YBa2Cu3O7 -d, Ni/Au, Ni/Mo, Ni/Mo/Au, Ni/Mo/Ag, Ni/Mo/Al, Ni/W, Ni/W/Au, Ni/W/Ag 및 Ni/W/Al 중에서 적어도 하나의 물질을 포함하여 형성될 수 있다. 이러한 전극 박막(240)은 스퍼터링 증착법, 진공증착법 및 E-빔증착법 중에서 적어도 하나의 증착법을 이용하여 형성될 수 있다.The electrode
전이 박막(230)은 제1 전극 박막(241) 상에 형성될 수 있다. 전이 박막(230)은 산소, 탄소, 반도체 원소(III-V족, II-VI족), 전이금속원소, 희토류원소, 란탄계 원소들을 포함하는 저 농도의 정공이 첨가된 무기물 화합물 반도체 및 절연체, 저 농도의 정공이 첨가된 유기물 반도체 및 절연체, 저 농도의 정공이 첨가된 반도체, 및 저 농도의 정공이 첨가된 산화물 반도체 및 절연체 중에서 적어도 하나를 포함할 수 있다. 여기서, 첨가된 정공의 농도는 3 x 1016 ㎝-3 정도이다. 또한, 전이 박막(230)은 n형이면서 매우 큰 저항을 갖는 반도체 및 절연체를 포함하여 형성될 수도 있다. The transition
MIT 소자(200)는 전압, 온도, 전자기파 등 다양한 물리적 특성 변화에 따라 전기적 특성이 급격하게 변한다. 예컨대, 임계 온도 미만에서 MIT 소자(200)는 절연체의 특성을 나타내며, 임계 온도 이상에서 불연속 MIT가 발생하여 금속성 물질의 특성을 갖게 된다. The electrical characteristics of the
도 6b을 참조하면, 수평형 MIT 소자(200a)는 적층형 MIT 소자(200)와 유사하게, 기판(210), 버퍼층(220), 전이 박막(230a) 및 전극 박막(240a)을 포함할 수 있다.6B, the
전이 박막(230a)은 버퍼층(220) 상에 형성되며, 기판(210)과 격자 부정합이 작은 경우에 기판(210) 상으로 바로 형성될 수 있다. 또한, 전극 박막(240a)의 제1 전극 박막(241a) 및 제2 전극 박막(243a)은 버퍼층(220) 상에 형성되되, 전이 박막(230a)의 양 측면에 서로 대향하도록 형성될 수 있다. 또한, 제1 전극 박막(241a) 및 제2 전극 박막(243a)은 도시된 바와 같이 전이 박막(230a)의 상면 일부는 덮는 구조로 형성될 수 있다.The transition
한편, 수평형 MIT 소자(200a)의 기판(210), 버퍼층(220), 전이 박막(230a) 및 전극 박막(240a)의 재질은 도 6a에 설명한 것과 동일한 재질로 형성될 수 있음은 물론이다.The material of the
도 6c를 참조하면, 수평형 MIT 소자(200a)의 버퍼층(220), 전이 박막(230a) 및 제1 및 제2 전극 박막(241a, 243a)이 도시된다. 도시된 바와 같이 수평형 MIT 소자(200a)에서, 제1 전극 박막(241a) 및 제2 전극 박막(243a) 각각은 제1 폭(W)을 가질 수 있고, 또한, 제1 전극 박막(241a)과 제2 전극 박막(243a) 사이는 제1 간격(d)을 가질 수 있다.Referring to FIG. 6C, the
적층형 또는 수평형 MIT 소자(200, 200a)는 마이크로 미터(㎛) 단위의 소형으로 만들 수 있고, 경제적인 측면에서도 매우 저렴한 가격으로 제작할 수 있다. 또한, MIT 소자(200, 200a)는 구조 자체의 변화, 예컨대 도 6c에서 전극 박막의 제1 간격(d)이나 제1 폭(W) 등의 변화에 의해서 임계 온도를 변화시킬 수 있다. The stacked or
도 7은 이산화바나듐(VO2)으로 제조된 MIT 소자의 온도에 대한 저항 특성을 보여주는 그래프로서, MIT 소자로는 일정한 소정 전압이 인가되어 있다.FIG. 7 is a graph showing a resistance characteristic with respect to temperature of an MIT device made of vanadium dioxide (VO 2 ), wherein a certain predetermined voltage is applied to the MIT device.
도 7을 참조하면, MIT 소자는 340K 미만에서는 105Ω 이상의 저항값을 가져 절연체로서 특성을 나타내다가 340K 이상에서 급격한 불연속 전이를 하여 수십 Ω 정도의 저항값을 갖는 금속으로서의 특성을 나타낸다. 본 그래프를 참조하여 볼 때, 실험에 사용된 MIT 소자는 340K에서 불연속 MIT가 일어나므로, 임계 온도를 340K 정도로 볼 수 있겠다.Referring to FIG. 7, the MIT device exhibits characteristics as an insulator having a resistance value of 10 5 Ω or more at 340 K or less, and exhibits a sudden discontinuous transition at 340 K or more and exhibits a resistance value of about several tens of ohms. Referring to this graph, since the MIT device used in the experiment has a discontinuous MIT at 340 K, the critical temperature can be seen to be about 340K.
도면으로 도시하지는 않았지만, MIT 소자의 전압-전류 곡선의 그래프의 경우에는 임계 온도에서 전류가 불연속 점프를 통해 급격하게 증가하고, 전압은 감소하는 것을 볼 수 있다. 여기서는 온도에 따른 MIT 발생을 설명하였지만, 일반적으로 MIT 소자는 온도 이외에도 압력, 전압, 전기장, 전자파 등의 여러 물리적인 특성에 의해서 MIT가 발생할 수 있다. 그러나 본 발명의 요지와 거리가 있으므로 다른 물리적 특성에 의한 MIT 발생에 대한 자세한 설명은 생략한다.Although not shown in the drawing, in the case of the graph of the voltage-current curve of the MIT device, it can be seen that the current abruptly increases at the critical temperature through the discontinuous jump and the voltage decreases. Although MIT generation according to temperature has been described here, in general, MIT devices can generate MIT by various physical characteristics such as pressure, voltage, electric field, and electromagnetic wave in addition to temperature. However, since there is a distance from the gist of the present invention, detailed description of MIT generation by other physical characteristics is omitted.
한편, 본 실험에 이용된 MIT 소자는 VO2로 형성된 MIT 박막을 이용하여 제작되었지만, VO2에 한정되지 않고, 앞서 여러 물리적 특성들에 의해 불연속 점프 특성을 가질 수 있는 신소재 또는 재료를 이용하여 MIT 박막을 제작할 수 있음은 물론이다. 또한, MIT 박막은 세라믹 박막 또는 단결정 박막 등의 형태로 제작할 수도 있다.Meanwhile, the MIT device used in this experiment was fabricated using the MIT thin film formed of VO 2 , but it is not limited to VO 2 , but may be made of a material or material that can have discontinuous jump characteristics due to various physical characteristics, It is of course possible to produce a thin film. The MIT thin film may also be formed in the form of a ceramic thin film or a single crystal thin film.
도 8은 정현파 입력에 대한 출력전압의 변화를 측정하기 위해 사용된 도 4의 변형 회로도로서, 커패시터 일 단자에 연결된 게이트 단자(VG)로 입력 전압(VIN)이 인가되고, FET의 드레인 단자에서 제1 출력 전압(VOUT1)이 측정되며, 커패시터(C1)의 타 단자에서 제2 출력 전압(VOUT2)이 측정된다.Fig. 8 is a modified circuit diagram of Fig. 4 used to measure a change in the output voltage with respect to a sinusoidal input. The input voltage V IN is applied to the gate terminal V G connected to one terminal of the capacitor, The first output voltage V OUT1 is measured at the other terminal of the capacitor C1 and the second output voltage V OUT2 is measured at the other terminal of the capacitor C1.
도 8을 참조하면, 본 실험에서 사용한 가변 게이트 FET은 FET의 게이트로 커패시터(C1)가 연결되어 RC 회로를 구성한다. 이러한 RC 회로는 커패시터(C1)를 제외하고는 도 4와 동일한 회로일 수 있다. 한편, 사용된 FET은 MOS(Metal Oxide Semiconductor) FET으로서, 예컨대, KTK919S일 수 있다.Referring to FIG. 8, in the variable gate FET used in the present experiment, the capacitor C1 is connected to the gate of the FET to form an RC circuit. This RC circuit may be the same circuit as in Fig. 4 except for the capacitor C1. On the other hand, the FET used may be a MOS (Metal Oxide Semiconductor) FET, for example, KTK919S.
이와 같은 RC회로에서 게이트 단자(VG)에 입력 전압(VIN)으로 15MHz의 고주파 정현파를 인가하고, FET의 드레인 단자에서 MIT 소자의 저항(RMIT)의 변화 및 MIT 소자에 인가되는 전압(VMIT)의 변화에 따른, 제1 출력 전압(VOUT1)에 대한 두 가지 출력파형을 관찰한다. 또한, 커패시터 타단에서, MIT 소자의 저항(RMIT)의 변화에 따른, 제2 출력 전압(VOUT2)에 대한 출력 파형을 관찰한다.In this RC circuit, a 15 MHz high frequency sinusoidal wave is applied to the gate terminal V G as the input voltage V IN to change the resistance (R MIT ) of the MIT element at the drain terminal of the FET and the voltage Observe the two output waveforms for the first output voltage (V OUT1 ) in accordance with the change of the output voltage (V MIT ). Further, at the other end of the capacitor, an output waveform with respect to the second output voltage (V OUT2 ) is observed according to the change of the resistance (R MIT ) of the MIT element.
RC 회로는 High-pass filter로 간주되며, 아래의 식(1)에 따라, 고주파일 경우 입력전압에 대한 출력전압의 비가 커진다. The RC circuit is regarded as a high-pass filter, and according to the following equation (1), the ratio of the output voltage to the input voltage increases at high frequencies.
표 2는 도 8의 RC 회로도에서, MIT 소자에 인가되는 전압(VMIT)을 변화시킬 때의 제1 출력 전압(VOUT1)을 보여준다.Table 2 shows the first output voltage (V OUT1 ) when changing the voltage (V MIT ) applied to the MIT device in the RC circuit diagram of Fig.
(Mhz)Freq.
(Mhz)
(Ω)R 1
(Ω)
표 2에서, VG는 게이트 단자로 인가되는 전압을 나타내고, VD는 FET의 드레인 단자에 인가되는 전압을 나타내며, Freq.은 입력 전압의 주파수로 단위는 Mhz이며, C는 커패시터(C1)의 커패시턴스를 나타내며, R1은 FET의 드레인 단자에 연결된 저항 소자(R1)에 대한 저항값을 나타낸다.
In Table 2, V G denotes the voltage applied to the gate terminal, V D denotes the voltage applied to the drain terminal of the FET, Freq. Denotes the frequency of the input voltage, and the unit is Mhz. And R1 represents the resistance value of the resistance element R1 connected to the drain terminal of the FET.
표 2를 분석하면, Analyzing Table 2,
a. VMIT가 인가되기 전의 제1 출력 전압((VOUT1)은 230mV이다. VMIT가 인가된 후에는 제1 출력 전압((VOUT1)은 최대 900mV까지 증가하여, VMIT가 인가되기 전의 제1 출력 전압(VOUT1)보다 2~4배까지 증폭된다.
a. The first output voltage ((V OUT1) before being applied to the V MIT is 230mV. V after an MIT is the first output voltage ((V OUT1) is increased up to 900mV, the first prior to applying the V MIT Is amplified to 2 to 4 times the output voltage (V OUT1 ).
b. 1V 이상의 VMIT 전압이 인가되면서부터 양의 정현파에 옵셋(offset)이 발생한다. 제1 출력 전압(VOUT1)의 최대값은 VMIT의 전압상승에 따라 상승하였지만, 최소값은 VMIT=2V 이상부터 -700mV로 일정하다.
b. An offset occurs in the positive sine wave when the V MIT voltage of 1 V or more is applied. First maximum value of the output voltage (V OUT1) is but rises as the voltage rise of the V MIT, the minimum value is constant at least from -700mV MIT V = 2V.
도 9a 및 9b는 도 8의 회로도에서 측정한 입력 전압과 출력 전압을 보여주는 신호 파형도들로서, 도 9a는 MIT 소자가 연결되지 않은 경우의 제1 출력 전압에 대한 파형도이고, 도 9b는 MIT 소자로 4V의 전압을 인가한 경우의 제1 출력 전압에 대한 파형도이다..9A and 9B are waveform diagrams showing the input voltage and the output voltage measured in the circuit diagram of FIG. 8. FIG. 9A is a waveform diagram of the first output voltage when the MIT device is not connected, Is a waveform chart for the first output voltage when a voltage of 4 V is applied.
도 9a의 파형도는 표 2의 최상부의 조건, 즉, 입력 전압(VIN)이 5sin2πft 이고, RMIT 및 VMIT가 연결이 안된 경우를 보여준다. 이러한 경우, 제1 출력 전압은 230mV 정도로 매우 작음을 알 수 있다. 한편, 도 9a 하부의 ch1 5V는 입력 전압 부분의 그래프 상의 눈금의 단위가 5V임을 의미하고, ch2 200mV는 출력 전압 부분의 눈금의 단위가 200mV임을 의미한다.The waveform diagram of FIG. 9A shows the top condition of Table 2, that is, when the input voltage V IN is 5
도 9b의 파형도는 표 2의 최하부의 조건, 즉, 입력 전압(VIN)이 5sin2πft 이고, RMIT가 30Ω 그리고 VMIT가 4V인 경우를 보여준다. 이러한 경우, 제1 출력 전압은 900mV 정도로 증가함을 알 수 있고, 또한, 최소값이 -700mV로 200mV 정도의 옵셋이 발생함을 알 수 있다. 결과적으로, VMIT증가에 따라, 제1 출력 전압이 VMIT 연결 전보다 증폭됨을 알 수 있다. 예컨대, VMIT 연결 전과 비교해서, VMIT가 4V일 때, 제1 출력 전압이 거의 4배 정도 증폭됨을 확인할 수 있다.The waveform diagram of FIG. 9B shows the lowest condition of Table 2, that is, the case where the input voltage V IN is 5
도 10은 도 8의 회로도에서 측정한, VMIT 변화에 따른 제1 출력 전압(VOUT1)의 최대 최소값을 표시한 그래프이다.10 is a graph showing a maximum minimum value of the first output voltage V OUT1 according to the change of V MIT , which is measured in the circuit diagram of FIG.
도 10을 통해 알 수 있듯이, VMIT가 연결되지 않은 부분에서의 제1 출력 전압이 도시되고 있고, 또한, VMIT가 증가함에 따라, 제1 출력 전압이 증가함을 할 수 있다. 한편, 제1 출력 전압의 최대값과 최소값의 측면에서 검토하면, 제1 출력 전압은 VMIT가 증가함에 따라, 계속 증가하나, 최소값은 VMIT=2V 이상부터 -700mV로 일정함을 할 수 있다. 그에 따라, VMIT=1V 이상부터 발생한 옵셋이 계속 증가함을 알 수 있다.As can be seen through 10, V MIT and the first output voltage at the non-connection portion is shown, also, it is possible to that the first output voltage is increased as the V MIT increases. On the other hand, as far as the maximum and minimum values of the first output voltage are concerned, the first output voltage continues to increase as V MIT increases, but the minimum value may be constant from V MIT = 2V to -700 mV . As a result, it can be seen that the offset generated from V MIT = 1 V or more continues to increase.
도 8의 회로도에서 측정한 RMIT 변화에 따른 제1 출력 전압(VOUT1)은 표 3과 같이 나타난다.
The first output voltage V OUT1 according to the R MIT change measured in the circuit diagram of FIG. 8 is shown in Table 3.
(Mhz)Freq.
(Mhz)
표 3에 나타난 변수들의 의미는 표 1에서 설명한 것과 동일하다.
The meanings of the variables in Table 3 are the same as those described in Table 1.
표 3을 분석하면,Analyzing Table 3,
a. RMIT의 저항이 커질수록 제1 출력 전압(VOUT1)이 줄어든다. 즉, 증폭이 잘 되지 않는다.a. As the resistance of R MIT increases, the first output voltage (V OUT1 ) decreases. That is, the amplification does not work well.
b. RMIT=30Ω, VOUT1의 최대값과 최소값의 절대값 차이는 200mV이다. 즉, b. R MIT = 30 Ω, and the absolute value difference between the maximum value and the minimum value of V OUT1 is 200 mV. In other words,
│900│-│-700│= 200[mV]900 - 700 - = 200 [mV]
c. RMIT=100kΩ 에서는 VOUT1의 최대값과 최소값의 절대값 차이가 50mV로 저항이 증가할수록 옵셋이 줄어든다. 즉,c. At R MIT = 100kΩ, the absolute value difference between the maximum and minimum values of V OUT1 is 50mV, and as the resistance increases, the offset decreases. In other words,
│450│-│-400│= 50[mV]
400 - - 400 = 50 [mV]
도 11은 도 8의 회로도에서 측정한, RMIT 변화에 따른 제1 출력 전압(VOUT1)의 최대 최소값을 표시한 그래프이다.11 is a graph showing the maximum and minimum values of the first output voltage V OUT1 according to the change of R MIT measured in the circuit diagram of FIG.
도 11을 참조하면, 도시된 바와 같이, RMIT=30Ω일 때, 제1 출력 전압의 옵셋이 200mV로 가장 크고, RMIT= 100kΩ일 때 제1 출력 전압의 옵셋이 50mV로 줄어듦을 확인할 수 있다. 그래프의 기울기에 기초하여 RMIT가 증가할수록 제1 출력 전압의 옵셋이 줄어들어 어느 수치에서부터 옵셋이 사라질 것으로 예상된다.Referring to FIG. 11, it can be seen that, when R MIT = 30?, The offset of the first output voltage is the largest at 200 mV and the offset of the first output voltage is reduced to 50 mV when R MIT = 100 k? . Based on the slope of the graph, as the R MIT increases, the offset of the first output voltage is reduced and the offset is expected to disappear from any value.
도 12a 및 12b는 도 8의 회로도에서, 커패시터를 통과한 후의 제2 출력 전압(VOUT2)을 보여주는 신호 파형도로서, RMIT을 제외하고, 입력 전압, 주파수 등의 실험 조건은 표 3에 따른 제1 출력 전압 측정에서와 동일하게 적용된다. 12A and 12B are signal waveform diagrams showing a second output voltage (V OUT2 ) after passing through a capacitor in the circuit diagram of FIG. 8. Experimental conditions such as input voltage and frequency except for R MIT are shown in Table 3 The same applies to the first output voltage measurement.
도 12a는 120Ω ≤ RMIT ≤ 200Ω 영역에서, 제2 출력 전압(VOUT2)을 보여주는데, 커패시터를 통과한 후의 출력 파형인 제2 출력 전압(VOUT2)에는 직류 성분이 더해졌음을 알 수 있다. 예컨대, 약, 0.5V의 DC 전압이 추가됨(베이스(base) 전압이 증가됨)을 확인할 수 있다. 이는, MIT 소자로부터의 전압 인가에 기인한 것으로 추정된다.12A shows the second output voltage V OUT2 in the region of 120 Ω ≤ R MIT ≤ 200 Ω. It can be seen that the DC component is added to the second output voltage V OUT2 , which is the output waveform after passing through the capacitor. For example, it can be confirmed that a DC voltage of about 0.5 V is added (base voltage is increased). This is presumably attributed to the voltage application from the MIT device.
도 12b는 120Ω ≤ RMIT ≤ 200Ω 영역 이외의 저항영역에서의 제2 출력 전압(VOUT2)을 보여주는데, 역시 직류 성분이 추가된다. 추가된 DC 전압은 0.5V 이상으로 측정된다. 여기서, ch1 5V는 입력 전압 부분의 눈금의 간격이 5V임을 의미하고, ch2 1V는 출력 전압 부분의 눈금의 간격이 1V임을 의미한다.FIG. 12B shows the second output voltage V OUT2 in the resistance region other than the 120? R MIT ? 200? Region, and also the DC component is added. The added DC voltage is measured above 0.5V. Here,
한편, 도 12a 및 12b의 입력 전압과 제2 출력 전압의 비교를 통해, 커패시터를 통과한 후 출력신호는 입력신호의 7~8배 감소됨을 알 수 있다. 또한, DC 전압 추가를 고려하지 않으면, 120Ω ≤ RMIT ≤ 200Ω 영역에서, 옵셋이 가장 적게 발생한다.On the other hand, through comparison of the input voltage and the second output voltage of FIGS. 12A and 12B, it can be seen that the output signal after passing through the capacitor is reduced by 7 to 8 times the input signal. Also, if DC voltage addition is not taken into consideration, the offset is the least in the region of 120? R MIT ? 200 ?.
지금까지의 도 8 회로도를 통한 제1 출력 전압 및 제2 출력 전압 측정 실험에서의 결론은 다음과 같다. The conclusions in the experiment of measuring the first output voltage and the second output voltage through the circuit diagram of FIG. 8 so far are as follows.
a. RC 고주파 회로에서 MIT 소자에 인가되는 전압과 저항을 변화시킨 결과, R-C로만 구성된 회로보다 더 높은 제1 출력 전압을 보여준다.a. As a result of changing the voltage and resistance applied to the MIT device in the RC high-frequency circuit, the first output voltage is higher than that of the circuit composed only of R-C.
b. VMIT=4V에서 최대 제1 출력 전압 (900mV)을 보여준다. 이러한 결과는 VMIT가 인가되지 않았을 경우보다 약 4배 제1 출력 전압이 증가함을 보여준다. b. The maximum first output voltage (900mV) is shown at V MIT = 4V. This result shows that the first output voltage increases about 4 times as compared to when V MIT is not applied.
c. RMIT가 증가할수록 제1 출력 전압은 떨어지지만 옵셋은 작아진다.c. As R MIT increases, the first output voltage drops but the offset decreases.
d. MIT 소자의 저항이 120Ω ≤ RMIT ≤ 200Ω의 조건일 때, 옵셋이 가장 적게 발생한다.d. When the resistance of the MIT device is 120 Ω ≤ R MIT ≤ 200 Ω, the offset is the least.
덧붙여, 본 실험에서, 입력 전압을 15MHz의 고주파 정현파를 이용하였으나, RF 신호의 경우에도 동일한 결과가 나올 것으로 예측된다.In addition, in this experiment, a high frequency sine wave having an input voltage of 15 MHz was used, but it is expected that the same result will also be obtained in the case of an RF signal.
도 13은 본 발명의 다른 실시예에 따른 가변 게이트 FET을 포함한 전기 전자장치에 대한 회로도이다.13 is a circuit diagram of an electric / electronic device including a variable gate FET according to another embodiment of the present invention.
도 13을 참조하면, 본 실시예의 전기전자장치는 도 4의 전기전자장치와 유사하게 가변 게이트 FET(1000a), 및 구동소자(300)를 포함할 수 있다. 그러나 가변 게이트 FET(1000a)은 도 4에서의 가변 게이트 FET(1000)과 다르다. 즉, 본 실시예에서의 가변 게이트 FET(1000a)은 FET(100) 및 FET(100)의 게이트(G)로 연결된 써미스터(Thermistor) 소자(500)를 포함할 수 있다.Referring to Fig. 13, the electric device of this embodiment may include a
본 실시예에서의 써미스터 소자(500)는 도 4의 전기전자장치에서의 MIT 소자(200)와 동일 기능을 수행할 수 있다. 그에 따라, 본 실시예에서의 가변 게이트 FET(1000a)의 소자 연결 구조는 도 4에서의 가변 게이트 FET(1000)과 동일하다.The
즉, FET(100)의 드레인(D)으로는 구동 전압원(VD)이 연결되고, 소스(S)에는 구동 소자(300)가 연결된다. 또한, FET(100)의 게이트(G)에는 게이트 전압원(VG) 및 써미스터 소자(500)가 접점(A)을 통해 함께 연결된다. 써미스터 소자(500)의 일 단자는 FET(100)의 게이트(G)에 연결되며, 타 단자는 제어용 전압원(VTh)에 연결된다. 더 나아가, 저항 소자(400)가 FET(100)의 드레인(D)과 구동 전압원(VD) 사이에 연결될 수 있고, 다른 저항 소자가 전기전자장치 내의 요구되는 각 부분에 추가되거나 생략될 수 있다.That is, a driving voltage source V D is connected to the drain D of the
써미스터 소자(500)는 2 단자 또는 3 단자 소자로서, 온도의 증가에 따라 저항이 감소하는 특성을 갖는다. 이러한 써미스터 소자(500)에 대한 구체적인 구조와 특징에 대해서는 도 15a 및 도 15b에 대한 설명부분에서 좀더 상세히 기술한다.The
본 실시예의 전기전자장치에서의 가변 게이트 FET(1000a)의 동작 원리는 도 4의 전기전자장치에서의 가변 게이트 FET(1000)과 유사하다.The operation principle of the
즉, FET(100)의 고속 스위칭에 의해 열이 발생하면서 소스-드레인의 채널 전류가 줄어든다. 그러나 이때 발생된 열이 써미스터 소자(500)에 전달되고, 써미스터 소자(500)가 열에 의해 저항이 줄어듦으로써, 제어용 전압원(VTh)의 전압이 접점(A)을 통해 FET(100)의 게이트(G)로 인가되어, FET(100)의 게이트 전압을 상승시키게 된다. 다만, MIT 소자(200)의 경우는 금속으로 전이되기 때문에 제어용 전압원(VMIT)의 전압과 거의 동일한 전압이 FET(100)의 게이트로 인가되지만, 써미스터 소자(500)의 경우는, 제어용 전압원(VTh)의 전압에서 저항 감소 후의 저항값에 해당하는 전압 강하를 뺀 전압이 FET(100)의 게이트로 인가된다.That is, heat is generated by the high-speed switching of the
결과적으로 FET(100)의 게이트 전압의 상승에 의해 소스-드레인 전류가 증가하고, 또한, 소스-드레인 전류의 증가에 의해, 소스-드레인 채널층의 온도가 감소됨은 전술한 바와 같다.As a result, the source-drain current is increased by the rise of the gate voltage of the
도 14는 본 발명의 다른 실시예에 따른 가변 게이트 FET을 포함한 전기 전자장치에 대한 회로도이다.14 is a circuit diagram of an electric / electronic device including a variable gate FET according to another embodiment of the present invention.
도 14를 참조하면, 본 실시예의 전기전자장치는 도 13의 전기전자장치와 유사한 구조를 가지나, 써미스터 소자(500) 부분만이 다르다. 즉, 써미스터 소자(500)의 일 단자는 접점(A)을 통해 FET(100)의 게이트(G)로 연결되고, 타 단자는 그라운드로 연결될 수 있다. 이와 같이 그라운드를 써미스터 소자(500)에 연결함으로써, FET(100)의 소스-드레인 전류를 감소시킬 수 있다. 이는 도 5의 전기전자장치에 대한 회로에서, MIT 소자(200)에 그라운드 전압을 인가하는 이유 또는 원리와 동일하다.14, the electrical and electronic apparatus of this embodiment has a structure similar to that of the electrical and electronic apparatus of Fig. 13, except that only the portion of the
한편, 써미스터 박막을 이용하는 가변 게이트 FET의 경우도, 앞서 MIT 소자를 이용하는 가변 게이트 FET과 같이, FET 어레이 소자 내의 각각의 FET에 써미스터 소자가 하나씩 연결된 회로 구조로 확장될 수 있음은 물론이다.In the case of a variable gate FET using a thermistor thin film, it is needless to say that it can be expanded to a circuit structure in which a thermistor element is connected to each FET in a FET array element like a variable gate FET using an MIT element.
이하에서, 가변 게이트 FET에 대한 설명할 때, 설명의 편의를 위해 MIT 소자(200) 및 써미스터 소자(500)를 '게이트 제어 소자'로 통칭한다.In the following description of the variable gate FET, the
도 15a 및 15b는 도 13 또는 도 14에 가변 게이트 FET에 이용되는 써미스터 소자에 대한 단면도들로서, 도 15a는 2 단자 써미스터 소자에 대한 단면도이고, 도 15b는 3 단자 써미스터 소자에 대한 단면도이다.15A and 15B are cross-sectional views of the thermistor element used in the variable gate FET in FIG. 13 or FIG. 14, wherein FIG. 15A is a cross-sectional view of a two-terminal thermistor element and FIG. 15B is a cross- sectional view of a three-terminal thermistor element.
도 15a를 참조하면, 2 단자 써미스터 소자(500)는 기판(510), 써미스터 박막(520), 및 전극 박막(530)을 포함할 수 있다. Referring to FIG. 15A, a two-
기판(510)은 절연 기판 또는 실리콘과 같은 반도체 기판일 수 있다.The
써미스터 박막(520)은 기판(510) 상으로 형성되며, NTC(Negative temperature coefficient) 특성을 갖는 박막이다. NTC 특성에 대해서는 도 16의 그래프 부분에서 설명한다. 예컨대, 써미스터 박막(20)은 Ⅲ+Ⅴ족 반도체, Ⅱ+Ⅵ 반도체, 탄소화합물인 그라펜(Graphene)과 카본 나노튜브, pn 접합 Si와 같은 pn 접합 다이오드, V2O5, p형 GaAs, 및 p형 Ge 등을 포함하는 반도체 박막으로 형성될 수 있다.The thermistor
이러한 써미스터 박막(520)은 제1 전극 박막(531)과 제2 전극 박막(533) 사이에 형성되는데, 평면 구조상으로, 하나의 직사각형 띠 형태로 상기 제1 및 제2 전극 박막(531, 533) 사이에 연결되는 구조로 형성되거나 또는, 적어도 2 개의 직사각형 띠 형태로 제1 및 제2 전극 박막(531, 533) 사이에 병렬로 연결되는 구조로 형성될 수 있다.The thermistor
전극 박막(530)은 써미스터 박막(520)으로 전압을 인가하기 위한 전극으로서, 제1 전극 박막(531) 및 제2 전극 박막(533)을 포함할 수 있다. 제1 전극 박막(531) 및 제2 전극 박막(533)은 써미스터 박막(520) 양 측면으로 서로 대향하도록, 기판(510) 상에 형성될 수 있다. 한편, 도시된 바와 같이 제1 전극 박막(531) 및 제2 전극 박막(533)은 써미스터 박막(520) 상면 일부를 덮도록 형성될 수 있다.The electrode
도 15b를 참조하면, 3 단자 써미스터 소자(500a)는 기판(510), 써미스터 박막(520), 전극 박막(530) 및 방열 박막(540)을 포함할 수 있다. 즉, 본 실시예의 써미스터 소자(500a)는 도 15a의 2 단자 써미스터 소자(500) 달리, 기판(510) 하부에 방열 박막(540)을 더 포함한다.15B, a three-
방열 박막(540)의 써미스터 소자(500a)의 방열을 위한 단자로서, 기판(510) 하부 전면에 열전달이 잘되는 금속 물질로 형성될 수 있다. 이러한 방열 박막(540)을 통해 열이 방출됨으로써, 써미스터 소자(500a)의 자체 온도 상승에 의한 오작동을 방지할 수 있다.A terminal for radiating heat of the
한편, 도시하지는 않았지만, 써미스터 소자(500, 500a)는, 기판(510)과 써미스터 박막(520) 사이에 격자 부정합을 완화시키기 위하여, 기판(510) 상에 형성된 버퍼층(미도시)을 포함할 수 있다. 또한, 써미스터 소자(500, 500a)는 써미스터 박막(520)을 보호하기 위하여, 전극 박막(530) 및 써미스터 박막(520) 상으로 형성된 써미스터 보호용 절연막(미도시)을 포함할 수도 있다.Although not shown, the
도 16은 써미스터 소자의 온도에 대한 저항 특성을 보여주는 그래프이다.16 is a graph showing resistance characteristics of the thermistor element with respect to temperature.
도 16을 참조하면, 써미스터 소자, 좀더 구체적으로 써미스터 박막의 온도에 대한 저항의 그래프(A)는 도시된 바와 같이 온도의 증가에 따라 지수적으로 감소한다. 이와 같이 온도에 반비례하여, 온도의 증가에 따라 저항이 감소하는 써미스터를 부특성온도계수(Negative temperature coefficient: NTC) 써미스터라고 한다. Referring to FIG. 16, a graph (A) of the resistance against the temperature of the thermistor element, more specifically the thermistor thin film, exponentially decreases with increasing temperature as shown. The thermistor whose resistance decreases with increasing temperature in inverse proportion to the temperature is called a negative temperature coefficient (NTC) thermistor.
이러한, NTC 특성을 갖는 써미스터 박막은 Be-doped GaAs 박막으로 형성될 수 있다. 그러나 Be-doped GaAs 박막에 한정되지 않고, NTC 특성을 갖는 어떤 종류의 물질 박막도 써미스터 소자 제작에 이용될 수 있음은 물론이다. 예컨대, pn 접합 다이오드나 트랜지스터의 베이스-에미터 간의 pn 정션 부분을 써미스터 소자로 이용할 수도 있다.Such a thermistor thin film having NTC characteristics can be formed of a Be-doped GaAs thin film. However, it is needless to say that the thin film of any kind having NTC characteristic can be used for the production of the thermistor element, not limited to the Be-doped GaAs thin film. For example, a pn junction diode or a pn junction between a base and an emitter of a transistor may be used as a thermistor element.
전술한 본 실시예들의 게이트 제어 소자를 구비한 가변 게이트 FET는 고속, 고전력, 및 저발열의 스위칭 소자로서, RF 신호 증폭용 소자, DC-DC 스위칭 소자, 파워 서플라이용 스위칭 소자, 마이크로프로세서에서 고속 신호 처리용 스위칭 소자, 전자기기들의 파워 제어용 스위칭 소자, 리튬이온 충전용 스위칭 소자, LED 제어용 스위칭 소자, 디스플레이 픽셀 제어용 스위칭 소자, 메모리 셀 제어용 스위칭 소자, 음향기기에서 음향 및 음성 신호 증폭용 스위칭 소자, 포토-릴레이, 및 광 스위치 등의 스위칭 소자에 이용될 수 있다. 또한 그러한 스위칭 소자들을 포함하는 모바일폰, 노트북 컴퓨터, 컴퓨터, 메모리 등의 모든 전기전자장치에 유용하게 활용될 수 있다.The variable gate FET having the gate control element according to the above-described embodiments of the present invention is a high-speed, high-power, and low-heating switching element and can be used for an RF signal amplification device, a DC- A switching element for signal processing, a switching element for power control of electronic devices, a switching element for charging lithium ions, a switching element for LED control, a switching element for controlling display pixels, a switching element for controlling memory cells, Photo-relays, and optical switches. And can be usefully used in all electric and electronic devices including mobile phones, notebook computers, computers, memories, etc., including such switching elements.
도 17은 본 발명의 일 실시예 따른 가변 게이트 FET이 하나의 패키지로 원칩화된 모습을 보여주는 평면도이다.17 is a plan view showing a variable gate FET according to an embodiment of the present invention as one package.
도 17을 참조하면, 도 4, 5, 13 및 14의 전기전자장치 내의 가변 게이트 FET(1000, 1000a), 즉 FET(100)과 게이트 제어 소자(200, 500)는 도시된 바와 같이 하나의 패키지(2000)로 원칩화될 수 있다. 이러한 원칩 구조 패키지(2000) 내에서, 게이트 제어 소자(200, 500)는 FET(100)의 열이 발생하기 쉬운 부분으로 배치될 수 있다.Referring to Figure 17, the
원칩 구조 패키지(2000)의 외부로 노출된 핀들(1 ~ 8)은 도 4, 5, 13 및 14의 전기전자장치 내에서 가변 게이트 FET(1000, 1000a)에 연결되는 소자들의 단자들과 연결을 위해 이용될 수 있다. 한편, 원칩 구조 패키지(2000)의 핀들의 배치 구조나 개수는 변경될 수 있음은 물론이다.The
도 18a 및 18b는 본 발명의 일 실시예 따른 가변 게이트 FET의 다른 패키지 구조를 보여주는 단면도 및 평면도이다.18A and 18B are cross-sectional and plan views showing another package structure of a variable gate FET according to an embodiment of the present invention.
도 18a를 참조하면, 본 실시예의 게이트 가변 트랜지스터(1000, 1000a)의 패키지 구조는 도 17의 원칩 구조 패키지(2000)와 달리, 가변 게이트 FET(1000, 1000a)를 구성하는 FET(100) 및 게이트 제어 소자(200, 500)가 각각 패키징되어 결합되는 구조를 가질 수 있다.18A, the package structure of the
게이트 제어 소자(200, 500)가 패키징된 제2 패키지(4000)는 FET(100)이 패키징된 제1 패키지(3000)에 열 전달 매개체(3500)를 통해 결합될 수 있다. 이러한 열 전달 매개체(3500)는 FET(100)으로부터 발생된 열을 게이트 제어 소자(200, 500)로 효율적으로 전달하는 물질, 예컨대 열전도도가 높은 물질로 형성될 수 있다. 또한, 게이트 제어 소자(200, 500)의 동작 성능 향상을 위해, 제2 패키지(4000)는 제1 패키지(3000) 상에서 열이 많이 발생하는 부분으로 결합될 수 있다.The
도 18b를 참조하면, 제1 패키지(3000) 내에 FET(100)이 배치되고, 열이 많이 발생하는 부분인 타원의 점선 부분(B) 상부에 제2 패키지(4000)가 배치될 수 있다. 평면도이기 때문에 도시되지 않았지만, 열 전달 매개체(3500)가 제1 패키지(3000)와 제2 패키지(4000) 사이에 존재할 수 있음은 물론이다.Referring to FIG. 18B, the
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.While the present invention has been described with reference to exemplary embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. will be. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.
100: FET 200, 200a: MIT 소자
210: 기판 220: 버퍼
230, 230a: MIT 박막 240, 240a: 전극 박막
241, 241a: 제1 전극 박막 243, 243a: 제2 전극 박막
300: 구동 소자 400: 저항 소자
500, 500a: 써미스터 소자 510: 기판
520: 써미스터 박막 530: 전극 박막
531: 제1 전극 박막 533: 제2 전극 박막
540: 방열 박막 1000, 1000a: 게이트 가변 트랜지스터
2000: 원칩 구조 패키지 3000: 제1 패키지
3500: 열 전달 매개체 4000: 제2 패키지100:
210: substrate 220: buffer
230, 230a: MIT
241, 241a: First electrode
300: Driving element 400: Resistance element
500, 500a: thermistor element 510: substrate
520: thermistor thin film 530: electrode thin film
531: first electrode thin film 533: second electrode thin film
540: heat dissipation
2000: One-chip structure package 3000: First package
3500: heat transfer medium 4000: second package
Claims (20)
상기 FET의 표면 또는 발열 부분으로 부착되고, 회로적으로는 상기 FET의 게이트 단자에 연결되어 상기 게이트 단자의 전압을 가변시키는 게이트 제어 소자;를 포함하고,
상기 FET이 소정 온도 이상 상승 시에 상기 게이트 가변 소자에 의해 상기 게이트 단자의 전압이 가변되어 상기 FET의 소스-드레인 사이의 채널 전류가 제어되며,
제1 단자 및 제2 단자를 구비한 커패시터를 더 포함하고,
상기 제1 단자는 상기 FET의 게이트와 상기 게이트 제어 소자에 연결되고, 상기 제2 단자는 게이트 전압원에 연결되는 것을 특징으로 하는 가변 게이트 전계 효과 트랜지스터.A field effect transistor (FET); And
And a gate control element attached to a surface or a heating portion of the FET and connected to the gate terminal of the FET in a circuit manner to vary a voltage of the gate terminal,
The voltage of the gate terminal is changed by the gate variable element to control the channel current between the source and the drain of the FET when the FET rises above a predetermined temperature,
Further comprising a capacitor having a first terminal and a second terminal,
Wherein the first terminal is connected to the gate of the FET and the gate control element, and the second terminal is connected to the gate voltage source.
상기 게이트 제어 소자는,
임계 온도에서 급격한 금속 절연체 전이(Metal-Insulator Transition: MIT)가 발생하는 MIT 소자를 포함하는 것을 특징으로 하는 가변 게이트 전계 효과 트랜지스터.The method according to claim 1,
Wherein the gate control element comprises:
And an MIT device in which a rapid metal-insulator transition (MIT) occurs at a critical temperature.
상기 MIT 소자는 상기 임계 온도에서 급격한 MIT를 일으키는 MIT 박막; 및
상기 MIT 박막에 컨택하는 적어도 2 개의 전극 박막;을 포함하며,
상기 MIT 소자는 상기 MIT 박막을 사이에 두고 2개의 상기 전극 박막이 상하로 적층된 적층형이거나, 또는 상기 MIT 박막의 양 측면으로 2개의 상기 전극 박막이 배치된 수평형인 것을 특징으로 하는 것을 특징으로 하는 가변 게이트 전계 효과 트랜지스터.3. The method of claim 2,
Wherein the MIT device comprises: an MIT thin film causing abrupt MIT at the critical temperature; And
And at least two electrode thin films contacting the MIT thin film,
Wherein the MIT device is of a laminate type in which two electrode thin films are stacked on top of each other with the MIT thin film sandwiched therebetween or is horizontally arranged with two electrode thin films disposed on both sides of the MIT thin film. Wherein the variable gate field effect transistor comprises:
상기 MIT 소자는 상기 임계 온도에서 급격한 MIT를 일으키는 MIT 박막;
상기 MIT 박막에 컨택하는 2개의 전극 박막;을 포함하며,
2개의 상기 전극 박막 중 어느 하나인 제1 전극 박막은 상기 게이트 단자에 연결되고, 다른 하나인 제2 전극 박막은 제어용 전압원 또는 그라운드에 연결되는 것을 특징으로 하는 가변 게이트 전계 효과 트랜지스터.3. The method of claim 2,
Wherein the MIT device comprises: an MIT thin film causing abrupt MIT at the critical temperature;
And two electrode thin films contacting the MIT thin film,
Wherein one of the two electrode thin films is connected to the gate terminal and the other one of the two electrode thin films is connected to a control voltage source or a ground.
상기 FET이 임계 온도 이상 상승 시에,
상기 MIT 박막이 절연체에서 금속으로 전이함으로써, 상기 제어용 전압원 또는 그라운드 전압이 상기 게이트 단자에 인가되는 것을 특징으로 하는 가변 게이트 전계 효과 트랜지스터.5. The method of claim 4,
When the FET rises above the threshold temperature,
Wherein the MIT thin film is transferred from an insulator to a metal so that the control voltage source or ground voltage is applied to the gate terminal.
상기 FET의 드레인 전극으로는 구동 전압원이 연결되고,
상기 FET의 소스 전극으로는 구동 소자가 연결되며,
상기 FET의 게이트로는 게이트 전압원 및 상기 MIT 소자가 공통으로 연결되는 것을 특징으로 하는 가변 게이트 전계 효과 트랜지스터.5. The method of claim 4,
A driving voltage source is connected to the drain electrode of the FET,
A driving element is connected to the source electrode of the FET,
And a gate voltage source and the MIT device are commonly connected to the gate of the FET.
상기 게이트 제어 소자는,
온도 증가에 따라 저항이 감소하는 써미스터(thermistor) 소자를 포함하는 것을 특징으로 하는 가변 게이트 전계 효과 트랜지스터.The method according to claim 1,
Wherein the gate control element comprises:
And a thermistor element whose resistance decreases as the temperature increases.
상기 FET은 N형 또는 P형이며,
상기 FET은 IGBT(insulated Gate Bipolar Transistor) 및 MOS(Metal Oxide Semiconductor) 트랜지스터 중 어느 하나를 포함하는 특징으로 하는 가변 게이트 전계 효과 트랜지스터.The method according to claim 1,
The FET is N-type or P-type,
Wherein the FET comprises any one of an insulated gate bipolar transistor (IGBT) and a metal oxide semiconductor (MOS) transistor.
상기 FET과 게이트 제어 소자는 하나의 칩으로 패키징된 것을 특징으로 하는 가변 게이트 전계 효과 트랜지스터.The method according to claim 1,
Wherein the FET and the gate control element are packaged in a single chip.
상기 가변 게이트 전계 효과 트랜지스터는 상기 FET으로부터 발생된 열을 전달하는 열 전달 매개체를 포함하고,
상기 FET과 게이트 제어 소자는 각각 패키징되며, 패키징된 상기 FET과 게이트 제어 소자는 상기 열 전달 매개체를 통해 열 전달이 되도록 결합되는 것을 특징으로 하는 가변 게이트 전계 효과 트랜지스터.The method according to claim 1,
Wherein the variable gate field effect transistor comprises a heat transfer medium for transferring heat generated from the FET,
Wherein the FET and the gate control element are each packaged and the packaged FET and the gate control element are coupled to be heat transfer through the heat transfer medium.
상기 구동 소자에 연결되어 상기 구동 소자로 공급되는 전류를 제어하는 적어도 하나의 제1 항의 가변 게이트 전계 효과 트랜지스터;를 포함하는 전기전자장치.A driving element; And
And at least one variable gate field effect transistor connected to the drive element and controlling a current supplied to the drive element.
상기 게이트 제어 소자는, 임계 온도에서 급격한 금속 절연체 전이(MIT)가 발생하는 MIT 소자를 포함하는 것을 특징으로 하는 전기전자장치.13. The method of claim 12,
Wherein the gate control element comprises an MIT device in which abrupt metal-insulator transition (MIT) occurs at a critical temperature.
상기 게이트 제어 소자는,
상기 MIT 소자는 상기 임계 온도에서 급격한 MIT를 일으키는 MIT 박막;
상기 MIT 박막에 컨택하는 2개의 전극 박막;을 포함하며,
2개의 상기 전극 박막 중 어느 하나인 제1 전극 박막은 상기 게이트 단자에 연결되고, 다른 하나인 제2 전극 박막은 제어용 전압원 또는 그라운드에 연결되는 것을 특징으로 하는 전기전자장치.14. The method of claim 13,
Wherein the gate control element comprises:
Wherein the MIT device comprises: an MIT thin film causing abrupt MIT at the critical temperature;
And two electrode thin films contacting the MIT thin film,
Wherein the first electrode thin film, which is one of the two electrode thin films, is connected to the gate terminal, and the second electrode thin film is connected to the control voltage source or the ground.
상기 FET의 드레인 전극으로는 구동 전압원이 연결되고,
상기 FET의 소스 전극으로는 상기 구동 소자가 연결되며,
상기 FET의 게이트로는 게이트 전압원 및 상기 MIT 소자가 공통으로 연결되는 것을 특징으로 하는 전기전자장치.15. The method of claim 14,
A driving voltage source is connected to the drain electrode of the FET,
The driving element is connected to the source electrode of the FET,
And a gate voltage source and the MIT device are commonly connected to the gate of the FET.
상기 게이트 제어 소자는,
온도 증가에 따라 저항이 감소하는 써미스터 소자를 포함하는 것을 특징으로 하는 전기전자장치.13. The method of claim 12,
Wherein the gate control element comprises:
And wherein the resistance of the thermistor element decreases as the temperature increases.
상기 가변 게이트 전계 효과 트랜지스터는 복수 개이고,
복수 개의 상기 가변 게이트 전계 효과 트랜지스터의 각각의 상기 FET은 어레이 구조로 배치되어 FET 어레이 소자를 구성하고, 상기 FET 어레이 소자의 각각의 FET에 상기 게이트 제어 소자가 연결되는 것을 특징으로 하는 전기전자장치.13. The method of claim 12,
The plurality of variable gate field effect transistors are provided,
Wherein each FET of the plurality of variable gate field effect transistors is arranged in an array structure to constitute a FET array element and the gate control element is connected to each FET of the FET array element.
상기 전기전자장치는,
상기 가변 게이트 전계 효과 트랜지스터가 사용되는, RF 신호 증폭용 소자, DC-DC 스위칭 소자, 파워 서플라이용 스위칭 소자, 마이크로프로세서의 고속 신호 처리용 스위칭 소자, 전자기기들의 파워 제어용 스위칭 소자, 리튬이온 충전용 스위칭 소자, LED 제어용 스위칭 소자, 디스플레이 픽셀 제어용 스위치 소자, 메모리 셀 제어용 스위칭 소자, 음향기기에서 음향 및 음성 신호 증폭용 스위칭 소자, 포토-릴레이, 및 광 스위치 중 적어도 하나를 포함하는 것을 특징으로 하는 전기전자장치.
13. The method of claim 12,
The electric /
A DC-DC switching device, a switching device for a power supply, a switching device for a high-speed signal processing of a microprocessor, a switching device for power control of an electronic device, a lithium ion charging device An electric switch, a switching element for LED control, a switching element for controlling a display pixel, a switching element for controlling a memory cell, a switching element for amplifying a sound and a voice signal in a sound apparatus, a photo-relay, and an optical switch. Electronic device.
상기 MIT 소자는 상기 임계 온도에서 급격한 MIT를 일으키는 MIT 박막, 및 상기 MIT 박막에 컨택하는 2개의 전극 박막을 구비하고,
상기 MIT 박막은 VO2로 형성된 것을 특징으로 하는 가변 게이트 전계 효과 트랜지스터.3. The method of claim 2,
Wherein the MIT device comprises an MIT thin film causing abrupt MIT at the critical temperature and two electrode thin films contacting the MIT thin film,
The MIT thin film is variable gate field effect transistor, characterized in that formed of VO 2.
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