KR101418046B1 - 듀티 사이클 보정 장치 및 방법, 그리고 그를 이용하는 수신기 - Google Patents

듀티 사이클 보정 장치 및 방법, 그리고 그를 이용하는 수신기 Download PDF

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Abstract

본 발명은 듀티 사이클 보정 장치 및 방법, 그리고 그를 이용하는 수신기에 관한 것이다. 본 발명의 일 실시예에 따른 듀티 사이클 보정 장치는, 펄스 폭 제어 코드에 따라 입력 신호의 펄스 폭을 조절하는 펄스 폭 조절부; 상기 펄스 폭 조절부가 출력한 출력 신호를 다수의 기준 전압과 비교하는 비교부; 그리고 상기 비교부가 출력한 비교 데이터를 기반으로 다수의 펄스 폭 제어 코드 중 하나를 선택하여 상기 펄스 폭 조절부로 제공하는 제어부;를 포함할 수 있다.

Description

듀티 사이클 보정 장치 및 방법, 그리고 그를 이용하는 수신기{APPARATUS AND METHOD FOR CORRECTING DUTY CYCLE, AND RECEIVER EMPLOYING THE SAME}
본 발명은 듀티 사이클 보정 장치 및 방법, 그리고 그를 이용하는 수신기에 관한 것이다.
클럭 신호와 같이 다수의 펄스로 구성된 펄스 신호는 소정의 듀티 사이클을 갖는다. 상기 듀티 사이클은 펄스 주기에 대한 펄스 폭의 비율을 나타내는 수치로서, 단위는 %로 표시된다.
듀티 사이클을 보정하기 위한 듀티 사이클 보정기는, 지연 동기 루프(DLL: Delayed Locked Loop) 또는 위상 동기 루프(PLL: Phase Locked Loop) 등에 사용되어 출력 클럭 신호의 듀티 사이클을 소정의 값(예컨대, 50%)으로 유지시킨다.
이러한 듀티 사이클 보정기는 듀티 에러(예컨대, 원하는 듀티 사이클에서 벗어난 정도)에 대한 정보를 커패시터에 저장하고, 상기 저장된 정보를 이용하여 클럭 신호의 듀티 에러를 보정한다.
하지만, 종래의 듀티 사이클 보정기는 일정한 주기로 펄스가 반복되는 클럭 신호의 듀티만을 보정할 뿐이며, 펄스를 이용하여 1과 0의 디지털 방식으로 데이터를 전달하는 데이터 신호의 듀티 사이클을 보정하지는 못하여, 그 적용 범위가 제한적이라는 문제가 있었다.
본 발명의 일 실시예는, 펄스가 규칙적으로 반복되는 클럭 신호뿐만 아니라 불규칙적으로 펄스가 포함되는 데이터 신호의 듀티 사이클을 보정할 수 있는 듀티 사이클 보정 장치 및 방법, 그리고 수신기를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예는, 입력 신호와 클럭이 동기화될 필요 없이, 고속의 통신 시스템에서 저속의 비동기 클럭으로도 동작이 가능한 듀티 사이클 보정 장치 및 방법, 그리고 수신기를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 듀티 사이클 보정 장치는, 펄스 폭 제어 코드에 따라 입력 신호의 펄스 폭을 조절하는 펄스 폭 조절부; 상기 펄스 폭 조절부가 출력한 출력 신호를 다수의 기준 전압과 비교하는 비교부; 그리고 상기 비교부가 출력한 비교 데이터를 기반으로 다수의 펄스 폭 제어 코드 중 하나를 선택하여 상기 펄스 폭 조절부로 제공하는 제어부;를 포함할 수 있다.
상기 비교부는: 상기 비교부에 인가되는 클럭 신호의 상승 또는 하강 천이 시간에 상기 출력 신호의 크기와 상기 기준 전압의 크기를 비교할 수 있다.
상기 클럭 신호는, 상기 입력 신호와 주기가 상이한 비동기 신호일 수 있다.
상기 듀티 사이클 보정 장치는, 상기 출력 신호를 주기적으로 샘플링하는 샘플링부를 더 포함하고, 상기 비교부는, 상기 샘플링부가 출력한 샘플 신호를 상기 기준 전압과 비교할 수 있다.
상기 듀티 사이클 보정 장치는: 상기 제어부로부터 기준 전압 제어 코드를 수신하고, 상기 기준 전압 제어 코드에 설정된 전압을 갖는 신호를 생성하는 기준 전압 신호 생성기를 더 포함할 수 있다.
상기 제어부는: 상기 기준 전압 신호 생성기가 출력하는 신호의 전압이 변경되도록 상기 기준 전압 제어 코드를 변경하여, 상기 비교부에 다수의 기준 전압이 순차적으로 제공되도록 제어할 수 있다.
상기 제어부는: 상기 출력 신호의 펄스 폭이 변경되도록 상기 펄스 폭 제어 코드를 변경하여, 상기 펄스 폭 조절부에 다수의 펄스 폭 제어 코드를 순차적으로 제공할 수 있다.
상기 제어부는: 상기 다수의 펄스 폭 제어 코드 각각에 대하여, 상기 비교 데이터를 기반으로 상기 출력 신호의 크기가 상기 기준 전압의 크기보다 클 경우의 확률 밀도 함수를 산출하고, 상기 확률 밀도 함수에서 가장 큰 함수값과 두 번째로 큰 함수값 간의 차이를 계산하고, 상기 다수의 펄스 폭 제어 코드 중 상기 차이가 가장 작은 펄스 폭 제어 코드를 선택할 수 있다.
상기 제어부는: 상기 다수의 기준 전압 각각에 대하여, 상기 출력 신호의 크기가 기준 전압의 크기보다 큰 경우의 횟수를 카운팅하여 누적 분포 함수를 산출하고, 상기 누적 분포 함수를 이용하여 상기 확률 밀도 함수를 산출할 수 있다.
상기 입력 신호는, 펄스를 이용하여 데이터를 전달하는 데이터 신호일 수 있다.
본 발명의 일 실시예에 따른 듀티 사이클 보정 방법은, 펄스 폭 조절부가 펄스 폭 제어 코드에 따라 입력 신호의 펄스 폭을 조절하는 단계; 상기 펄스 폭 조절부가 출력한 출력 신호를 비교부가 다수의 기준 전압과 비교하는 단계; 상기 비교부가 출력한 비교 데이터를 기반으로 제어부가 다수의 펄스 폭 제어 코드 중 하나를 선택하는 단계; 그리고 상기 제어부가 선택된 펄스 폭 제어 코드를 상기 펄스 폭 조절부로 제공하는 단계;를 포함할 수 있다.
상기 비교하는 단계는: 상기 비교부에 인가되는 클럭 신호의 상승 또는 하강 천이 시간에 상기 출력 신호의 크기와 상기 기준 전압의 크기를 비교하는 단계를 포함할 수 있다.
상기 클럭 신호는, 상기 입력 신호와 주기가 상이한 비동기 신호일 수 있다.
상기 비교하는 단계는: 샘플링부가 상기 출력 신호를 주기적으로 샘플링하는 단계; 그리고 상기 샘플링부가 출력한 샘플 신호를 상기 비교부가 상기 기준 전압과 비교하는 단계;를 포함할 수 있다.
상기 선택하는 단계는: 다수의 펄스 폭 제어 코드 각각에 대하여, 상기 제어부가 상기 비교 데이터를 기반으로 상기 출력 신호의 크기가 상기 기준 전압의 크기보다 클 경우의 확률 밀도 함수를 산출하는 단계; 상기 제어부가 상기 확률 밀도 함수에서 가장 큰 함수값과 두 번째로 큰 함수값 간의 차이를 계산하는 단계; 그리고 상기 제어부가 상기 다수의 펄스 폭 제어 코드 중 상기 차이가 가장 작은 펄스 폭 제어 코드를 선택하는 단계;를 포함할 수 있다.
상기 확률 밀도 함수를 산출하는 단계는: 상기 다수의 기준 전압 각각에 대하여, 상기 출력 신호의 크기가 기준 전압의 크기보다 큰 경우의 횟수를 카운팅하여 누적 분포 함수를 산출하는 단계; 그리고 상기 누적 분포 함수를 이용하여 상기 확률 밀도 함수를 산출하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 따른 듀티 사이클 보정 방법은, 듀티 사이클 보정 장치를 이용하여, 듀티 사이클이 서로 다른 다수의 펄스 신호 각각에 대해 다수의 기준 전압과 비교하여 비교 데이터를 획득하고, 상기 비교 데이터를 기반으로 상기 다수의 펄스 신호 중 하나를 선택하여 출력할 수 있다.
본 발명의 일 실시예에 따른 수신기는, 수신 신호를 등화시키는 등화기; 그리고 등화된 신호의 듀티 사이클을 보정하는 듀티 사이클 보정기;를 포함하며, 상기 듀티 사이클 보정기는: 펄스 폭 제어 코드에 따라 입력 신호의 펄스 폭을 조절하는 펄스 폭 조절부; 상기 펄스 폭 조절부가 출력한 출력 신호를 다수의 기준 전압과 비교하는 비교부; 그리고 상기 비교부가 출력한 비교 데이터를 기반으로 다수의 펄스 폭 제어 코드 중 하나를 선택하여 상기 펄스 폭 조절부로 제공하는 제어부;를 포함할 수 있다.
상기 제어부는: 상기 다수의 펄스 폭 제어 코드 각각에 대하여, 상기 비교 데이터를 기반으로 상기 출력 신호의 크기가 상기 기준 전압의 크기보다 클 경우의 확률 밀도 함수를 산출하고, 상기 확률 밀도 함수에서 가장 큰 함수값과 두 번째로 큰 함수값 간의 차이를 계산하고, 상기 다수의 펄스 폭 제어 코드 중 상기 차이가 가장 작은 펄스 폭 제어 코드를 선택하여 상기 펄스 폭 조절부로 출력할 수 있다.
상기 제어부는: 상기 다수의 기준 전압 각각에 대하여, 상기 출력 신호의 크기가 기준 전압의 크기보다 큰 경우의 횟수를 카운팅하여 누적 분포 함수를 산출하고, 상기 누적 분포 함수를 이용하여 상기 확률 밀도 함수를 산출할 수 있다.
본 발명의 일 실시예에 따른 듀티 사이클 보정 방법은, 컴퓨터로 실행될 수 있는 프로그램으로 구현되어, 컴퓨터로 읽을 수 있는 기록 매체에 기록될 수 있다.
본 발명의 일 실시예에 따르면, 다수의 펄스가 일정한 주기로 반복되는 클럭 신호뿐만 아니라, 디지털 방식으로 데이터를 전달하기 위해 펄스가 불규칙적으로 포함되는 데이터 신호의 듀티 사이클도 보정할 수 있다.
본 발명의 일 실시예에 따르면, 데이터 신호의 듀티 사이클이 50%로 유지될 수 있어, 펄스열의 지터 잡음(jitter noise)이 줄어들고 신호의 비트 에러율(BER: Bit Error Rate)이 감소할 수 있다.
도 1은 본 발명의 일 실시예에 따른 듀티 사이클 보정 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따라 펄스 폭 조절부에 의해 펄스의 폭이 조절되는 모습을 나타내는 예시적인 도면이다.
도 3은 본 발명의 일 실시예에 따른 비교부를 나타내는 예시적인 도면이다.
도 4는 본 발명의 다른 실시예에 따른 비교부를 나타내는 예시적인 도면이다.
도 5 내지 도 8은 본 발명의 일 실시예에 따라 펄스 폭 조절부의 출력 신호가 다수의 기준 전압과 비교되는 과정을 설명하는 예시적인 도면이다.
도 9는 본 발명의 일 실시예에 따라 비교 데이터를 기반으로 산출된 누적 분포 함수 및 상기 누적 분포 함수로부터 산출된 확률 밀도 함수를 나타내는 예시적인 그래프이다.
도 10은 본 발명의 일 실시예에 따라 다수의 펄스 폭 제어 코드에 대해 산출된 확률 밀도 함수의 그래프를 나타낸다.
도 11은 도 10에 도시된 확률 밀도 함수에 대응하는 펄스 폭 제어 코드에 따른 출력 신호들을 나타내는 예시적인 도면이다.
도 12는 본 발명의 일 실시예에 따른 듀티 사이클 보정 방법을 설명하는 도면이다.
도 13은 본 발명의 일 실시예에 따라 다수의 펄스 폭 제어 코드 중에서 하나의 펄스 폭 제어 코드를 선택하는 과정을 설명하는 예시적인 도면이다.
도 14는 본 발명의 다른 실시예에 따른 듀티 사이클 보정 방법을 설명하는 도면이다.
도 15는 본 발명의 일 실시예에 따른 듀티 사이클 보정기를 포함하는 수신기의 블록도이다.
본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 가진다. 일반적인 사전들에 의해 정의된 용어들은 관련된 기술 그리고/혹은 본 출원의 본문에 의미하는 것과 동일한 의미를 갖는 것으로 해석될 수 있고, 그리고 여기서 명확하게 정의된 표현이 아니더라도 개념화되거나 혹은 과도하게 형식적으로 해석되지 않을 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다' 및/또는 이 동사의 다양한 활용형들 예를 들어, '포함', '포함하는', '포함하고', '포함하며' 등은 언급된 조성, 성분, 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 조성, 성분, 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 '및/또는' 이라는 용어는 나열된 구성들 각각 또는 이들의 다양한 조합을 가리킨다.
한편, 본 명세서 전체에서 사용되는 '~부', '~기', '~블록', '~모듈' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미할 수 있다. 예를 들어 소프트웨어, FPGA 또는 ASIC과 같은 하드웨어 구성요소를 의미할 수 있다. 그렇지만 '~부', '~기', '~블록', '~모듈' 등이 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '~부', '~기', '~블록', '~모듈'은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다.
따라서, 일 예로서 '~부', '~기', '~블록', '~모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로 코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들 및 변수들을 포함한다. 구성요소들과 '~부', '~기', '~블록', '~모듈'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '~부', '~기', '~블록', '~모듈'들로 결합되거나 추가적인 구성요소들과 '~부', '~기', '~블록', '~모듈'들로 더 분리될 수 있다.
이하, 본 명세서에 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하기로 한다.
본 발명의 일 실시예에 따른 듀티 사이클 보정 장치 및 방법은, 듀티 사이클이 서로 다른 다수의 펄스 신호 각각에 대하여, 다수의 기준 전압과 비교하여 얻은 비교 데이터를 기반으로 상기 다수의 펄스 신호 중 최적의 펄스 신호(예컨대, 듀티 사이클이 50%인 펄스 신호)를 선택할 수 있다.
예를 들어, 상기 듀티 사이클 보정 장치 및 방법은, 상기 비교 데이터를 기반으로 다수의 펄스 신호 각각이 기준 전압보다 클 경우에 대한 확률 밀도 함수를 산출하고, 상기 확률 밀도 함수로부터 펄스 신호의 진폭이 1에 해당할 확률과 0에 해당할 확률 간의 차이를 계산하여, 상기 차이가 가장 작은 펄스 신호의 듀티 사이클이 50%에 해당하는 것으로 결정할 수 있다.
도 1은 본 발명의 일 실시예에 따른 듀티 사이클 보정 장치(100)를 나타내는 블록도이다. 도 1에 도시된 바와 같이, 상기 듀티 사이클 보정 장치(100)는 펄스 폭 조절부(11), 비교부(12) 및 제어부(13)를 포함할 수 있다.
상기 펄스 폭 조절부(11)는 펄스 폭 제어 코드에 따라 입력 신호의 펄스 폭을 조절할 수 있다. 상기 비교부(12)는 펄스 폭 조절부(11)가 출력한 출력 신호를 다수의 기준 전압과 비교할 수 있다. 상기 제어부(13)는 비교부(12)가 출력한 비교 데이터를 기반으로 다수의 펄스 폭 제어 코드 중 하나를 선택하여 상기 펄스 폭 조절부(11)로 제공할 수 있다.
본 발명의 일 실시예에 따르면, 상기 펄스 폭 조절부(11)는 다수의 펄스를 포함하는 펄스 신호를 입력받고, 입력된 펄스 신호의 펄스 폭을 조절하여 출력할 수 있다.
도 2는 본 발명의 일 실시예에 따라 펄스 폭 조절부(11)에 의해 펄스의 폭이 조절되는 모습을 나타내는 예시적인 도면이다.
도 2에 도시된 바와 같이, 펄스 폭 조절부(11)에 입력된 입력 신호의 펄스 폭이 W1인 경우, 상기 펄스 폭 조절부(11)는 입력 신호의 펄스 폭 W2로 조절하여 출력할 수 있다. 다시 말해, 상기 펄스 폭 조절부(11)는 입력 신호의 펄스 폭을 조절하여 듀티 사이클을 변경할 수 있다.
일 실시예에 따르면, 상기 펄스 폭 조절부(11)에 입력되는 입력 신호는 펄스를 이용하여 데이터를 전달하는 데이터 신호일 수 있다. 다른 실시예에 따르면, 도 2에 도시된 바와 같이, 상기 입력 신호는 펄스가 일정한 주기마다 규칙적으로 반복되는 클럭 신호일 수도 있다.
상기 펄스 폭 조절부(11)는 펄스 폭 제어 코드를 수신하고, 수신된 펄스 폭 제어 코드에 따라 입력 신호의 펄스 폭을 조절할 수 있다. 일 실시예에 따르면, 상기 펄스 폭 제어 코드는 제어부(13)로부터 수신될 수 있다.
이 실시예에서, 상기 제어부(13)는 펄스 폭 조절부(11)로부터 출력되는 출력 신호의 펄스 폭이 변경되도록 상기 펄스 폭 제어 코드를 변경하여 펄스 폭 조절부(11)로 출력할 수 있다. 일 실시예에 따르면, 상기 제어부(13)는 펄스 폭 제어 코드를 변경함으로써 펄스 폭 조절부(11)에 다수의 펄스 폭 제어 코드를 순차적으로 제공할 수 있다.
상기 비교부(12)는 펄스 폭 조절부(11)가 출력한 출력 신호를 다수의 기준 전압과 비교하여 비교 데이터를 출력할 수 있다. 본 발명의 일 실시예에 따르면, 상기 비교부(12)는 비교부에 인가되는 클럭 신호를 이용하여 출력 신호의 크기와 기준 전압의 크기를 비교할 수 있다.
도 3은 본 발명의 일 실시예에 따른 비교부(12)의 구성을 나타내는 예시적인 도면이다.
도 3에 도시된 바와 같이, 상기 비교부(12)는 펄스 폭 조절부(11)로부터 출력되는 출력 신호를 입력받고, 상기 비교부(12)에 인가되는 클럭 신호를 이용하여 상기 출력 신호와 기준 전압 간의 비교를 다수 회 수행할 수 있다.
일 실시예에 따르면, 상기 비교부(12)는 비교부에 인가되는 클럭 신호의 상승 또는 하강 천이 시간에 상기 출력 신호의 크기와 상기 기준 전압의 크기를 비교할 수 있다.
예를 들어, 도 3에 도시된 바와 같이, 상기 비교부(12)는 비반전 입력 단자(+ 입력 단자)와 반전 입력 단자(- 입력 단자)에 입력되는 신호를 비교하여 1 또는 0의 신호를 출력하는 비교기(121)를 포함할 수 있다. 상기 비교기(121)의 + 입력 단자는 출력 신호를 인가받을 수 있으며, - 입력 단자는 기준 전압 신호를 인가받을 수 있다. 상기 비교기(121)의 + 입력 단자와 - 입력 단자는 각각 스위치(122)에 의해 열리거나 닫힐 수 있으며, 상기 스위치(122)는 비교부(12)로 인가되는 클럭 신호에 의해 스위칭이 제어될 수 있다.
일 실시예에 따르면, 상기 클럭 신호는 입력 신호와 주기가 상이한 비동기 신호일 수 있으나, 이에 제한되지 않고 상기 클럭 신호는 입력 신호와 동기화된 동기 신호일 수도 있다.
일 실시예에 따르면, 상기 클럭 신호의 주기는 상기 입력 신호의 주기보다 더 길 수 있으나, 상기 클럭 신호의 주기는 이에 제한되지 않고 입력 신호의 주기보다 더 짧을 수도 있다.
도 3에 도시된 비교부(12)를 이용하여, 상기 출력 신호와 기준 전압 신호는 클럭 신호의 상승 천이 시간 또는 하강 천이 시간에 비교될 수 있으며, 비교기(121)는 출력 신호의 크기가 기준 전압의 크기보다 더 큰 경우 1을 출력하고, 출력 신호의 크기가 기준 전압의 크기보다 더 작은 경우 0을 출력할 수 있다.
본 발명의 일 실시예에 따르면, 도 3에 도시된 바와 같이, 상기 듀티 사이클 보정 장치(100)는 기준 전압 제어 코드에 따라 기준 전압 신호를 생성하는 기준 전압 신호 발생기(123)를 더 포함할 수 있다. 일 실시예에 따르면, 상기 기준 전압 제어 코드는 제어부(13)로부터 수신될 수 있다.
이 실시예에서, 상기 제어부(13)는 기준 전압 신호 발생기(123)로부터 출력되는 신호의 크기가 변경되도록 상기 기준 전압 제어 코드를 변경하여 기준 전압 신호 발생기(123)로 출력할 수 있다. 일 실시예에 따르면, 상기 제어부(13)는 기준 전압 제어 코드를 변경함으로써 비교기(121)에 다수의 기준 전압이 순차적으로 제공되도록 제어할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 듀티 사이클 보정 장치(100)는 출력 신호를 샘플링하는 샘플링부를 더 포함할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 비교부(12)를 나타내는 예시적인 도면이다. 도 4에 도시된 바와 같이, 상기 듀티 사이클 보정 장치(100)는 출력 신호를 샘플링하는 샘플링부(124)를 더 포함하여 다수의 샘플 신호를 비교기(121)에 제공할 수 있다. 일 실시예에 따르면, 상기 샘플링부(124)는 출력 신호를 주기적으로 샘플링하거나 비주기적으로 샘플링하여 다수의 샘플 신호를 출력할 수 있다.
상기 비교기(121)는 샘플링부(124)로부터 출력된 샘플 신호와 기준 전압 신호 발생기(123)로부터 출력된 기준 전압 신호를 비교하여, 비교 데이터를 출력할 수 있다. 일 실시예에 따르면, 상기 비교기(121)는 + 입력 단자에 입력된 샘플 신호의 크기가 - 입력 단자에 입력된 기준 전압 신호의 크기보다 더 크면 1에 해당하는 신호를 출력하고, 샘플 신호의 크기가 기준 전압 신호의 크기보다 더 작으면 0에 해당하는 신호를 출력할 수 있다.
후술하는 바와 같이, 본 발명의 일 실시예에 따른 듀티 사이클 보정 장치(100)가 샘플 신호가 기준 전압보다 더 큰 경우에 대한 확률 분포를 구하여 최적의 펄스 폭 제어 코드를 선택하는 경우, 출력 신호로부터 샘플링되는 샘플 신호의 개수가 많을수록 보다 정확한 확률 분포를 구할 수 있다. 하지만, 실제로 듀티 사이클 보정 장치(100)를 칩으로 제작하는 경우, 샘플 신호의 개수를 과도하게 늘리는 것은 어려울 수 있다. 따라서, 시스템의 복잡도와 신뢰성을 모두 만족시킬 수 있는 적절한 샘플 신호의 개수를 결정하는 것이 요구될 수 있다.
본 발명의 일 실시예에 따르면, 상기 샘플링부(124)는 펄스 신호를 샘플링한 값이 1이 될 확률을 이용하여 산출된 수만큼 샘플 신호를 출력할 수 있다.
예를 들어, 상기 샘플링부(124)의 샘플링 과정을 이항 과정으로 모델링하여, 샘플링된 신호가 1인 경우를 성공으로 가정하고 그 외의 경우는 실패로 가정할 수 있다.
부호 간 간섭(ISI: Inter Symbol Interference)이 제거된 신호의 상태는 3 비트의 패턴으로 모든 경우의 수를 나타낼 수 있다. 예를 들어, 111이라는 신호가 샘플링되면, 샘플 신호는 항상 1의 값을 가지고, 110 또는 011의 신호가 샘플링되면, 샘플링 신호는 0.5의 확률로 1의 값을 가질 수 있다.
따라서, 부호 간 간섭(ISI)이 제거된 펄스 신호를 샘플링한 값이 1이 될 확률 p는 전체 8 가지 경우의 수에 대하여 다음과 같이 계산될 수 있다:
Figure 112012105471229-pat00001
여기서, 이항 과정이 샘플 수 n과 확률 p에 대하여 np > 10의 조건을 만족하는 경우, 상기 이항 과정은 정규분포로 근사화시킬 수 있다. 이와 같이, 정규분포를 갖는 샘플 집단에 대하여 신뢰구간 (1 - α)와 허용오차 e를 갖는 샘플 수 n는 다음과 같이 계산될 수 있다:
Figure 112012105471229-pat00002
여기서, z(1-α)/2는 정규분포의 양끝이 α/2의 구간이 되는 임계값을 나타낸다. 다시 말해, 99%의 신뢰구간에 대하여 α는 0.01이 되며, 이 때의 z(1-α)/2는 2.58이 된다.
또한, 시스템의 안정성을 고려하여 위 식에서 허용오차를 1.75%로 하고 신뢰구간을 99%로 적용하면, 샘플 수 n은 4075 개로 산출된다.
따라서, 본 발명의 일 실시예에 따르면, 상기 샘플링부(124)가 출력 신호를 샘플링하여 얻는 샘플 신호의 개수는 4075 개보다 많은 212 = 4096 개로 설정될 수 있다. 하지만, 실시예에 따라, 허용오차와 신뢰구간을 다르게 하는 경우, 상기 샘플 신호의 개수는 4096 개보다 많거나 적게 설정될 수도 있다.
상기 제어부(13)는 비교부(12)가 출력한 비교 데이터를 기반으로 펄스 폭 조절부(11)로 제공된 다수의 펄스 폭 제어 코드 중 하나를 선택할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제어부(13)는 듀티 사이클이 서로 다른 다수의 출력 신호 각각에 대하여, 다수의 기준 전압과 비교하여 얻은 비교 데이터를 기반으로, 다수의 출력 신호 각각이 기준 전압보다 클 경우에 대한 확률 밀도 함수를 산출하고, 상기 확률 밀도 함수를 이용하여 다수의 출력 신호 중 하나를 선택할 수 있다.
도 5 내지 도 8은 본 발명의 일 실시예에 따라 펄스 폭 조절부(11)의 출력 신호가 다수의 기준 전압과 비교되어 확률 밀도 함수가 산출되는 과정을 설명하는 예시적인 도면이다.
도 5에 도시된 바와 같이, 상기 비교부(12)는 클럭 신호의 상승 천이 시간에 출력 신호의 크기와 기준 전압의 크기를 비교할 수 있다. 그리고, 상기 비교부(12)는 출력 신호의 크기가 기준 전압의 크기보다 더 크면, 1에 대응하는 신호를 출력하고, 출력 신호의 크기가 기준 전압의 크기보다 더 작으면, 0에 대응하는 신호를 출력할 수 있다. 도 5에서는 기준 전압 1(Vref _1)이 출력 신호의 0에 대응하는 전압보다 더 작게 설정되어, 출력 신호로부터 샘플링된 샘플 신호는 모두 기준 전압(Vref_1)보다 큰 전압을 갖는다.
그리고 나서, 상기 제어부(13)는 비교부(12)가 출력한 비교 데이터를 기반으로, 출력 신호의 크기가 기준 전압의 크기보다 큰 경우의 횟수를 카운팅할 수 있다. 도 5의 하단은 카운팅 결과를 기반으로 가로축에는 기준 전압보다 큰 샘플 신호의 개수를 나타내고, 세로축에는 기준전압의 크기를 나타낸 그래프를 도시한다.
그리고 나서, 상기 제어부(13)는 기준 전압 제어 코드를 변경하여 기준 전압 신호 발생기(123)로부터 비교기(121)로 제공되는 기준 전압의 크기를 변경할 수 있다. 일 실시예에 따르면, 상기 비교기(121)로 제공되는 기준 전압의 크기는 순차적으로 증가할 수 있다.
이 경우, 도 6에 도시된 바와 같이, 기준 전압 2(Vref _2)는 기준 전압 1(Vref_1)보다 더 커지게 된다. 그리고 나서, 상기 비교부(12)는 클럭 신호의 상승 천이 시간에 출력 신호의 크기와 기준 전압의 크기를 비교하여 비교 데이터를 출력하는 과정을 반복할 수 있다.
도 5와 달리 도 6에서는 기준 전압 2(Vref _2)가 출력 신호의 0에 대응하는 전압보다 더 크게 설정되어, 출력 신호로부터 샘플링된 샘플 신호 중 일부는 기준 전압 2(Vref _2)보다 작은 전압을 갖는다.
상기 제어부(13)는 비교부(12)가 출력한 비교 데이터를 기반으로, 출력 신호의 크기가 기준 전압 2(Vref _2)의 크기보다 큰 경우의 횟수를 카운팅할 수 있다. 도 6의 하단은 카운팅 결과를 기반으로 기준 전압 2(Vref _2)보다 큰 샘플 신호의 개수를 막대로 나타낸 그래프를 도시한다. 도시된 그래프와 같이, 기준 전압이 증가함에 따라 기준 전압보다 큰 샘플 신호의 개수는 감소할 수 있다.
전술한 바와 같이, 상기 제어부(13)는 기준 전압 제어 코드를 변경함으로써 비교부(12)에 제공되는 기준 전압의 크기를 증가시킬 수 있다. 도 7의 상단은 점진적으로 증가하는 기준 전압(Vref _3 내지 Vref _n-1)의 추이를 예시적으로 도시하며, 도 7의 하단은 상기 기준 전압과 출력 신호를 비교하여 얻은 비교 데이터를 기반으로 상기 기준 전압보다 큰 샘플 신호의 개수를 막대로 나타낸 그래프를 도시한다.
최종적으로, 도 8에 도시된 바와 같이, 상기 비교부(12)는 출력 신호의 1에 대응하는 전압보다 큰 기준 전압 n(Vref _n)과 출력 신호를 비교할 수 있다. 이 경우, 출력 신호로부터 샘플링된 샘플 신호는 모두 기준 전압 n(Vref _n)보다 작은 전압을 갖는다. 그 결과, 도 8의 하단에 도시된 바와 같이, 기준 전압 n(Vref _n)보다 큰 샘플 신호의 개수는 0으로 카운팅된다.
본 발명의 일 실시예에 따르면, 상기 제어부(13)는 다수의 기준 전압 각각에 대하여, 출력 신호의 크기가 기준 전압의 크기보다 큰 경우의 횟수를 카운팅하여 얻은 결과를 기반으로 누적 분포 함수(CDF: Cumulative Distribution Function)를 산출할 수 있다. 그리고 나서, 상기 제어부(13)는 상기 누적 분포 함수를 이용하여 확률 밀도 함수(PDF: Probability Density Function)를 산출할 수 있다.
도 9는 본 발명의 일 실시예에 따라 비교 데이터를 기반으로 산출된 누적 분포 함수(CDF) 및 상기 누적 분포 함수로부터 산출된 확률 밀도 함수(PDF)를 나타내는 예시적인 그래프이다.
전술한 도 5 내지 도 8에 도시된 실시예에 따라, 다수의 기준 전압 각각에 대하여 기준 전압보다 더 큰 샘플 신호의 개수를 카운팅한 결과를 기반으로, 상기 제어부(13)는 도 9의 좌측 그래프에 대응하는 누적 분포 함수(CDF)를 산출할 수 있다. 그리고 나서, 상기 제어부(13)는 상기 누적 분포 함수(CDF)로부터 도 9의 우측 그래프에 대응하는 확률 분포 함수(PDF)를 산출할 수 있다. 일 실시예에 따르면, 상기 제어부(13)는 누적 분포 함수 F(x)에 대하여 다음과 같은 수학식을 이용하여 확률 밀도 함수 f(x)를 구할 수 있다:
Figure 112012105471229-pat00003
도 9에 도시된 실시예의 경우, 누적 분포 함수(CDF)를 구성하는 기준 전압(Vref)에 대한 샘플 신호의 개수 간의 차를 계산하여 확률 밀도 함수(PDF)를 산출할 수 있다.
본 발명의 일 실시예에 따른 듀티 사이클 보정 장치(100)에 입력되는 입력 신호가 다수의 펄스로 구성되어 대부분 0 또는 1에 대응하는 경우, 도 9에 도시된 바와 같이, 상기 확률 밀도 함수(PDF)는 0에 해당하는 샘플 신호의 개수를 나타내는 기준 전압 1(Vref _1)에 대한 샘플 신호의 개수(N0)와, 1에 해당하는 샘플 신호의 개수를 나타내는 기준 전압 n(Vref _n)에 대한 샘플 신호의 개수(N1)가 큰 값을 가질 것이다.
반면, 도 9에서는 기준 전압 2 내지 n-1(Vref _2 내지 Vref _n-1)에 대한 샘플 신호가 일부 존재하는데, 이는 노이즈로 인해 입력 신호가 0과 1의 중간에 해당하는 전압을 갖기 때문에 발생한 것이다.
본 발명의 일 실시예에 따르면, 상기 제어부(13)는 펄스 폭 조절부(11)로 제공되는 펄스 폭 제어 코드를 변경하여, 다수의 펄스 폭 제어 코드 각각에 대해 비교 데이터를 기반으로 상기 확률 밀도 함수(PDF)를 산출할 수 있다. 그리고 나서, 상기 제어부(13)는 상기 확률 밀도 함수(PDF)에서 가장 큰 함수값과 두 번째로 큰 함수값 간의 차이를 계산할 수 있다.
예를 들어, 도 9에 도시된 확률 밀도 함수(PDF)에 대하여, 상기 제어부(13)는 가장 큰 함수값인 N1과 두 번째로 큰 함수값인 N0 간의 차이인 △N = N1 - N0를 계산할 수 있다.
도 10은 본 발명의 일 실시예에 따라 다수의 펄스 폭 제어 코드에 대해 산출된 확률 밀도 함수의 그래프와 그로부터 계산된 함수값 간의 차이(△N)를 도시하는 도면이다.
도 10에 도시된 바와 같이, 펄스 폭 조절부(11)에 총 4 개의 펄스 폭 제어 코드가 제공된 경우, 상기 제어부(13)는 비교 데이터를 기반으로 각각의 펄스 폭 제어 코드에 대한 확률 밀도 함수(PDF 1 내지 4)를 산출할 수 있다. 그리고 나서, 각각의 확률 밀도 함수에서 가장 큰 함수값과 두 번째로 큰 함수값 간의 차이(△N1 내지 △N4)를 계산할 수 있다.
그리고 나서, 상기 제어부(13)는 상기 계산된 차이들을 비교하여 다수의 펄스 폭 제어 코드 중에서 상기 차이가 가장 작은 펄스 폭 제어 코드를 선택할 수 있다. 도 10에 도시된 실시예에서 차이가 가장 작은 확률 밀도 함수는 확률 밀도 함수 2(PDF 2)이며, 따라서 상기 제어부(13)는 펄스 폭 제어 코드 1 내지 4 중에서 펄스 폭 제어 코드 2를 선택하여 펄스 폭 조절부(11)로 출력할 수 있다.
전술한 바와 같이, 확률 밀도 함수(PDF)에서 기준 전압 1에 대응하는 샘플 신호의 개수(N0)는 펄스 신호에서 0에 해당하는 부분이며, 기준 전압 n에 대응하는 샘플 신호의 개수(N1)는 펄스 신호에서 1에 해당하는 부분일 수 있다. 따라서, 본 발명의 일 실시예는, 기준 전압 1에 대응하는 샘플 신호의 개수(N0)와 기준 전압 n에 대응하는 샘플 신호의 개수(N1) 간의 차이(△N)가 0에 가까울수록 펄스 신호의 듀티 사이클이 50%에 가까워지는 점에 착안하여 입력 신호의 듀티 사이클을 보정할 수 있다.
도 11은 도 10에 도시된 확률 밀도 함수의 그래프에 대응하는 펄스 폭 제어 코드에 따른 출력 신호들을 나타내는 예시적인 도면이다.
도 11에 도시된 바와 같이, 펄스 신호에 대한 확률 밀도 함수(PDF)에서 가장 큰 함수값과 두 번째로 큰 함수값 간의 차이(△N)가 작을수록, 펄스 신호의 듀티 사이클이 50%에 가까울 수 있다. 도 10에 도시된 확률 밀도 함수들 중에서 차이(△N)가 가장 작은 확률 밀도 함수 2(PDF2)에 대응하는 펄스 신호 2의 듀티 사이클이 50%에 가장 가깝다. 따라서, 제어부(13)는 상기 확률 밀도 함수를 이용하여 펄스 폭 제어 코드 1 내지 4 중에서 펄스 폭 제어 코드 2를 선택하고, 선택된 제어 코드를 펄스 폭 조절부(11)로 출력할 수 있다.
그리고 나서, 펄스 폭 조절부(11)는 선택된 펄스 폭 제어 코드에 따라 입력 신호의 펄스 폭을 조절하여 입력 신호의 듀티 사이클을 50%에 가깝게 보정할 수 있다.
도 12는 본 발명의 일 실시예에 따른 듀티 사이클 보정 방법을 설명하는 도면이다. 본 발명의 일 실시예에 따른 듀티 사이클 보정 방법은 전술한 본 발명의 일 실시예에 따른 듀티 사이클 보정 장치(100)를 이용하여 수행될 수 있다. 상기 듀티 사이클 보정 방법은 듀티 사이클이 서로 다른 다수의 펄스 신호 각각에 대해 다수의 기준 전압과 비교하여 비교 데이터를 획득하고, 상기 비교 데이터를 기반으로 상기 다수의 펄스 신호 중 하나를 선택하여 출력할 수 있다.
도 12에 도시된 바와 같이, 상기 듀티 사이클 보정 방법(200)은, 펄스 폭 조절부(11)가 펄스 폭 제어 코드에 따라 입력 신호의 펄스 폭을 조절하는 단계(S21), 상기 펄스 폭 조절부(11)가 출력한 출력 신호를 비교부(12)가 다수의 기준 전압과 비교하는 단계(S22), 상기 비교부(12)가 출력한 비교 데이터를 기반으로 제어부(13)가 다수의 펄스 폭 제어 코드 중 하나를 선택하는 단계(S23), 및 상기 제어부(13)가 상기 선택된 펄스 폭 제어 코드를 펄스 폭 조절부(11)로 제공하는 단계(S24)를 포함할 수 있다.
일 실시예에 따르면, 상기 듀티 사이클 보정 방법(200)은, 다수의 펄스 신호 각각에 대하여 비교 데이터를 얻기 위해, 펄스 폭 조절부(11)가 펄스 폭 제어 코드에 따라 입력 신호의 펄스 폭을 조절하는 단계, 상기 펄스 폭 조절부(11)가 출력한 출력 신호를 비교부(12)가 다수의 기준 전압과 비교하는 단계, 및 제어부(13)가 상기 펄스 폭 조절부(11)로 제공되는 펄스 폭 제어 코드를 변경하는 단계를 포함할 수 있다.
다시 말해, 다수의 펄스 신호 각각에 대하여 기준 전압과 비교한 비교 데이터를 획득하기 위해, 상기 제어부(13)가 펄스 폭 조절부(11)로 제공되는 펄스 폭 제어 코드를 순차적으로 변경하고, 변경된 펄스 폭 제어 코드에 따라 상기 펄스 폭 조절부(11)가 입력 신호의 펄스 폭을 조절하여 출력하고, 상기 비교부(12)가 출력 신호와 기준 전압을 비교하여 비교 데이터를 출력하는 과정이 반복 수행될 수 있다.
일 실시예에 따르면, 상기 비교하는 단계는, 비교부(12)에 인가되는 클럭 신호의 상승 또는 하강 천이 시간에, 출력 신호의 크기와 기준 전압의 크기를 비교하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 클럭 신호는 입력 신호와 주기가 상이한 비동기 신호일 수 있다. 예를 들어, 상기 클럭 신호의 주기는 입력 신호의 주기보다 더 긴 저속의 비동기 신호일 수 있다. 다른 실시예에 따르면, 상기 클럭 신호는 입력 신호와 동기화된 동기 신호일 수도 있다.
다른 실시예에 따르면, 상기 비교하는 단계는, 샘플링부(124)가 출력 신호를 샘플링하는 단계, 및 상기 샘플링부(124)가 출력한 샘플 신호를 비교부(12)가 기준 전압과 비교하는 단계를 포함할 수 있다. 상기 샘플링부(124)는 출력 신호를 주기적으로 또는 비주기적으로 샘플링하여 다수의 샘플 신호를 출력할 수 있다.
본 발명의 일 실시예에 따르면, 상기 듀티 사이클 보정 방법(200)은 다수의 펄스 폭 제어 코드 각각에 대하여 확률 밀도 함수를 산출하고, 산출된 확률 밀도 함수를 이용하여 다수의 펄스 폭 제어 코드 중 하나의 펄스 폭 제어 코드를 선택할 수 있다.
예를 들어, 상기 듀티 사이클 보정 방법(200)은, 상기 비교 데이터를 기반으로 다수의 펄스 신호 중 하나를 선택하기 위해, 다수의 펄스 폭 제어 코드 각각에 대하여 제어부(13)가 비교 데이터를 기반으로 출력 신호의 크기가 기준 전압의 크기보다 클 경우의 확률 밀도 함수(PDF)를 산출하는 단계, 상기 제어부(13)가 상기 확률 밀도 함수(PDF)에서 가장 큰 함수값과 두 번째로 큰 함수값 간의 차이(△N)를 계산하는 단계, 및 상기 제어부(13)가 상기 다수의 펄스 폭 제어 코드 중에서 상기 차이(△N)가 가장 작은 펄스 폭 제어 코드를 선택하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 확률 밀도 함수(PDF)를 산출하는 단계는, 상기 다수의 기준 전압 각각에 대하여 출력 신호의 크기가 기준 전압의 크기보다 큰 경우의 횟수를 카운팅하여 누적 분포 함수(CDF)를 산출하는 단계, 및 상기 누적 분포 함수(CDF)를 이용하여 확률 밀도 함수(PDF)를 산출하는 단계를 포함할 수 있다.
도 13은 본 발명의 일 실시예에 따라 다수의 펄스 폭 제어 코드 중에서 하나의 펄스 폭 제어 코드를 선택하는 과정을 설명하는 예시적인 도면이다.
도 13에 도시된 바와 같이, 상기 제어부(13)가 비교 데이터를 기반으로 다수의 펄스 폭 제어 코드 중 하나를 선택하는 단계(S23)는, 출력 신호의 크기가 기준 전압의 크기보다 큰 경우의 횟수를 카운팅하여 누적 분포 함수(CDF)를 산출하는 단계(S231), 상기 누적 분포 함수(CDF)를 이용하여 확률 밀도 함수(PDF)를 산출하는 단계(S232), 상기 확률 밀도 함수에서 가장 큰 함수값과 두 번째로 큰 함수값 간의 차이(△N)를 계산하는 단계(S233), 및 다수의 펄스 폭 제어 코드 중 상기 차이(△N)가 가장 작은 펄스 폭 제어 코드를 선택하는 단계(S234)를 포함할 수 있다.
그리고 나서, 상기 제어부(13)는 선택된 펄스 폭 제어 코드를 펄스 폭 조절부(11)로 전달하고, 상기 펄스 폭 조절부(11)는 상기 선택된 펄스 폭 제어 코드에 따라 입력 신호의 펄스 폭을 조절하여 출력할 수 있다. 최종적으로 펄스 폭 조절부(11)로부터 출력된 출력 신호는 듀티 사이클이 50%에 해당하거나, 50%에 가까운 듀티 사이클을 가질 수 있다.
도 14는 본 발명의 다른 실시예에 따른 듀티 사이클 보정 방법(300)을 설명하는 도면이다.
도 14에 도시된 바와 같이, 본 발명의 다른 실시예에 다른 듀티 사이클 보정 방법(300)은, 제어부(13)가 제 K 펄스 폭 제어 코드를 펄스 폭 조절부(11)에 입력하는 단계(S310), 상기 제어부(13)가 제 S 기준 전압 제어 코드를 기준 전압 신호 생성부로 입력하는 단계(S320), 상기 제어부(13)가 펄스 신호를 샘플링한 샘플 신호와 기준 전압을 비교하여 얻은 비교 데이터의 카운팅 값을 저장하는 단계(S330), S가 N에 도달할 때까지 S에 1을 더하여 단계(S320) 및 단계(S330)을 반복하는 단계(S335), 제 K 펄스 폭 제어 코드에 대한 확률 밀도 함수를 산출하는 단계(S350), K가 M에 도달할 때까지 K에 1을 더하여 단계(S310) 내지 단계(350)을 반복하는 단계(S355), M 개의 펄스 폭 제어 코드에 대한 확률 밀도 함수를 비교하는 단계(S370), 및 상기 M 개의 펄스 폭 제어 코드로부터 최적의 펄스 폭 제어 코드를 선택하는 단계(S380)를 포함할 수 있다.
일 실시예에 따르면, 상기 확률 밀도 함수를 산출하는 단계(S350)는, 카운팅 값을 이용하여 누적 분포 함수를 산출하는 단계, 및 누적 분포 함수로부터 확률 밀도 함수를 산출하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 확률 밀도 함수를 비교하는 단계(S370)는, 각각의 펄스 폭 제어 코드에 대하여 확률 밀도 함수에서 첫 번째로 큰 함수값과 두 번째로 큰 함수값 간의 차이를 계산하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 최적의 펄스 폭 제어 코드를 선택하는 단계(S380)는, 상기 확률 밀도 함수에서 첫 번째로 큰 함수값과 두 번째로 큰 함수값 간의 차이가 가장 작은 펄스 폭 제어 코드를 선택하는 단계를 포함할 수 있다.
전술한 본 발명의 일 실시예에 따른 듀티 사이클 보정 방법(200, 300)은 컴퓨터에서 실행되기 위한 프로그램으로 제작되어 컴퓨터가 읽을 수 있는 기록 매체에 저장될 수 있다. 상기 컴퓨터가 읽을 수 있는 기록 매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 저장 장치를 포함한다. 컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있다.
도 15는 본 발명의 일 실시예에 따른 듀티 사이클 보정기를 포함하는 수신기의 블록도이다.
도 15에 도시된 바와 같이, 본 발명의 일 실시예에 따른 수신기(400)는 수신 신호를 등화시키는 등화기(41), 및 등화된 신호의 듀티 사이클을 보정하는 듀티 사이클 보정기(100)를 포함할 수 있다.
상기 등화기(41)는 신호의 증폭이나 전송 과정에서 발생하는 왜곡을 보상하기 위해 신호를 등화시킬 수 있다. 예를 들어, 상기 등화기(41)는 통신채널에 의해 수신 신호의 펄스가 분산되어 나타나는 신호 간 간섭(ISI)을 제거하기 위해 수신 신호의 고주파 성분을 증폭시킬 수 있다.
상기 듀티 사이클 보정기(100)는 전술한 본 발명의 일 실시예에 따른 듀티 사이클 보정 장치(100)에 대응할 수 있다. 예를 들어, 상기 듀티 사이클 보정기(100)는, 펄스 폭 제어 코드에 따라 입력 신호의 펄스 폭을 조절하는 펄스 폭 조절부(11), 상기 펄스 폭 조절부(11)가 출력한 출력 신호를 다수의 기준 전압과 비교하는 비교부(12), 및 상기 비교부(12)가 출력한 비교 데이터를 기반으로 상기 펄스 폭 조절부(11)로 제공된 다수의 펄스 폭 제어 코드 중 하나를 선택하는 제어부(13)를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제어부(13)는, 상기 다수의 펄스 폭 제어 코드 각각에 대하여, 상기 비교 데이터를 기반으로 상기 출력 신호의 크기가 상기 기준 전압의 크기보다 클 경우의 확률 밀도 함수를 산출하고, 상기 확률 밀도 함수에서 가장 큰 함수값과 두 번째로 큰 함수값 간의 차이를 계산하고, 상기 다수의 펄스 폭 제어 코드 중 상기 차이가 가장 작은 펄스 폭 제어 코드를 선택하여 상기 펄스 폭 조절부(11)로 출력할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제어부(13)는, 상기 다수의 기준 전압 각각에 대하여, 상기 출력 신호의 크기가 기준 전압의 크기보다 큰 경우의 횟수를 카운팅하여 누적 분포 함수를 산출하고, 상기 누적 분포 함수를 이용하여 상기 확률 밀도 함수를 산출할 수 있다.
본 발명의 일 실시예에 따르면, 상기 수신 신호는 펄스를 이용하여 데이터를 전달하는 데이터 신호일 수 있다. 그리고, 상기 듀티 사이클 보정기(100)로부터 출력된 출력 신호는 펄스의 듀티 사이클이 50%로 보정될 수 있다.
이상, 듀티 사이클이 서로 다른 다수의 펄스 신호 각각에 대해 다수의 기준 전압과 비교하여 비교 데이터를 획득하고, 상기 비교 데이터를 기반으로 각각의 펄스 신호에 대한 확률 밀도 함수를 산출하고, 상기 확률 밀도 함수를 이용하여 상기 다수의 펄스 신호 중 하나의 펄스 신호를 선택하는 듀티 사이클 보정 장치 및 방법, 그리고 그를 이용하는 수신기가 설명되었다.
상기 듀티 사이클 보정 장치 및 방법, 그리고 그를 이용하는 수신기에 따르면, 입력되는 펄스 신호보다 주기가 더 긴 저속의 비동기 신호를 이용하여 듀티 사이클을 보정할 수 있다. 또한, 다수의 펄스가 규칙적으로 반복되는 클럭 신호뿐만 아니라, 펄스가 불규칙적으로 포함된 데이터 신호에 대해서도 듀티 사이클을 보정할 수 있다. 데이터 신호의 듀티 사이클이 50%로 보정되는 경우, 펄스 신호의 지터 잡음이 줄어들고 비트 에러율(BER)이 감소하여 통신 시스템의 성능이 향상될 수 있다.
100: 듀티 사이클 보정 장치
11: 펄스 폭 조절부
12: 비교부
13: 제어부

Claims (21)

  1. 펄스 폭 제어 코드에 따라 입력 신호의 펄스 폭을 조절하는 펄스 폭 조절부;
    상기 펄스 폭 조절부가 출력한 출력 신호를 다수의 기준 전압과 비교하는 비교부; 그리고
    상기 비교부가 출력한 비교 데이터를 기반으로 다수의 펄스 폭 제어 코드 중 하나를 선택하여 상기 펄스 폭 조절부로 제공하되, 상기 다수의 펄스 폭 제어 코드 각각에 대하여, 상기 비교 데이터를 기반으로 확률 밀도 함수를 산출하고, 상기 확률 밀도 함수에서 가장 큰 함수값과 두 번째로 큰 함수값 간의 차이를 계산하고, 상기 다수의 펄스 폭 제어 코드 중 상기 차이가 가장 작은 펄스 폭 제어 코드를 선택하여 상기 펄스 폭 조절부로 출력하는 제어부;
    를 포함하는 듀티 사이클 보정 장치.
  2. 제 1 항에 있어서,
    상기 비교부는:
    상기 비교부에 인가되는 클럭 신호의 상승 또는 하강 천이 시간에 상기 출력 신호의 크기와 상기 기준 전압의 크기를 비교하는 듀티 사이클 보정 장치.
  3. 제 2 항에 있어서,
    상기 클럭 신호는, 상기 입력 신호와 주기가 상이한 비동기 신호인 듀티 사이클 보정 장치.
  4. 제 1 항에 있어서,
    상기 듀티 사이클 보정 장치는, 상기 출력 신호를 주기적으로 샘플링하는 샘플링부를 더 포함하고,
    상기 비교부는, 상기 샘플링부가 출력한 샘플 신호를 상기 기준 전압과 비교하는 듀티 사이클 보정 장치.
  5. 제 1 항에 있어서,
    상기 듀티 사이클 보정 장치는:
    상기 제어부로부터 기준 전압 제어 코드를 수신하고, 상기 기준 전압 제어 코드에 설정된 전압을 갖는 신호를 생성하는 기준 전압 신호 생성기를 더 포함하는 듀티 사이클 보정 장치.
  6. 제 5 항에 있어서,
    상기 제어부는:
    상기 기준 전압 신호 생성기가 출력하는 신호의 전압이 변경되도록 상기 기준 전압 제어 코드를 변경하여, 상기 비교부에 다수의 기준 전압이 순차적으로 제공되도록 제어하는 듀티 사이클 보정 장치.
  7. 제 1 항에 있어서,
    상기 제어부는:
    상기 출력 신호의 펄스 폭이 변경되도록 상기 펄스 폭 제어 코드를 변경하여, 상기 펄스 폭 조절부에 다수의 펄스 폭 제어 코드를 순차적으로 제공하는 듀티 사이클 보정 장치.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 제어부는:
    상기 다수의 기준 전압 각각에 대하여, 상기 출력 신호의 크기가 기준 전압의 크기보다 큰 경우의 횟수를 카운팅하여 누적 분포 함수를 산출하고,
    상기 누적 분포 함수를 이용하여 상기 확률 밀도 함수를 산출하는 듀티 사이클 보정 장치.
  10. 제 1 항에 있어서,
    상기 입력 신호는, 펄스를 이용하여 데이터를 전달하는 데이터 신호인 듀티 사이클 보정 장치.
  11. 펄스 폭 조절부가 펄스 폭 제어 코드에 따라 입력 신호의 펄스 폭을 조절하는 단계;
    상기 펄스 폭 조절부가 출력한 출력 신호를 비교부가 다수의 기준 전압과 비교하는 단계;
    상기 비교부가 출력한 비교 데이터를 기반으로 제어부가 다수의 펄스 폭 제어 코드 중 하나를 선택하는 단계; 그리고
    상기 제어부가 선택된 펄스 폭 제어 코드를 상기 펄스 폭 조절부로 제공하는 단계를 포함하며,
    상기 다수의 펄스 폭 제어 코드 중 하나를 선택하는 단계는:
    다수의 펄스 폭 제어 코드 각각에 대하여, 상기 제어부가 상기 비교 데이터를 기반으로 확률 밀도 함수를 산출하는 단계;
    상기 제어부가 상기 확률 밀도 함수에서 가장 큰 함수값과 두 번째로 큰 함수값 간의 차이를 계산하는 단계; 그리고
    상기 제어부가 상기 다수의 펄스 폭 제어 코드 중 상기 차이가 가장 작은 펄스 폭 제어 코드를 선택하는 단계;
    를 포함하는 듀티 사이클 보정 방법.
  12. 제 11 항에 있어서,
    상기 비교하는 단계는:
    상기 비교부에 인가되는 클럭 신호의 상승 또는 하강 천이 시간에 상기 출력 신호의 크기와 상기 기준 전압의 크기를 비교하는 단계를 포함하는 듀티 사이클 보정 방법.
  13. 제 12 항에 있어서,
    상기 클럭 신호는, 상기 입력 신호와 주기가 상이한 비동기 신호인 듀티 사이클 보정 방법.
  14. 제 11 항에 있어서,
    상기 비교하는 단계는:
    샘플링부가 상기 출력 신호를 주기적으로 샘플링하는 단계; 그리고
    상기 샘플링부가 출력한 샘플 신호를 상기 비교부가 상기 기준 전압과 비교하는 단계;
    를 포함하는 듀티 사이클 보정 방법.
  15. 삭제
  16. 제 11 항에 있어서,
    상기 확률 밀도 함수를 산출하는 단계는:
    상기 다수의 기준 전압 각각에 대하여, 상기 출력 신호의 크기가 기준 전압의 크기보다 큰 경우의 횟수를 카운팅하여 누적 분포 함수를 산출하는 단계; 그리고
    상기 누적 분포 함수를 이용하여 상기 확률 밀도 함수를 산출하는 단계;
    를 포함하는 듀티 사이클 보정 방법.
  17. 삭제
  18. 수신 신호를 등화시키는 등화기; 그리고
    등화된 신호의 듀티 사이클을 보정하는 듀티 사이클 보정기;
    를 포함하며, 상기 듀티 사이클 보정기는:
    펄스 폭 제어 코드에 따라 입력 신호의 펄스 폭을 조절하는 펄스 폭 조절부;
    상기 펄스 폭 조절부가 출력한 출력 신호를 다수의 기준 전압과 비교하는 비교부; 그리고
    상기 비교부가 출력한 비교 데이터를 기반으로 다수의 펄스 폭 제어 코드 중 하나를 선택하여 상기 펄스 폭 조절부로 제공하되, 상기 다수의 펄스 폭 제어 코드 각각에 대하여, 상기 비교 데이터를 기반으로 확률 밀도 함수를 산출하고, 상기 확률 밀도 함수에서 가장 큰 함수값과 두 번째로 큰 함수값 간의 차이를 계산하고, 상기 다수의 펄스 폭 제어 코드 중 상기 차이가 가장 작은 펄스 폭 제어 코드를 선택하여 상기 펄스 폭 조절부로 출력하는 제어부;
    를 포함하는 수신기.
  19. 삭제
  20. 제 18 항에 있어서,
    상기 제어부는:
    상기 다수의 기준 전압 각각에 대하여, 상기 출력 신호의 크기가 기준 전압의 크기보다 큰 경우의 횟수를 카운팅하여 누적 분포 함수를 산출하고,
    상기 누적 분포 함수를 이용하여 상기 확률 밀도 함수를 산출하는 수신기.
  21. 컴퓨터로 읽을 수 있는 기록 매체에 있어서,
    제 11 항 내지 제 14 항, 및 제 16 항 중 어느 한 항에 따른 듀티 사이클 보정 방법을 실행하는 프로그램이 기록된 기록 매체.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3072239A4 (en) * 2013-11-19 2017-06-21 Intel Corporation Clock calibration using asynchronous digital sampling
US9236853B2 (en) * 2014-02-04 2016-01-12 Fujitsu Limited Digital duty cycle correction
US9608613B2 (en) * 2015-06-30 2017-03-28 Synaptics Incorporated Efficient high voltage square wave generator
JP6474004B2 (ja) * 2016-05-12 2019-02-27 パナソニックＩｐマネジメント株式会社 親機および通信方法
JP7223387B2 (ja) * 2018-05-24 2023-02-16 ザインエレクトロニクス株式会社 デューティ補償装置
CN110830011B (zh) * 2018-08-07 2023-03-24 瑞昱半导体股份有限公司 具有脉宽调整模块的时钟电路
CN113938361B (zh) * 2021-09-03 2024-04-16 广东安朴电力技术有限公司 一种通信编码防干扰方法、***及存储介质
US20240097873A1 (en) * 2022-09-16 2024-03-21 Qualcomm Incorporated Wide frequency phase interpolator

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100817071B1 (ko) 2006-10-30 2008-03-26 삼성전자주식회사 사이드 밴드 신호의 펄스 폭 측정 장치 및 그 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4694468A (en) * 1986-04-25 1987-09-15 Eastman Kodak Company Apparatus useful in channel equalization adjustment
JP3703857B2 (ja) * 1993-06-29 2005-10-05 三菱電機株式会社 液晶表示装置
US5757218A (en) * 1996-03-12 1998-05-26 International Business Machines Corporation Clock signal duty cycle correction circuit and method
JP3928332B2 (ja) 2000-05-11 2007-06-13 株式会社日立製作所 適応等化回路
US7116134B2 (en) * 2002-03-05 2006-10-03 Koninklijke Philips Electronics N.V. Voltage comparator
KR100684919B1 (ko) 2005-03-25 2007-02-20 연세대학교 산학협력단 듀티 싸이클 왜곡에 강한 버스트 모드 클럭/데이터 복원 회로
JP2007129549A (ja) 2005-11-04 2007-05-24 Nec Corp 等化装置および等化方法
US7286947B1 (en) * 2006-04-13 2007-10-23 International Business Machines Corporation Method and apparatus for determining jitter and pulse width from clock signal comparisons
KR100894255B1 (ko) 2007-05-04 2009-04-21 삼성전자주식회사 지연 고정 루프, 이를 포함하는 집적 회로 및 이를구동하는 방법
DE102008012381B4 (de) * 2008-03-04 2014-12-04 Texas Instruments Deutschland Gmbh Komparator
US7903435B2 (en) * 2008-08-05 2011-03-08 System General Corp. Switching controller having switching frequency hopping for power converter
KR101074454B1 (ko) 2009-08-18 2011-10-18 연세대학교 산학협력단 적응형 등화 장치 및 등화 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100817071B1 (ko) 2006-10-30 2008-03-26 삼성전자주식회사 사이드 밴드 신호의 펄스 폭 측정 장치 및 그 방법

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Wang-Soo Kim 외 2명, ‘A 5.4Gb/s Adaptive Equalizer Using Asynchronous-Sampling Histograms’, Solid-State Circuits Conference Digest of Technical Papers (ISSCC), 2011 IEEE International, 2011. 2. 20-24.
Wang-Soo Kim 외 2명, 'A 5.4Gb/s Adaptive Equalizer Using Asynchronous-Sampling Histograms', Solid-State Circuits Conference Digest of Technical Papers (ISSCC), 2011 IEEE International, 2011. 2. 20-24. *

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