KR101411670B1 - Array substrate, manufacturing method thereof, and liquid crystal display device having the same - Google Patents

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Abstract

어레이기판, 어레이기판의 제조 방법 및 이를 구비한 액정표시장치가 개시된다.An array substrate, a method of manufacturing an array substrate, and a liquid crystal display device having the same are disclosed.

어레이기판의 제조 방법은, 제1 마스크를 이용하여 기판 상에 반도체층, 소오스 및 데이터라인을 형성하고, 제2 마스크를 이용하여 소오스 및 드레인전극들 사이의 반도체층이 노출되도록 형성된 제1 콘택홀과 드레인전극의 일측 영역이 노출되도록 형성된 제2 콘택홀을 갖는 제1 절연층을 형성하고, 제3 마스크를 이용하여 제2 절연층, 게이트전극 및 게이트라인을 형성하며, 제4 마스크를 이용하여 제2 콘택홀을 통해 드레인전극의 일측 영역에 연결된 화소전극을 형성한다. 이러한 경우, 제2 절연층은 제2 콘택홀을 제외한 제1 절연층 상에 형성된다.A method of manufacturing an array substrate includes forming a semiconductor layer, a source, and a data line on a substrate using a first mask, forming a first contact hole formed to expose a semiconductor layer between the source and drain electrodes using a second mask, And a second insulating layer having a second contact hole formed to expose one side region of the drain electrode, forming a second insulating layer, a gate electrode and a gate line by using a third mask, And a pixel electrode connected to one side region of the drain electrode through the second contact hole. In this case, the second insulating layer is formed on the first insulating layer except for the second contact hole.

이에 따라, 본 발명은 마스크 수 및 제조 공정 수가 줄어들고, 구조나 제조 공정이 단순해지며, 제조 비용이 절감될 수 있다. Accordingly, the present invention reduces the number of masks and the number of manufacturing steps, simplifies the structure and manufacturing process, and reduces manufacturing cost.

액정표시장치, 오프 전류, 탑 게이트, 코플래너 Liquid crystal display device, off current, top gate, coplanar

Description

어레이기판, 이의 제조 방법 및 이를 구비한 액정표시장치{Array substrate, manufacturing method thereof, and liquid crystal display device having the same}[0001] The present invention relates to an array substrate, a method of manufacturing the same, and a liquid crystal display device having the same,

본 발명은 어레이기판에 관한 것으로, 특히 제조 비용을 절감하고 공정을 단순화할 수 있는 어레이기판, 이의 제조 방법 및 이를 구비한 액정표시장치에 관한 것이다.The present invention relates to an array substrate, and more particularly, to an array substrate, a manufacturing method thereof, and a liquid crystal display device having the same, which can reduce manufacturing cost and simplify the manufacturing process.

정보화 사회의 발달로 인해, 정보를 표시할 수 있는 표시 장치가 활발히 개발되고 있다. 표시 장치는 액정표시장치(liquid crystal display device), 유기전계발광 표시장치(organic electro-luminescence display device), 플라즈마 표시장치(plasma display panel) 및 전계 방출 표시장치(field emission display device)를 포함한다.Due to the development of the information society, display devices capable of displaying information are actively being developed. The display device includes a liquid crystal display device, an organic electro-luminescence display device, a plasma display panel, and a field emission display device.

이 중에서, 액정표시장치는 경박 단소, 저 소비 전력 및 풀 컬러 동영상 구현과 같은 장점을 가지고 있어, 모바일 폰, 네비게이션, 모니터, 텔레비전에 널리 적용되고 있다.Of these, liquid crystal display devices have advantages such as light weight, low power consumption, and full color video implementation, and are widely applied to mobile phones, navigation, monitors, and televisions.

액정표시장치는 박막트랜지스터를 포함하는 어레이기판, 컬러필터를 포함하 는 컬러필터기판 및 어레이기판과 컬러필터기판 사이에 개재된 다수의 액정 분자들을 포함하는 액정층을 포함한다.The liquid crystal display includes an array substrate including a thin film transistor, a color filter substrate including a color filter, and a liquid crystal layer including a plurality of liquid crystal molecules interposed between the array substrate and the color filter substrate.

어레이기판의 공정을 설명하면, 먼저 제1 마스크를 이용하여 기판 상에 게이트전극이 형성된다. 게이트 전극 상에 게이트 절연층이 형성되며, 제2 마스크를 이용하여 기판 상에 형성된 액티브층과 소오스/드레인전극이 형성된다. 게이트전극, 게이트 절연층, 액티브층 및 소오소/드레인전극에 의해 박막트랜지스터가 구성된다. 제3 마스크를 이용하여 기파 상에 형성되며 포코 아크릴(photo acryl)을 포함하는 유기막에 콘택홀이 형성된다. 제4 마스크를 이용하여 화소전극이 형성된다. 이상의 어레이기판은 게이트가 액티브층의 하부에 위치된 바텀 게이트 구조의 박막트랜지스터가 구비된다.Describing the process of the array substrate, a gate electrode is first formed on the substrate using the first mask. A gate insulating layer is formed on the gate electrode, and an active layer and a source / drain electrode formed on the substrate are formed using a second mask. A thin film transistor is constituted by a gate electrode, a gate insulating layer, an active layer, and a source / drain electrode. A contact hole is formed in the organic film formed on the substrate using the third mask and including the photo acryl. A pixel electrode is formed using a fourth mask. The above array substrate is provided with a thin film transistor of a bottom gate structure in which the gate is located under the active layer.

하지만, 유기막으로 인해 박막트랜지스터의 액티브층에서 오프 전류(off current)가 발생되어 TFT 특성을 저하시키거나, 유기막으로 인하여 액정 주입이 원할하지 않는 문제가 있다.However, due to the organic film, an off current is generated in the active layer of the thin film transistor to degrade TFT characteristics, or liquid crystal injection is not desired due to the organic film.

이러한 문제를 해결하기 위해, 유기막 상하에 각각 제1 및 제2 무기막이 형성된다. 상기 제1 및 제2 무기막은 각각 SiNx로 이루진다. 유기막의 하부에 형성된 제1 무기막에 의해 박막트랜지스터의 액티브층에서 오프 전류의 발생이 억제되며, 유기막의 상부에 형성된 제2 무기막으로 인해 액정 주입이 원활이 진행 될 수 있다. To solve this problem, first and second inorganic films are formed on and under the organic film, respectively. Each of the first and second inorganic films is made of SiNx. The generation of the off current in the active layer of the thin film transistor is suppressed by the first inorganic film formed under the organic film and the liquid crystal injection can smoothly proceed due to the second inorganic film formed on the organic film.

하지만, 유기막 상하에 각각 제1 및 제2 무기막이 형성된 종래의 어레이기판은 순차적으로 형성된 제1 무기막, 유기막 및 제2 무기막에 콘택홀을 형성하기 위 해서는 두개의 마스크가 필요하게 되다. 이에 따라, 마스크 수가 증가하게 되어 제조 비용이 증가하며, 제조 공정이 복잡해지는 문제가 있다. However, in the conventional array substrate in which the first and second inorganic films are formed on and under the organic film, two masks are required for forming the contact holes in the sequentially formed first inorganic film, organic film and second inorganic film . As a result, the number of masks increases, the manufacturing cost increases, and the manufacturing process becomes complicated.

본 발명은 제조 비용을 절감하고 공정을 단순화할 수 있는 어레이기판, 이의 제조 방법 및 이를 구비한 액정표시장치를 제공함에 그 목적이 있다.An object of the present invention is to provide an array substrate, a method of manufacturing the same, and a liquid crystal display device having the array substrate, which can reduce the manufacturing cost and simplify the process.

본 발명의 일 실시예에 따르면, 어레이기판은, TFT 영역, 화소 영역, 게이트 패드 영역 및 데이터 패드 영역으로 정의된 기판; 상기 기판의 상기 TFT 영역에 배치된 반도체층; 상기 반도체층 상에 이격되어 배치된 소오스 및 드레인전극들; 상기 소오스전극과 일체로 형성된 데이터라인; 상기 기판 상에 배치되고 상기 소오스 및 드레인전극들 사이의 상기 반도체층이 노출되도록 형성된 제1 콘택홀과 상기 드레인전극의 일측 영역이 노출되도록 형성된 제2 콘택홀을 갖는 제1 절연층; 상기 제2 콘택홀을 제외한 상기 제1 절연층 상에 배치된 제2 절연층; 상기 제1 콘택홀의 상기 제2 절연층 상에 배치된 게이트전극; 상기 게이트전극과 일체로 형성된 게이트라인; 및 상기 화소영역의 상기 제2 절연층 상에 배치된 화소전극을 포함한다.According to one embodiment of the present invention, an array substrate includes: a substrate defined as a TFT region, a pixel region, a gate pad region, and a data pad region; A semiconductor layer disposed in the TFT region of the substrate; Source and drain electrodes disposed on the semiconductor layer; A data line formed integrally with the source electrode; A first insulating layer disposed on the substrate and having a first contact hole formed to expose the semiconductor layer between the source and drain electrodes and a second contact hole formed to expose one side region of the drain electrode; A second insulating layer disposed on the first insulating layer except for the second contact hole; A gate electrode disposed on the second insulating layer of the first contact hole; A gate line formed integrally with the gate electrode; And a pixel electrode disposed on the second insulating layer of the pixel region.

본 발명의 다른 실시예에 따르면, 어레이기판의 제조 방법은, 제1 마스크를 이용하여 기판 상에 반도체층, 소오스 및 드레인전극들 및 상기 소오스전극에 연결된 데이터라인을 형성하는 단계; 제2 마스크를 이용하여 상기 소오스 및 드레인전 극들 사이의 상기 반도체층이 노출되도록 형성된 제1 콘택홀과 상기 드레인전극의 일측 영역이 노출되도록 형성된 제2 콘택홀을 갖는 제1 절연층을 형성하는 단계; 제3 마스크를 이용하여 제2 절연층, 게이트전극 및 상기 게이트전극에 연결된 게이트라인을 형성하는 단계; 및 제4 마스크를 이용하여 상기 제2 콘택홀을 통해 상기 드레인전극의 일측 영역에 연결된 화소전극을 형성하는 단계를 포함하고, 상기 제2 절연층은 상기 제2 콘택홀을 제외한 상기 제1 절연층 상에 형성된다.According to another embodiment of the present invention, a method of manufacturing an array substrate includes forming a semiconductor layer, source and drain electrodes, and a data line connected to the source electrode on a substrate using a first mask; Forming a first insulating layer having a first contact hole formed to expose the semiconductor layer between the source and drain electrodes using a second mask and a second contact hole formed to expose one side region of the drain electrode; ; Forming a second insulating layer, a gate electrode and a gate line connected to the gate electrode using a third mask; And forming a pixel electrode connected to one side region of the drain electrode through the second contact hole using a fourth mask, wherein the second insulating layer is formed on the first insulating layer excluding the second contact hole, As shown in FIG.

본 발명의 또 다른 실시예에 따르면, 액정표시장치는, TFT 영역, 화소 영역, 게이트 패드 영역 및 데이터 패드 영역으로 정의된 기판과, 상기 기판의 상기 TFT 영역에 배치된 반도체층과, 상기 반도체층 상에 이격되어 배치된 소오스 및 드레인전극들과, 상기 소오스전극과 일체로 형성된 데이터라인과, 상기 기판 상에 배치되고 상기 소오스 및 드레인전극들 사이의 상기 반도체층이 노출되도록 형성된 제1 콘택홀과 상기 드레인전극의 일측 영역이 노출되도록 형성된 제2 콘택홀을 갖는 제1 절연층과, 상기 제2 콘택홀을 제외한 상기 제1 절연층 상에 배치된 제2 절연층과, 상기 제1 콘택홀의 상기 제2 절연층 상에 배치된 게이트전극과, 상기 게이트전극과 일체로 형성된 게이트라인과, 상기 화소영역의 상기 제2 절연층 상에 배치된 화소전극을 포함하는 어레이기판; 상기 어레이기판에 대향으로 배치된 컬러필터기판; 및 상기 어레이기판과 상기 컬러필터기판 상이에 개재된 액정층을 포함한다.According to another embodiment of the present invention, there is provided a liquid crystal display comprising a substrate defined by a TFT region, a pixel region, a gate pad region, and a data pad region, a semiconductor layer disposed in the TFT region of the substrate, A data line formed integrally with the source electrode; a first contact hole disposed on the substrate and formed to expose the semiconductor layer between the source and drain electrodes; A second insulating layer disposed on the first insulating layer except for the second contact hole, and a second insulating layer disposed on the first insulating layer, A gate electrode formed on the second insulating layer; a gate line formed integrally with the gate electrode; and an array including pixel electrodes arranged on the second insulating layer in the pixel region Lee, Ki - A color filter substrate disposed opposite to the array substrate; And a liquid crystal layer interposed between the array substrate and the color filter substrate.

본 발명은 하나의 절연층으로 게이트 절연층의 역활과 화소전극의 계면 특성을 향상시키기 위한 역할을 동시에 수행할 수 있으므로, 제조 비용을 절감하며 구 조가 단순해질 수 있다.The present invention can simultaneously perform the role of the gate insulating layer and the interface characteristics of the pixel electrode as one insulating layer, so that the manufacturing cost can be reduced and the structure can be simplified.

본 발명은 하나의 마스크를 이용하여 게이트전극과 콘택홀을 동시에 형성할 수 있으므로, 마스크 수가 줄어들어 제조 공정이 단순해지고 제조 비용이 절감될 수 있다.Since the gate electrode and the contact hole can be formed at the same time using one mask, the number of masks can be reduced, and the manufacturing process can be simplified and manufacturing cost can be reduced.

본 발명은 TFT 영역에 반도체층 상에 무기 물질로 이루어진 절연층을 형성하여 줌으로써, 오프 전류(off current)의 발생을 방지하여 박막트랜지스터의 오동작을 방지하여 화질을 향상시킬 수 있다.According to the present invention, by forming an insulating layer made of an inorganic material on a semiconductor layer in a TFT region, it is possible to prevent an off current from occurring, thereby preventing a malfunction of the thin film transistor and improving the image quality.

본 발명은 소오스 및 드레인전극들을 코플래너(coplanar) 구조를 갖도록 형성함으로써, 박막트랜지스터의 전기적 특성을 안정화시킬 수 있다.The present invention can stabilize the electrical characteristics of the thin film transistor by forming the source and drain electrodes to have a coplanar structure.

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이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 어레이기판을 도시한 도면이고, 도 2는 도 1의 A-A'라인, B-B'라인 및 C-C'라인을 따라 절단한 도면이다.FIG. 1 is a view showing an array substrate according to an embodiment of the present invention, and FIG. 2 is a view cut along a line A-A ', a line B-B' and a line C-C 'in FIG.

도 1 및 도 2를 참조하면, 어레이기판은 표시 영역과 비표시 영역으로 구분된다. 표시 영역은 영상이 표시되는 영역으로서, 다수의 화소가 매트릭스 형태로 배열될 수 있다. Referring to FIGS. 1 and 2, the array substrate is divided into a display area and a non-display area. The display area is an area for displaying an image, and a plurality of pixels may be arranged in a matrix form.

본 실시예에서, 각 화소는 TFT 영역과 화소 영역을 포함하는 것으로 정의된다. 상기 TFT 영역은 박막트랜지스터(30)가 배치되는 영역이고, 화소 영역은 화소전극(40)이 배치되는 영역일 수 있다. 비표시 영역은 영상이 표시되지 않는 영역으 로서, 게이트 패드 영역(50)과 데이터 패드 영역(60)을 포함하는 것으로 정의된다. 또한, 표시 영역으로부터 비표시 영역의 각 패드 영역들(50, 60)을 연결하여 주기 위한 게이트 링크 영역과 데이터 링크 영역이 더 정의될 수 있다. In this embodiment, each pixel is defined as including a TFT region and a pixel region. The TFT region may be a region where the thin film transistor 30 is disposed and the pixel region may be a region where the pixel electrode 40 is disposed. The non-display area is an area in which no image is displayed, and is defined as including a gate pad area 50 and a data pad area 60. Further, a gate link area and a data link area for connecting the pad areas 50 and 60 of the non-display area from the display area can be further defined.

상기 게이트 패드 영역(50)은 도시되지 않은 게이트 드라이버 IC가 실장된 게이트 TCP에 전기적으로 연결되고, 상기 데이터 패드 영역(60)은 도시되지 않은 데이터 드라이버 IC가 실장된 데이터 TCP에 전기적으로 연결될 수 있다.The gate pad region 50 is electrically connected to a gate TCP on which a gate driver IC (not shown) is mounted, and the data pad region 60 can be electrically connected to a data TCP on which a data driver IC .

따라서, 게이트 드라이버 IC에서 각 화소를 선택하기 위한 스캔신호가 생성되어, 게이트 TCP, 비표시 영역의 게이트 패드 영역(50) 및 게이트 링크 영역을 경유하여 표시 영역의 각 화소로 공급될 수 있다. 데이터 드라이버 IC에서 영상을 표시하기 위한 데이터 신호가 생성되어, 데이터 TCP, 비표시 영역의 데이터 패드 영역(60) 및 데이터 링크 영역을 경유하여 표시 영역의 선택된 각 화소로 공급될 수 있다. Therefore, a scan signal for selecting each pixel in the gate driver IC is generated and supplied to each pixel of the display region via the gate TCP, the gate pad region 50 of the non-display region, and the gate link region. A data signal for displaying an image in the data driver IC is generated and can be supplied to each selected pixel of the display area via the data TCP area, the data pad area 60 of the non-display area, and the data link area.

투명한 기판의 박막트랜지스터(TFT) 영역에 반도체층(32)이 배치되고, 상기 반도체층(32) 상에 서로 이격되도록 소오스 및 드레인 전극들(34, 36)이 배치되고, 상기 소오스전극(34)과 일체로 데이터라인(20)이 배치된다. A semiconductor layer 32 is disposed in a thin film transistor (TFT) region of a transparent substrate, source and drain electrodes 34 and 36 are disposed on the semiconductor layer 32 so as to be spaced apart from each other, And the data lines 20 are disposed integrally.

상기 반도체층(32)은 도시되지 않은 액티브층과 오믹콘택층을 포함할 수 있다. 상기 액티브층은 비정질 실리콘(a-Si)으로 이루어지고, 상기 오믹 콘택층은 불순물(n+)이 도핑된 비정질 실리콘(a-Si)으로 이루어질 수 있다. 상기 비정질 실리콘(a-Si)은 교번자속결정화(AMFC: Alternating Magnetic Field Crystallization)에 의해 결정화될 수 있다. AMFC는 수 KHz ~ 수 MHz 대역의 강한 자기장을 열처리 시 인가하는 방법으로 결정화 온도를 500℃ 미만으로 낮출 수 있어, 최근 활발히 연구되고 있다. The semiconductor layer 32 may include an active layer (not shown) and an ohmic contact layer. The active layer may be made of amorphous silicon (a-Si), and the ohmic contact layer may be made of amorphous silicon (a-Si) doped with impurity (n +). The amorphous silicon (a-Si) may be crystallized by Alternating Magnetic Field Crystallization (AMFC). The AMFC is a method of applying a strong magnetic field in the range of several KHz to several MHz during the heat treatment, so that the crystallization temperature can be lowered to less than 500 ° C, and it has been actively studied recently.

도 2에 도시된 바와 같이, 상기 반도체층(32)은 평면으로 배치된다. 이에 따라, 상기 반도체층(32) 상에 배치된 상기 소오스 및 드레인전극들(34, 36) 또한 평면으로 배치될 수 있다. 이러한 구조를 코플래너(coplanar) 구조라 명명한다. 따라서, 소오스 및 드레인전극들(34, 36) 내부에서 전자가 상기 반도체층(32)에 평행한 방향으로 이동함에 따라, 소오스 및 드레인전극들(34, 36)의 전기적인 특성이 안정화될 수 있다. As shown in FIG. 2, the semiconductor layer 32 is disposed in a plane. Accordingly, the source and drain electrodes 34 and 36 disposed on the semiconductor layer 32 can also be arranged in a plane. This structure is named coplanar structure. Therefore, as electrons move in a direction parallel to the semiconductor layer 32 within the source and drain electrodes 34 and 36, the electrical characteristics of the source and drain electrodes 34 and 36 can be stabilized .

상기 데이터라인(20)은 상기 소오스전극(34)과 일체로 형성되고, 제1 방향, 예컨대 세로 방향으로 따라 배치될 수 있다. The data line 20 may be formed integrally with the source electrode 34 and may be disposed along a first direction, e.g., a longitudinal direction.

상기 소오스 및 드레인전극들(34, 36)과 동일한 금속 물질로 이루어진 데이터 패드 전극(64)이 데이터 패드 영역(60)의 일 영역에 배치된다. 상기 데이터 패드 전극(64)의 하부에는 상기 반도체층(32)과 동일 물질로 이루어진 반도체 패턴(101a)이 형성될 수 있다. 상기 반도체 패턴(101a)은 상기 반도체층(32)과 함께 동시에 형성될 수 있다. A data pad electrode 64 made of the same metal material as the source and drain electrodes 34 and 36 is disposed in one region of the data pad region 60. A semiconductor pattern 101 a made of the same material as the semiconductor layer 32 may be formed under the data pad electrode 64. The semiconductor pattern 101a may be formed together with the semiconductor layer 32 at the same time.

상기 데이터 패드 전극(64)은 상기 데이터라인(20)과 일체로 형성될 수 있다. 만일 상기 데이터 패드 전극(64)과 상기 데이터라인(20) 사이의 데이터 링크 영역에 데이터 링크 라인이 배치되는 경우, 상기 데이터 패드 전극(64)은 상기 데이터 링크 라인에 전기적으로 연결될 수 있다. The data pad electrode 64 may be formed integrally with the data line 20. If the data link line is disposed in the data link region between the data pad electrode 64 and the data line 20, the data pad electrode 64 may be electrically connected to the data link line.

따라서, 상기 소오스 및 드레인전극들(34, 36), 상기 데이터라인(20) 및 상 기 데이터 패드 전극(64)은 동일한 금속 물질로 형성될 수 있다. 상기 소오스 및 드레인전극들(34, 36), 상기 데이터라인(20) 및 상기 데이터 패드 전극(64)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 알루미늄 합금(Al alloy), 텅스텐(W)계 금속 중 하나로부터 형성될 수 있다. Therefore, the source and drain electrodes 34 and 36, the data line 20, and the data pad electrode 64 may be formed of the same metal material. The source and drain electrodes 34 and 36, the data line 20 and the data pad electrode 64 may be formed of a metal such as aluminum (Al), copper (Cu), molybdenum (Mo), titanium (Ti) ), Tantalum (Ta), aluminum alloy (Al alloy), and tungsten (W) based metal.

상기 소오스 및 드레인전극들(34, 36)을 포함하는 기판(1) 상에 제1 절연층(3)이 배치된다. 상기 제1 절연층(3)은 상기 소오스 및 드레인전극들(34, 36)과 상기 데이터 패드 전극(64)을 보호하기 위해 형성될 수 있다. 상기 제1 절연층(3)은 유기 절연 물질로 이루어질 수 있다. 상기 유기 절연 물질은 예컨대, 포토 아크릴(photo acryl)일 수 있다. 상기 제1 절연층(3)에는 TFT 영역의 일 영역에 형성된 제1 콘택홀(72), 상기 일 영역과 이격되어 상기 드레인전극(36)이 노출되도록 형성된 제2 콘택홀(42) 및 상기 데이터 패드 영역(60)에 상기 데이터 패드 전극(64)이 노출되도록 형성된 제3 콘택홀(62)을 포함한다. A first insulating layer 3 is disposed on a substrate 1 including the source and drain electrodes 34 and 36. The first insulating layer 3 may be formed to protect the source and drain electrodes 34 and 36 and the data pad electrode 64. The first insulating layer 3 may be formed of an organic insulating material. The organic insulating material may be, for example, a photo acryl. The first insulating layer 3 is formed with a first contact hole 72 formed in one region of the TFT region, a second contact hole 42 formed to expose the drain electrode 36 from the one region, And a third contact hole 62 formed in the pad region 60 such that the data pad electrode 64 is exposed.

상기 제1 절연층(3) 상에 제2 절연층(38)이 배치된다. 상기 제2 절연층(38)은 제2 및 제3 콘택홀들(42, 62)에는 배치되지 않지만, 상기 제1 콘택홀(72)에는 형성된다. 상기 제1 콘택홀(72)에 형성된 제2 절연층(38)은 이후에 설명될 게이트전극(11)과 상기 소오스 및 드레인전극들(34, 36)을 절연시키기 위한 통상의 게이트 절연층의 역할을 할 수 있다. 상기 제2 콘택홀(42)에 의해 노출된 상기 드레인전극(36)과 상기 제3 콘택홀(62)에 의해 노출된 데이터 패드 전극(64) 각각은 이후에 설명될 화소전극(40)과 데이터 패턴 전극(66)에 전기적으로 연결되어야 하므로, 상기 제2 및 제3 콘택홀들(42, 66)에는 상기 제2 절연층(38)이 배치되지 않아야 한 다. 상기 제2 절연층(38)은 무기 절연 물질로 이루어질 수 있다. 상기 무기 절연 물질은 예컨대, 실리콘 옥사이드(SiOx)나 실리콘 나이트라이드(SiNx)으로 이루어질 수 있다.A second insulating layer (38) is disposed on the first insulating layer (3). The second insulating layer 38 is not formed in the second and third contact holes 42 and 62, but is formed in the first contact hole 72. The second insulating layer 38 formed in the first contact hole 72 functions as a normal gate insulating layer for insulating the gate electrode 11 and the source and drain electrodes 34 and 36 to be described later. can do. The drain electrode 36 exposed by the second contact hole 42 and the data pad electrode 64 exposed by the third contact hole 62 are electrically connected to the pixel electrode 40 and data The second insulating layer 38 should not be disposed in the second and third contact holes 42 and 66 because the first insulating layer 38 and the pattern electrode 66 should be electrically connected to each other. The second insulating layer 38 may be formed of an inorganic insulating material. The inorganic insulating material may be, for example, silicon oxide (SiOx) or silicon nitride (SiNx).

상기 제2 절연층(38)은 상기 화소전극(40)과의 계면 특성이 우수하므로, 상기 화소전극(40)이 상기 제2 절연층(38)에 강한 결합력을 가지고 배치될 수 있다. 상기 제1 절연층(3) 상에 배치된 상기 제2 절연층(38)은 상기 화소전극(40)과의 계면 특성을 강화하기 위한 역할을 할 수 있다. The second insulating layer 38 has an excellent interface characteristic with respect to the pixel electrode 40 so that the pixel electrode 40 can be disposed with a strong binding force to the second insulating layer 38. The second insulating layer 38 disposed on the first insulating layer 3 may serve to enhance the interface characteristics with the pixel electrode 40.

상기 TFT 영역의 상기 제1 콘택홀(72)에 게이트전극(11)을 배치하고, 상기 게이트전극(11)과 일체로 형성된 게이트라인(10)이 제2 방향, 예컨대 가로 방향으로 배치될 수 있다. The gate electrode 11 may be disposed in the first contact hole 72 of the TFT region and the gate line 10 formed integrally with the gate electrode 11 may be disposed in the second direction, .

또한, 상기 게이트전극(11)과 상기 게이트라인(10)과 동일 금속 물질로 이루어진 게이트 패드 전극(52)이 게이트 패드 영역(50)의 일 영역에 배치된다. 상기 게이트 패드 전극(52)은 상기 게이트라인(10)과 일체로 형성될 수 있다. 만일 상기 게이트 패드 전극(52)과 상기 게이트라인(10) 사이의 게이트 링크 영역에 게이트 링크 라인이 배치되는 경우, 상기 게이트 패드 전극(52)은 상기 게이트 링크 라인에 전기적으로 연결될 수 있다. A gate pad electrode 52 made of the same metal material as the gate electrode 11 and the gate line 10 is disposed in one region of the gate pad region 50. The gate pad electrode 52 may be formed integrally with the gate line 10. The gate pad electrode 52 may be electrically connected to the gate link line when the gate link line is disposed in the gate link region between the gate pad electrode 52 and the gate line 10. [

따라서, 상기 게이트전극(11), 상기 게이트라인(10) 및 상기 게이트 패드 전극(52)은 동일한 금속 물질로 형성될 수 있다. 상기 게이트전극(11), 상기 게이트라인(10) 및 상기 게이트 패드 전극(52)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 알루미늄 합금(Al alloy), 텅스텐(W) 계 금속 중 하나로부터 형성될 수 있다. Accordingly, the gate electrode 11, the gate line 10, and the gate pad electrode 52 may be formed of the same metal material. The gate electrode 11, the gate line 10 and the gate pad electrode 52 may be formed of a metal such as aluminum (Al), copper (Cu), molybdenum (Mo), titanium (Ti), chromium (Cr), tantalum ), An aluminum alloy (Al alloy), and a tungsten (W) -based metal.

이상으로부터, 상기 TFT 영역에 반도체층(32), 소오스 및 드레인전극들(34, 36), 제2 절연층(38) 및 게이트전극(11)에 의해 박막트랜지스터(30)가 구성될 수 있다. 본 실시예에서, 상기 박막트랜지스터(30)는 게이트전극(11)이 반도체층(32) 상에 배치된 탑 게이트 구조를 가질 수 있다. The thin film transistor 30 can be constituted by the semiconductor layer 32, the source and drain electrodes 34 and 36, the second insulating layer 38 and the gate electrode 11 in the TFT region. In this embodiment, the thin film transistor 30 may have a top gate structure in which the gate electrode 11 is disposed on the semiconductor layer 32.

상기 화소 영역의 상기 제2 절연층(38) 상에 화소전극(40)이 배치되고, 상기 게이트전극(11) 및 상기 게이트라인(10)이 전혀 외부에 노출되지 않도록 상기 게이트전극(11) 및 상기 게이트라인(10)의 전 영역을 커버하도록 제1 보호패턴(12)이 배치되고, 상기 게이트 패드 전극(52)이 전혀 외부에 노출되지 않도록 상기 게이트 패드 전극(52)의 전 영역을 커버하도록 제2 보호 패턴(14)이 배치될 수 있다. 상기 화소전극(40)과 상기 제1 및 제2 보호패턴들(12, 14)은 모두 동일층에 동일 물질로 형성될 수 있다. 상기 화소전극(40)은 광이 투과되어야 하므로, 상기 화소전극(40) 및 상기 제1 및 제2 보호 패턴들(12, 14)은 투명한 물질, 예컨대 인듐-틴-옥사이드(ITO: Indium-Tin-Oxide)나 인듐-아연-옥사이드(IZO: Indium-Zinc-Oxide)로부터 형성될 수 있다.The pixel electrode 40 is disposed on the second insulating layer 38 of the pixel region and the gate electrode 11 and the gate line 10 are not exposed to the outside at all. The first protection pattern 12 is disposed to cover the entire area of the gate line 10 and the entire area of the gate pad electrode 52 is covered so that the gate pad electrode 52 is not exposed to the outside The second protection pattern 14 can be disposed. The pixel electrode 40 and the first and second protection patterns 12 and 14 may be formed of the same material in the same layer. Since the pixel electrode 40 must transmit light, the pixel electrode 40 and the first and second protective patterns 12 and 14 are formed of a transparent material such as indium-tin-oxide (ITO) Oxide or indium-zinc-oxide (IZO).

상기 화소전극(40)의 일측은 상기 제2 콘택홀(42)을 통해 상기 드레인전극(36)에 전기적으로 연결될 수 있다. 상기 제1 및 제2 보호패턴들(12, 14)은 상기 게이트전극(11)이나 상기 게이트 패드 전극(52)이 외부에 노출되어 부식되는 것을 방지하기 위해 배치될 수 있다. 게이트전극(11)이나 게이트 패드 전극(52)은 금속 물질로 이루어져 있으므로, 외부에 노출되는 경우, 특히 액정층의 액정 분자에 접 촉되는 경우, 용이하게 부식될 수 있다. 따라서, 상기 제1 및 제2 보호패턴들(12, 14) 각각이 상기 게이트전극(11)이나 상기 게이트 패드 전극(52)을 둘러싸도록 배치됨에 따라, 상기 게이트전극(11)이나 상기 게이트 패드 전극(52)이 외부에 노출되지 않게 되어 부식을 방지하여 부식에 따른 액정 불량 등의 문제를 해결할 수 있다. One side of the pixel electrode 40 may be electrically connected to the drain electrode 36 through the second contact hole 42. The first and second protective patterns 12 and 14 may be disposed to prevent the gate electrode 11 and the gate pad electrode 52 from being exposed to the outside to be corroded. Since the gate electrode 11 and the gate pad electrode 52 are made of a metal material, they can be easily corroded when they are exposed to the outside, particularly when they are in contact with the liquid crystal molecules of the liquid crystal layer. Accordingly, since the first and second protection patterns 12 and 14 are disposed to surround the gate electrode 11 and the gate pad electrode 52, the gate electrode 11, (52) is not exposed to the outside, thereby preventing corrosion and solving the problem of defective liquid crystal due to corrosion.

하지만, 만일 게이트전극(11)이나 게이트 패드 전극(52)이 부식되지 않는 금속 물질로 형성되거나 게이트전극(11)이나 게이트 패드 전극(52)의 표면에 부식 방지를 위한 별도의 코팅층이 형성되는 경우, 상기 제1 및 제2 보호패턴들(12, 14)은 배치되지 않을 수도 있다. However, if the gate electrode 11 or the gate pad electrode 52 is formed of a metal material that does not corrode or a separate coating layer for preventing corrosion is formed on the surfaces of the gate electrode 11 and the gate pad electrode 52 , The first and second protective patterns 12 and 14 may not be disposed.

본 실시예는 소오스 및 드레인전극들(34, 36)이 코플러 구조를 가짐에 따라 소오스 및 드레인전극들(34, 36) 내부의 전차의 이동이 반도체층(32)에 평행하게 이동되어, 박막트랜지스터(30)의 전기적인 특성이 안정화될 수 있다. The movement of the electric train inside the source and drain electrodes 34 and 36 is moved in parallel with the semiconductor layer 32 as the source and drain electrodes 34 and 36 have the Koplar structure, The electrical characteristics of the transistor 30 can be stabilized.

본 실시예는 제1 절연층(3)이 비교적 두꺼운 두께를 가짐에 따라 제1 절연층(3)이 게이트전극(11)의 게이트 신호에 의한 반도체층(32)의 활성화에 방해를 준다는 가정 하에서 TFT 영역의 제1 절연층(3)에 제1 콘택홀(72)을 형성하는 것으로 설명하였다. 하지만, 제1 절연층(3)이 반도체층(32)의 활성화에 방해를 주지 않을 정도의 두께를 갖는 경우, 상기 TFT 영역의 제1 절연층(3)에 제1 콘택홀(72)이 형성되지 않을 수도 있다. 이러한 경우, 게이트전극(11)은 제1 콘택홀(72)이 없는 제1 절연층(3) 상에 배치될 수 있다.The present embodiment is based on the assumption that the first insulating layer 3 interferes with the activation of the semiconductor layer 32 by the gate signal of the gate electrode 11 as the first insulating layer 3 has a relatively thick thickness And the first contact hole 72 is formed in the first insulating layer 3 of the TFT region. However, when the first insulating layer 3 has such a thickness as not to hinder the activation of the semiconductor layer 32, the first contact hole 72 is formed in the first insulating layer 3 of the TFT region . In this case, the gate electrode 11 may be disposed on the first insulating layer 3 without the first contact hole 72. [

본 실시예는 제2 절연층(42)이 통상의 게이트 절연층의 역할과 화소전 극(40)의 계면 특성 향상을 위한 역을 동시에 할 수 있으므로, 종래에 게이트 절연층과 화소전극과의 계면 특성 향상을 위한 무기막과 같이 2개의 절연층이 필요하던 것을 하나의 절연층으로 대체할 수 있어 어레이기판의 구조가 단순해지고 두께가 얇아질 수 있다. Since the second insulating layer 42 can function as a normal gate insulating layer and reverse the interface characteristics of the pixel electrode 40 in the present embodiment, the interface between the gate insulating layer and the pixel electrode The structure of the array substrate can be simplified and the thickness thereof can be reduced since an insulating layer can be replaced with an inorganic layer such as an inorganic film for improving characteristics.

본 실시예는 반도체층(32) 상에 무기 절연 물질로 이루어진 제1 절연층(3)이 접촉되고 있어, 종래에 유기막에 접촉된 반도체층에서 발생되는 오프 전류(off current)의 발생을 방지할 수 있다. In this embodiment, since the first insulating layer 3 made of an inorganic insulating material is in contact with the semiconductor layer 32, it is possible to prevent the off current from occurring in the semiconductor layer which has been conventionally contacted with the organic layer can do.

도 3a 내지 도 3l은 본 발명의 다른 실시예에 따른 어레이기판의 제조 방법을 도시한 도면이다. 3A to 31 are views showing a method of manufacturing an array substrate according to another embodiment of the present invention.

이하, 도 1 및 도 3a 내지 도 3l을 참조하여 본 발명의 어레이기판의 제조 방법을 설명한다.Hereinafter, a manufacturing method of the array substrate of the present invention will be described with reference to Figs. 1 and 3A to 31.

도 3a를 참조하면, 투명한 기판(1) 상에 반도체 물질로 이루어진 반도체막(101)과 제1 금속 물질로 이루어진 제1 금속막(103)을 형성한다. 상기 반도체막(101)은 비정질 실리콘(a-Si)으로 이루어진 제1 실리콘막 불순물(n+)이 도핑된 비정질 실리콘으로 이루어진 제2 실리콘막 포함하는 것으로서, 제1 및 제2 실리콘막이 순차적으로 기판(1) 상에 형성된다. 상기 제1 금속 물질은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 알루미늄 합금(Al alloy), 텅스텐(W)계 금속 중 하나일 수 있다.Referring to FIG. 3A, a semiconductor film 101 made of a semiconductor material and a first metal film 103 made of a first metal material are formed on a transparent substrate 1. The semiconductor film 101 includes a second silicon film made of amorphous silicon doped with a first silicon film impurity (n +) made of amorphous silicon (a-Si), and the first and second silicon films are sequentially formed on the substrate 1). The first metal material may be at least one selected from the group consisting of aluminum (Al), copper (Cu), molybdenum (Mo), titanium (Ti), chromium (Cr), tantalum (Ta), aluminum alloy It can be one.

상기 제1 금속막(103) 상에 감광성 물질을 도포하여 감광성막(105)을 형성한다. 상기 감광성 물질은 광이 조사되는 영역이 경화되는 포지티브 감광성 물질이 거나 광이 조사되지 않는 영역이 경화되는 네거티브 감광성 물질일 수 있다. A photosensitive material is coated on the first metal film 103 to form a photosensitive film 105. The photosensitive material may be a positive photosensitive material in which a region irradiated with light is cured or a negative photosensitive material in which a region in which light is not cured is cured.

상기 감광성막(105) 상에 회절 노광이 가능한 제1 마스크(150)가 위치된다. 상기 제1 마스크(150)는 차단 영역(152), 반투과 영역(154) 및 투과 영역(156)을 포함한다. 상기 차단 영역(152)은 상기 기판(1)에서 TFT 영역의 소오스 및 드레인전극들(32, 34), 데이터라인(20) 및 데이터 패드 영역(60)의 데이터 패드 전극(64)이 각각 형성될 영역에 위치될 수 있다. 상기 반투과 영역(154)은 상기 TFT 영역에서 소오스전극(34)과 드레인전극(36)이 이격된 간격에 대응되는 영역에 위치될 수 있다. 상기 투과 영역(156)은 기판(1)에서 상기 소오스 및 드레인전극들(32, 34), 데이터라인(20), 데이터 패드 전극(64)이 형성될 영역 그리고 상기 소오스전극(34)과 상기 드레인전극(36)이 이격된 간격에 대응되는 영역 이외의 영역에 위치될 수 있다.A first mask 150 capable of diffracting exposure is placed on the photosensitive film 105. The first mask 150 includes a blocking region 152, a semi-transmissive region 154, and a transmissive region 156. The blocking regions 152 are formed in the substrate 1 such that the source and drain electrodes 32 and 34 of the TFT region, the data line 20 and the data pad electrode 64 of the data pad region 60 are respectively formed Lt; / RTI > region. The transflective region 154 may be located in a region corresponding to the spacing between the source electrode 34 and the drain electrode 36 in the TFT region. The transmissive region 156 is formed in the substrate 1 in a region where the source and drain electrodes 32 and 34, the data line 20 and the data pad electrode 64 are to be formed and the source electrode 34 and drain The electrode 36 may be located in an area other than the area corresponding to the spaced distance.

도 3b를 참조하면, 상기 제1 마스크(150)를 대상으로 광을 조사하여 상기 기판(1) 상에 형성된 감광성막(105)을 노광하고 현상하여 제1 감광성 패턴105a)을 형성한다. Referring to FIG. 3B, light is irradiated to the first mask 150 to expose and develop the photosensitive film 105 formed on the substrate 1 to form a first photosensitive pattern 105a.

따라서, 상기 제1 마스크(150)의 상기 투과 영역(156)을 통해 광이 완전하게 통과되므로 상기 제1 마스크(150)의 투과 영역(156)에 대응된 기판(1) 상에 형성된 감광성막(105)은 완전히 제거되고, 상기 제1 마스크(150)의 상기 반투과 영역(154)을 통해 광이 부분적으로 통과되므로 상기 제1 마스크(150)의 반투과 영역(154)에 대응된 기판(1) 상에 형성된 감광성막(105)은 상부가 일정 두께로 제거되며, 상기 제1 마스크(150)의 상기 차단 영역(152)에 의해 광이 전혀 통과되지 못 하므로 상기 제1 마스크(150)의 차단 영역(152)에 대응된 기판(1) 상에 형성된 감광성막(105)은 전혀 제거되지 않는다. The photosensitive film formed on the substrate 1 corresponding to the transmissive region 156 of the first mask 150 because the light is completely passed through the transmissive region 156 of the first mask 150 105 are completely removed and light passes partially through the transflective region 154 of the first mask 150 so that the substrate 1 (corresponding to the transflective region 154 of the first mask 150) The upper portion of the photosensitive film 105 formed on the first mask 150 is removed to a certain thickness and the light is not passed through the blocking region 152 of the first mask 150, The photosensitive film 105 formed on the substrate 1 corresponding to the region 152 is not removed at all.

상기 제1 마스크(150)의 투과 영역(156)에 대응된 상기 기판(1) 상에 형성된 상기 감광성막(105)은 모두 제거되므로, 상기 감광성막(105) 하부에 형성된 상기 제1 금속막(103)이 노출될 수 있다. 상기 제1 마스크(150)의 상기 반투과 영역(154)에 대응된 상기 기판(1) 상에 형성된 상기 감광성막(105)은 부분적으로 제거되므로, 상기 제1 마스크(150)의 상기 차단 영역(152)에 대응된 상기 기판(1) 상에 형성된 상기 감광성막(105) 보다 적어도 작은 두께를 가지게 된다. 상기 제1 마스크(150)의 상기 반투과 영역(152)에 대응된 상기 기판(1) 상에 형성된 상기 감광성막(105)의 두께는 상기 제1 마스크의 상기 반투과 영역에 구비된 슬릿들 간의 간격, 각 슬릿의 폭, 각 슬릿의 두께에 의해 결정될 수 있다. 따라서, 상기 제1 마스크(150)의 상기 반투과 영역(154)에 구비된 슬릿들 간의 간격, 각 슬릿의 폭, 각 슬릿의 두께를 조절하여, 상기 제1 마스크(150)의 상기 반투과 영역(154)에 대응된 상기 기판(1) 상에 형성된 상기 감광성막(105)의 두께를 최적으로 조절할 수 있다. The photosensitive film 105 formed on the substrate 1 corresponding to the transmissive region 156 of the first mask 150 is completely removed so that the first metal film 103 may be exposed. The photosensitive film 105 formed on the substrate 1 corresponding to the transflective region 154 of the first mask 150 is partially removed so that the blocking region of the first mask 150 152 that is formed on the substrate 1, as shown in FIG. The thickness of the photosensitive film 105 formed on the substrate 1 corresponding to the transflective region 152 of the first mask 150 is greater than the thickness of the photosensitive film 105 between the slits provided in the transflective region of the first mask 150. [ The width of each slit, and the thickness of each slit. Therefore, by adjusting the interval between the slits provided in the transflective region 154 of the first mask 150, the width of each slit, and the thickness of each slit, It is possible to optimally adjust the thickness of the photosensitive film 105 formed on the substrate 1 corresponding to the substrate 154.

도 3c를 참조하면, 상기 제1 감광성 패턴(105a)을 마스크로 하여 상기 노출된 제1 금속막(103)과 반도체막(101)을 식각하여 제거한다. 이에 따라, 상기 TFT 영역의 상기 기판(101) 상에는 반도체 패턴(101a)과 제1 금속 패턴(103a)이 형성되고, 상기 데이터 패드 영역(60)의 상기 기판(1) 상에 반도체 패턴(101a)과 데이터 패드 전극(64)이 형성될 수 있다. Referring to FIG. 3C, the exposed first metal film 103 and the semiconductor film 101 are etched using the first photosensitive pattern 105a as a mask. A semiconductor pattern 101a and a first metal pattern 103a are formed on the substrate 101 of the TFT region and a semiconductor pattern 101a is formed on the substrate 1 of the data pad region 60. [ And a data pad electrode 64 may be formed.

도 3d를 참조하면, 상기 제1 감광성 패턴(105a)을 애싱(ashing)하여 상기 TFT 영역에서 상기 소오스전극(34)과 드레인전극(36)이 이격된 간격에 대응되는 영역에 상기 제1 금속 패턴(103a)이 노출된 제2 감광성 패턴(105b)이 형성된다. 상기 애싱 공정에 의해 상기 제1 감광성 패턴(105a)의 모든 영역의 두께가 작아지게 되고, 상기 애싱 공정은 상기 TFT 영역에서 상기 소오스전극(34)과 드레인전극(36)이 이격된 간격에 대응되는 영역에 제1 금속 패턴(103a)이 노출될 때까지 수행될 수 있다.3D, ashing of the first photosensitive pattern 105a may be performed in an area corresponding to an interval between the source electrode 34 and the drain electrode 36 in the TFT area, A second photosensitive pattern 105b is formed in which the first photosensitive pattern 103a is exposed. The ashing process reduces the thickness of all the regions of the first photosensitive pattern 105a and the ashing process corresponds to the spacing between the source electrode 34 and the drain electrode 36 in the TFT region Until the first metal pattern 103a is exposed in the region.

도 3e를 참조하면, 상기 제2 감광성 패턴(105b)을 마스크로 하여 상기 TFT 영역에서 상기 소오스전극(34)과 드레인전극(36)이 이격된 간격에 대응되는 영역에 노출된 제1 금속 패턴(103a)을 식각하여 제거한다. 이어서, 상기 TFT 영역에서 상기 소오스전극(34)과 드레인전극(36)이 이격된 간격에 대응되는 영역에 노출된 제1 금속 패턴(103a)의 하부에 반도체 패턴(101a)에서 불순물(n+)이 도핑된 비정질 실리콘(a-Si)을 식각하여 제거한다. 이에 따라, 상기 TFT 영역에 반도체층(32)과 소오스 및 드레인전극들(34, 36)이 형성되고, 상기 소오스전극(34)과 일체로 연결된 데이터라인(20)이 형성될 수 있다. 상기 소오스전극(34)과 상기 드레인전극(36)은 서로 이격되도록 형성될 수 있다.Referring to FIG. 3E, a first metal pattern (not shown) exposed in an area corresponding to a space between the source electrode 34 and the drain electrode 36 in the TFT region using the second photosensitive pattern 105b as a mask 103a are removed by etching. An impurity (n +) in the semiconductor pattern 101a is formed on the lower portion of the first metal pattern 103a exposed in the region corresponding to the gap between the source electrode 34 and the drain electrode 36 in the TFT region The doped amorphous silicon (a-Si) is removed by etching. Accordingly, the semiconductor layer 32, the source and drain electrodes 34 and 36 are formed in the TFT region, and the data line 20 integrally connected to the source electrode 34 may be formed. The source electrode 34 and the drain electrode 36 may be spaced apart from each other.

이어서, 상기 제2 감광성 패턴(105b)은 스트립하여 제거한다.Then, the second photosensitive pattern 105b is stripped and removed.

도 3f를 참조하면, 상기 소오스 및 드레인전극들(34, 36)을 포함하는 상기 기판(1) 상에 유기 절연 물질로 이루어진 제1 절연층(3)을 형성한다. 상기 유기 절연 물질은 예컨대, 포토 아크릴(photo acryl)일 수 있다.Referring to FIG. 3F, a first insulating layer 3 made of an organic insulating material is formed on the substrate 1 including the source and drain electrodes 34 and 36. The organic insulating material may be, for example, a photo acryl.

제2 마스크를 이용하여 상기 제1 절연층(3)을 노광 및 현상하여 상기 TFT 영역에서 상기 소오스전극(34)의 일부 영역과 상기 드레인전극(36)의 일측의 일부 영역이 노출된 제1 콘택홀(72)과, 상기 드레인전극(36)의 타측의 일부 영역이 노출된 제2 콘택홀(42)과, 상기 데이터 패드 영역(60)에서 상기 데이터 패드 전극(64)의 일부 영역이 노출된 제3 콘택홀(62)을 형성한다.The first insulating layer 3 is exposed and developed using a second mask to expose a portion of the source electrode 34 and a portion of one side of the drain electrode 36 in the TFT region, A second contact hole 42 in which a part of the other side of the drain electrode 36 is exposed and a second contact hole 42 in which a part of the data pad electrode 64 is exposed in the data pad region 60 And a third contact hole 62 is formed.

도 3g를 참조하면, 상기 제1 절연층(3)을 포함하는 상기 기판(1) 상에 무기 절연 물질로 이루어진 무기 절연막(111)과 제2 금속 물질로 이루어진 제2 금속막(113)을 형성한다. 상기 무기 절연 물질은 예컨대, 실리콘 옥사이드(SiOx)나 실리콘 나이트라이드(SiNx)일 수 있다. 상기 제2 금속 물질은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 알루미늄 합금(Al alloy), 텅스텐(W)계 금속 중 하나일 수 있다.3G, an inorganic insulating film 111 made of an inorganic insulating material and a second metallic film 113 made of a second metallic material are formed on the substrate 1 including the first insulating layer 3 do. The inorganic insulating material may be, for example, silicon oxide (SiOx) or silicon nitride (SiNx). The second metal material may be at least one selected from the group consisting of aluminum (Al), copper (Cu), molybdenum (Mo), titanium (Ti), chromium (Cr), tantalum (Ta), aluminum alloys, tungsten It can be one.

상기 제2 금속막(113) 상에 감광성 물질을 도포하여 감광성막(115)을 형성한다. 상기 감광성 물질은 광이 조사되는 영역이 경화되는 포지티브 감광성 물질이거나 광이 조사되지 않는 영역이 경화되는 네거티브 감광성 물질일 수 있다. A photosensitive material is coated on the second metal film 113 to form a photosensitive film 115. [ The photosensitive material may be a positive photosensitive material in which a region irradiated with light is cured or a negative photosensitive material in which a region not irradiated with light is cured.

상기 감광성막(115) 상에 회절 노광이 가능한 제3 마스크(160)가 위치된다. 상기 제3 마스크(160)는 차단 영역(162), 반투과 영역(164) 및 투과 영역(166)을 포함한다. 상기 차단 영역(162)은 상기 기판(1)에서 TFT 영역의 드레인전극(36) 및 상기 게이트 패드 영역(50)의 게이트 패드 전극(52)이 형성될 영역에 위치될 수 있다. 상기 반투과 영역(164)은 상기 기판(1)에서 상기 무기 절연막(111)을 상기 기판(1) 상에 그대로 유지하기 위한 영역에 위치된다. 상기 투과 영역(166)은 상기 제1 절연층(3)에 형성된 상기 제2 및 제3 콘택홀들(42, 62)이 형성된 영역에 위치 된다. A third mask 160 capable of diffracting exposure is placed on the photosensitive film 115. The third mask 160 includes a blocking region 162, a semi-transmissive region 164, and a transmissive region 166. The blocking region 162 may be located in a region where the drain electrode 36 of the TFT region and the gate pad electrode 52 of the gate pad region 50 are formed in the substrate 1. [ The transflective region 164 is located in the region for holding the inorganic insulating film 111 on the substrate 1 as it is on the substrate 1. [ The transmissive region 166 is located in a region where the second and third contact holes 42 and 62 formed in the first insulating layer 3 are formed.

도 3h를 참조하면, 상기 제3 마스크(160)를 대상으로 광을 조사하여 상기 기판(1) 상에 형성된 감광성막(115)을 노광하고 현상하여 제1 감광성 패턴(115a)을 형성한다. Referring to FIG. 3H, light is irradiated onto the third mask 160 to expose and develop the photosensitive film 115 formed on the substrate 1 to form a first photosensitive pattern 115a.

상기 제3 마스크(160)의 상기 투과 영역(166)을 통해 광이 완전하게 통과되므로 상기 제3 마스크(160)의 투과 영역(166)에 대응된 기판(1) 상에 형성된 감광성막(115)은 완전히 제거된다. 이에 따라, 상기 제1 절연층(3)의 상기 제2 및 제3 콘택홀들(42, 62)에 형성된 상기 제2 금속막(113)이 노출되게 된다. 상기 제3 마스크(160)의 상기 반투과 영역(164)을 통해 광이 부분적으로 통과되므로 상기 제3 마스크(160)의 반투과 영역(164)에 대응된 기판(1) 상에 형성된 감광성막(115)은 상부가 일정 두께로 제거된다. 이에 따라, 상기 제3 마스크(160)의 반투과 영역(164)에 대응된 상기 기판(1) 상에 형성된 감광성막(115)이 상기 제3 마스크(160)의 차단 영역(162)에 대응된 상기 기판(1) 상에 형성된 감광성막(115) 보다 적어도 작은 두께를 가지게 된다. 상기 제3 마스크(160)의 상기 차단 영역(162)에 의해 광이 전혀 통과되지 못하므로 상기 제3 마스크(160)의 차단 영역(162)에 대응된 기판(1) 상에 형성된 감광성막(115)은 전혀 제거되지 않는다. 이에 따라, 상기 제3 마스크(160)의 차단 영역(162)에 대응된 기판(1) 상에 형성된 감광성막(115)의 두께는 변화되지 않게 된다. The photosensitive film 115 formed on the substrate 1 corresponding to the transmissive area 166 of the third mask 160 because the light is completely passed through the transmissive area 166 of the third mask 160, Is completely removed. As a result, the second metal film 113 formed on the second and third contact holes 42 and 62 of the first insulating layer 3 is exposed. The photosensitive film formed on the substrate 1 corresponding to the transflective region 164 of the third mask 160 because the light is partially passed through the transflective region 164 of the third mask 160 115 are removed to a predetermined thickness. A photosensitive film 115 formed on the substrate 1 corresponding to the transflective region 164 of the third mask 160 is formed in a region corresponding to the blocking region 162 of the third mask 160 And has a thickness at least smaller than that of the photosensitive film 115 formed on the substrate 1. Since the light is not passed at all by the blocking region 162 of the third mask 160, the photosensitive film 115 formed on the substrate 1 corresponding to the blocking region 162 of the third mask 160 ) Are not removed at all. Accordingly, the thickness of the photosensitive film 115 formed on the substrate 1 corresponding to the blocking region 162 of the third mask 160 is not changed.

도 3i를 참조하면, 상기 제1 감광성 패턴(115a)을 마스크로 하여 상기 제1 절연층(3)의 제2 및 제3 콘택홀들(42, 62)에 형성된 상기 노출된 제2 금속막(113) 과 무기 절연막(111)을 식각하여 제거한다. 이에 따라, 상기 제1 절연층(3)의 제2 및 제3 콘택홀들(42, 62)을 제외한 상기 제1 절연층(3) 상에 제2 금속 패턴(113a)과 제2 절연층(38)이 형성될 수 있다. 상기 제1 절연층(3)의 제2 및 제3 콘택홀들(42, 62)에 노출된 제2 금속막(113)과 무기 절연막(111)이 제거됨에 따라, 상기 제1 절연층(3)의 제2 콘택홀(42)에 상기 드레인전극(36)이 노출되고, 상기 제1 절연층(3)의 제3 콘택홀(62)에 상기 데이터 패드 전극(64)이 노출될 수 있다. Referring to FIG. 3I, the exposed second metal film (not shown) formed in the second and third contact holes 42 and 62 of the first insulating layer 3 using the first photosensitive pattern 115a as a mask 113 and the inorganic insulating film 111 are removed by etching. A second metal pattern 113a and a second insulating layer (not shown) are formed on the first insulating layer 3 except for the second and third contact holes 42 and 62 of the first insulating layer 3, 38 may be formed. The second metal film 113 and the inorganic insulating film 111 exposed in the second and third contact holes 42 and 62 of the first insulating layer 3 are removed and the first insulating layer 3 The drain electrode 36 may be exposed to the second contact hole 42 of the first insulating layer 3 and the data pad electrode 64 may be exposed to the third contact hole 62 of the first insulating layer 3.

도 3j를 참조하면, 상기 제1 감광성 패턴(115a)을 애싱(ashing)하여 상기 TFT 영역에서 상기 게이트전극(11)이 형성될 영역과 상기 게이트 패드 영역(50)에서 상기 게이트 패드 전극(52)이 형성될 영역에 감광성막(115)이 존재하는 제2 감광성 패턴(115b)을 형성한다. 상기 애싱 공정에 의해 상기 제1 감광성 패턴(115a)의 모든 영역의 두께가 작아지게 되고, 상기 애싱 공정은 제1 절연층(3) 상에 형성된 제2 금속 패턴(113a)이 노출될 때까지 수행될 수 있다.3J, ashing of the first photosensitive pattern 115a is performed to form a region where the gate electrode 11 is to be formed in the TFT region and a region where the gate pad electrode 52 is formed in the gate pad region 50. [ The second photosensitive pattern 115b in which the photosensitive film 115 is present is formed in the region where the photosensitive film 115 is to be formed. The ashing process reduces the thickness of all the regions of the first photosensitive pattern 115a and the ashing process is performed until the second metal pattern 113a formed on the first insulating layer 3 is exposed .

도 3k를 참조하면, 상기 제2 감광성 패턴(115b)을 마스크로 하여 상기 제1 절연층(3) 상에 형성된 상기 제2 금속 패턴(113a)을 식각하여 제거한다. 이에 따라, 상기 TFT 영역의 상기 제2 절연층(38) 상에 게이트전극(11)이 형성되고, 상기 게이트 패드 영역(50)의 상기 제2 절연층(38) 상에 게이트 패드 전극(52)이 형성될 수 있다. Referring to FIG. 3K, the second metal pattern 113a formed on the first insulating layer 3 is etched using the second photosensitive pattern 115b as a mask. A gate electrode 11 is formed on the second insulating layer 38 of the TFT region and a gate pad electrode 52 is formed on the second insulating layer 38 of the gate pad region 50. [ Can be formed.

이어서, 상기 제2 감광성 패턴(115b)은 스트립하여 제거한다.Subsequently, the second photosensitive pattern 115b is stripped and removed.

도 3g 내지 도 3k에 도시된 바와 같이, 제3 마스크(160)를 이용하여 게이트전극(11)과 함께 제2 금속막(113) 및 무기 절연막(111)을 식각하여 형성된 제2 및 제3 콘택홀들(42, 62)을 형성함으로써, 기존에 게이트전극과 콘택홀을 각각의 마스크로 형성하는 것에 비해 마스크 수를 줄여 공정 수를 줄일 수 있어, 제조 공정이 단순해지고 제조 비용이 절감될 수 있다. 상기 제2 및 제3 콘택홀들(42, 62)은 제2 마스크에 의해 제1 절연층(3)으로부터 형성되지만, 제2 및 제3 콘택홀들(42, 62)은 제2 금속막(113)과 무기 절연막(111)을 제거했을 때 실질적으로 형성되므로, 제2 및 제3 콘택홀들(42, 62)은 제3 마스크(160)에 의해 형성될 수 있다.The second and third contacts formed by etching the second metal film 113 and the inorganic insulating film 111 together with the gate electrode 11 by using the third mask 160 as shown in Figures 3G to 3K, By forming the holes 42 and 62, the number of masks can be reduced by reducing the number of masks compared to forming the gate electrode and the contact hole with respective masks, and the manufacturing process can be simplified and the manufacturing cost can be reduced . The second and third contact holes 42 and 62 are formed from the first insulating layer 3 by the second mask while the second and third contact holes 42 and 62 are formed from the second metal film 113 and the inorganic insulating film 111 are removed, the second and third contact holes 42, 62 can be formed by the third mask 160.

도 3l을 참조하면, 상기 게이트전극(11)을 포함하는 투명한 도전성 물질로 이루어진 투명한 도전막을 형성한다. 상기 도전성 물질은 인듐-틴-옥사이드(ITO)이거나 인듐-아연-옥사이드(IZO)일 수 있다.Referring to FIG. 31, a transparent conductive film made of a transparent conductive material including the gate electrode 11 is formed. The conductive material may be indium-tin-oxide (ITO) or indium-zinc-oxide (IZO).

제4 마스크를 이용하여 상기 투명한 도전만 상에 감광성 패턴을 형성하고, 상기 감광성 패턴을 마스크로 하여 상기 투명한 도전막을 식각한다.A photosensitive pattern is formed only on the transparent conductive layer using a fourth mask, and the transparent conductive layer is etched using the photosensitive pattern as a mask.

이에 따라, 상기 화소 영역에 화소전극(40)이 형성되고, 상기 데이터 패드 영역(60)에 데이터 패턴 전극(66)이 형성될 수 있다. 상기 화소전극(40)은 상기 제2 콘택홀(42)을 통해 상기 드레인전극(36)과 전기적으로 연결될 수 있다. 상기 데이터 패턴 전극(66)은 상기 제3 콘택홀(62)을 통해 상기 데이터 패드 전극(64)과 전기적으로 연결될 수 있다. Accordingly, a pixel electrode 40 may be formed in the pixel region, and a data pattern electrode 66 may be formed in the data pad region 60. The pixel electrode 40 may be electrically connected to the drain electrode 36 through the second contact hole 42. The data pattern electrode 66 may be electrically connected to the data pad electrode 64 through the third contact hole 62.

아울러, 상기 제2 절연층(38) 상에 형성되어 노출된 게이트전극(11)이나 게이트 패드 전극(52)은 외부에 노출되는 경우 부식되기가 용이할 수 있다. 이러한 문제를 해결하기 위해, 상기 게이트전극(11)의 전 영역을 커버하도록 제1 보호 패턴(12)이 형성되고, 상기 게이트 패드 전극(52)의 전 영역을 커버하도록 제2 보호 패턴(14)이 더 형성될 수 있다. 상기 제1 및 제2 보호 패턴들(12, 14) 각각에 의해 상기 게이트전극(11)과 게이트 패드 전극(52)이 완전하게 외부로부터 차단되므로, 상기 게이트전극(11)이나 게이트 패드 전극(52)의 부식을 방지하여 액정 분자의 불량을 방지할 수 있다. The exposed gate electrode 11 and the gate pad electrode 52 formed on the second insulating layer 38 may be easily corroded when exposed to the outside. A first protection pattern 12 is formed to cover the entire area of the gate electrode 11 and a second protection pattern 14 is formed to cover the entire area of the gate pad electrode 52. [ Can be formed. The gate electrode 11 and the gate pad electrode 52 are completely cut off from the outside by the first and second protective patterns 12 and 14, ) Can be prevented and the defects of the liquid crystal molecules can be prevented.

이와 같이 제조된 어레이기판과 별도로 상기 어레이기판에 대향되는 컬러필터기판이 제조된다. 상기 컬러필터기판은 적색, 녹색 및 청색 컬러필터들을 갖는 컬러필터층을 포함한다.A color filter substrate facing the array substrate is produced separately from the array substrate thus manufactured. The color filter substrate includes a color filter layer having red, green, and blue color filters.

상기 어레이기판과 대향 배치되는 컬러필터기판이 제조된다. 상기 어레이기판과 상기 컬러필터기판 사이에 액정 분자들을 포함하는 액정층이 개재된다. 상기 액정층은 상기 어레이기판과 상기 컬러필터기판이 합착된 이후에 개재될 수도 있고, 상기 어레이기판과 상기 컬러필터기판이 합착되기 전에 개재될 수도 있다. 전자를 액정 주입 방식이라 명명하고, 후자를 액정 적하 방식이라 명명할 수 있다.A color filter substrate disposed opposite to the array substrate is fabricated. A liquid crystal layer including liquid crystal molecules is interposed between the array substrate and the color filter substrate. The liquid crystal layer may be interposed after the array substrate and the color filter substrate are bonded together, or may be interposed before the array substrate and the color filter substrate are bonded together. The former is called liquid crystal injection method and the latter is called liquid crystal drop method.

도 1은 본 발명의 일 실시예에 따른 어레이기판을 도시한 도면.BRIEF DESCRIPTION OF THE DRAWINGS Figure 1 shows an array substrate according to an embodiment of the invention.

도 2는 도 1의 A-A'라인, B-B'라인 및 C-C'라인을 따라 절단한 도면.FIG. 2 is a cut along the line A-A ', line B-B' and line C-C 'in FIG. 1;

도 3a 내지 도 3l은 본 발명의 다른 실시예에 따른 어레이기판의 제조 방법을 도시한 도면.FIGS. 3A through 3L illustrate a method of manufacturing an array substrate according to another embodiment of the present invention; FIGS.

<도면의 주요 부분에 대한 부호의 설명>Description of the Related Art

1: 기판 3; 제1 절연층1: substrate 3; The first insulating layer

10: 게이트라인 11: 게이트전극10: gate line 11: gate electrode

12: 제1 보호 패턴 14: 제2 보호 패턴12: first protection pattern 14: second protection pattern

20: 데이터라인 30: 박막트랜지스터20: Data line 30: Thin film transistor

32: 반도체층 34; 소오스전극32: semiconductor layer 34; Source electrode

36: 드레인전극 38: 제2 절연층36: drain electrode 38: second insulating layer

40: 게이트전극 42, 62, 72: 콘택홀40: gate electrode 42, 62, 72: contact hole

52: 게이트 패드 전극 64: 데이터 패드 전극52: gate pad electrode 64: data pad electrode

66: 데이터 패턴 전극66: Data pattern electrode

Claims (18)

TFT 영역, 화소 영역, 게이트 패드 영역 및 데이터 패드 영역으로 정의된 기판;A TFT region, a pixel region, a gate pad region, and a data pad region; 상기 기판의 상기 TFT 영역에 배치된 반도체층;A semiconductor layer disposed in the TFT region of the substrate; 상기 반도체층 상에 이격되어 배치된 소오스 및 드레인전극들;Source and drain electrodes disposed on the semiconductor layer; 상기 소오스전극과 일체로 형성된 데이터라인;A data line formed integrally with the source electrode; 상기 기판 상에 배치되고 상기 소오스 및 드레인전극들 사이의 상기 반도체층이 노출되도록 형성된 제1 콘택홀과 상기 드레인전극의 일측 영역이 노출되도록 형성된 제2 콘택홀을 갖는 제1 절연층;A first insulating layer disposed on the substrate and having a first contact hole formed to expose the semiconductor layer between the source and drain electrodes and a second contact hole formed to expose one side region of the drain electrode; 상기 제2 콘택홀을 제외한 상기 제1 절연층 상에 배치된 제2 절연층;A second insulating layer disposed on the first insulating layer except for the second contact hole; 상기 제1 콘택홀의 상기 제2 절연층 상에 배치된 게이트전극;A gate electrode disposed on the second insulating layer of the first contact hole; 상기 게이트전극과 일체로 형성된 게이트라인; 및A gate line formed integrally with the gate electrode; And 상기 화소영역의 상기 제2 절연층 상에 배치된 화소전극을 포함하는 것을 특징으로 하는 어레이기판.And a pixel electrode disposed on the second insulating layer of the pixel region. 제1항에 있어서, 상기 제1 콘택홀은 상기 소오스전극의 일측 영역이 노출되고 상기 드레인전극의 타측 영역이 노출되도록 형성되는 것을 특징으로 하는 어레이기판.The array substrate according to claim 1, wherein the first contact hole is formed such that one side region of the source electrode is exposed and the other side region of the drain electrode is exposed. 제2항에 있어서, 상기 제2 절연층은 상기 제1 콘택홀을 통해 상기 소오스전극의 일측 영역, 상기 드레인전극의 타측 영역 및 상기 반도체층에 접촉되도록 형성되는 것을 특징으로 하는 어레이기판.The array substrate according to claim 2, wherein the second insulating layer is formed to be in contact with the one side region of the source electrode, the other side region of the drain electrode, and the semiconductor layer through the first contact hole. 제2항에 있어서, 상기 제2 절연층은 게이트 절연층인 것을 특징으로 하는 어레이기판.3. The array substrate of claim 2, wherein the second insulating layer is a gate insulating layer. 제1항에 있어서, 상기 소오스 및 드레인전극들과 동일한 물질로 이루어지고 상기 데이터 패드 영역에 배치된 데이터 패드 전극을 더 포함하는 것을 특징으로 하는 어레이기판.The array substrate of claim 1, further comprising a data pad electrode formed of the same material as the source and drain electrodes and disposed in the data pad region. 제5항에 있어서, 상기 데이터 패드 전극이 노출되도록 상기 제1 절연층 상에 형성된 제3 콘택홀을 더 포함하는 것을 특징으로 하는 어레이기판.The array substrate of claim 5, further comprising a third contact hole formed on the first insulating layer to expose the data pad electrode. 제1항에 있어서, 상기 게이트전극을 커버하도록 배치된 제1 보호 패턴을 더 포함하는 것을 특징으로 하는 어레이기판.The array substrate of claim 1, further comprising a first protective pattern disposed to cover the gate electrode. 제1항에 있어서, 제1항에 있어서, 상기 게이트전극과 동일한 물질로 이루어지고 상기 게이트 패드 영역의 상기 제2 절연층 상에 배치된 게이트 패드 전극을 더 포함하는 것을 특징으로 하는 어레이기판.The array substrate of claim 1, further comprising a gate pad electrode made of the same material as the gate electrode and disposed on the second insulating layer of the gate pad region. 제8항에 있어서, 상기 게이트 패드 전극을 커버하도록 배치된 제2 보호 패턴을 더 포함하는 것을 특징으로 하는 어레이기판.The array substrate of claim 8, further comprising a second protective pattern disposed to cover the gate pad electrode. 제1 마스크를 이용하여 기판 상에 반도체층, 소오스 및 드레인전극들 및 상기 소오스전극에 연결된 데이터라인을 형성하는 단계;Forming a semiconductor layer, source and drain electrodes, and a data line connected to the source electrode on the substrate using a first mask; 제2 마스크를 이용하여 상기 소오스 및 드레인전극들 사이의 상기 반도체층이 노출되도록 형성된 제1 콘택홀과 상기 드레인전극의 일측 영역이 노출되도록 형성된 제2 콘택홀을 갖는 제1 절연층을 형성하는 단계;Forming a first insulating layer having a first contact hole formed to expose the semiconductor layer between the source and drain electrodes using the second mask and a second contact hole formed to expose one side region of the drain electrode; ; 제3 마스크를 이용하여 제2 절연층, 게이트전극 및 상기 게이트전극에 연결된 게이트라인을 형성하는 단계; 및Forming a second insulating layer, a gate electrode and a gate line connected to the gate electrode using a third mask; And 제4 마스크를 이용하여 상기 제2 콘택홀을 통해 상기 드레인전극의 일측 영역에 연결된 화소전극을 형성하는 단계를 포함하고, And forming a pixel electrode connected to one side region of the drain electrode through the second contact hole using a fourth mask, 상기 제2 절연층은 상기 제2 콘택홀을 제외한 상기 제1 절연층 상에 형성되는 것을 특징으로 하는 어레이기판의 제조 방법.Wherein the second insulating layer is formed on the first insulating layer except for the second contact hole. 제10항에 있어서, 상기 제1 절연층은 유기 전연 물질로 이루어지는 것을 특징으로 하는 어레이기판의 제조 방법.The method of claim 10, wherein the first insulating layer is formed of an organic lead-free material. 제10항에 있어서, 상기 제2 절연층은 무기 절연 물질로 이루어지는 것을 특 징으로 하는 어레이기판의 제조 방법.The method of manufacturing an array substrate according to claim 10, wherein the second insulating layer is made of an inorganic insulating material. 제10항에 있어서, 상기 제2 절연층은 상기 제1 콘택홀을 통해 상기 소오스전극의 일측 영역, 상기 드레인전극의 타측 영역 및 상기 반도체층에 접촉되도록 형성되는 것을 특징으로 하는 어레이기판의 제조 방법.The method of manufacturing an array substrate according to claim 10, wherein the second insulating layer is formed to be in contact with one side region of the source electrode, the other side region of the drain electrode, and the semiconductor layer through the first contact hole . 제13항에 있어서, 상기 제2 절연층은 게이트 절연층인 것을 특징으로 하는 어레이기판의 제조 방법.14. The method of claim 13, wherein the second insulating layer is a gate insulating layer. 제10항에 있어서, 상기 소오스 및 드레인전극들과 동일한 물질로 이루어진 데이터 패드 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 어레이기판의 제조 방법.11. The method of claim 10, further comprising forming a data pad electrode made of the same material as the source and drain electrodes. 제15항에 있어서, 상기 데이터 패드 전극이 노출되도록 상기 제1 절연층 상에 제3 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 어레이기판의 제조 방법.16. The method of claim 15, further comprising forming a third contact hole on the first insulating layer such that the data pad electrode is exposed. 제10항에 있어서, 상기 게이트전극을 커버하는 제1 보호 패턴을 형성하는 단계; 11. The method of claim 10, further comprising: forming a first protective pattern covering the gate electrode; 상기 제2 절연층 상에 상기 게이트전극과 동일한 물질로 이루어진 게이트 패 드 전극을 형성하는 단계; 및Forming a gate pad electrode made of the same material as the gate electrode on the second insulating layer; And 상기 게이트 패드 전극을 커버하는 제2 보호 패턴 형성하는 단계를 더 포함하는 것을 특징으로 하는 어레이기판의 제조 방법.And forming a second protective pattern covering the gate pad electrode. &Lt; RTI ID = 0.0 &gt; 11. &lt; / RTI &gt; TFT 영역, 화소 영역, 게이트 패드 영역 및 데이터 패드 영역으로 정의된 기판과, 상기 기판의 상기 TFT 영역에 배치된 반도체층과, 상기 반도체층 상에 이격되어 배치된 소오스 및 드레인전극들과, 상기 소오스전극과 일체로 형성된 데이터라인과, 상기 기판 상에 배치되고 상기 소오스 및 드레인전극들 사이의 상기 반도체층이 노출되도록 형성된 제1 콘택홀과 상기 드레인전극의 일측 영역이 노출되도록 형성된 제2 콘택홀을 갖는 제1 절연층과, 상기 제2 콘택홀을 제외한 상기 제1 절연층 상에 배치된 제2 절연층과, 상기 제1 콘택홀의 상기 제2 절연층 상에 배치된 게이트전극과, 상기 게이트전극과 일체로 형성된 게이트라인과, 상기 화소영역의 상기 제2 절연층 상에 배치된 화소전극을 포함하는 어레이기판;1. A semiconductor device comprising: a substrate defined by a TFT region, a pixel region, a gate pad region, and a data pad region; a semiconductor layer disposed in the TFT region of the substrate; source and drain electrodes spaced on the semiconductor layer; A first contact hole formed on the substrate and formed to expose the semiconductor layer between the source and drain electrodes and a second contact hole formed to expose one side region of the drain electrode, A second insulating layer disposed on the first insulating layer excluding the second contact hole; a gate electrode disposed on the second insulating layer of the first contact hole; An array substrate including a gate line formed integrally with the first insulating layer, and pixel electrodes disposed on the second insulating layer in the pixel region; 상기 어레이기판에 대향으로 배치된 컬러필터기판; 및A color filter substrate disposed opposite to the array substrate; And 상기 어레이기판과 상기 컬러필터기판 상이에 개재된 액정층을 포함하는 액정표시장치.And a liquid crystal layer interposed between the array substrate and the color filter substrate.
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