KR101408267B1 - System of controlling the operation of chips by host - Google Patents
System of controlling the operation of chips by host Download PDFInfo
- Publication number
- KR101408267B1 KR101408267B1 KR1020110075956A KR20110075956A KR101408267B1 KR 101408267 B1 KR101408267 B1 KR 101408267B1 KR 1020110075956 A KR1020110075956 A KR 1020110075956A KR 20110075956 A KR20110075956 A KR 20110075956A KR 101408267 B1 KR101408267 B1 KR 101408267B1
- Authority
- KR
- South Korea
- Prior art keywords
- host
- chip
- chips
- delay time
- bus
- Prior art date
Links
Images
Classifications
-
- A—HUMAN NECESSITIES
- A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
- A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
- A61B8/00—Diagnosis using ultrasonic, sonic or infrasonic waves
- A61B8/13—Tomography
- A61B8/14—Echo-tomography
-
- A—HUMAN NECESSITIES
- A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
- A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
- A61B8/00—Diagnosis using ultrasonic, sonic or infrasonic waves
- A61B8/44—Constructional features of the ultrasonic, sonic or infrasonic diagnostic device
- A61B8/4483—Constructional features of the ultrasonic, sonic or infrasonic diagnostic device characterised by features of the ultrasound transducer
-
- A—HUMAN NECESSITIES
- A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
- A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
- A61B8/00—Diagnosis using ultrasonic, sonic or infrasonic waves
- A61B8/52—Devices using data or image processing specially adapted for diagnosis using ultrasonic, sonic or infrasonic waves
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
- G01N29/00—Investigating or analysing materials by the use of ultrasonic, sonic or infrasonic waves; Visualisation of the interior of objects by transmitting ultrasonic or sonic waves through the object
- G01N29/22—Details, e.g. general constructional or apparatus details
- G01N29/24—Probes
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
- G01S5/00—Position-fixing by co-ordinating two or more direction or position line determinations; Position-fixing by co-ordinating two or more distance determinations
- G01S5/18—Position-fixing by co-ordinating two or more direction or position line determinations; Position-fixing by co-ordinating two or more distance determinations using ultrasonic, sonic, or infrasonic waves
Landscapes
- Health & Medical Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Health & Medical Sciences (AREA)
- Pathology (AREA)
- Surgery (AREA)
- Radiology & Medical Imaging (AREA)
- Biomedical Technology (AREA)
- Heart & Thoracic Surgery (AREA)
- Medical Informatics (AREA)
- Molecular Biology (AREA)
- Nuclear Medicine, Radiotherapy & Molecular Imaging (AREA)
- Animal Behavior & Ethology (AREA)
- Biophysics (AREA)
- Public Health (AREA)
- Veterinary Medicine (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Computer Vision & Pattern Recognition (AREA)
- Gynecology & Obstetrics (AREA)
- Chemical & Material Sciences (AREA)
- Analytical Chemistry (AREA)
- Biochemistry (AREA)
- Immunology (AREA)
- Ultra Sonic Daignosis Equipment (AREA)
Abstract
본 발명은 호스트에 의한 칩 동작 제어 시스템에 관한 것으로서 아날로그 초음파 신호를 수신하는 복수의 트랜스듀서들; 복수의 트랜스듀서들에 대응하는 복수의 채널들을 M개의 채널 그룹으로 나누는 경우, 나누어진 채널 그룹에 대응하는 M개의 칩들; 및 M개의 칩들을 제어하는 호스트를 포함하는 것을 특징으로 하며, 프로토콜의 대역폭에 의한 RF 데이터의 전송 제한을 완화시킬 수 있으며, 내부적인 데이터 전송으로 많은 핀을 필요로 하던 입출력 관계가 내부로 들어가 고정된 칩의 가용 입출력 핀 수의 제약을 제거할 수 있다. The present invention relates to a chip operation control system by a host, comprising: a plurality of transducers for receiving analog ultrasonic signals; When a plurality of channels corresponding to a plurality of transducers are divided into M channel groups, M chips corresponding to the divided channel groups; And a host for controlling M chips. It is possible to mitigate the transmission restriction of RF data by the bandwidth of the protocol, and the input / output relationship which requires many pins due to the internal data transmission, It is possible to eliminate the limitation of the number of available input / output pins of the chip.
Description
본 발명은 호스트에 의한 칩 동작 제어 시스템에 관한 것으로서, 더욱 상세하게는 호스트와 칩 간의 내부적인 데이터 전송으로 호스트와 칩에 많은 핀을 필요로 하던 것을 개선하기 위해, 호스트와 칩의 입출력 관계를 내부로 포함시켜 고정된 칩의 가용 입출력 핀 수의 제약을 제거할 수 있는 호스트에 의한 칩 동작 제어 시스템에 관한 것이다.The present invention relates to a chip operation control system by a host, and more particularly, to an internal data transfer between a host and a chip, which requires many pins for a host and a chip, The present invention relates to a chip operation control system for a host, which can eliminate the limitation of the number of available input / output pins of a fixed chip.
도 1은 종래의 디지털 빔 집속 방법을 개념적으로 도시한 것이다.Fig. 1 conceptually shows a conventional digital beam focusing method.
도 1을 참조하면, 반사체의 위치(x,z)로부터 반사된 초음파 신호가 트랜스듀서로 수신되는데, 트랜스듀서와 반사체 간의 거리에 따라 수신된 초음파 수신신호 r(t)는 다른 지연시간을 갖게 된다. 이때, 각 지연시간은 τN(N은 채널 인덱스)로 나타낼 수 있으며, 지연시간 τN을 수신된 초음파 수신신호 r(t)에 적용하는 결과 지연시간이 적용된 신호 rd ,i(t)가 생성된다. 이후, 각 채널별 rd ,i(t)를 합하면, 빔포밍된 신호 rf(t)가 생성된다.1, an ultrasonic signal reflected from a position (x, z) of a reflector is received by a transducer, and the received ultrasonic reception signal r (t) has a different delay time depending on the distance between the transducer and the reflector . In this case, each delay time can be represented by τ N (N is a channel index), and a signal r d , i (t) to which the result delay time applying the delay time τ N to the received ultrasonic reception signal r . Thereafter, summing r d , i (t) for each channel produces a beamformed signal r f (t).
프론트 엔드(frond end)는 도 1과 같이 반사체로부터 서로 이격된 각 채널로 반사되어 돌아오는 초음파 신호의 지연시간(delay)를 계산하고, 수신된 초음파 신호에 지연시간을 적용한 후 더하는 동작을 수행하는 장치를 의미한다.The front end calculates the delay time of the ultrasonic signal reflected from each of the channels spaced apart from the reflector as shown in FIG. 1, applies the delay time to the received ultrasonic signal, and adds the delay time Device.
현재 상용화되는 프론트 엔드는 대부분 아날로그 데이터 취득부와 디지털 빔 집속부가 나뉘어져 있어 고정된 칩의 가용 입출력 핀 수의 제약을 받는다. 이를 해결하기 위한 LVDS 등의 프로토콜을 사용하여 사용 핀 수를 줄이게 되는데 이는 더욱 높은 시스템의 동작 주파수를 요구하기 때문에 고사양 동작을 수행하는 시스템의 경우 제약을 받게 된다. 또한 집적도의 한계로 하나의 칩에 전체 시스템 채널을 수용하여 처리할 수 없다는 문제점이 있다. 즉, 호스트의 입ㆍ출력 핀 수의 제한, LVDS 등 고속 프로토콜을 위한 동작 주파수의 상승, 및 칩 집적도의 한계에 의해 전체 프론트 엔드를 단일 칩으로 구성하기 어려운 문제점이 있다.Most of the front ends that are currently commercialized are divided into the analog data acquisition unit and the digital beam focusing unit, which limits the number of available input / output pins of the fixed chip. In order to solve this problem, the number of pins to be used is reduced by using a protocol such as LVDS. This requires a higher operating frequency of the system, which is limited in the case of a system which performs high-speed operation. In addition, there is a problem that the entire system channel can not be accommodated in one chip due to the limit of the degree of integration. That is, there is a problem that it is difficult to form the entire front end into a single chip due to the limitation of the number of input / output pins of the host, the increase of the operating frequency for the high-speed protocol such as the LVDS and the limit of the chip integration.
따라서, 본 발명이 해결하고자 하는 과제는 호스트와 칩의 입출력 관계를 내부로 포함시켜 고정된 칩의 가용 입출력 핀 수의 제약을 제거할 수 있는 호스트에 의한 칩 동작 제어 시스템을 제공하는 것이다.SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a chip operation control system by a host which can internally include the input / output relationship between a host and a chip to eliminate the limitation of the number of available input / output pins of a fixed chip.
본 발명은 상기 과제를 달성하기 위하여, 아날로그 초음파 신호를 수신하는 복수의 트랜스듀서들; 상기 복수의 트랜스듀서들에 대응하는 복수의 채널들을 M개의 채널 그룹으로 나누는 경우, 상기 나누어진 채널 그룹에 대응하는 M개의 칩들; 및 상기 M개의 칩들을 제어하는 호스트를 포함하는 호스트에 의한 칩 동작 제어 시스템을 제공한다.In order to achieve the above object, the present invention provides a transducer comprising: a plurality of transducers for receiving analog ultrasonic signals; When dividing a plurality of channels corresponding to the plurality of transducers into M channel groups, M chips corresponding to the divided channel groups; And a host for controlling the M chips.
본 발명의 일 실시예에 의하면, 상기 호스트가 상기 M개의 칩들을 제어하기 위해 상기 호스트와 상기 M개의 칩들 사이에 하나의 버스가 공유되고, 상기 하나의 버스를 이용하여 칩 제어정보인 파라미터 및 호스트 어드레스와 호스트 데이터를 포함하는 호스트 인터페이싱을 상기 호스트로부터 상기 M개의 칩들로 전송하고, 상기 M개의 칩들 각각이 출력하는 채널 데이터의 부분 합을 상기 하나의 버스를 이용하여 다음 칩으로 전달할 수 있다. According to an embodiment of the present invention, one bus is shared between the host and the M chips for the M to control the M chips, and using the one bus, A host interface including an address and host data may be transmitted from the host to the M chips and a partial sum of channel data output by each of the M chips may be transmitted to the next chip using the one bus.
또한, 상기 M개의 칩들 중 마지막 칩의 부분 합 경로가 상기 호스트와 연결되어 있을 수 있다.In addition, a partial sum route of the last chip among the M chips may be connected to the host.
본 발명의 다른 실시예에 의하면, 상기 호스트가 상기 M개의 칩들을 제어하기 위해 상기 호스트와 상기 M개의 칩들 사이에 하나의 버스가 공유되고, 상기 하나의 버스를 이용하여 칩 제어정보인 파라미터 및 호스트 데이터를 상기 호스트로부터 상기 M개의 칩들로 전송하고, 상기 M개의 칩들 각각이 출력하는 채널 데이터의 부분 합을 상기 하나의 버스를 이용하여 다음 칩으로 전달하고, 상기 호스트와 상기 M개의 칩들 사이에 별도의 호스트 어드레스 버스를 연결하여 칩 선택을 할 수 있다. According to another embodiment of the present invention, one bus is shared between the host and the M chips for controlling the M chips by the host, and parameters and host Data is transmitted from the host to the M chips, a partial sum of channel data output from each of the M chips is transferred to the next chip using the one bus, The host address bus of the chip can be connected to select the chip.
또한, 상기 호스트 어드레스 버스는 칩 선택 신호와 칩 내부를 지정하는 로컬 어드레스로 이루어질 수 있다.The host address bus may include a chip select signal and a local address for designating a chip inside.
본 발명의 또 다른 실시예에 의하면, 상기 호스트가 상기 M개의 칩들을 제어하기 위해 상기 호스트와 상기 M개의 칩들 사이에 하나의 버스가 공유되고, 상기 M개의 칩들 각각이 출력하는 채널 데이터의 부분 합을 상기 하나의 버스를 이용하여 다음 칩으로 전달하고, 상기 호스트와 상기 M개의 칩들 사이에 별도의 버스를 연결하여 칩 제어정보인 파라미터 및 호스트 어드레스와 호스트 데이터를 포함하는 호스트 인터페이싱을 상기 호스트로부터 상기 M개의 칩들로 전송할 수 있다.According to another embodiment of the present invention, one bus is shared between the host and the M chips for the host to control the M chips, and a partial sum of the channel data output by each of the M chips To the next chip by using the one bus, connecting a separate bus between the host and the M chips, and controlling the host interface including the host control data, M chips.
본 발명에 따르면, 프로토콜의 대역폭에 의한 RF 데이터의 전송 제한을 완화시킬 수 있으며, 내부적인 데이터 전송으로 많은 핀을 필요로 하던 입출력 관계가 내부로 들어가 고정된 칩의 가용 입출력 핀 수의 제약을 제거할 수 있다. 또한, 본 발명에 따르면, 칩 내부적 설정과 칩 여러 개의 구조적 조합을 통하여 다양한 채널 수의 시스템을 구현할 수 있다. 나아가, 본 발명에 따르면, 고해상도 영상 획득이 가능한 고주파수 초음파 영상기기의 소형화에 사용할 수 있어 새로운 초음파 영상 진단시장을 창출할 수 있다.According to the present invention, it is possible to mitigate the transmission restriction of the RF data by the bandwidth of the protocol, and the input / output relationship requiring many pins due to the internal data transmission is allowed to go inside to eliminate the restriction of the number of available input / can do. Also, according to the present invention, it is possible to implement a system having various channels through internal configuration of chips and structural combination of several chips. Further, according to the present invention, a high-frequency ultrasound imaging apparatus capable of acquiring a high-resolution image can be used for miniaturization, and a new ultrasound imaging market can be created.
도 1은 종래의 디지털 빔 집속 방법을 개념적으로 도시한 것이다.
도 2는 본 발명에 따른 칩 내부 구성요소들을 도시한 것이다.
도 3은 본 발명의 다수의 칩 조합방법에 대한 제1 실시예를 도시한 것이다.
도 4는 본 발명의 제1 실시예에 따른 공용버스의 구조를 도시한 것이다.
도 5는 본 발명의 다수의 칩 조합방법에 대한 제1 실시예에서의 부분 빔 합성부(270)와 경로 제어부(275)의 구체적인 구성을 도시한 것이다.
도 6은 본 발명의 다수의 칩 조합방법에 대한 제2 실시예를 도시한 것이다.
도 7은 본 발명의 제2 실시예에 따른 공용버스의 구조를 도시한 것이다.
도 8은 본 발명의 다수의 칩 조합방법에 대한 제3 실시예를 도시한 것이다.Fig. 1 conceptually shows a conventional digital beam focusing method.
Figure 2 shows the internal components of a chip according to the invention.
FIG. 3 shows a first embodiment of a method of combining multiple chips of the present invention.
FIG. 4 shows a structure of a public bus according to the first embodiment of the present invention.
5 shows a specific configuration of the partial beam combiner 270 and the
FIG. 6 shows a second embodiment of a method of combining multiple chips of the present invention.
7 shows a structure of a public bus according to a second embodiment of the present invention.
FIG. 8 shows a third embodiment of a method of combining multiple chips of the present invention.
본 발명에 관한 구체적인 내용의 설명에 앞서 이해의 편의를 위해 본 발명이 해결하고자 하는 과제의 해결 방안의 개요 혹은 기술적 사상의 핵심을 우선 제시한다.Prior to the description of the concrete contents of the present invention, for the sake of understanding, the outline of the solution of the problem to be solved by the present invention or the core of the technical idea is first given.
본 발명의 일 실시예에 따른 호스트에 의한 칩 동작 제어 시스템은 아날로그 초음파 신호를 수신하는 복수의 트랜스듀서들; 상기 복수의 트랜스듀서들에 대응하는 복수의 채널들을 M개의 채널 그룹으로 나누는 경우, 상기 나누어진 채널 그룹에 대응하는 M개의 칩들; 및 상기 M개의 칩들을 제어하는 호스트를 포함한다.According to an embodiment of the present invention, a chip operation control system by a host includes a plurality of transducers for receiving analog ultrasonic signals; When dividing a plurality of channels corresponding to the plurality of transducers into M channel groups, M chips corresponding to the divided channel groups; And a host controlling the M chips.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 그러나 이들 실시예는 본 발명을 보다 구체적으로 설명하기 위한 것으로, 본 발명의 범위가 이에 의하여 제한되지 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It will be apparent to those skilled in the art, however, that these examples are provided to further illustrate the present invention, and the scope of the present invention is not limited thereto.
본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 도면의 구성요소들에 참조번호를 부여함에 있어서 동일 구성요소에 대해서는 비록 다른 도면상에 있더라도 동일 참조번호를 부여하였으며 당해 도면에 대한 설명시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다. 아울러 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명 그리고 그 이외의 제반 사항이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features and advantages of the present invention will become more apparent from the following detailed description of the present invention when taken in conjunction with the accompanying drawings, in which: It is to be noted that components are denoted by the same reference numerals even though they are shown in different drawings, and components of different drawings can be cited when necessary in describing the drawings. In the following detailed description of the principles of operation of the preferred embodiments of the present invention, it is to be understood that the present invention is not limited to the details of the known functions and configurations, and other matters may be unnecessarily obscured, A detailed description thereof will be omitted.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 또한 어떤 구성 요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
In addition, in the entire specification, when a part is referred to as being 'connected' to another part, it may be referred to as 'indirectly connected' not only with 'directly connected' . Also, to include an element does not exclude other elements unless specifically stated otherwise, but may also include other elements.
본 발명은 전체 채널의 일정 부분(8채널 또는 16채널)에 대해 아날로그 데이터 취득부와 디지털 빔 집속부가 합쳐진 형태의 칩 구조를 제안하고 이렇게 구성된 칩 여러 개를 확장 조합하여 전체 시스템에서 필요한 만큼의 채널 수를 갖게 하는 구조를 개시하며, 내부적으로는 핀 수를 줄일 수 있는 시스템을 설명하기로 한다.The present invention proposes a chip structure in which an analog data acquisition unit and a digital beam focusing unit are combined for a certain part (8 channels or 16 channels) of all channels, And a system capable of internally reducing the number of pins will be described.
도 2는 본 발명에 따른 칩 내부 구성요소들을 도시한 것이다.Figure 2 shows the internal components of a chip according to the invention.
도 2를 참조하여, 채널에서 받은 아날로그 RF 신호를 가지고 빔 집속을 수행하는 칩 전체 구조를 설명하기로 한다. Referring to FIG. 2, the entire chip structure for performing beam focusing with an analog RF signal received from a channel will be described.
본 발명에 따른 칩은 아날로그 데이터 취득부(210)와 디지털 빔 집속부(220)로 나뉘어진다. The chip according to the present invention is divided into an analog
하나의 초음파 시스템을 구현하기 위하여 여러 채널의 아날로그 데이터 취득부(210)와 이를 통해 얻은 디지털 데이터를 가지고 빔을 집속하는 디지털 빔 집속부(220)가 필요하다. In order to implement one ultrasound system, a plurality of channels of analog
아날로그 데이터 취득부(210)는 LNA(211), TGC(212), 및 ADC(213)를 포함하여 구성된다. The analog
아날로그 데이터 취득부(210)는 트랜스듀서(200)가 수신한 초음파 신호를 증폭하고 디지털 초음파 신호로 변환한다. 트랜스듀서(200)는 반사되어 돌아온 초음파 신호를 수신하는 장치이다.The analog
LNA(211, Low Noise Amplifier)는 저잡음 증폭기로서, 트랜스듀서(200)가 수신한 초음파 신호를 증폭시킨다. 매질을 통해 수신된 초음파 신호는 약해져서 증폭을 시켜야 하는데, LNA(211)는 증폭시 부수적으로 발생되는 잡음을 억제하면서 초음파 신호를 증폭하는 소자이다.The LNA 211 (Low Noise Amplifier) is a low noise amplifier that amplifies an ultrasonic signal received by the
TGC(212, Time Gain Compensation)는 각기 다른 위치에 있는 반사신호를 같은 밝기로 표시되도록 하기 위하여 깊이에 따라 감쇠한 만큼 증폭도를 조절한다.The TGC (212, Time Gain Compensation) adjusts the amplification by the amount of attenuation according to the depth so that the reflected signal at different positions is displayed with the same brightness.
초음파의 음속은 깊이에 따라 투과하면서 감쇠하는 특성이 있는데, 트랜스듀서(200)의 표면 가까이에 위치한 부위의 반사신호와 트랜스듀서(200)의 표면 멀리에 위치한 심부의 반사신호의 차이가 나게 되고, 근거리 부위에 비해 상대적으로 원거리 부위의 신호가 약하거나 어둡게 나타나게 된다. 이 경우, 단순히 게인만을 증가시키면 근거리 부위는 상대적으로 밝게 나타나고, 원거리부위는 어두워지게 된다. 따라서, TGC(212)가 이러한 점을 보완하기 위하여 깊이에 따라 감쇠한 만큼 증폭도를 조절한다.The sound velocity of the ultrasonic waves is attenuated while being transmitted through the depth of the
ADC(213, Analog-to-Digital Converter)는 아날로그 초음파 신호를 디지털 초음파 신호로 변환한다.An analog-to-digital converter (ADC) 213 converts an analog ultrasound signal into a digital ultrasound signal.
디지털 빔 집속부(220)는 지연시간 제공부(225), 사전 보간부(230), 지연시간 조정부(235), 동적 아포디제이션부(240), 합성부(245), 사후 보간부(250), 적응적 계수 적용부(255), 빔포머 제어부(260), 파라미터 메모리(265), 부분빔 합성부(270), 및 경로 제어부(275)를 포함하여 구성된다.The digital
디지털 빔 집속부(220)는 디지털 신호를 받아 빔 집속을 수행한다.The digital
지연시간 제공부(225, Delay provider)는 지연시간 조정부(235, Delay adjuster)에게 각 채널에서 보상되어야 할 지연시간 값을 제공한다. The delay time provider (225) provides a delay time value to be compensated in each channel to a
지연시간 제공부(225)는 두 가지 방식에 의해 지연시간을 제공할 수 있는데, 하나는 다운로드(download) 모드와 계산(calculation) 모드이다.The delay
다운로드 모드에서는 파라미터 전송 경로를 통해 각 채널의 지연시간 값을 직접 다운로드 받아 동작한다. 한편, 계산 모드에서는 내부에 주어진 파라미터를 사용하여 각 채널의 지연시간 값을 직접 계산한다.In the download mode, the delay time value of each channel is directly downloaded through the parameter transmission path. On the other hand, in the calculation mode, the delay time value of each channel is directly calculated by using the parameter given in the inside.
사전 보간부(230, Pre-interpolator)는 ADC(213)로부터 출력된 채널 데이터를 보간하여 새로운 채널 데이터를 생성한다.The pre-interpolator 230 interpolates the channel data output from the ADC 213 to generate new channel data.
지연시간 조정부(235, Delay adjuster)는 지연시간 제공부(235)로부터 수신한 지연시간을 ADC(213) 또는 사전 보간부(230)로부터 수신한 채널 데이터에 적용한다.The
동적 아포디제이션부(240, Dynamic Apodization unit)는 전체 채널에 아포디제이션 윈도우 계수(Apodization window coefficient)를 곱한다. 동적 아포디제이션부(Dynamic Apodization)는 전체 영상에서 f-number를 고정시키는 동적 능동 개구(dynamic active aperture)도 동시에 수행하게 된다. The
합성부(245, Summation block)는 지연시간이 보상된 채널 데이터를 모두 더한다. 사용하는 디지털 빔 집속부(220)의 아키텍처에 따라 합 연산이 어떻게 이루어질 것인지에 대한 구조가 결정된다.The combining unit 245 (Summation block) adds all the delayed channel data. The structure of how the sum operation is to be performed is determined according to the architecture of the digital
사후 보간부(250, Post-interpolator)는 합성부(245)로부터 출력된 채널 데이터를 보간하여 새로운 채널 데이터를 생성한다. 사전 보간부(230)와 사후 보간부(250) 중에 어느 하나만 선택적으로 이용될 수 있다.The post-interpolator 250 interpolates the channel data output from the
적응적 계수 적용부(255)는 적응적 빔 집속을 위한 계수를 추정하고, 추정된 계수를 지연시간이 보상되어 더해진 빔 집속 결과 데이터에 곱하는 형태로 영상을 질을 향상시킨다. 적응적 빔 집속을 위한 계수는 Coherence factor가 일례가 될 수 있다. 적응적 계수 적용부(255)는 지연시간이 보상된 직후의 각 채널에 계수를 곱하도록 구성될 수 있다. 예를 들면, 적응적 계수 적용부(255)는 지연시간 조정부(235) 후단, 또는 합성부(245) 전단에 위치할 수 있을 것이다.The adaptive
빔포머 제어부(260)는 디지털 빔 집속부에 포함된 구성요소들의 동작을 제어한다.The beam
파라미터 메모리(265)는 다양한 파라미터 정보를 저장한다.The
부분 빔 합성부(270)는 각 칩에서 집속된 결과의 대기시간(latency)을 순차적으로 고려하여 모두 더한다. 이때, 부분 빔 합성부(270)는 칩 인덱스(Chip index)를 사용하여 집속된 결과에 대기시간을 적용한 후, 합하게 된다. The
경로 제어부(275, Path Controller)는 칩의 전체 핀 수를 줄이기 위하여 파라메터 전송, 호스트 인터페이싱(Host interfacing), 부분 합(partial sum) 전송을 위한 버스를 공유하며 각 데이터의 전송을 수행할 경우 이를 제어하는 기능도 수행한다. 어떠한 칩 구조를 선택하느냐에 따라 경로 제어부(275)의 구조가 달라질 수 있는데, 상세한 구조에 대해서는 이하에서 살펴보기로 한다.The
경로 제어부(275)의 구조는 다수의 칩 조합 방법에 따라 달라질 수 있다.
The structure of the
도 3은 본 발명의 다수의 칩 조합방법에 대한 제1 실시예를 도시한 것이다.FIG. 3 shows a first embodiment of a method of combining multiple chips of the present invention.
도 3을 참조하면, 트랜스듀서(200)의 갯수가 32개, 64개, 또는 128개인 경우에 8개의 트랜스듀서들에 대응하는 채널들마다 그룹화하여 채널 그룹별로 칩에 연결되어 있다. 따라서, 32개의 트랜스듀서가 있는 경우에는 4개의 칩이, 64개의 트랜스듀서가 있는 경우에는 8개의 칩이, 128개의 트랜스듀서가 있는 경우에는 16개의 칩이 필요하다.Referring to FIG. 3, when the number of the
호스트가 M개의 칩들 전체에 필요한 파라미터들(Parameters)을 각 칩들로 전달하고 호스트 인터페이싱(Host address, Host data)하는데 있어서, 하나의 버스를 공유하여 수행하며, 칩 간의 부분 합 패싱(Partial sum)도 상기 하나의 버스와 동일한 버스 경로를 통해 이루어진다. The host carries the necessary parameters for all the M chips to each chip and performs the host interface (Host address) by sharing one bus, and the partial sum between chips Through the same bus path as the one bus.
이는 각 동작이 동시에 수행되는 경우가 시스템 구동 측면에서 없을 것이라는 가정하에 이루어지며, 각 칩에 포함된 경로 제어부(275)의 공용 버스에 대한 제어는 전적으로 호스트에 의해 결정된다. This is done on the assumption that each operation is performed simultaneously in the system operation aspect, and the control of the common bus of the
다만 데이터를 읽을 경우(data read) 버스트(burst)로 읽는 동작시, 어드레스 전달과 데이터 출력 동작을 수행할 경우에는 호스트가 공용 버스에 싣는 데이터가 호스트 데이터 부분에 영향을 주지 않고 호스트 어드레스 부분만이 전달되도록 하드웨어적으로 구현되어야 한다. However, when data is read (read) in a burst, when address transfer and data output operations are performed, the data loaded on the public bus does not affect the host data portion, It should be implemented in hardware.
이 경우 호스트 어드레스에 할당된 부분은 Host-to-chip으로, 호스트 데이터에 할당된 부분에 대해서는 접근 대상 칩에서만 유효한 출력이 나오고 다른 칩들은 0을 내보내도록 설계하여 도 5에 나타낸 바와 같은 칩 내부 하드웨어적인 구조로 구현될 수 있다. 다른 칩은 모두 0을 출력하며, 각 칩에서는 입력간 덧셈으로 호스트로 보낼 출력값을 결정하기 때문에 호스트에서 읽고자 하는 데이터만이 도 3의 리드 데이터 경로를 따라 호스트로 돌아오게 된다.In this case, the portion assigned to the host address is designed to be a host-to-chip, the portion allocated to the host data is designed to output an effective output only from the chip to be accessed, and the other chips to
호스트에서 각 칩에 저장된 데이터에 접근하여 원하는 데이터를 취득하기 위해서 시스템의 마지막 Chip #N의 부분 합 경로(Partial sum path)를 다시 호스트의 수신 포트에 인가한다. 이 경로는 전체 시스템의 빔포밍 결과를 출력하는 경로이기도 하기 때문에 호스트는 필요에 따라 빔 집속 결과를 받아볼 수도 있고 지정한 호스트 어드레스에 따라 읽어낸 리드 데이터(read data)를 받을 수도 있다. The host accesses the data stored in each chip and applies the partial sum path of the last Chip #N of the system to the reception port of the host again to acquire the desired data. This path is also a path for outputting the beamforming result of the entire system, so that the host can receive the beam focusing result as needed or receive the read data read according to the designated host address.
또한, 칩의 출력을 조절하여 각 칩의 출력에 의한 결과만을 받아볼 수 있도록 할 수도 있다. 따라서, 본 발명의 제1 실시예에 대한 공용 버스는 도 4와 같이 정의될 수 있다.
In addition, it is also possible to adjust the output of the chip so that only the output of each chip can be received. Therefore, the common bus for the first embodiment of the present invention can be defined as shown in FIG.
도 4는 본 발명의 제1 실시예에 따른 공용버스의 구조를 도시한 것이다.FIG. 4 shows a structure of a public bus according to the first embodiment of the present invention.
도 4를 참조하면, 공용 버스의 넓이는 호스트 인터페이스, 파라미터 전달, 부분 합 전달 중 가장 큰 버스 넓이로 결정되며, 호스트에서 칩 방향 통신에 대하여 현재 공용 버스가 어떠한 용도로 쓰이는지는 FPGA에서 생성한 알림 신호(예를 들면, parameter_en, host_access_en, operation_en)를 통해 구분한다. Referring to FIG. 4, the width of the common bus is determined by the largest bus width among the host interface, the parameter transfer, and the partial sum delivery. For the chip direction communication in the host, Signal (for example, parameter_en, host_access_en, operation_en).
호스트 인터페이싱하는 경우 공용 버스에 호스트 어드레스와 데이터가 같이 패킹되어 제공되어야 하기 때문에, 도 4에 도시된 공용버스의 구조는 FPGA를 통해 직접 칩들을 제어할 때 사용될 수 있다. Since the host address and the data have to be provided in a packed state on the common bus when the host is interfaced, the structure of the public bus shown in Fig. 4 can be used to control the chips directly through the FPGA.
호스트 인터페이싱에서 접근하고자 하는 칩은 FPGA 호스트에서 개별적인 칩 선택 출력을 내보내 선택한다. 넓은 버스 폭(width)을 이용하여 다수의 파라미터들을 패킹하여 보낼 수도 있다. 파라미터들은 지연시간 값 또는 칩 번호 등 호스트가 특정 칩에게 전달하고자 하는 제어정보를 의미한다.
The chip that you want to access in host interfacing selects the individual chip select outputs from the FPGA host. Multiple parameters can be packed and sent using wide bus widths. The parameters are control information that the host wants to deliver to a particular chip, such as a delay time value or a chip number.
도 5는 본 발명의 다수의 칩 조합방법에 대한 제1 실시예에서의 부분 빔 합성부(270)와 경로 제어부(275)의 구체적인 구성을 도시한 것이다.5 shows a specific configuration of the
도 5를 참조하면, 하나의 공용 버스를 가지고 각 칩의 host read와 빔 집속 결과를 취득할 수 있는 부분 빔 합성부(270)와 경로 제어부(275)의 구조가 도시되어 있다.Referring to FIG. 5, there is shown a structure of a partial
이러한 프론트 엔드의 공용 버스 제어는 3가지 동작을 구별하여 수행해야 하는데, 이는 각각 호스트 인터페이싱(Host interfacing), 파라미터 전달(parameter transferring), 및 부분 합 합성 및 전달(partial summing and transferring)이다. This front-end common bus control must perform three operations separately, which are host interfacing, parameter transferring, and partial summing and transferring, respectively.
이 모든 동작을 하나의 버스에서 수행하기 위해서 본 발명의 제1 실시예에서는 공용 버스 제어부에 각 동작이 수행되어야 한다는 알림 신호를 제공한다. In order to perform all of these operations on one bus, the first embodiment of the present invention provides a notification signal that the respective operations should be performed on the common bus control unit.
즉, 호스트에서 칩 방향 통신에 대하여 현재 공용 버스가 어떠한 용도로 쓰이는지는 FPGA에서 생성한 알림 신호(예를 들면, parameter_en, host_access_en, operation_en)를 통해 구분한다. parameter_en는 파라미터 전달, host_access_en는 호스트 인터페이싱, operation_en는 부분 합 합성 및 전달임을 알리는 신호이다.That is, the purpose of the present public bus for the chip-direction communication in the host is distinguished through the notification signal (for example, parameter_en, host_access_en, operation_en) generated in the FPGA. parameter_en is a signal for notifying the parameter transfer, host_access_en is the host interface, and operation_en is the partial sum synthesis and delivery.
알림 신호를 통하여 경로 제어부(275)는 동작을 결정하는데, 먼저 부분 합 합성은 이전 칩에서 채널 합이 이루어진 후 넘어오는 대기시간을 칩 인덱스(chip index)를 통해 구분하여 더해 다음 칩으로 넘기게 된다. The path control
파라미터 쓰기 동작은 경로 제어부(275)에서 동작 알림 신호를 해석하여 들어온 신호를 칩 내부로 전달하며, 파라미터 읽기 동작은 해당 칩에서의 출력만이 유효값을 갖고 나머지 칩들은 0을 출력하여 결과적으로 Chip #N의 출력에서 유효 값만이 출력되도록 설정하여 이루어진다.
In the parameter read operation, only the output from the corresponding chip has a valid value and the remaining
도 6은 본 발명의 다수의 칩 조합방법에 대한 제2 실시예를 도시한 것이다.FIG. 6 shows a second embodiment of a method of combining multiple chips of the present invention.
도 6에 도시된 제2 실시예와 도 3에 도시된 제1 실시예의 버스 사용 형태를 비교하면, 제2 실시예서는 호스트에서 어드레스 버스가 따로 각 칩에 연결됨에 따라 사용자의 PC 기반 시스템에 대한 적용을 쉽게 할 수 있다. Comparing the second embodiment shown in Fig. 6 with the bus usage pattern of the first embodiment shown in Fig. 3, the second embodiment shows that the address bus is connected to each chip separately at the host, It is easy to apply.
제1 실시예에서는 각 칩에 대해 칩 선택 출력을 생성하여 호스트 인터페이스를 실행했다면, 제2 실시예에서는 호스트의 어드레스를 가지고 칩 선택 신호를 결정하는 방식으로 실행하게 된다. 이 경우 하드웨어적인 연결이 되어있어야 각 칩 선택이 이루어질 수 있는 제1 실시예에서와는 달리 호스트의 어드레스 버스의 넓이의 제한이 허용하는 한도 내에서 자유롭게 시스템의 칩 전체를 제어할 수 있다. In the first embodiment, if a chip selection output is generated for each chip to execute the host interface, the chip selection signal is determined in accordance with the address of the host in the second embodiment. In this case, unlike the first embodiment, in which each chip selection can be made by hardware connection, the whole chip of the system can be freely controlled within a limit of the extent of the address bus of the host.
이 때문에 CPU가 직접적으로 인터럽트를 통해 전체 프론트 엔드 시스템을 제어할 수도 있고, FPGA를 통하여 제어할 수도 있다. Chip-to-host 버스는 제1 실시예와 마찬가지 방식으로 이루어지며, Host-to-chip의 버스는 도 7과 같이 주어질 수 있다.
For this reason, the CPU can directly control the entire front-end system through interrupts or control it through the FPGA. The chip-to-host bus is performed in the same manner as in the first embodiment, and a host-to-chip bus can be given as shown in FIG.
도 7은 본 발명의 제2 실시예에 따른 공용버스의 구조를 도시한 것이다.7 shows a structure of a public bus according to a second embodiment of the present invention.
호스트 어드레스 버스의 구성은 접근하고자 하는 칩을 지정하는 칩 셀렉트(chip select)와 칩 내부를 지정하는 로컬 어드레스(Local address)로 이루어진다. 이 경우 제1 실시예에 비하여 칩에서 필요한 버스를 위한 핀 수는 증가하게 되지만 버스트(burst)로 읽어내는 동작을 공용 버스의 방향성에 대하여 별도의 하드웨어적인 고려 없이 구현할 수 있다.
The configuration of the host address bus is made up of a chip select designating a chip to be accessed and a local address designating an inside of the chip. In this case, compared to the first embodiment, the number of pins required for the bus in the chip increases, but the operation of reading out bursts can be implemented without regard to the directionality of the common bus.
도 8은 본 발명의 다수의 칩 조합방법에 대한 제3 실시예를 도시한 것이다.FIG. 8 shows a third embodiment of a method of combining multiple chips of the present invention.
도 8을 참조하면, FPGA를 통해 프론트 엔드를 제어하는 경우에 각 칩에 대해 파라미터와 호스트 인터페이싱을 하드웨어적으로 모두 연결하여 제어하는 방식이 도시되어 있다.Referring to FIG. 8, in the case of controlling a front end through an FPGA, a method of controlling both parameters and host interfacing in hardware is connected to each chip.
모든 칩은 FPGA에 의해 제공되는 별도의 버스로 제어되므로 호스트에서는 확장하고자 하는 칩 수가 제2 실시예에서처럼 호스트 어드레스 버스의 넓이 등으로 제한 받지 않는다. 또한 각 칩에 파라미터를 쓰고 읽는 동작을 수행함에 있어서도 버스의 방향성에 대한 하드웨어적인 별도의 고려 없이 이루어질 수 있다는 장점이 있지만, 호스트의 입출력 핀 수가 많이 필요하게 된다.Since all the chips are controlled by separate buses provided by the FPGA, the number of chips to be extended by the host is not limited by the size of the host address bus as in the second embodiment. Also, in performing the operation of writing and reading the parameters to each chip, it is possible to perform the operation without considering the hardware directionality of the bus, but a lot of input / output pins of the host are required.
이상의 실시예들을 정리하면, 도 3에 도시된 제1 실시예는 호스트의 핀수를 가장 적게 필요로 하지만, 호스트의 FPGA의 로직 복잡도가 높아지고, 파라미터 메모리의 크기도 증가하게 된다. 반면, 도 8에 도시된 제3 실시예는 호스트의 핀수가 많이 필요하나 호스트가 칩들을 제어하기 간편하다는 이점이 있다. 도 6에 도시된 제2 실시예는 도 3에 도시된 제1 실시예와 도 8에 도시된 제3 실시예의 절충안으로 이해할 수 있다.
In summary, the first embodiment shown in FIG. 3 requires the least number of pins of the host, but increases the logic complexity of the FPGA of the host and increases the size of the parameter memory. On the other hand, the third embodiment shown in FIG. 8 is advantageous in that the number of pins of the host is large but the host can easily control the chips. The second embodiment shown in Fig. 6 can be understood as a compromise between the first embodiment shown in Fig. 3 and the third embodiment shown in Fig.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. As described above, the present invention has been described with reference to particular embodiments, such as specific elements, and specific embodiments and drawings. However, it should be understood that the present invention is not limited to the above- And various modifications and changes may be made thereto by those skilled in the art to which the present invention pertains.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.Accordingly, the spirit of the present invention should not be construed as being limited to the embodiments described, and all of the equivalents or equivalents of the claims, as well as the following claims, belong to the scope of the present invention .
본 발명은 초음파 의료 영상 시스템에 포함되는 단일 전단 칩의 효율적 구조 및 구성에 관한 발명이다. 또한, 본 발명은 초음파 의료 영상 시스템 외에 광음향 이미징 시스템에도 적용이 가능하다.The present invention relates to an efficient structure and configuration of a single shear chip included in an ultrasound medical image system. In addition, the present invention can be applied to a photoacoustic imaging system in addition to an ultrasound medical imaging system.
Claims (11)
상기 복수의 트랜스듀서들에 대응하는 복수의 채널들을 적어도 하나의 채널 그룹으로 나누는 경우, 상기 나누어진 채널 그룹의 수와 동일한 수가 상기 트랜스듀서의 후단에 각각 연결되어, 상기 복수 개의 채널로 반사되어 돌아오는 초음파 신호의 지연시간을 계산하고, 상기 초음파 신호에 계산된 지연시간을 적용하여 합산하는 칩들; 및
상기 칩들을 제어하는 호스트를 포함하며,
상기 호스트가 상기 칩들을 제어하기 위해 상기 호스트와 상기 칩들 사이에 하나의 버스가 공유되고, 상기 칩이 출력하는 채널 데이터의 부분 합을 상기 하나의 버스를 이용하여 복수 개의 채널 그룹에 할당된 복수 개의 칩들 중 상기 칩 이후에 상기 칩과 이격되어 배치되는 다음 칩으로 전달하고,
상기 호스트와 상기 칩들 사이에 별도의 버스를 연결하여 칩 제어정보인 지연시간 값 또는 칩 번호를 포함하는 파라미터 및 호스트 어드레스와 호스트의 기본 구동에 사용되는 호스트 데이터를 포함하는 호스트 인터페이싱을 상기 호스트로부터 상기 칩들로 전송하는 것을 특징으로 하는 호스트에 의한 칩 동작 제어 시스템.A plurality of transducers for receiving analog ultrasonic signals;
When a plurality of channels corresponding to the plurality of transducers are divided into at least one channel group, the number of channels corresponding to the number of the divided channel groups is connected to the rear end of the transducer, Chips for calculating a delay time of an ultrasonic signal to be applied and adding the calculated delay time to the ultrasonic signal; And
And a host controlling the chips,
Wherein one bus is shared between the host and the chips for controlling the chips by the host and a partial sum of channel data output from the chip is transmitted to a plurality of channel groups To the next chip disposed after the chip among the chips,
A host interface and a host interface for connecting the host and the chips to each other via a separate bus, the host interface including a parameter including a delay time value or a chip number, which is chip control information, And transmits the chip operation control signal to the host device.
상기 호스트가 상기 칩들을 제어하기 위해 상기 호스트와 상기 칩들 사이에 하나의 버스가 공유되고, 상기 하나의 버스를 이용하여 지연시간 값 또는 칩 번호를 포함하는 칩 제어정보인 파라미터 및 호스트 어드레스와 호스트의 기본 구동에 사용되는 호스트 데이터를 포함하는 호스트 인터페이싱을 상기 호스트로부터 물리적으로 가장 가까운 곳에 위치하는 칩으로 전송하고, 상기 칩이 출력하는 채널 데이터의 부분 합을 상기 하나의 버스를 이용하여 복수 개의 채널 그룹에 각각 할당된 복수 개의 칩들 중 상기 칩 이후에 상기 칩과 이격되어 배치되는 다음 칩으로 전달하는 것을 특징으로 하는 호스트에 의한 칩 동작 제어 시스템.The method according to claim 1,
One bus is shared between the host and the chips for the host to control the chips, and a parameter, which is chip control information including a delay time value or a chip number, using the one bus, A host interface that includes host data used for basic driving is transmitted to a chip physically closest to the host and a partial sum of channel data output from the chip is transmitted to a plurality of channel groups To a next chip disposed after the chip among the plurality of chips respectively allocated to the chip.
상기 칩들 중 트랜스듀서로부터 수신한 초음파 신호에 지연시간을 적용하여 합산한 신호와, 이전 칩들로부터 수신한 파라미터, 호스트 어드레스 및 호스트 데이터의 합을 나타내는 마지막 칩의 부분 합 경로가 상기 호스트와 연결되어 있는 것을 특징으로 하는 호스트에 의한 칩 동작 제어 시스템.3. The method of claim 2,
A signal obtained by adding a delay time to the ultrasound signal received from the transducer among the chips and a sum partial path of the last chip indicating the sum of parameters received from previous chips and host address and host data are connected to the host And a chip operation control system for controlling the chip operation by the host.
상기 호스트가 상기 칩들을 제어하기 위해 상기 호스트와 상기 칩들 사이에 하나의 버스가 공유되고, 상기 하나의 버스를 이용하여 칩 제어정보인 파라미터 및 호스트 데이터를 상기 호스트로부터 물리적으로 가장 가까운 곳에 위치하는 칩으로 전송하고, 상기 칩이 출력하는 채널 데이터의 부분 합을 상기 하나의 버스를 이용하여 복수 개의 채널 그룹에 할당된 복수 개의 칩들 중 상기 칩 이후에 상기 칩과 이격되어 배치되는 다음 칩으로 전달하고,
상기 호스트와 상기 칩들 사이에 별도의 호스트 어드레스 버스를 연결하여 칩 선택을 하는 것을 특징으로 하는 호스트에 의한 칩 동작 제어 시스템.The method according to claim 1,
One bus is shared between the host and the chips for the host to control the chips, and the one bus is used to transmit the parameter and the host data, which are chip control information, Transfers a partial sum of channel data output from the chip to a next chip disposed after the chip among a plurality of chips allocated to a plurality of channel groups using the one bus,
And a chip selection is performed by connecting a separate host address bus between the host and the chips.
상기 호스트 어드레스 버스는 접근하고자 하는 칩을 지정하기 위해 할당되는 칩 셀렉트(chip select)와 칩 내부를 지정하는 로컬 어드레스가 할당되는 것을 특징으로 하는 호스트에 의한 칩 동작 제어 시스템.5. The method of claim 4,
Wherein the host address bus is assigned a chip select assigned to designate a chip to be accessed and a local address designating a chip inside the host address bus.
상기 칩들 중 트랜스듀서로부터 수신한 초음파 신호에 지연시간을 적용하여 합산한 신호와, 이전 칩들로부터 수신한 파라미터, 호스트 어드레스 및 호스트 데이터의 합을 나타내는 마지막 칩의 부분 합 경로가 상기 호스트와 연결되어 있는 것을 특징으로 하는 호스트에 의한 칩 동작 제어 시스템.5. The method of claim 4,
A signal obtained by adding a delay time to the ultrasound signal received from the transducer among the chips and a sum partial path of the last chip indicating the sum of parameters received from previous chips and host address and host data are connected to the host And a chip operation control system for controlling the chip operation by the host.
상기 칩들 중 트랜스듀서로부터 수신한 초음파 신호에 지연시간을 적용하여 합산한 신호와, 이전 칩들로부터 수신한 파라미터, 호스트 어드레스 및 호스트 데이터의 합을 나타내는 마지막 칩의 부분 합 경로가 상기 호스트와 연결되어 있는 것을 특징으로 하는 호스트에 의한 칩 동작 제어 시스템.
The method according to claim 1,
A signal obtained by adding a delay time to the ultrasound signal received from the transducer among the chips and a sum partial path of the last chip indicating the sum of parameters received from previous chips and host address and host data are connected to the host And a chip operation control system for controlling the chip operation by the host.
상기 칩은
상기 트랜스듀서로부터 아날로그 초음파 신호를 수신하여 증폭한 후, 증폭된 아날로그 초음파 신호를 디지털 형태로 변환하는 아날로그 데이터 취득부; 및
상기 초음파 신호의 지연시간을 계산하고, 상기 초음파 신호에 계산된 지연시간을 적용하여 합산하는 디지털 빔 집속부;
를 포함하는 것을 특징으로 하는 호스트에 의한 칩 동작 제어 시스템.
The method according to claim 1,
The chip
An analog data acquisition unit for receiving and amplifying an analog ultrasonic signal from the transducer and then converting the amplified analog ultrasonic signal into a digital form; And
A digital beam focusing unit for calculating a delay time of the ultrasonic signal and applying the calculated delay time to the ultrasonic signal;
And a controller for controlling the chip operation of the host.
상기 아날로그 데이터 취득부는
상기 트랜스듀서로부터 수신한 아날로그 초음파 신호를 증폭시키는 LNA(Low Noise Amplifier);
상기 초음파 신호의 증폭도를 조절하는 TGC(Time Gain Compensation); 및
아날로그 상태의 상기 초음파 신호를 디지털 형태의 초음파 신호로 변환하는 ADC(Analog-to Digital Converter);
를 포함하는 것을 특징으로 하는 호스트에 의한 칩 동작 제어 시스템.
10. The method of claim 9,
The analog data acquisition unit
An LNA (Low Noise Amplifier) for amplifying an analog ultrasonic signal received from the transducer;
A TGC (Time Gain Compensation) for adjusting the amplification degree of the ultrasonic signal; And
An analog-to-digital converter (ADC) for converting the ultrasonic signal in the analog state into a digital ultrasonic signal;
And a controller for controlling the chip operation of the host.
상기 디지털 빔 집속부는
각각의 채널에서 보상되어야 할 지연시간 값을 제공하는 지연시간 제공부;
상기 지연시간 제공부로부터 수신한 지연시간 값을 상기 초음파 신호에 대한 채널 데이터에 적용하는 지연시간 조정부;
전체 채널에 아포디제이션(Apodization) 윈도우 계수를 곱하는 동적 아포디제이션부;
지연시간이 보상된 복수 개의 채널 데이터를 합성하는 합성부;
상기 합성부로부터 출력된 채널 데이터를 보간하여 새로운 채널 데이터를 생성하는 사후 보간부;
적응적 빔 집속을 위한 CF(Coherence Factor) 계수를 추정하고, 추정된 계수를 지연시간이 보상된 빔 집속 결과 데이터에 곱하는 적응적 계수 적용부;
적어도 하나의 파라미터 정보를 저장하는 파라미터 메모리;
각각의 칩에서 집속된 결과의 대기시간을 순차적으로 고려하여 합성하는 부분빔 합성부; 및
상기 파라미터의 전송 및 호스트 인터페이싱, 부분 합 전송을 위한 버스를 공유하며 전송하는 데이터를 제어하는 경로 제어부;
를 포함하는 것을 특징으로 하는 호스트에 의한 칩 동작 제어 시스템.10. The method of claim 9,
The digital beam focusing unit
Providing a delay time value to be compensated in each channel;
A delay time adjusting unit for applying the delay time value received from the delay time providing unit to channel data for the ultrasonic signal;
A dynamic apodization portion that multiplies the entire channel by an Apodization window coefficient;
A synthesizer for synthesizing a plurality of channel data whose delay time is compensated for;
A post interpreter interpolating the channel data output from the synthesizer to generate new channel data;
An adaptive coefficient application unit for estimating a Coherence Factor (CF) coefficient for adaptive beam focusing and multiplying the estimated coefficient by the delay time compensated beam focusing result data;
A parameter memory for storing at least one parameter information;
A partial beam synthesizer for sequentially synthesizing the waiting time of the focused result in each chip; And
A path control unit for controlling data to be transmitted and shared by the bus for transferring the parameter, host interfacing, and partial sum transmission;
And a controller for controlling the chip operation of the host.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110075956A KR101408267B1 (en) | 2011-07-29 | 2011-07-29 | System of controlling the operation of chips by host |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110075956A KR101408267B1 (en) | 2011-07-29 | 2011-07-29 | System of controlling the operation of chips by host |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130013980A KR20130013980A (en) | 2013-02-06 |
| KR101408267B1 true KR101408267B1 (en) | 2014-06-16 |
Family
ID=47894364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110075956A KR101408267B1 (en) | 2011-07-29 | 2011-07-29 | System of controlling the operation of chips by host |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101408267B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10672642B2 (en) | 2018-07-24 | 2020-06-02 | Applied Materials, Inc. | Systems and methods for pedestal configuration |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005103290A (en) * | 2003-09-30 | 2005-04-21 | Koninkl Philips Electronics Nv | Acquisition of ultrasonic signal in digital beam former |
| JP2009517135A (en) * | 2005-11-28 | 2009-04-30 | ヴィジョンテック・イメージング・インコーポレーテッド | Method and apparatus for adaptable medical data acquisition pad and configurable imaging system |
| US20100063398A1 (en) | 2008-09-10 | 2010-03-11 | Halmann Menachem Nahi | Ultrasound probe for guidance procedures |
| JP2010082371A (en) | 2008-10-02 | 2010-04-15 | Canon Inc | Ultrasonic receiving beam forming apparatus |
-
2011
- 2011-07-29 KR KR1020110075956A patent/KR101408267B1/en active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005103290A (en) * | 2003-09-30 | 2005-04-21 | Koninkl Philips Electronics Nv | Acquisition of ultrasonic signal in digital beam former |
| JP2009517135A (en) * | 2005-11-28 | 2009-04-30 | ヴィジョンテック・イメージング・インコーポレーテッド | Method and apparatus for adaptable medical data acquisition pad and configurable imaging system |
| US20100063398A1 (en) | 2008-09-10 | 2010-03-11 | Halmann Menachem Nahi | Ultrasound probe for guidance procedures |
| JP2010082371A (en) | 2008-10-02 | 2010-04-15 | Canon Inc | Ultrasonic receiving beam forming apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20130013980A (en) | 2013-02-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2533241B1 (en) | Apparatus for driving two-dimensional transducer array, medical imaging system, and method of driving two-dimensional transducer array | |
| JP3645938B2 (en) | Beam shaper and method of generating beam shaper signals | |
| JP3759769B2 (en) | Ultrasonic beam former | |
| US20110237950A1 (en) | Method and apparatus for multi-beam beamformer based on real-time calculation of time delay and pipeline design | |
| JP4975098B2 (en) | Ultrasound synthesis transmission focusing with motion compensation | |
| JP5411506B2 (en) | High resolution synthetic aperture radar device and antenna for high resolution synthetic aperture radar device | |
| JP5895018B2 (en) | Non-coherent retrospective dynamic transmission focus | |
| KR100280197B1 (en) | Ultrasonic Signal Concentration Method and Apparatus in Ultrasonic Imaging System | |
| US5844139A (en) | Method and apparatus for providing dynamically variable time delays for ultrasound beamformer | |
| JP2776986B2 (en) | Partial beamforming | |
| KR20130014822A (en) | Apparatus and method of forming beams adaptively in ultrasound imaging | |
| JP5452319B2 (en) | Ultrasonic diagnostic equipment | |
| JP5067109B2 (en) | Ultrasound system and method for forming ultrasound images | |
| JP2007007412A (en) | Ultrasonic imaging apparatus with adjustment of fluctuation in gain | |
| US9482736B1 (en) | Cascaded adaptive beamforming system | |
| CN108024798B (en) | Ultrasonic diagnostic apparatus and delay data generating method | |
| US6814701B1 (en) | Method and apparatus for ultrasound diagnostic imaging | |
| CN116324489A (en) | 1. X-dimensional ultrasound transducer arrays with elevation control for apertures and associated devices, systems, and methods | |
| US6514205B1 (en) | Medical digital ultrasonic imaging apparatus capable of storing and reusing radio-frequency (RF) ultrasound pulse echoes | |
| KR101408267B1 (en) | System of controlling the operation of chips by host | |
| US7993270B2 (en) | Digital receive-focusing apparatus using analogue multiplexers | |
| US11484292B2 (en) | Ultrasound signal processing device that uses synthetic aperture method and delay and sum method | |
| US10845473B2 (en) | Ultrasound signal processing device, ultrasound signal processing method, and ultrasound diagnostic device | |
| JP2018029702A (en) | Ultrasonic signal processing apparatus, ultrasonic diagnostic apparatus, and ultrasonic signal processing method | |
| US11103217B2 (en) | Ultrasound signal processing method and ultrasound signal processing device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20170608 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20180521 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20190325 Year of fee payment: 6 |