KR101405421B1 - Resistive memory device and method of forming the same - Google Patents

Resistive memory device and method of forming the same Download PDF

Info

Publication number
KR101405421B1
KR101405421B1 KR1020130103267A KR20130103267A KR101405421B1 KR 101405421 B1 KR101405421 B1 KR 101405421B1 KR 1020130103267 A KR1020130103267 A KR 1020130103267A KR 20130103267 A KR20130103267 A KR 20130103267A KR 101405421 B1 KR101405421 B1 KR 101405421B1
Authority
KR
South Korea
Prior art keywords
film
upper electrode
memory device
lower electrode
resistance change
Prior art date
Application number
KR1020130103267A
Other languages
Korean (ko)
Other versions
KR20130102523A (en
Inventor
최성율
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR1020130103267A priority Critical patent/KR101405421B1/en
Publication of KR20130102523A publication Critical patent/KR20130102523A/en
Application granted granted Critical
Publication of KR101405421B1 publication Critical patent/KR101405421B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Abstract

본 발명은 저항형 메모리 장치를 제공한다. 이 저항형 메모리 장치는 하부 전극; 상기 하부 전극 상에 저항변화막; 및 상기 저항변화막 상의 상부 전극을 포함하되, 상기 저항변화막은 상기 상부 전극과 반응하여 산화막을 형성할 수 있는 전도성 고분자막을 포함하는 것을 특징으로 한다. The present invention provides a resistive memory device. This resistive memory device comprises a lower electrode; A resistive film on the lower electrode; And an upper electrode on the resistance change film, wherein the resistance change film includes a conductive polymer membrane capable of forming an oxide film by reacting with the upper electrode.

Description

저항형 메모리 장치 및 그 형성 방법{Resistive memory device and method of forming the same}[0001] Resistive memory device and method for forming same [0002]

본 발명은 비휘발성 메모리 장치 및 그 형성 방법에 관한 것으로 더욱 상세하게는 저항형 메모리 장치 및 그 형성 방법에 관한 것이다. The present invention relates to a nonvolatile memory device and a method of forming the same, and more particularly, to a resistive memory device and a method of forming the same.

최근에 널리 사용되는 반도체 메모리 소자의 예로서는 디램(DRAM : Dynamic Random Access Memory), 에스램(SRAM : Static RAM), 플래시(flash) 메모리 등을 들 수 있다. 이러한 반도체 메모리 소자들은 휘발성(volatile) 메모리 소자와 비휘발성(non-volatile) 메모리 소자로 구분할 수 있다. 상기 휘발성 메모리 소자란 전원 공급이 중단되면 메모리 셀(cell)에 저장된 데이터(data)를 모두 상실하는 메모리 소자로 디램 및 에스램 등이 여기에 속한다. 이와는 달리, 상기 비휘발성 메모리 소자는 전원 공급이 중단될지라도 메모리 셀에 저장된 데이터를 그대로 유지하는 메모리 소자로 플래시 메모리 등이 여기에 속한다.Examples of recently widely used semiconductor memory devices include dynamic random access memory (DRAM), static random access memory (SRAM), flash memory, and the like. These semiconductor memory devices can be classified into volatile memory devices and non-volatile memory devices. The volatile memory device is a memory device that loses all data stored in a memory cell when power supply is interrupted, and includes DRAM and SRAM. Alternatively, the non-volatile memory device may be a memory device that retains data stored in a memory cell even if the power supply is interrupted, such as a flash memory or the like.

디지털 카메라, MP3 플레이어 및 휴대전화기 등에 데이터 저장용으로 사용되는 메모리 소자는, 전원 공급이 없는 상태에서도 데이터를 보관하기 위하여, 상기 비휘발성 메모리 소자, 특히 플래시 메모리가 주로 사용되고 있다. 그러나 상기 플래시 메모리는 플로팅 게이트에 고전계로 전하를 축적하는 구조이므로 셀 구조가 복잡하여 고집적화의 장애 요인이 되고 있다. 이러한 새로운 차세대 반도체 메모리 소자로서는 강유전체 메모리 소자(Ferroelectric RAM: FRAM), 자기 메모리 소자(Magnetic RAM: MRAM), 상전이 메모리 소자(Phase-change RAM: PRAM), 저항형 메모리 장치(Resistive RAM: RRAM) 등이 제안되어 왔다. 2. Description of the Related Art A nonvolatile memory device, particularly a flash memory, is mainly used for a memory device used for data storage in a digital camera, an MP3 player, a mobile phone, and the like in order to store data even in the absence of power supply. However, since the flash memory has a structure in which charge is accumulated in the floating gate by a high electric field, the cell structure is complicated, which is an obstacle to high integration. As such a next-generation semiconductor memory device, a ferroelectric RAM (FRAM), a magnetic RAM (MRAM), a phase change RAM (PRAM), a resistive RAM Has been proposed.

본 발명이 해결하고자 하는 과제는 고집적화에 유리한 저항형 메모리 장치 및 그 형성 방법을 제공하는데 있다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a resistive memory device which is advantageous for high integration and a method of forming the same.

상기 과제를 달성하기 위한 본 발명에 따른 저항형 메모리 장치는,하부 전극; 상기 하부 전극 상의 저항변화막; 및 상기 저항변화막 상의 상부 전극을 포함하되, 상기 저항변화막은 상기 상부 전극과 반응하여 산화막을 형성할 수 있는 전도성 고분자막을 포함하고, 상기 전도성 고분자막은 폴리(3,4-에틸렌디옥시티오펜){poly (3,4-ethylenedioxythiophene)}과 폴리(스티렌술포네이트){poly (styrenesulfonate)}를 포함하고, 상기 폴리(3,4-에틸렌디옥시티오펜){poly (3,4-ethylenedioxythiophene)}과 상기 폴리(스티렌술포네이트){poly (styrenesulfonate)}은 1:0.2 내지 1:5의 혼합비를 갖다.According to an aspect of the present invention, there is provided a resistive memory device including: a lower electrode; A resistance change film on the lower electrode; And an upper electrode on the resistance change film, wherein the resistance change film includes a conductive polymer membrane capable of reacting with the upper electrode to form an oxide film, wherein the conductive polymer membrane comprises poly (3,4-ethylenedioxythiophene) { poly (3,4-ethylenedioxythiophene)} and poly (styrenesulfonate), and the poly (3,4-ethylenedioxythiophene) The poly (styrenesulfonate) has a mixing ratio of 1: 0.2 to 1: 5.

상기 저항변화막은 상기 상부 전극과 상기 전도성 고분자막의 반응에 의해 형성되는 산화막을 더 포함할 수 있다. The resistance-variable layer may further include an oxide layer formed by the reaction between the upper electrode and the conductive polymer layer.

상기 산화막의 두께는 상기 상부 전극과 상기 하부 전극 중 적어도 하나에 인가되는 전압에 의해 변할 수 있다. 또는/그리고, 상기 상부 전극과 상기 하부 전극 중 적어도 하나에 인가되는 전압에 의해 상기 저항변화막 내의 전하트랩사이트 수가 변화될 수 있다. The thickness of the oxide layer may vary depending on a voltage applied to at least one of the upper electrode and the lower electrode. Or / and the number of charge trap sites in the resistance change film may be changed by a voltage applied to at least one of the upper electrode and the lower electrode.

상기 저항형 메모리 장치는 상기 하부 전극과 상기 저항변화막 사이에 개재되는 자연산화막을 더 포함할 수 있다. The resistive memory device may further include a native oxide film interposed between the lower electrode and the resistance change film.

상기 상부 전극과 상기 하부 전극 각각은 알루미늄, 티타늄, 니켈, 크롬, 은, 백금 또는 텅스텐 중 적어도 하나의 금속을 포함할 수 있다. 상기 상부전극과 상기 저항변화막 사이에 형성되는 상기 산화막은 상기 금속의 산화막일 수 있다. Each of the upper electrode and the lower electrode may include at least one metal selected from the group consisting of aluminum, titanium, nickel, chrome, silver, platinum, and tungsten. The oxide film formed between the upper electrode and the resistance-variable film may be an oxide film of the metal.

상기 저항변화막은 상기 상부 전극과 상기 하부 전극 중 적어도 하나에 인가되는 전압에 따라 복수의 전도도 상태를 가질 수 있다. The resistance change film may have a plurality of conductive states according to a voltage applied to at least one of the upper electrode and the lower electrode.

상기 저항형 메모리 장치의 형성 방법은, 하부 전극을 형성하는 단계; 상기 하부전극 상에 저항변화막을 형성하는 단계; 및 상기 저항변화막 상에 상부전극을 형성하는 단계를 포함하되, 상기 저항변화막은 상기 상부전극과 반응하여 산화막을 형성할 수 있는 전도성 고분자막으로 형성되고,A method of forming a resistive memory device includes: forming a lower electrode; Forming a resistance change film on the lower electrode; And forming an upper electrode on the resistance change film, wherein the resistance change film is formed of a conductive polymer membrane capable of forming an oxide film by reacting with the upper electrode,

상기 전도성 고분자막은 폴리(3,4-에틸렌디옥시티오펜){poly (3,4-ethylenedioxythiophene)}과 폴리(스티렌술포네이트){poly (styrenesulfonate)}을 포함하고, Wherein the conductive polymer membrane comprises poly (3,4-ethylenedioxythiophene) and poly (styrenesulfonate), and the poly (3,4-ethylenedioxythiophene)

상기 폴리(3,4-에틸렌디옥시티오펜){poly (3,4-ethylenedioxythiophene)}과 상기 폴리(스티렌술포네이트){poly (styrenesulfonate)}은 1:0.2~1:5의 혼합비를 갖는다.The poly (3,4-ethylenedioxythiophene) and the poly (styrenesulfonate) have a mixing ratio of 1: 0.2 to 1: 5.

본 발명의 일 예에 따른 저항형 메모리 장치는 균일한 전도성 고분자의 혼합물을 저항변화막으로 포함하며, 외부전압에 따라 복수의 전도도 상태를 가지므로, 반도체 장치의 고집적화에 의해 축소될지라도 메모리 셀마다 균일한 특성을 나타낼 수 있다. The resistive memory device according to an embodiment of the present invention includes a mixture of uniform conductive polymers as a resistance change film and has a plurality of conductive states according to an external voltage so that even if reduced by high integration of a semiconductor device, Uniform characteristics can be exhibited.

도 1 내지 4는 본 발명의 일 실시예에 따른 저항형 메모리 장치의 형성 방법을 나타내는 공정 단면도들이다.
도 5a는 본 발명의 일 실시예에 따라 제조된 저항형 메모리 장치의 단면 사진을 나타낸다.
도 5b와 5c는 도 5a의 부분 확대도들이다.
도 6은 본 발명의 일 실시예에 따라 제조된 저항형 메모리 장치의 전압-전류 그래프이다.
도 7a는 도 6의 그래프에서 음의 전압을 인가했을 때의 데이터를 이용하여 로그스케일로 변환한 그래프이다.
도 7b는 도 6의 그래프에서 양의 전압을 인가했을 때의 데이터를 이용하여 로그스케일로 변환한 그래프이다.
도 8는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 적용 예를 나타낸 메모리 시스템의 블록도이다.1 to 4 are process sectional views showing a method of forming a resistive memory device according to an embodiment of the present invention.
5A is a cross-sectional photograph of a resistive memory device manufactured in accordance with an embodiment of the present invention.
Figures 5b and 5c are partial enlarged views of Figure 5a.
6 is a voltage-current graph of a resistive memory device fabricated in accordance with an embodiment of the present invention.
FIG. 7A is a graph obtained by converting the logarithm scale to a logarithmic scale using data obtained when a negative voltage is applied in the graph of FIG.
7B is a graph obtained by converting the logarithm scale to a logarithmic scale by using data obtained when a positive voltage is applied in the graph of FIG.
8 is a block diagram of a memory system showing an application example of a nonvolatile memory device according to an embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention, and how to accomplish them, will become apparent by reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. Like reference numerals refer to like elements throughout the specification.

본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다. In the present specification, when a material film such as a conductive film, a semiconductor film, or an insulating film is referred to as being on another material film or substrate, any material film may be formed directly on the other material film or substrate, Which means that another material film may be interposed between them. Also, while the terms first, second, third, etc. have been used in the various embodiments herein to describe a material film or process step, it should be understood that it is merely intended to refer to a particular material film or process step, , And should not be limited by such terms.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. As used herein, the terms 'comprises' and / or 'comprising' mean that the stated element, step, operation and / or element does not imply the presence of one or more other elements, steps, operations and / Or additions.

또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.In addition, the embodiments described herein will be described with reference to cross-sectional views and / or plan views, which are ideal illustrations of the present invention. In the drawings, the thicknesses of the films and regions are exaggerated for an effective description of the technical content. Thus, the shape of the illustrations may be modified by manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention are not limited to the specific forms shown, but also include changes in the shapes that are generated according to the manufacturing process. For example, the etched area shown at right angles may be rounded or may have a shape with a certain curvature. Thus, the regions illustrated in the figures have schematic attributes, and the shapes of the regions illustrated in the figures are intended to illustrate specific types of regions of the elements and are not intended to limit the scope of the invention.

이하, 도면들을 참조하여 본 발명의 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법에 대해 상세히 설명하기로 한다. Hereinafter, a variable resistance memory device and a method of manufacturing the same according to an embodiment of the present invention will be described in detail with reference to the drawings.

도 1 내지 4는 본 발명의 일 실시예에 따른 저항형 메모리 장치의 형성 방법을 나타내는 공정 단면도들이다. 1 to 4 are process sectional views showing a method of forming a resistive memory device according to an embodiment of the present invention.

도 1을 참조하면, 기판(1) 상에 절연막(3)을 형성한다. 상기 기판(1)은 실리콘과 같은 반도체 기판일 수도 있고, 폴리에테르술폰(polyethersulfone,PES), 폴리(에틸렌 테레프탈레이트) {poly(ethylene terephthalte), PET}, 폴리카보네이트(Polycarbonate, PC), 폴리이미드(Polyimide, PI)와 같은 플라스틱 기판일 수도 있다. 상기 절연막(3)은 실리콘 산화막이나 실리콘 질화막이나 유기 고분자 계열의 절연막이 사용될 수 있다. 상기 절연막(3)은 층간절연막으로 사용될 수 있다. 상기 절연막(3)을 형성하기 전에 상기 기판(1) 상에 트랜지스터를 형성할 수도 있다. 그리고 상기 절연막(3) 상에 하부전극(5)을 형성한다. 상기 하부전극(5)은 알루미늄, 구리, 금 및 백금과 같은 금속이나, 인듐주석산화물(Indium tin oxide, ITO)과 같은 투명전극 또는 불순물이 도핑된 폴리실리콘일 수 있다. 상기 하부전극(5)은 도전막을 스퍼터링이나 화학기상증착과 같은 증착 공정을 이용하여 형성할 수 있다. 상기 하부전극(5)이 평행한 복수개의 라인 형태를 가지도록 형성하기 위해 식각 공정이 진행될 수 있다. 상기 하부전극(5)이 공기중에 노출될 경우, 상기 하부전극(5) 상에는 자연산화막(7)이 형성될 수 있다. 진공 상태에서는 상기 하부 전극(5) 상에 자연산화막(7)이 형성되지 않을 수 있다. 도시하지는 않았지만, 상기 하부전극(5) 상에 티타늄이나 크롬과 같은 금속을 포함하는 접착막(glue layer)을 더 형성할 수 있다.Referring to FIG. 1, an insulating film 3 is formed on a substrate 1. The substrate 1 may be a semiconductor substrate such as silicon, or may be a polyethersulfone (PES), a poly (ethylene terephthalate), a PET, a polycarbonate (PC), a polyimide Or a plastic substrate such as polyimide (PI). As the insulating film 3, a silicon oxide film, a silicon nitride film, or an organic polymer type insulating film may be used. The insulating film 3 may be used as an interlayer insulating film. A transistor may be formed on the substrate 1 before the insulating film 3 is formed. A lower electrode 5 is formed on the insulating film 3. The lower electrode 5 may be a metal such as aluminum, copper, gold and platinum, a transparent electrode such as indium tin oxide (ITO), or an impurity-doped polysilicon. The lower electrode 5 may be formed using a deposition process such as sputtering or chemical vapor deposition. An etching process may be performed to form the lower electrode 5 so as to have a plurality of parallel line shapes. When the lower electrode 5 is exposed to air, a native oxide film 7 may be formed on the lower electrode 5. The native oxide film 7 may not be formed on the lower electrode 5 in a vacuum state. Although not shown, a glue layer including a metal such as titanium or chromium may be further formed on the lower electrode 5.

도 2를 참조하면, 상기 자연 산화막(7) 상에 저항변화막(9)을 형성한다. 상기 저항변화막(9)은 상부에 배치될 상부전극용 금속과 반응하여 상기 금속과 상기 저항변화막(9) 사이의 계면에 산화막을 형성할 수 있는 전도성 고분자막을 포함할 수 있다. 상기 전도성 고분자막은 바람직하게는 폴리(3,4-에틸렌디옥시티오펜){poly (3,4-ethylenedioxythiophene), 이하 PEDOT}과 폴리(스티렌술포네이트){poly (styrenesulfonate), 이하 PSS}의 균일한 혼합물을 포함할 수 있다. 상기 PEDOT는 아래 화학식 1의 구조를 가진다.Referring to FIG. 2, a resistance change film 9 is formed on the natural oxide film 7. The resistance-variable film 9 may include a conductive polymer membrane that reacts with the metal for the upper electrode to form an oxide film at an interface between the metal and the resistance-variable film 9. The conductive polymer film is preferably a uniform polyimide film of poly (3,4-ethylenedioxythiophene) (PEDOT) and poly (styrenesulfonate) (hereinafter referred to as PSS) And mixtures thereof. The PEDOT has a structure represented by the following formula (1).

Figure 112013079091947-pat00001
Figure 112013079091947-pat00001

상기 PSS는 아래 화학식 2의 구조를 가진다.The PSS has a structure represented by the following formula (2).

Figure 112013079091947-pat00002
Figure 112013079091947-pat00002

상기 혼합물은 상기 PEDOT와 상기 PSS가 PEDOT:PSS의 비가 바람직하게는 1:0.2~1:5의 비율이 되도록 혼합되어 구성된다. 상기 저항변화막(9)이 PEDOT:PSS의 전도성 고분자막으로 형성될 경우, 스핀코팅이나, 잉크제팅 공정으로 형성될 수 있다. 상기 저항변화막(9)이 스핀코팅에 의해 형성될 경우, 상기 저항변화막(9)은 도 2에서 도시한바와 같이 상기 기판(1)의 전면을 덮도록 형성된다. 상기 저항변화막(9)이 잉크제팅 공정에 의해 형성될 경우, 상기 하부전극(5)과 후속의 상부전극(11a)의 교차 지점에 상기 저항변화막(9)을 선택적으로 형성하기가 용이하다. 이로써, 상기 저항변화막(9)에 대한 식각 공정을 필요로 하지 않아 전체 공정을 보다 단순화시킬 수 있다. The mixture is prepared by mixing the PEDOT and the PSS so that the ratio of PEDOT: PSS is preferably 1: 0.2 to 1: 5. When the resistance-variable film 9 is formed of a conductive polymer film of PEDOT: PSS, it may be formed by a spin coating process or an ink-jetting process. When the resistance change film 9 is formed by spin coating, the resistance change film 9 is formed so as to cover the entire surface of the substrate 1 as shown in FIG. When the resistance change film 9 is formed by an ink jetting process, it is easy to selectively form the resistance change film 9 at the intersection of the lower electrode 5 and the succeeding upper electrode 11a . Thus, the etching process for the resistance-variable film 9 is not required, and the entire process can be further simplified.

도 3을 참조하면, 상기 저항변화막(9) 상에 상부전극막(11)을 형성한다. 상기 상부전극막(11)은 알루미늄, 티타늄, 니켈, 크롬, 은, 백금 및 텅스텐을 포함하는 그룹에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 상부전극막(11)이 증착될 때, 상기 저항변화막(9) 내에 포함된 산소가 상기 상부전극막(11)과 반응하면서 그 계면에 산화막(13)이 형성된다. 즉, 상기 저항변화막(9) 내에 결합되어 있던 산소가 일부 환원되어 상기 상부전극막(11)의 금속과 결합하면서 상기 상부전극막(11)의 하부는 산화되어, 금속 산화막(13)이 형성된다. 이때, 상기 저항변화막(9) 내에서 산소가 결합되어 있던 곳에는 전하트랩사이트가 형성된다. 최초 형성시 상기 전하트랩사이트의 수는 전압을 인가하기 전에는 특정의 값을 가질 수 있다. 후속에 저항형 메모리 장치를 동작시키기 위해 전압을 인가하면, 상기 전하트랩사이트의 수는 인가되는 전압에 따라 변할 수 있다. Referring to FIG. 3, an upper electrode film 11 is formed on the resistance-variable film 9. The upper electrode film 11 may include at least one metal selected from the group consisting of aluminum, titanium, nickel, chromium, silver, platinum and tungsten. When the upper electrode film 11 is deposited, oxygen contained in the resistance change film 9 reacts with the upper electrode film 11 to form an oxide film 13 at the interface. That is, a part of the oxygen contained in the resistance-variable film 9 is reduced to combine with the metal of the upper electrode film 11, so that the lower part of the upper electrode film 11 is oxidized to form a metal oxide film 13 do. At this time, a charge trap site is formed where oxygen is coupled in the resistance change film 9. The number of charge trap sites at the time of initial formation may have a specific value before applying the voltage. When a voltage is subsequently applied to operate the resistive memory device, the number of charge trap sites may vary depending on the applied voltage.

도 4를 참조하면, 상기 상부전극막(11)을 패터닝하여 복수개의 서로 평행한 라인 형태를 가지는 상부전극(11a)을 형성한다. 상기 상부전극(11a)은 상기 하부전극(5)과 교차될 수 있다. 이로써 본 발명에 따른 저항형 메모리 장치를 형성할 수 있다. 저항형 메모리 장치에 전압을 인가하기 전에 상기 상부전극(11a)과 상기 저항변화막(9) 사이에 위치하는 산화막(13)의 두께(T)는 최초 형성시 특정 값을 가질 수 있다. 상기 저항형 메모리 장치에 전압을 인가하면, 인가되는 전압에 따라 상기 산화막(13)의 두께(T)는 변할 수 있다. 상기 상부전극과 상기 하부전극 사이의 전기저항은 상기 산화막의 두께가 감소할수록 그리고 상기 전하트랩사이트 수가 증가할수록 작아진다. 이러한 전하트랩사이트수와 상기 산화막의 두께의 상관관계에 따라 상기 저항형 메모리 장치의 동작 특성이 변할 수 있다. Referring to FIG. 4, the upper electrode layer 11 is patterned to form upper electrodes 11a having a plurality of parallel line shapes. The upper electrode 11a may intersect the lower electrode 5. Thus, the resistive memory device according to the present invention can be formed. The thickness T of the oxide film 13 positioned between the upper electrode 11a and the resistance change film 9 may have a specific value at the time of initial formation before a voltage is applied to the resistance type memory device. When a voltage is applied to the resistive memory device, the thickness T of the oxide film 13 may vary depending on the applied voltage. The electrical resistance between the upper electrode and the lower electrode decreases as the thickness of the oxide film decreases and as the number of the charge trap sites increases. The operating characteristics of the resistive memory device may vary depending on the correlation between the number of charge trap sites and the thickness of the oxide film.

도 5a는 본 발명의 일 실험예에 따라 제조된 저항형 메모리 장치의 단면 사진을 나타낸다. 도 5b와 5c는 도 5a의 부분 확대도들이다. 5A is a cross-sectional photograph of a resistive memory device manufactured according to an experimental example of the present invention. Figures 5b and 5c are partial enlarged views of Figure 5a.

도 5a, 5b 및 5c를 참조하면, 실리콘(Si) 기판 상에 실리콘산화막(SiO2)을 절연막으로 형성하고, 상기 실리콘산화막 상에 하부전극(Bottom electrode, BE)으로 알루미늄(Al)막을 형성하였다. 그리고 상기 하부전극(BE) 상에 저항변화막으로 PEDOT:PSS의 비가 1:2.2인 PEDOT와 PSS의 혼합물을 포함하는 전도성 고분자막을 70nm두께로 형성하였다. 그리고 상기 저항변화막 상에 상부전극(Top electrode, TE)으로 알루미늄(Al)막을 형성하였다. 도 5b에서 알 수 있듯이, 상부전극(TE)과 PEDOT:PSS 막 사이에 알루미늄산화막(Al2O3)이 약 4nm의 두께로 형성되었다. 또한 도 5c에서 알 수 있듯이, 상기 하부전극(BE) 상에 자연산화막으로 알루미늄산화막(Al2O3)이 약 2.5nm의 두께로 형성되었다. 본 실험예에 의해 형성된 저항형 메모리 장치에 있어서, 상기 저항변화막 내에 형성된 전하트랩사이트들의 밀도는 약 1x1017개/cm3 이상이었다. 5A, 5B and 5C, a silicon oxide film (SiO 2) is formed as an insulating film on a silicon (Si) substrate, and an aluminum (Al) film is formed as a bottom electrode BE on the silicon oxide film. On this lower electrode BE, a conductive polymer membrane including a mixture of PEDOT and PSS having a ratio of PEDOT: PSS of 1: 2.2 was formed as a resistance change film to a thickness of 70 nm. Then, an aluminum (Al) film was formed on the resistance-variable film with a top electrode (TE). 5B, an aluminum oxide film (Al 2 O 3 ) was formed to a thickness of about 4 nm between the upper electrode TE and the PEDOT: PSS film. As shown in FIG. 5C, an aluminum oxide film (Al 2 O 3 ) was formed to a thickness of about 2.5 nm as a natural oxide film on the lower electrode BE. In the resistive memory device formed by this Experimental Example, the density of the charge trapping sites formed in the resistance change film was about 1 x 10 17 / cm 3 Or more.

다음은 도 5a에 도시된 저항형 메모리 장치에 전압을 인가했을 때 전류 특성을 도 6과, 7a 및 7b를 통해 살펴보기로 한다. 도 6은 본 발명의 일 실시예에 따라 제조된 저항형 메모리 장치의 전압-전류 그래프이다. 도 7a는 도 6의 그래프에서 음의 전압을 인가했을 때의 데이터를 이용하여 로그스케일로 변환한 그래프이다. 도 7b는 도 6의 그래프에서 양의 전압을 인가했을 때의 데이터를 이용하여 로그스케일로 변환한 그래프이다. Next, a current characteristic when a voltage is applied to the resistance type memory device shown in FIG. 5A will be described with reference to FIGS. 6 and 7a and 7b. 6 is a voltage-current graph of a resistive memory device fabricated in accordance with an embodiment of the present invention. FIG. 7A is a graph obtained by converting the logarithm scale to a logarithmic scale using data obtained when a negative voltage is applied in the graph of FIG. 7B is a graph obtained by converting the logarithm scale to a logarithmic scale by using data obtained when a positive voltage is applied in the graph of FIG.

도 6, 7a 및 7b를 참조하면, 상기 하부전극은 모두 접지전압을 인가시키고, 상기 상부전극에 음의 전압을 인가한다. 상기 음의 전압의 절대값이 커짐에 따라 상기 저항형 메모리 장치에서 센싱되는 전류밀도는 커브(1)의 방향을 따라 변하게 된다. 이때 상기 상부전극과 상기 저항변화막 사이에 위치하는 산화막(도 5b에서는 알루미늄산화막)의 두께는 점점 감소할 수 있다. 반면에 상기 저항변화막 내의 전하트랩사이트 수는 감소할 수 있다. 상기 전압이 약 -4V 근방인 Vreset1 이하가 되면 상기 전류 밀도는 급격히 증가한다. 이때 상기 저항형 메모리 장치는 OFF 상태에서 ON 상태로 변하게 된다. 이후 다시 상기 상부전극에 인가하는 음의 전압의 절대값을 감소시키면 상기 저항형 메모리 장치에서 센싱되는 전류밀도는 커브(2)를 따라 변하게 된다. 상기 상부전극에 인가되는 전압이 양의 전압으로 바뀌게 되면, 센싱되는 전류밀도는 커브(3)을 따라 변하게 된다. 그리고 약 4V인 Vreset2 이상이 되면 상기 저항형 메모리 장치는 ON 상태에서 다시 OFF 상태로 변하게 된다. 이후 상기 전압을 감소시키면 상기 전류밀도는 커브(4)를 따라 변하게 된다. 도 6의 그래프는 같은 전압에서 서로 다른 두개의 상태의 전기적 전도도를 보여준다. 커브 (2)와 (3)은 온(ON) 상태인 고전도도 상태를 보여주고, 커브 (1)과 (4)는 오프(OFF) 상태인 저전도도 상태를 보여준다. Referring to FIGS. 6, 7A and 7B, all of the lower electrodes apply a ground voltage and a negative voltage to the upper electrodes. As the absolute value of the negative voltage increases, the current density sensed in the resistive memory device changes along the direction of the curve 1. [ At this time, the thickness of the oxide film (aluminum oxide film in FIG. 5B) located between the upper electrode and the resistance-variable film may gradually decrease. On the other hand, the number of charge trap sites in the resistance change film can be reduced. When the voltage becomes Vreset 1 or less near -4V, the current density increases sharply. At this time, the resistance type memory device changes from the OFF state to the ON state. Thereafter, when the absolute value of the negative voltage applied to the upper electrode is decreased, the current density sensed by the resistive memory device changes along the curve 2. [ When the voltage applied to the upper electrode is changed to a positive voltage, the current density to be sensed changes along the curve 3. And when the resistance value exceeds Vreset2 of about 4V, the resistance type memory device is changed from the ON state to the OFF state. Thereafter, when the voltage is decreased, the current density changes along the curve 4. The graph of Figure 6 shows the electrical conductivities of two different states at the same voltage. Curves (2) and (3) show the high conductivity state with the ON state and curves (1) and (4) show the low conductivity state with the OFF state.

상기 저항변화막에 저전압이 인가되면, 전류가 전압에 비례(I∝V)하는 오믹전류(ohmic current)가 흐르고, 고 전압이 인가되면 전류가 전압의 제곱에 비례(I∝V2)하는 공간전하제한전류가 흐른다. 이러한 공간전하제한전류는 유전체박막 내부에 존재하는 전하트랩(charge trap)에 의하여 형성되며, 유전체박막 내부에 존재하는 전하트랩에서의 전하 포획여부에 따라 전하트랩에 전하가 포획되지 않은 상태인 트랩-언필드형 공간전하제한전류(trap-unfilled SCLC)와 전하트랩에 전하가 포획된 상태에서는 트랩-필드형 공간전하제한전류(trap-filled SCLC)가 흐른다. 이러한 공간전하제한전류는 아래 수학식1에 따라 결정된다.When a low voltage is applied to the resistance change film, an ohmic current proportional to the voltage (I? V) flows and a current (I? V 2 ) proportional to the square of the voltage A charge limiting current flows. The space charge limiting current is formed by a charge trap existing in the dielectric thin film. The space trap limiting current is generated by trapping the charge trap in the charge trap according to the charge trapping in the charge trap existing in the dielectric thin film, A trap-filled SCLC flows with unfilled trap-unfilled SCLC and trapped charge in the charge trap. This space charge limiting current is determined according to the following equation (1).

Figure 112013079091947-pat00003
Figure 112013079091947-pat00003

여기서, J는 전류밀도, ε는 유전율, μ는 전하의 이동도, V는 전압, d는 유전체박막의 두께이다. 한편, θ는 자유전하밀도(n)와 트랩된 전하밀도(nt)의 비율로, 수학식2의 형태로 주어진다.Where J is the current density,? Is the dielectric constant,? Is the charge mobility, V is the voltage, and d is the thickness of the dielectric thin film. On the other hand,? Is a ratio of the free charge density (n) to the trapped charge density (n t ), and is given by the formula (2).

Figure 112013079091947-pat00004
Figure 112013079091947-pat00004

그리고, 본 발명의 유전체박막을 포함하는 메모리 소자의 문턱전압 VT(threshold voltage)는 트랩-필드형 제한 전압(trap-filled limit voltage)으로 정의할 수 있으며, 이는 수학식3을 따른다.The threshold voltage V T of the memory device including the dielectric thin film of the present invention can be defined as a trap-filled limit voltage, which follows Equation (3).

Figure 112013079091947-pat00005
Figure 112013079091947-pat00005

여기서, Nt는 트랩밀도를 나타낸다.Where N t represents the trap density.

수학식3에 따르면, 공간전하제한전류를 이용한 저항 변화형 메모리 소자는 유전체박막의 유전율, 전하트랩 밀도, 유전체박막의 두께 등을 조절함으로써, 메모리 소자에 흐르는 전류와 문턱전압을 제어할 수 있다. According to Equation (3), the resistance variable memory device using the space charge limiting current can control the current flowing through the memory device and the threshold voltage by controlling the dielectric constant of the dielectric thin film, the charge trap density, and the thickness of the dielectric thin film.

여기서, 유전체박막 내부에 존재하는 전하트랩은 전자 혹은 정공 중 어느 한 가지 종류의 전하만을 포획하는데, 이러한 전하트랩이 유전체박막 내부에서 수직방향으로 즉, 상부와 하부에 불균일하게 분포될 경우, 외부에서 인가되는 전압의 방향에 따라 박막 내부에 흐르는 전류는 트랩 필드형 공간전하제한전류와 트랩-언 필드형 공간전하제한전류로 나뉠 수 있다. 상술한 두 가지 전류상태에서는 전기전도도가 상이한데, 문턱전압 이상의 전압이 인가될 경우 다른 상태로 전환될 수 있다. 이러한 현상을 이용하여 저항변화 비휘발성 메모리 소자를 제작할 수 있으며, 유전체의 종류와 트랩의 특성에 따라 비휘발성 메모리 소자의 성능을 제어할 수 있다.Here, the charge trap existing in the dielectric thin film captures only one type of charge, either electrons or holes. When such charge trap is distributed in the vertical direction, that is, in the upper and lower portions in the dielectric thin film, The current flowing in the thin film according to the direction of the applied voltage can be divided into the trap field type space charge limit current and the trap-unfield type space charge limit current. In the two current states described above, the electric conductivities are different. If a voltage equal to or higher than the threshold voltage is applied, the other states can be switched. By using this phenomenon, it is possible to fabricate a resistance variable nonvolatile memory device, and the performance of the nonvolatile memory device can be controlled according to the type of the dielectric and the characteristics of the trap.

따라서, 본 발명과 같이 전하트랩 밀도가 상이한 복수개의 층 구조를 갖는 유전체 박막을 구비하는 경우, 각각의 층에 인가되는 실효적 전압을 제어할 수 있으며, 유전체박막내의 복수개의 층은 그 두께와 유전율에 따라 각층에 인가되는 전계의 세기를 결정할 수 있으며, 이를 조절하여 우수한 동작특성을 갖는 비휘발성 메모리 소자를 구현할 수 있다.Therefore, when a dielectric thin film having a plurality of layer structures having different charge trap densities is provided as in the present invention, the effective voltage applied to each layer can be controlled, and a plurality of layers in the dielectric thin film can have a thickness and a dielectric constant It is possible to determine the intensity of the electric field applied to each layer and to control the nonvolatile memory device to have a good operating characteristic.

도 8는 본 발명의 일 실시예에 따른 저항형 메모리 장치의 적용 예를 나타낸 메모리 시스템의 블록도이다.8 is a block diagram of a memory system showing an application example of a resistive memory device according to an embodiment of the present invention.

도 8을 참조하면, 본 발명에 따른 메모리 시스템(1000)은 비휘발성 메모리 장치(예를 들어, 본 발명의 저항형 메모리 장치(RRAM); 1100) 및 메모리 컨트롤러(1200)로 구성되는 반도체 메모리 장치(1300), 시스템 버스(1450)에 전기적으로 연결된 중앙처리장치(1500), 사용자 인터페이스(1600), 전원 공급 장치(1700)를 포함한다. 8, a memory system 1000 in accordance with the present invention includes a semiconductor memory device 1200 comprising a non-volatile memory device (e.g., resistive memory device (RRAM) 1100 of the present invention) A central processing unit 1500 electrically connected to the system bus 1450, a user interface 1600, and a power supply 1700. [

비휘발성 메모리 장치(1100)에는 사용자 인터페이스(1600)를 통해서 제공되거나 중앙처리장치(1500)에 의해서 처리된 데이터가 메모리 컨트롤러(1200)를 통해 저장될 수 있다. 비휘발성 메모리 장치(1100)는 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 메모리 시스템(1000)의 쓰기 속도가 획기적으로 빨라질 것이다. The nonvolatile memory device 1100 may store data processed through the user interface 1600 or processed by the central processing unit 1500 through the memory controller 1200. The non-volatile memory device 1100 may be comprised of a semiconductor disk device (SSD), in which case the write speed of the memory system 1000 will be dramatically increased.

비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(1000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.Although it is not shown in the drawing, the memory system 1000 according to the present invention can be provided with an application chipset, a camera image processor (CIS), a mobile DRAM, It is clear to those who have acquired knowledge.

또한, 메모리 시스템(1000)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.The memory system 1000 may also be a personal digital assistant (PDA), a portable computer, a web tablet, a wireless phone, a mobile phone, a digital music player, a memory card, or any device capable of transmitting and / or receiving information in a wireless environment.

나아가, 본 발명에 따른 비휘발성 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 비휘발성 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline Integrated Circuit(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.Further, non-volatile memory devices or memory systems according to the present invention may be implemented in various types of packages. For example, the nonvolatile memory device or memory system according to the present invention may be implemented as a package on package (PoP), ball grid arrays (BGAs), chip scale packages (CSPs), plastic leaded chip carriers Die in Wafer Form, Chip On Board (COB), Ceramic Dual In-Line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flatpack (TQFP), Small Outline (SIP), Multi-Chip Package (MCP), Wafer-level Fabricated Package (WFP), Integrated Circuit (SOIC), Shrink Small Outline Package (SSOP), Thin Small Outline Package ), A Wafer-Level Processed Stack Package (WSP), or the like.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood. It is therefore to be understood that the above-described embodiments are illustrative and not restrictive in every respect.

Claims (8)

하부 전극을 형성하는 것;
상기 하부전극 상에 산소 원자를 포함하는 전도성 고분자막으로 이루어진 저항변화막을 형성하는 것;
상기 저항변화막 상에 금속을 포함하는 상부전극을 형성하는 것; 및
상기 저항변화막의 상기 전도성 고분자막과 상기 상부전극이 화학적으로 반응하여, 상기 저항변화막과 상기 상부전극 사이에 산화막을 형성하는 것을 포함하되,
상기 산화막은 상기 상부 전극의 일부가 산화되어 형성되는 저항형 메모리 장치의 형성방법.Forming a lower electrode;
Forming a resistance change film made of a conductive polymer film containing oxygen atoms on the lower electrode;
Forming an upper electrode comprising a metal on the resistance-changing film; And
And chemically reacting the conductive polymer membrane of the resistance-variable membrane and the upper electrode to form an oxide film between the resistance-variable membrane and the upper electrode,
Wherein the oxide film is formed by oxidizing a part of the upper electrode. 제 1 항에 있어서,
상기 전도성 고분자막은 폴리(3,4-에틸렌디옥시티오펜){poly (3,4-ethylenedioxythiophene)}과 폴리(스티렌술포네이트){poly (styrenesulfonate)}의 균일한 혼합물을 포함하는 저항형 메모리 장치의 형성방법.The method according to claim 1,
The conductive polymer membrane may be a resistive memory device comprising a uniform mixture of poly (3,4-ethylenedioxythiophene) and poly (styrenesulfonate) / RTI > 제 2 항에 있어서,
상기 혼합물은 상기 폴리(3,4-에틸렌디옥시티오펜){poly (3,4-ethylenedioxythiophene)}과 상기 폴리(스티렌술포네이트){poly (styrenesulfonate)}가 1:0.2~1:5의 비율로 혼합되는 저항형 메모리 장치의 형성방법.3. The method of claim 2,
The mixture is prepared by mixing the poly (3,4-ethylenedioxythiophene) and the poly (styrenesulfonate) at a ratio of 1: 0.2 to 1: 5 A method of forming a resistive memory device to be mixed. 제 1 항에 있어서,
상기 산화막의 두께는 상기 상부 전극과 상기 하부 전극 중 적어도 하나에 인가되는 전압에 의해 변하는 저항형 메모리 장치의 형성방법.The method according to claim 1,
Wherein the thickness of the oxide film varies depending on a voltage applied to at least one of the upper electrode and the lower electrode. 제 1 항에 있어서,
상기 저항변화막 내의 상기 산소 원자가 상기 상부전극의 상기 금속과 반응함에 따라, 상기 저항변화막 내에서 상기 산소 원자가 결합되어 있던 곳에 전하 트랩 사이트가 형성되는 저항형 메모리 장치의 형성방법.The method according to claim 1,
Wherein charge trap sites are formed in the resistance change film where the oxygen atoms are bonded as the oxygen atoms in the resistance change film react with the metal of the upper electrode. 제 1 항에 있어서,
상기 상부 전극과 상기 하부 전극 중 적어도 하나에 인가되는 전압에 의해 상기 저항변화막 내의 전하 트랩 사이트 수가 변화되는 저항형 메모리 장치의 형성방법.The method according to claim 1,
Wherein the number of charge trap sites in the resistance change film is changed by a voltage applied to at least one of the upper electrode and the lower electrode. 제 1 항에 있어서,
상기 상부 전극과 상기 하부 전극 중 적어도 하나는 알루미늄, 티타늄, 니켈, 크롬, 은, 백금 및 텅스텐을 포함하는 그룹에서 선택되는 적어도 금속을 포함하는 것을 특징으로 하는 저항형 메모리 장치의 형성방법.The method according to claim 1,
Wherein at least one of the upper electrode and the lower electrode includes at least a metal selected from the group consisting of aluminum, titanium, nickel, chromium, silver, platinum, and tungsten. 제 1 항에 있어서,
상기 저항변화막은 상기 상부 전극과 상기 하부 전극 중 적어도 하나에 인가되는 전압에 따라 복수의 전도도 상태를 가지는 것을 특징으로 하는 저항형 메모리 장치의 형성방법.The method according to claim 1,
Wherein the resistance change film has a plurality of conductive states according to a voltage applied to at least one of the upper electrode and the lower electrode.
KR1020130103267A 2013-08-29 2013-08-29 Resistive memory device and method of forming the same KR101405421B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130103267A KR101405421B1 (en) 2013-08-29 2013-08-29 Resistive memory device and method of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130103267A KR101405421B1 (en) 2013-08-29 2013-08-29 Resistive memory device and method of forming the same

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020090119772A Division KR20110062904A (en) 2009-12-04 2009-12-04 Resistive memory device and method of forming the same

Publications (2)

Publication Number Publication Date
KR20130102523A KR20130102523A (en) 2013-09-17
KR101405421B1 true KR101405421B1 (en) 2014-06-11

Family

ID=49452226

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130103267A KR101405421B1 (en) 2013-08-29 2013-08-29 Resistive memory device and method of forming the same

Country Status (1)

Country Link
KR (1) KR101405421B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101681294B1 (en) * 2015-04-03 2016-12-01 포항공과대학교 산학협력단 Resistive switching memory and method of fabricating the same
KR20160125843A (en) * 2015-04-22 2016-11-01 한국과학기술원 The Resistance Random Access Memory

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040227136A1 (en) * 2003-05-13 2004-11-18 Zhida Lan Erasing and programming an organic memory device and methods of operating and fabricating
JP2005510886A (en) * 2001-11-30 2005-04-21 アクレオ アーベー Electrochemical devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005510886A (en) * 2001-11-30 2005-04-21 アクレオ アーベー Electrochemical devices
US20040227136A1 (en) * 2003-05-13 2004-11-18 Zhida Lan Erasing and programming an organic memory device and methods of operating and fabricating

Also Published As

Publication number Publication date
KR20130102523A (en) 2013-09-17

Similar Documents

Publication Publication Date Title
US9293700B2 (en) Nonvolatile memory cell and nonvolatile memory device including the same
US10879461B2 (en) Electronic device and method for fabricating the same
US8772750B2 (en) Non-volatile memory elements and memory devices including the same
JP5859121B2 (en) Memory cell structure
US8877586B2 (en) Process for forming resistive switching memory cells using nano-particles
US9466644B2 (en) Resistance-switching memory cell with multiple raised structures in a bottom electrode
US8203140B2 (en) Resistive memory device and method for fabricating the same
US8980721B2 (en) Resistive memory device and method of fabricating the same
US20120313066A1 (en) Nonvolatile memory devices, nonvolatile memory cells and methods of manufacturing nonvolatile memory devices
JP2006191033A (en) Hybrid multi-bit nonvolatile memory element and its operation method
US9437813B2 (en) Method for forming resistance-switching memory cell with multiple electrodes using nano-particle hard mask
US11037984B1 (en) Electronic device and method for fabricating the same
KR101735187B1 (en) Variable resistor, non-volatile memory device using the same, and method of fabricating thereof
Kim et al. Dual functions of V/SiO x/AlO y/p++ Si device as selector and memory
KR101405421B1 (en) Resistive memory device and method of forming the same
KR102578854B1 (en) Resistive memory device and method of fabricating the same
KR20130122827A (en) Variable resistor and resistance type memory device
US20100155684A1 (en) Non-volatile memory device and method of forming the same
KR102572125B1 (en) Variable low resistance line non-volatile memory device and operating method thereof
KR101653283B1 (en) Organic non-volatile memory devices including self-assembled particles and method of manufacturing the same
JP2011155159A (en) Resistance change type memory, and method for controlling and manufacturing the same

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170530

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180529

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190527

Year of fee payment: 6