KR101402632B1 - 반도체 필터 구조체 및 제조 방법 - Google Patents
반도체 필터 구조체 및 제조 방법 Download PDFInfo
- Publication number
- KR101402632B1 KR101402632B1 KR1020070058913A KR20070058913A KR101402632B1 KR 101402632 B1 KR101402632 B1 KR 101402632B1 KR 1020070058913 A KR1020070058913 A KR 1020070058913A KR 20070058913 A KR20070058913 A KR 20070058913A KR 101402632 B1 KR101402632 B1 KR 101402632B1
- Authority
- KR
- South Korea
- Prior art keywords
- doped region
- semiconductor
- region
- conductivity type
- layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 238000000034 method Methods 0.000 title claims description 11
- 238000004519 manufacturing process Methods 0.000 title description 3
- 239000003990 capacitor Substances 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 230000001052 transient effect Effects 0.000 claims abstract description 7
- 239000002019 doping agent Substances 0.000 claims description 17
- 230000001629 suppression Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 43
- 239000004020 conductor Substances 0.000 description 27
- 239000000463 material Substances 0.000 description 12
- 230000008878 coupling Effects 0.000 description 11
- 238000010168 coupling process Methods 0.000 description 11
- 238000005859 coupling reaction Methods 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000004907 flux Effects 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- NSXCBNDGHHHVKT-UHFFFAOYSA-N [Ti].[Sr].[Ba] Chemical compound [Ti].[Sr].[Ba] NSXCBNDGHHHVKT-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 239000004408 titanium dioxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/01—Frequency selective two-port networks
- H03H7/0107—Non-linear filters
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/01—Frequency selective two-port networks
- H03H7/17—Structural details of sub-circuits of frequency selective networks
- H03H7/1741—Comprising typical LC combinations, irrespective of presence and location of additional resistors
- H03H7/1766—Parallel LC in series path
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
- H01F17/0006—Printed inductances
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F27/00—Details of transformers or inductances, in general
- H01F27/40—Structural association with built-in electric component, e.g. fuse
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
일 실시예에서, 하나의 도전성 타입의 스플리트 웰 영역(split well region)이 반대 도전성 타입의 반도체 기판 내에 형성된다. 스플리트 웰 영역은 부동 캐패시터의 하나의 플레이트 및 과도 전압 억제 소자의 전극을 형성한다.
부동 캐패시터, 과도 전압 억제 소자, 스플리트 웰 영역, 반도체 필터 구조체, 도핑 영역
Description
도 1은 종래 기술의 타원 필터 회로의 개략도.
도 2는 본 발명의 실시예에 따른 필터 회로의 개략도.
도 3은 본 발명에 따른 도 2의 필터 회로의 구현을 포함하는 구조체의 일부에 대한 확대 평면도.
도 4는 도 3의 소자의 일부에 대한 확대 전개도.
도 5는 기준선 5-5를 따라 취한 도 3의 소자의 일부에 대한 확대 단면도.
도 6은 본 발명에 따른 소자의 실시예에 대한 확대 부분 단면도.
도 7은 본 발명의 다른 실시예에 따른 소자의 실시예에 대한 확대 부분 단면도.
도 8은 본 발명의 또 다른 실시예에 따른 소자의 실시예에 대한 확대 부분 단면도.
도 9는 본 발명의 또 다른 실시예에 따른 소자의 실시예에 대한 확대 부분 단면도.
도 10은 기준선 10-10을 따라 취한 도 3의 소자의 일부에 대한 확대 부분 단면도.
도 11은 본 발명의 실시예에 따른 도 6 및 도 7의 소자들에 대한 확대 평면도.
도 12는 본 발명의 다른 실시예에 따른 도 6 및 도 7의 소자들에 대한 확대 평면도.
도 13은 본 발명의 다른 실시예에 따른 도 6 및 도 7의 소자들에 대한 확대 평면도.
도 14는 본 발명의 다른 실시예에 따른 도 6 및 도 7의 소자들에 대한 확대 평면도.
도 15는 본 발명의 다른 실시예에 따른 도 6 및 도 7의 소자들에 대한 확대 평면도.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 소자
11, 12, 211, 212: 인덕터
15, 215: 타원 필터 구조체
17, 18, 19: 부동 캐패시터
30, 31, 32, 33, 34: 레그
43, 44, 46, 81, 91, 101, 201: 소자
72: 웰 영역
207, 208: 선형 캐패시터
337, 338, 339: TVS 소자
본 발명은 일반적으로 전자 소자들에 관한 것이고, 보다 구체적으로는, 반도체 소자 구조체들 및 그 제조 방법들에 관한 것이다.
전자 필터들은 오늘날 잡음을 억제하거나, 원치 않는 신호를 배제하거나 또는 어떤 방법에서는 입력 신호의 특성을 조정하는데 이용되고 있다. 통상적인 반도체 기반 필터 디자인들은 인덕터, 저항 및/또는 캐패시터 회로망들을 포함한다. 그러한 회로망들은 종종 신호 처리 이외에도 ESD 보호를 제공하기 위해 제너 다이오드(Zener diode)와 같은 별개의 과도 전압 억제(transient voltage suppression: TVS) 소자들과 함께 배치된다. TVS 소자의 캐패시턴스 기여(capacitance contribution)는 종종 필터 특성을 좀 더 구체화하는데 이용된다.
타원(elliptic) 또는 카우어(Cauer) 필터는 인덕터들과 캐패시터들을 이용하는 필터 디자인의 한 종류이다. 타원 필터들은 전자파 장해(electromagnetic interference: EMI)와 같은 특정의 응용들 또는 USB(Universal Serial Bus) 필터 응용들에 바람직한데, 그 이유는, 타원 필터들은 체비세프(Chebyshev) 필터들과 같은 다른 고전적인 필터 디자인들에 비해 통과 대역과 정지 대역 양쪽에서의 동일한 리플(ripple), 예리한 컷-오프 특성, 소정의 정지-대역 특성에 대한 낮은 그룹 지연, 및 우수한 정지 대역 감쇄를 갖기 때문이다.
반도체 기반 필터 설계자들에게 직면해 있는 하나의 도전 과제는, 일부 응용 이 요구하는 사이즈 요건을 만족시키기 위해 가능한 한 작은 공간에 효과적인 디자인을 제공하는 것이다. 이러한 도전 과제는 종종 어려움이 따르며 특히 필터 디자인이 TVS 소자들과 함께 인덕터 및 캐패시터 구조체들을 포함하고 있을 때 어렵다.
따라서, 앞서 언급한 도전 과제뿐만 아니라 다른 도전 과제에도 부응하기 위해 TVS 소자들과 수동 컴포넌트들의 일체화를 향상시키는 구조체 및 그 제조 방법이 필요하다.
간결하고 명료한 설명을 위해서, 도면에 있는 요소들은 반드시 일정 비율로 도시된 것이 아니며, 서로 다른 도면들의 동일한 참조번호들은 동일한 요소들을 나타낸다. 또한, 공지된 단계들 및 요소들에 대한 설명 및 세부 사항은 설명의 간결성을 위해 생략하였다. 본 명세서에서 이용되고 있는 바와 같이, 전류 운반 전극(current carrying electrode)은 MOS 트랜지스터의 소스 또는 드레인, 또는 바이폴라 트랜지스터의 에미터 또는 콜렉터, 또는 다이오드의 캐소드 또는 애노드와 같은 소자를 통해 전류를 운반하는 소자의 요소를 의미하며, 제어 전극은 MOS 트랜지스터의 게이트 또는 바이폴라 트랜지스터의 베이스와 같은 소자를 통해 전류를 제어하는 소자의 요소를 의미한다. 이들 소자가 특정의 N-채널 또는 P-채널 소자로서 여기서 설명되고 있을지라도, 본 기술 분야에 숙련된 자이면 상보적인 소자들이 또한 본 발명에 따라 이용될 수 있다는 것을 알 것이다. 도면의 명확성을 위해서, 소자 구조체들의 도핑 영역(doped region)들은 대체로 직선 에지들 및 정밀한 각의 코너들을 갖는 것으로 도시되어 있다. 그러나, 본 기술 분야에 숙련된 자이면, 도 펀트의 확산 및 활성 때문에 도핑 영역들의 에지들은 일반적으로 직선이 아니며 코너들은 정밀한 각이 아니라는 것을 이해하고 있다.
도 1은 입력(201) 및 출력(203)을 갖고 있는 타원 필터 구조체(215)를 나타내는 회로의 종래 기술의 실시예를 개략적으로 보여주고 있다. 필터(215)는 제1 공진 회로를 형성하기 위해 선형 캐패시터(207)와 병렬로 결합된 인덕터(211)를 포함한다. 인덕터(212)가 선형 캐패시터(208)와 병렬로 결합되어 제2 공진 회로를 형성한다. 제1 개별 TVS 소자(237)가 인덕터(211)의 제1 단자(226)와 공통 리턴 단자(209) 사이에 연결된다. 제2 개별 TVS 소자(238)가 단자(209)와, 인덕터(211)의 제2 단자(227) 및 인덕터(212)의 제1 단자(229)에 대한 공통 접속의 사이에 연결된다. 제3 개별 TVS 소자(239)가 인덕터(212)의 제2 단자(228)와 단자(209)의 사이에 연결된다.
도 2는, 입력(101) 및 출력(103)을 갖는, 본 발명의 실시예에 따른 타원 필터 구조체(15)를 나타내는 회로의 실시예를 개략적으로 도시한다. 구조체(15)는 제1 공진 회로를 형성하기 위해 부동 캐패시터(17)와 병렬로 결합된 인덕터(11)를 포함한다. 인덕터(11)는 입력 단자(26) 및 출력 단자(27)를 포함한다. 구조체(15)는 부동 캐패시터(18 및 19)와 병렬로 결합된 인덕터(12)를 더 포함한다. 인덕터(12)는, 출력 단자(27)와 공통 접속인 입력 단자(29), 및 출력 단자(28)를 포함한다. 제1 TVS 소자(337)가 입력 단자(26)와 공통 리턴 단자(109) 사이에 연결된다. 제2 TVS 소자(338)가 입력 단자(29)와 공통 리턴 단자(109) 사이에 연결 되고, 제3 TVS 소자(339)가 출력 단자(28)와 공통 리턴 단자(109) 사이에 연결된다.
본 발명에 따르면, 부동 캐패시터(17)는, 예를 들어, 제1 MOS 캐패시터를 포함하며, 단일 소자 또는 소자(46) 내로 TVS 소자(337)와 결합 또는 일체화된다. 부동 캐패시터(18)는, 예를 들어, 제2 MOS 캐패시터를 포함하며, 단일 소자 또는 소자(43) 내로 TVS 소자(338)와 결합 또는 일체화된다. 부동 캐패시터(19)는, 예를 들어, 제3 MOS 캐패시터를 포함하며, 단일 소자 또는 소자(44) 내로 TVS 소자(339)와 결합 또는 일체화된다. 이들 소자의 캐패시턴스들은 필터 또는 구조체(15)의 출력 요건들 또는 사양들에 따라서 조정된다.
다음에는 도 3, 도 4 및 도 5를 참조하여 설명하기로 한다. 도 3은 본 발명에 따른 도 2의 구조체(15)를 포함하는 반도체 소자(10)의 실시예의 일부에 대한 확대 평면도를 예시한다. 구조체(15)는 일반적인 방식으로 화살표로 식별된다. 소자들(43, 44 및 46)은 인덕터들(11 및 12)에 연결된 것으로 도시되어 있다. 이 실시예에서, 인덕터들(11 및 12)은 스택형(stacked) 또는 다층(multi-layer) 구조체들을 포함한다. 본 기술 분야의 숙련된 자이면, 인덕터(11) 또는 인덕터(12) 또는 이들의 조합과 같은 일체화된 반도체 인덕터들은 베셀(Bessel), 대역 통과, 체비세프, 및/또는 타원 필터들을 포함하는 여러 종류의 필터들을 형성하는 데 이용될 수 있다는 것을 이해할 것이다. 또한 인덕터들(11 및 12)이 단일 층 인덕터들을 포함할 수 있다는 것도 이해할 것이다. 도 4는 도 3의 인덕터 구조체들(11 및 12)의 일부에 대한 확대 전개도를 보여주고 있다. 도 5는 일반적으로 도 3의 기준선 5-5를 따라서 취한 제 1 스택형 인덕터(11)의 일부에 대한 확대 단면도를 보여주고 있다. 도 5의 단면은 도 3에 도시된 인덕터(11)의 레그(leg)(30, 31, 32, 33, 및 34)를 가로지르는 것으로 도시되어 있다.
인덕터(11)는 제1 인덕터 요소(14) 및 제2 인덕터 요소(13)를 포함해서 형성된다. 제1 인덕터 요소(14)는 기판(37)의 표면의 제1 부분의 상부에 놓이도록 형성되고, 제2 인덕터 요소(13)는 요소(14)의 상부에 놓이도록 형성된다. 요소(14)는, 직선 도전체의 인덕턴스(inductance)보다 큰 인덕턴스를 요소(14)에 제공하기 위해 요소(14)의 인접한 부분들 사이에 전자기 결합(electro-magnetic coupling)을 제공하는 패턴으로 형성된다. 요소(13)는, 직선 도전체의 인덕턴스보다 큰 인덕턴스를 요소(13)에 제공하기 위해 요소(13)의 패턴이 요소(13)의 인접한 부분들 사이에 전자기 결합을 제공하도록 요소(14)의 상부에 놓이게 유사한 패턴으로 형성된다. 또한, 요소들(13 및 14)은 서로 자기적으로 결합된다.
또한, 요소들(14 및 13)의 패턴 및 상부에 놓이는 근접성(overlying proximity)은, 요소들(13 및 14)이 요소(13)의 개별 인덕턴스와 요소(14)의 개별 인덕턴스의 합보다 큰 인덕터(11)의 인덕턴스를 형성하도록 요소들(13 및 14) 사이에 전자기 결합을 제공한다. 통상적으로, 요소(14)의 인접한 부분들은 약 1 내지 6 마이크로미터 떨어져 있으며, 요소(13)의 인접한 부분들은 약 1 내지 10 마이크로미터 떨어져 있다. 요소(13)는, 요소들(13 및 14) 사이에 충분한 결합을 확보하기 위해 통상적으로 요소(14)로부터 0.5 내지 2 마이크로미터 떨어져 있다. 요소(13)의 하나의 단 또는 단자는, 요소들(13 및 14) 사이에 전기적 접속을 제공하 기 위해 노드(16)에서 요소(14)의 하나의 단 또는 단자에 전기적으로 접속된다. 요소(14)의 제2 단자는 인덕터(11)의 단자(26)로서 작용하며, 요소(13)의 제2 단자는 인덕터(11)의 단자(27)로서 작용한다.
인덕터(12)는 제1 인덕터 요소(22) 및 제2 인덕터 요소(21)를 포함하도록 형성된다. 제1 인덕터 요소(22)는 기판(37) 표면의 제2 부분의 상부에 놓이도록 형성되고, 제2 인덕터 요소(21)는 요소(22)의 상부에 놓이도록 형성된다. 요소(22)는 직선 도전체의 인덕턴스보다 큰 인덕턴스를 요소(22)에 제공하기 위해 요소(22)의 인접한 부분들 사이에 전자기 결합을 제공하는 패턴으로 형성된다. 요소(21)는, 직선 도전체의 인덕턴스보다 큰 인덕턴스를 요소(21)에 제공하기 위해 요소(21)의 패턴이 요소(21)의 인접한 부분들 사이에 전자기 결합을 제공하도록 요소(22)의 상부에 놓이게 유사한 패턴으로 형성된다. 또한, 요소들(22 및 21)의 패턴 및 상부에 놓이는 근접성은, 요소들(22 및 21)이 요소(21)의 개별 인덕턴스와 요소(22)의 개별 인덕턴스의 합보다 큰 인덕터(12)의 인덕턴스를 형성하도록 요소들(22 및 21) 사이에 전자기 결합을 제공한다. 요소(21)의 하나의 단 또는 단자는 요소들(22 및 21) 사이에 전기적 접속을 제공하기 위해 노드(23)에서 요소(22)의 하나의 단 또는 단자에 전기적으로 연결된다. 요소(22)의 제2 단자는 인덕터(12)의 단자(28)로서 작용하고, 요소(21)의 제2 단자는 인덕터(12)의 단자(29)로서 작용한다.
일 실시예에서, 요소들(13 및 14)은 정방형의 나선 모양으로 형성된다. 그러나, 요소들(13 및 14)의 각각은 요소(13)의 인접한 부분들 사이에 상호 자속 결 합(mutual magnetic flux coupling)을 제공하며 요소(14)의 인접한 부분들 사이 및 요소들(13 및 14) 사이에 상호 자속 결합을 제공하는 다른 모양으로 형성될 수 있다. 예를 들어, 요소들(13 및 14)은 원형의 나선 모양, 또는 가늘고 긴 나선 모양, 또는 자속 결합을 제공하는 임의의 공지된 모양으로 형성될 수 있다. 이 양호한 실시예에서, 요소(14)는 노드(26)에서 시작해서 단자(16)에서 종료될 때까지 기판(37)의 표면 위에서 시계 방향으로 연장된다. 요소(13)는, 노드(16)에서 시작해서 단자(27)에서 종료될 때까지 요소(13)의 대응하는 부분과 거의 동일한 반경을 갖는 요소(14)의 부분들의 상부에 놓이도록 시계 방향으로 연장된다. 인덕터(12)는 인덕터(11)와 유사하게 형성된다. 요소(22)는 노드(23)에서 시작해서 단자(28)에서 종료될 때까지 기판(37)의 표면 위에서 시계 방향으로 연장된다. 요소(21)는 노드(29)에서 시작해서 단자(23)에서 종료될 때까지 요소(22)의 유사한 부분들의 상부에 놓이도록 시계 방향으로 연장된다. 도 4의 전개도는, 요소들(13 및 14)과 요소들(21 및 22) 간의 상부에 놓이는 관계(overlying relationship)를 예시하고 있다.
도 3 및 도 5를 참조해 보면, 요소(14)는 통상적으로 도전체(41) 및 상부에 놓이는 유전체(39)를 포함한다. 요소(13)는 통상적으로 도전체(42) 및 상부에 놓이는 유전체(40)를 포함한다. 통상적으로, 도전체들(41 및 42)은 직렬 저항을 최소화하기 위해서 금속과 같은 낮은 저항의 도전체 재료로 형성된다. 도전체들(41 및 42)에 이용된 재료의 저항은 통상적으로 약 4 내지 5 마이크로 ohm-cm 보다 크지 않다. 요소들(13 및 14)은 통상적으로 기판(37)의 제1 부분의 상부에 놓이도록 형성된다. 유전체(38)는 통상적으로 인덕터(11)를 기판(37)으로부터 전기적으로 절연시키기 위해 기판(37)의 표면 상에 형성된다. 도전체(41)는 유전체(38)의 표면 상에 요소(14)의 원하는 패턴으로 형성된다. 예를 들어, 마스크가 유전체(38)에 적용되어, 도전체(41)가 형성될 유전체(38)의 부분들이 노출되도록 패터닝될 수 있다. 대안으로, 도전성 재료의 층이 유전체 층(38)의 상부에 놓이도록 증착되고, 그 다음에 도전체(41)를 형성하기 위해 종래의 포토리소그래피 등의 기술을 이용하여 패터닝된다. 이후에, 유전체(39)는 도전체(41)의 상부에 놓이도록 형성된다. 유전체(39)는 노드(16)가 형성되는 도전체(41)의 부분 상에는 형성되지 않을 수 있다. 도전체(42)는, 도전체(41)의 상부 표면 위에 놓여 있는 유전체(39)의 표면 상에 형성된다. 도전체(42)는 또한 노드(16)가 형성되는 도전체(41)의 표면 상에도 형성된다. 도전체(42)가 소자(10)의 다른 요소들로부터 전기적으로 절연되도록 도전체(42)를 피복하기 위해, 유전체(40)가 선택적으로 적용된다.
인덕터(12)는 인덕터(11)와 유사한 방식으로 형성된다. 요소(22)는 도전체(41)와 유사한 도전체, 및 상부에 놓이는 유전체(39)와 유사한 유전체를 포함한다. 요소(21)는 도전체(42)와 유사한 도전체, 및 상부에 놓이는 유전체(40)와 유사한 유전체를 포함한다. 노드(23)는 노드(16)와 유사한 방식으로 형성된다.
도 6은 일체화된 선형(즉, 전압 독립) 부동 캐패시터 또는 MOS 캐패시터 구조체 또는 캐패시터/TVS 구조체 또는 본 발명의 제1 실시예에 따른 구조체(15)의 소자(43, 44 및/또는 46)로서 이용하기에 적합한 소자(81)의 확대 부분 단면도이다. 소자(81)는 용량성 요소(즉, MOS 게이티드 다이오드)와 과도 전압 요소의 양 쪽 모두로서 작용하는 단일 소자이기 때문에 일체형(integrated)이라고 불린다. 소자(81)는 캐패시터의 양쪽 접촉(contact)(예를 들어, 이하 설명되는 접촉(69 및 76))이 접지 또는 공통 리턴 단자(109)로부터 절연되어 있기 때문에 부동이라고 불린다. 이는 타원 필터와 같은 특정의 필터 또는 회로 디자인을 지원한다.
소자(81)는 예를 들어 도펀트 농도가 약 1.0×1019 atoms/cm3 정도인 <100> p-형 도전성 기판인 반도체 기판 또는 영역(37)을 포함한다. 일 실시예에서, 기판(37)은 실리콘으로 이루어진다. 대안으로, 기판(37)은 IV-IV 또는 III-V 재료들과 같은 다른 반도체 재료들로 이루어진다. 또한, 반도체 기판이라는 용어는 반도체 재료의 영역을 의미하며, 이는 반도체 웨이퍼, 반도체 웨이퍼 내에 형성된 반도체 재료의 영역, 반도체 웨이퍼의 상부에 놓이도록 형성된 반도체 재료의 층, 또는 절연 층 또는 절연 재료의 상부에 놓이도록 형성된 반도체 재료의 층을 포함할 수 있다는 것을 이해할 것이다.
웰, 스플리트 웰(split well), 도핑 또는 확산 영역(72)이 영역(37) 내에 형성되고 주면(84)으로부터 연장된다. 이 실시예에서, 웰 영역(72)은 n-형 도전성 및 약 1.0×1020 atoms/cm3 정도의 도펀트 농도를 포함한다. 예로서, 이온 주입 및 포토마스킹 기술은 스플리트 웰 영역(72)을 형성하는데 이용된다. 대안으로, 하드마스크 프로세스가 스플리트 웰 영역(72)을 형성하는데 이용된다. 분리 또는 패시베이션 층(67)은 주면(84) 및 웰 영역(72) 위에 놓이게 형성되고, 실리콘 이산화물, 증착된 산화물, 질화물, 스핀-온 글라스, 이들의 조합 등을 포함한다. 개구(60)는 이후 웰 영역(72)의 스플리트 부분 위에 층(67)의 일부에 형성되며, 패시베이팅 또는 용량성 층(68)은 개구(6) 및 위에 놓이는 층(67) 내에 형성된다. 용량성 층(68)은, 예를 들어, 산화물을 포함하며, 소자(61)의 원하는 용량성/전압 특성에 따라 선택된 두께를 갖는다. 예로서, 층(68)의 두께는 층(68)이 실리콘 산화물을 포함하고 있을 때 약 0.005 마이크로미터로부터 약 0.05 마이크로미터까지의 두께를 갖는다. 층(68)은 실리콘 질화물, 탄탈륨 펜트옥사이드, 바륨 스트론튬 티탄, 티타늄 이산화물, 또는 실리콘 산화물 등과의 조합을 포함하는 이들의 조합을 포함할 수 있는 것으로 이해된다.
제1 접촉 또는 도전성 층(69)이 층(68)의 상부에 놓이도록 형성되어 MOS 캐패시터의 한 플레이트를 제공하고, 웰 영역(72)이 다른 플레이트를 제공한다. 예로서, 제1 접촉(69)은 도핑된 다결정 반도체 재료(예를 들어, 도핑된 폴리실리콘) 또는 다른 도전성 재료로 이루어지며, 실리사이드(silicide) 층을 포함할 수 있거나 층 구조체로 형성된 수 개의 상이한 재료들로 이루어진다. 일 실시예에서, 제1 접촉(69)은 높은 선량(dose)의 인 주입(예를 들어, 1.0×1015 atoms/cm3 내지 약 1.0×1016 atoms/cm3)으로 도핑된 약 0.4 마이크로미터 내지 약 0.8 마이크로미터의 폴리실리콘을 포함한다. 다음에, 제2 패시베이션 층(71)이 주면(84)의 상부에 놓이도록 형성되며, 예를 들어, 테트라에틸오소실리케이(tetraethylorthosilicate: TEOS)를 이용하여 형성되는 것과 같은 대략 0.5 마이크로미터의 증착된 산화물을 포함한다.
개구들(73 및 74)은 이후 종래의 포토레지스트 및 식각 기술을 이용하여 개구(73)가 웰 영역(72)의 일부 위에 놓이고 개구(74)가 웰 영역(72)의 스플리트 부분 위에 놓이도록 형성된다. 이후 도전성 층이 주면(84)의 상부에 놓이도록 개구들(73 및 74) 내에 형성되고, 접촉들(76 및 77)을 형성하도록 패터닝된다. 예로서, 접촉들(76 및 77)은 알루미늄, 알루미늄 합금, 또는 다른 도전성 재료로 이루어진다. 일 실시예에서, 접촉들(76 및 77)은 약 0.2 마이크로미터의 알루미늄/실리콘 합금으로 이루어진다.
본 발명에 따르면, 소자(81)는 층(68)의 하부에 연속하지 않는 스플리트 웰 영역(72)을 갖는다. 즉, 용량성 층(68)은 영역(37) 및 웰 영역(72) 둘 다에 인접하거나 접촉하여 MOS-게이티트 다이오드 소자(MOS-gated diode device)를 형성한다. 다시 말해, 웰 영역(72)의 부분들은 영역(37)의 부분들에 의해 분리된다. 또한, 본 발명에 따르면, 스플리트 웰 영역(72)은 캐패시터 요소의 플레이트와 TVS 요소의 전극 또는 접합을 둘다 형성한다. 본 발명에 있어서, 스플리트 웰 영역이라는 용어는, 기판(37)의 일부, 도핑된 영역(272)의 일부(도 7 및 도 9에 도시됨), 또는 반도체 층(237)의 일부(도 8에 도시됨)가 웰 영역 내의 주면(84)에 노출되거나, 주면에서 웰 영역에 의해 둘러싸이거나, 부분적으로 한쪽에 한정되거나, 양쪽에 한정되거나 또는 에워싸여 있도록, 도핑된 웰 영역의 일부가 분리되거나 불연속인 도핑된 웰 영역을 의미한다. 이는 하기의 도 11 내지 도 15의 스플리트 웰 영역(72)의 평면도에 더 예시되어 있다.
또한, 본 발명에 따르면, 기판(37)의 농도는 캐패시터의 임계 전압 VT 가 포지티브이고, 캐패시턴스 특성이 원하는 동작 전압 범위 내에서 거의 일정하게 되도록 선택된다. 예를 들어, 기판(37) 내의 높은 도핑 농도(예를 들어, 약 1.0×1018 atoms/cm3 보다 큰 표면 농도)는 3V 이상의 범위에서 게이트-웰 전압에 대해 일정한 캐패시턴스 게이트-소스(CGS) 특성의 결과를 가져온다. 또한, 본 발명에 따르면, 전자 또는 캐리어 리치 웰 영역(electron or carrier rich well region)(72)은 MOS 게이트(69)의 에지(181 및/또는 182)에 겹쳐지는데, 이는 MOS 게이트 아래에 형성된 채널로의 저-저항 경로를 보장한다.
다른 실시예에서, 웰 영역(72)은, 약 3.0×1019 atoms/cm3의 피크 농도를 제공하기 위해 높은 선량의 인 이온 주입을 이용한 다음, 약 5.0×1019 atoms/cm3의 피크 농도를 제공하기 위해 높은 선량의 비소 이온 주입을 이용하여 형성된다. 대안적인 실시예에서는 이온 주입의 순서가 역전된다. 체인 주입(chain implant)은 약 8.0×1019 atoms/cm3 정도의 네트 피크 도핑(net peak doping)을 제공한다. 본 발명에 따르면, 이러한 체인 주입은 웰 영역(72)의 직렬 및 접촉 저항을 90%까지 감소시키는 것으로 밝혀졌으며, 이것은 예를 들어, 구조체의 RF 특성을 증진시킨다.
소자(81)에서, 접촉(69), 층(68), 및 웰 영역(72)의 일부에 의해 형성된 MOS 캐패시터는 소자(43, 44 및/또는 46)에 부동 용량성 요소(예를 들어, 도 2의 캐패시터(17, 18 및/또는 19))를 제공하며, 웰 영역(72)과 기판(37) 사이에 형성된 pn 접합은 소자(43, 44 및/또는 46)에 TVS 요소(예를 들어, 도 2의 다이오드(337, 338 및/또는 339))를 제공한다. 본 발명에 따르면, 소자(81)는 일체화되기 때문에, 예를 들어, 종래 기술의 비-일체화(non-integrated) 소자에 비해서 저항이 낮다.
소자(81)에서, 스플리트 웰 영역(72)과 기판(37) 사이에 형성된 웰/기판 캐패시터는 보다 작은 영역을 형성하며, 이는 일부 응용들에서 보다 작은 레이아웃을 가능하게 해준다. 그러나, 디자인이 보다 큰 웰/기판 다이오드를 요구한다면, 소자(81)는 MOS 캐패시터 그 자체의 사이즈에 영향을 주지 않고 웰 영역에서 특유하게 그 크기가 증가될 수 있다. 이러한 특징의 예는 도 11 및 도 12를 참조해서 이하 자세히 설명될 것이다. 더욱이, 소자(81)에서, MOS 캐패시터의 영역들(즉, 개구(60) 내의 접촉(69) 및 층(68)의 영역)과 웰 영역(72)는 독립적이며, 이는 일부 응용들에서 캐패시턴스/전압 특성에 대한 보다 정밀한 제어를 제공한다.
도 7은 일체화된 선형(즉, 전압 독립) 부동 캐패시터 또는 MOS 캐패시터 구조체 또는 캐패시터/TVS 구조체 또는 본 발명의 제2 실시예에 따른 구조체(15)의 소자(43, 44 및/또는 46)로서 이용하기에 적합한 소자(91)의 확대 부분 단면도이다. 소자(91)는, 영역(37)이 다량 도핑된 p-형 기판(137)의 상부에 놓이도록 형성된 소량 도핑된 p-형 영역(237)을 포함한다는 것을 제외하고는, 소자(81)와 유사하다.
예를 들어, MOSFET 소자가 본 발명의 일체화된 MOS 캐패시터와 통합되는 특 정 응용에 있어서, 다량 도핑된 영역(37)이 그 자체로 소자(81)에 이용될 때 특정 설계 과제가 존재한다. 예를 들어, p-형 기판(37)은, 결과적으로, 임계 전압이 포지티브이고 크기(magnitude)가 클 수 있다. 또한, 다량 도핑은 MOSFET 소자의 채널 영역에서 캐리어의 이동도에 영향을 끼칠 수 있다. 더구나, 웰 영역(72)이 소자(81)에서와 같이 다량 도핑된 영역(37) 내에 직접 형성될 때, 이들 영역들 사이에 형성된 pn 접합은, 누설 전류가 원하는 누설 전류보다 클 수 있으며 단위면적당 캐패시턴스가 원하는 단위면적당 캐패시턴스보다 클 수 있다. 소자(91)에서, 낮은 캐패시턴스 및 낮은 누설 전류의 pn 접합은 이들 특성들이 요구되는 응용들에 이용하기 위해 제공된다.
소자(91)에서, 웰 영역(72)과 소량 도핑된 영역(237) 사이의 접합은, 접합 캐패시턴스가 영역(237)의 도핑 농도 및 두께에 의해 좌우되는 일면 접합(one-sided junction)과 같이 동작한다. 영역(237)의 도핑 농도 및 두께에 대한 하나의 제약은, 이들 변수들이 TVS 소자의 원하는 파괴 전압(breakdown voltage) 및 ESD 특성을 지원하도록 선택된다는 것이다. 본 발명의 발명자는, 본 발명에 따른 소자(91)가 약 5-10x의 팩터에 의해 특정 캐패시턴스를 낮춘다는 것을 밝혀내었다. 이는 분리 및 독립 방식으로 다이오드 및 부동 MOS 캐패시터 캐패시턴스의 더욱 정밀한 튜닝(tuning)을 가능하게 하며, 설계를 위한 자유도를 향상시킨다.
예로서, 기판(137)은 도펀트 농도가 약 1.0×1019 atoms/cm3 정도인 <100> p-형 도전성 기판을 포함한다. 일 실시예에서, 기판(137)은 실리콘으로 이루어진다. 대안적으로, 기판(137)은 IV-IV 또는 III-V 재료들과 같은 다른 반도체 재료들로 이루어진다. 층(237)은, 예를 들어, 에피택셜 성장(epitaxial growth) 기술을 이용하여 형성된 p-형 층을 포함하며, 기판(137)의 도펀트 농도보다 작은 도펀트 농도를 갖는다. 일 실시예에서, 층(237)은 약 1.0×1015 atoms/cm3 내지 약 1.0×1016 atoms/cm3 정도의 도펀트 농도를 가지며, 약 1 마이크로미터 내지 약 10 마이크로미터 정도의 두께를 갖는다. 층(237)의 도핑 농도와 두께는 원하는 파괴 전압 및 ESD 요건에 따른 공지된 원리들에 따라서 가변한다.
층(237)의 하나의 부가적인 특징은, 주면(84)에서 용량성 층(68)의 하부에 웰 영역(72)에 인접하게 형성될 소량 도핑된 n-형 영역(272)을 제공한다는 것이다. 영역(272)은 선택적이며 편의상 제공되거나 또는 VT를 원하는 네거티브 전압으로 제어하기 위해 구성되므로, MOS 캐패시턴스를 0과 10 V 사이에서 거의 일정하게 확보할 수 있다. 일 실시예에서, 영역(272)은 약 1.0×1016 atoms/cm3 정도의 피크 도펀트 농도로 인 또는 비소 도핑된 영역을 포함한다.
도 8은, 일체화된 선형(즉, 전압 독립) 부동 캐패시터 또는 MOS 캐패시터 구조체 또는 캐패시터/TVS 구조체 또는 본 발명의 제3 실시예에 따른 구조체(15)의 소자(43, 44 및/또는 46)로서 이용하기에 적합한 소자(101)의 확대 부분 단면도를 예시한다. 소자(101)는, 웰 영역(72)이 MOS 캐패시터의 에지(181)에만 겹쳐져 있는 일면 스플리트 웰을 포함하고 에지(182)가 반도체 층(237)에 겹쳐져 있다는 것 을 제외하고는, 소자들(81 및 91)과 유사하다. 이 실시예에서, 전자 리치 웰 영역(72)은 MOS 캐패시터의 에지(181)에만 겹쳐져 있으며, 이는 MOS 캐패시터의 채널 형성을 위한 전하의 즉시 공급을 보장한다. 이는 또한 캐패시터 구조체의 고주파수 동작을 가능하게 해준다. 또한, 소자(101)는, n-형 또는 p-형일 수 있으며 웰 영역(72)의 적어도 일부분에 인접하게 형성되는, 선택적 도핑 영역(238)을 갖는 것으로 도시되어 있다. 일 실시예에서, 선택적 도핑 영역(238)은 층(237)을 통해 반도체 기판(137)까지 연장된다. 선택적 도핑 영역(238)은 반도체 층(237)보다 높은 도펀트 농도를 가지며, 웰 영역(72)과 반도체 층(237) 간의 접합의 파괴 전압 또는 클램핑(clamping) 전압을 제어, 변경 또는 감소시키도록 구성된다.
도 9는, 일체화된 선형(즉, 전압 독립) 부동 캐패시터 또는 MOS 캐패시터 구조체 또는 캐패시터/TVS 구조체 또는 본 발명의 제4 실시예에 따른 구조체(15)의 소자(43, 44 및/또는 46)로서 이용하기에 적합한 소자(201)의 확대 부분 단면도를 예시한다. 소자(201)는 소자(101)와 유사하며, 주면(84)에서 MOS 캐패시터의 하부에 웰 영역(72)에 인접하게 형성되는 n-형 영역을 더 포함한다. 이 실시예에서, 영역(272)은 MOS 캐패시터의 에지(182)에 겹쳐지도록 연장된다. 소자(201)는 웰 영역(72)의 적어도 일부분에 인접하게 형성되는 선택적 도핑 영역(239)을 더 포함한다. 이 실시예에서, 선택적 도핑 영역(239)은 도펀트 농도가 반도체 층(237)보다 높은 p-형 영역을 포함한다. 선택적 도핑 영역(239)은 웰 영역(72)과 반도체 층(237) 사이의 접합의 파괴 전압 또는 클램핑 전압을 제어, 변경 또는 감소시키도록 구성된다.
도 10은 본 발명에 따라 기준선 10-10을 따라서 취한 도 3의 소자(10)의 확대 부분 단면도를 보여주고 있다. 이 부분 단면도에서, 소자들(46, 44 및 43)은 선택적 도핑 영역(272)을 포함하는 도 7의 일체화된 소자(91)로서 도 3의 구조체(15)의 구현으로 도시되어 있다. 대안적인 실시예들에서, 소자(46, 44 및/또는 43)는 도 6의 소자(81), 도 8의 소자(101) 및/또는 도 9의 소자(201)를 포함한다.
도 11은 본 발명에 따른 소자들(81 및 91)의 실시예에 대한 평면도이다. 이 실시예에서, 스플리트 웰 영역(72)은 빗금으로 표시되어 있으며 기판(37)의 일부(또는 도핑 영역(272) 또는 반도체 층(237))가 층(67)에서 개구(70)를 통해 노출되어 있음을 보여준다. 웰 영역(72)은 소자들(81 및 91)의 부동 MOS 캐패시터 요소를 정의하는 링형 부분(720), 및 층들(67, 68 및 71)(도 6 및 도 7에 도시됨) 내의 개구(73)를 통해서 웰 영역(72)에 접촉하도록 전극(76)(도 6 및 도 7에 도시됨)의 편리한 구조체를 제공하는 직사각형 부분(721)을 포함한다. 층(67) 내의 개구(60)(도 6 및 도 7에 도시됨)의 예는 소자들(81 및 91)의 부동 MOS 캐패시터 요소를 더 정의하는 것으로 도시되어 있다. 웰 영역(72)의 부분들(720 및 721)은 정사각형, 다각형, 원형, 삼각형, 이들의 조합 등을 포함하는 다른 모양을 포함할 수 있다는 것을 이해할 것이다. 또한, 부분(721)은 둥근 코너들(rounded corners)을 가질 수 있다.
도 12는 본 발명에 따른 소자들(81 및 91)의 다른 실시예의 평면도를 예시한다. 이 실시예는, 개구(731)가 도 11의 개구(73)보다 크고 스플리트 웰 영역(72)의 부분(722)이 도 11의 부분(721)보다 크다는 것을 제외하고는, 도 11의 실시예와 유사하다. 소자(91)에 대한 실시예에 있어서, 영역(272) 또는 반도체 층(237)은 기판(37) 대신에 개구(60)에서 노출되어 있다. 도 12는, MOS 캐패시터의 영역(부분(720))에 영향을 주지 않고 웰 기판 다이오드 또는 TVS 소자의 영역이 증가될 수 있다(예를 들어, 부분(722)의 영역이 부분(721)의 영역보다 크다)는 본 발명의 이점을 보여주고 있다. 즉, 본 발명에 있어서, 부동 MOS 캐패시터의 영역은 웰 기판 다이오드의 영역과 독립되어 있다.
도 13은 본 발명에 따른 소자들(81 및 91)의 다른 실시예의 평면도이다. 이 실시예에서, 스플리트 웰 영역(72)은 직사각형 부분(726)과 반원형 링 부분(727)을 포함하는 모양을 취하고 있다. 소자(91)에 대한 실시예에서, 영역(272) 또는 반도체 층(237)은 기판(37) 대신에 개구(60)에서 노출되어 있다. 반원형 링 부분(727)의 직경(827)은 직사각형 부분(726)의 높이(826)와 동일하다.
도 14는 본 발명에 따른 소자들(81 및 91)의 다른 실시예의 평면도이다. 이 실시예에서, 스플리트 웰 영역(72)은 직사각형 부분(726) 및 반원형 링 부분(728)을 포함하는 모양을 취하고 있다. 소자(91)에 대한 실시예에 있어서, 영역(272) 또는 반도체 층(237)은 기판(37) 대신에 개구(60)에서 노출되어 있다. 반원형 링 부분(728)의 직경(828)은 직사각형 부분(726)의 높이(826)보다 작다. 즉, 반원형 링 부분(728)은 직사각형 부분(726)과 관련해서 오프셋되거나 세트된다.
도 15는 본 발명에 따른 소자들(81 및 91)의 다른 실시예의 평면도이다. 이 실시예에서, 스플리트 웰 영역(72)은 반원형 링 부분(729) 및 반원형 부분(731)을 포함하는 모양을 취하고 있다. 소자(91)에 대한 실시예에서, 영역(272) 또는 반도 체 층(237)은 기판(37) 대신에 개구(60)에서 노출되어 있다. 반원형 링 부분(729)의 직경(829)은 반원형 부분(730)의 직경(830)보다 작다. 즉, 반원형 링 부분(729)은 반원형 부분(730)과 관련해서 오프셋되거나 세트된다.
본 발명은 특정 실시예들을 참조해서 설명되고 예시되었지만, 본 발명이 이들 예시적인 실시예들로 한정되는 것은 아니다. 본 기술 분야에서 숙련된 자이면, 본 발명의 사상으로부터 벗어나지 않고 수정 및 변형이 이루어질 수 있다는 것을 인식할 것이다. 그러므로, 본 발명은 첨부된 특허청구범위 내에 속하는 그러한 모든 수정 및 변형을 포함하는 것으로 해석된다.
앞서 설명한 것 모두를 비추어 볼 때, 일체화된 부동 캐패시터/TVS 소자 구조체 및 제조 방법이 제시되었다. 이 구조체는 공간을 절약해주며, 타원 필터와 같은 공진 구조체들을 형성할 때 다른 소자 컴포넌트들과 편리하게 일체화되며, 종래 기술의 필터 디자인과 같거나 이보다 우수한 성능 특성을 제공한다.
Claims (5)
- 필터 구조체로서,제1 주면을 가지는 제1 도전성 타입(conductivity type)의 반도체 영역으로서, 상기 반도체 영역은 제1 도펀트(dopant) 농도를 가지는 제1 도전성 타입의 반도체 기판 및 상기 제1 주면의 상부에 놓이는 상기 제1 도전성 타입의 반도체 층을 포함하고, 상기 반도체 층은 상기 제1 도펀트 농도보다 작은 제2 도펀트 농도를 가지는, 상기 반도체 영역;상기 제1 주면에 인접하게 형성된 제1 부동 캐패시터 소자; 및상기 제1 주면에 인접하게 형성된 제1 과도 전압 억제(transient voltage suppression: TVS) 소자를 포함하고,상기 제1 부동 캐패시터 소자 및 상기 제1 과도 전압 억제 소자는, 상기 반도체 영역 내에 형성된 제2 도전성 타입의 제1 도핑 영역(doped region)을 공유하며,상기 제1 도핑 영역은, 상기 제1 부동 캐패시터 소자가 상기 반도체 영역의 일부 및 상기 제1 도핑 영역의 일부 위에 놓이도록 상기 제1 주면에서 끝나는, 필터 구조체.
- 제1항에 있어서,상기 제1 부동 캐패시터 소자는,상기 제1 도핑 영역의 일부 위에서 상기 제1 주면의 상부에 놓이도록 형성된 용량성 층(capacitive layer);상기 용량성 층의 상부에 놓이도록 형성된 제1 도전성 층(conductive layer) 으로서, 상기 제1 도전성 층은 상기 제1 부동 캐패시터 소자의 제1 플레이트(plate)를 형성하는, 제 1 도전성 층; 및상기 제1 주면에서 상기 제1 도핑 영역에 결합되게 형성된 제2 도전성 층을 포함하고,상기 제1 도핑 영역은 상기 제1 부동 캐패시터 소자의 제2 플레이트를 형성하며, 상기 제1 도핑 영역은 또한 상기 제1 과도 전압 억제 소자의 전극을 형성하는, 필터 구조체.
- 반도체 필터 구조체로서,제1 도펀트 농도를 가지는 제1 도전성 타입의 반도체 기판;상기 반도체 기판의 주면의 상부에 놓이도록 형성된 상기 제1 도전성 타입의 반도체 층으로, 상기 반도체 층은 상기 제1 도펀트 농도보다 작은 제2 도펀트 농도를 가지는, 제1 도전성 타입의 반도체 층; 및상기 반도체 층 내에 형성된, 상기 제1 도전성 타입과 반대인 제2 도전성 타입의 제1 도핑 영역을 포함하고,상기 제1 도핑 영역은 상기 반도체 층과 함께 TVS 소자를 형성하도록 구성되고, 상기 제1 도핑 영역은 또한 부동 MOS 캐패시터의 하나의 플레이트를 형성하도록 구성되는, 반도체 필터 구조체.
- 반도체 필터 구조체를 형성하는 방법으로서,제1 주면을 가지는 제1 도전성 타입의 반도체 기판, 및 상기 제1 주면의 상부에 놓이도록 형성된 상기 제1 도전성 타입의 반도체 층을 제공하는 단계; 및상기 반도체 기판 내에 제2 도전성 타입의 제1 도핑 영역을 형성하는 단계를 포함하고,상기 제1 도핑 영역은 스플리트 웰 영역(split well region)을 포함하며, 상기 제1 도핑 영역은 상기 반도체 층과 함께 TVS 소자를 형성하도록 구성되며, 상기 제1 도핑 영역은 또한 부동 MOS 캐패시터의 하나의 플레이트를 형성하도록 구성되는, 반도체 필터 구조체 형성 방법.
- 제4항에 있어서,상기 제1 도핑 영역에 인접한 상기 반도체 층 내에 상기 제2 도전성 타입의 제2 도핑 영역을 형성하는 단계를 더 포함하고,상기 제2 도핑 영역은 상기 부동 MOS 캐패시터의 임계 전압을 제어하도록 구성되는, 반도체 필터 구조체 형성 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/454,387 | 2006-06-16 | ||
| US11/454,387 US7466212B2 (en) | 2006-06-16 | 2006-06-16 | Semiconductor filter structure and method of manufacture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070120059A KR20070120059A (ko) | 2007-12-21 |
| KR101402632B1 true KR101402632B1 (ko) | 2014-06-03 |
Family
ID=38860714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070058913A KR101402632B1 (ko) | 2006-06-16 | 2007-06-15 | 반도체 필터 구조체 및 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7466212B2 (ko) |
| KR (1) | KR101402632B1 (ko) |
| CN (1) | CN101090261B (ko) |
| HK (1) | HK1115240A1 (ko) |
| TW (1) | TWI429056B (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579670B2 (en) * | 2006-07-03 | 2009-08-25 | Semiconductor Components Industries, L.L.C. | Integrated filter having ground plane structure |
| US9166004B2 (en) * | 2010-12-23 | 2015-10-20 | Intel Corporation | Semiconductor device contacts |
| US8879223B2 (en) * | 2013-01-15 | 2014-11-04 | Silergy Semiconductor Technology (Hangzhou) Ltd | Integrated EMI filter circuit with ESD protection and incorporating capacitors |
| CN105048988B (zh) * | 2015-07-01 | 2017-11-07 | 东南大学 | 氮化镓基低漏电流固支梁的开关电容滤波器及制备方法 |
| US9685545B2 (en) * | 2015-11-25 | 2017-06-20 | Texas Instruments Incorporated | Isolated III-N semiconductor devices |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4211941A (en) * | 1978-08-03 | 1980-07-08 | Rca Corporation | Integrated circuitry including low-leakage capacitance |
| JPS58188154A (ja) * | 1982-04-28 | 1983-11-02 | Toshiba Corp | ダイナミック形記憶装置 |
| JPS60137053A (ja) * | 1983-12-26 | 1985-07-20 | Matsushita Electric Ind Co Ltd | 半導体容量素子 |
| US4633291A (en) | 1983-03-01 | 1986-12-30 | Tokyo Shibaura Denki Kabushiki Kaisha | High-gain semiconductor device with capacitive coupling |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3671793A (en) * | 1969-09-16 | 1972-06-20 | Itt | High frequency transistor structure having an impedance transforming network incorporated on the semiconductor chip |
| US6362012B1 (en) * | 2001-03-05 | 2002-03-26 | Taiwan Semiconductor Manufacturing Company | Structure of merged vertical capacitor inside spiral conductor for RF and mixed-signal applications |
| US6953980B2 (en) * | 2002-06-11 | 2005-10-11 | Semiconductor Components Industries, Llc | Semiconductor filter circuit and method |
| TWM250454U (en) * | 2003-08-28 | 2004-11-11 | Formosa Teletek Corp | An improved pi-type band pass filter |
-
2006
- 2006-06-16 US US11/454,387 patent/US7466212B2/en active Active
-
2007
- 2007-05-17 TW TW096117606A patent/TWI429056B/zh active
- 2007-06-12 CN CN2007101100420A patent/CN101090261B/zh not_active Expired - Fee Related
- 2007-06-15 KR KR1020070058913A patent/KR101402632B1/ko active IP Right Grant
-
2008
- 2008-05-02 HK HK08104896.9A patent/HK1115240A1/xx not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4211941A (en) * | 1978-08-03 | 1980-07-08 | Rca Corporation | Integrated circuitry including low-leakage capacitance |
| JPS58188154A (ja) * | 1982-04-28 | 1983-11-02 | Toshiba Corp | ダイナミック形記憶装置 |
| US4633291A (en) | 1983-03-01 | 1986-12-30 | Tokyo Shibaura Denki Kabushiki Kaisha | High-gain semiconductor device with capacitive coupling |
| JPS60137053A (ja) * | 1983-12-26 | 1985-07-20 | Matsushita Electric Ind Co Ltd | 半導体容量素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101090261A (zh) | 2007-12-19 |
| TW200818463A (en) | 2008-04-16 |
| HK1115240A1 (en) | 2008-11-21 |
| CN101090261B (zh) | 2011-05-25 |
| US20070290298A1 (en) | 2007-12-20 |
| KR20070120059A (ko) | 2007-12-21 |
| US7466212B2 (en) | 2008-12-16 |
| TWI429056B (zh) | 2014-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7579670B2 (en) | Integrated filter having ground plane structure | |
| US7589392B2 (en) | Filter having integrated floating capacitor and transient voltage suppression structure and method of manufacture | |
| US11869933B2 (en) | Device isolator with reduced parasitic capacitance | |
| US8120142B2 (en) | Applying trenched transient voltage suppressor (TVS) technology for distributed low pass filters | |
| KR101166032B1 (ko) | 집적된 반도체 인덕터 및 그를 위한 방법 | |
| KR20190003287A (ko) | 고전압 레지스터 디바이스 | |
| US9000561B2 (en) | Patterned ground shield structures and semiconductor devices | |
| US20110062554A1 (en) | High voltage floating well in a silicon die | |
| KR101402632B1 (ko) | 반도체 필터 구조체 및 제조 방법 | |
| KR100954919B1 (ko) | 반도체 소자용 인덕터 및 그 제조 방법 | |
| US6903373B1 (en) | SiC MOSFET for use as a power switch and a method of manufacturing the same | |
| EP0481454A2 (en) | Lateral MOS FET and manufacturing method thereof | |
| JPH0691192B2 (ja) | 接合電界効果トランジスタとキャパシタを形成する方法 | |
| CN109585444A (zh) | 一种半导体晶片 | |
| US7754575B2 (en) | Inductor and method for manufacturing the same | |
| KR20090011063A (ko) | 반도체 소자용 인덕터 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20190430 Year of fee payment: 6 |