KR101398641B1 - 액정 표시 장치 - Google Patents

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Abstract

표시 품질을 향상시킬 수 있는 액정 표시 장치가 제공된다. 액정 표시 장치는, 각각 제1 방향으로 뻗은 게이트 라인 및 디커플링 라인과, 각각 제1 방향과 교차하는 제2 방향으로 뻗은 제1 및 제2 데이터 라인과, 제1 데이터 라인으로부터 제1 데이터 전압을 인가 받는 제1 부화소 전극과, 제2 데이터 라인으로부터 제2 데이터 전압을 인가받는 제2 부화소 전극을 포함하는 화소 전극으로서, 하부 도메인 분할 수단이 형성된 화소 전극과, 화소 전극과 대향하고, 상부 도메인 분할 수단이 형성된 공통 전극, 및 디커플링 라인과 연결된 사선부 및 직선부로 이루어진 제1 디커플링 전극을 포함한다. 여기서, 사선부는 디커플링 라인으로부터 연장되어 하부 도메인 분할 수단 또는 상부 도메인 분할 수단과 오버랩되고, 직선부는 사선부로부터 연장되어 제1 부화소 전극과 제1 데이터 라인이 인접한 영역에서 제1 데이터 라인을 따라 형성된다.
액정 표시 장치, 디커플링 라인, 디커플링 전극

Description

액정 표시 장치{Liquid crystal display}
본 발명은 액정 표시 장치에 관한 것으로, 더욱 상세하게는 표시 품질을 향상시킬 수 있는 액정 표시 장치에 관한 것이다.
액정 표시 장치는, 화소 전극과 공통 전극 등 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 게재되어 있는 액정 분자층을 포함한다. 전계 생성 전극에 전압을 인가하여 액정 분자층에 전계를 생성하고, 이로써 액정 분자들의 배향을 결정하여 입사광의 편광을 제어함으로써 영상을 표시한다.
이러한 액정 표시 장치에 있어서, 수직 배향 모드가 널리 사용되고 있다. 수직 배향 모드는 전계가 인가되지 않은 상태에서 액정 분자의 주 방향자가 상하 표시판에 대하여 수직을 이루도록 배열한 것으로서, 큰 대비비(contrast ratio)와 넓은 기준 시야각을 용이하게 구현할 수 있다. 그런데, 수직 배향 모드는 전면 시인성에 비하여 측면 시인성이 떨어진다. 그래서, 하나의 화소(pixel)를 한 쌍의 부화소(sub-pixel)로 분할하고 각 부화소에 스위칭 소자를 형성하여 각 부화소마다 별도의 전압을 인가하는 방법이 제시되었다.
이와 같은 액정 표시 장치에 있어서, 각 부화소 전극과 데이터 라인 간에 발생하는 커플링 커패시턴스(coupling capacitance)가 휘도차를 일으켜서 액정 표시 장치의 표시 품질을 떨어뜨릴 수 있다. 따라서 이러한 커플링 커패시턴스를 저감시키되, 개구율(aperture ratio)을 최대한 확보할 수 있는 구조가 요구된다. 액정 표시 장치의 개구율이 감소할수록, 더 많은 전력을 필요로 하기 때문이다.
이에 본 발명이 해결하고자 하는 과제는, 액정 표시 장치의 개구율을 최대한 확보하면서, 커플링 커패시턴스를 저감하여 표시 품질을 향상시킬 수 있는 액정 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치는, 각각 제1 방향으로 뻗은 게이트 라인 및 디커플링 라인과, 각각 상기 제1 방향과 교차하는 제2 방향으로 뻗은 제1 및 제2 데이터 라인과, 상기 제1 데이터 라인으로부터 제1 데이터 전압을 인가받는 제1 부화소 전극과, 상기 제2 데이터 라인으로부터 제2 데이터 전압을 인가받는 제2 부화소 전극을 포함하는 화소 전극으로서, 하부 도메인 분할 수단이 형성된 화소 전극과, 상기 화소 전극과 대향하고, 상부 도 메인 분할 수단이 형성된 공통 전극 및 상기 디커플링 라인과 연결된사선부 및 직선부로 이루어진 제1 디커플링 전극을 포함한다. 여기서, 상기 사선부는 상기 디커플링 라인으로부터 연장되어 상기 하부 도메인 분할 수단 또는 상기 상부 도메인 분할 수단과 오버랩되고, 상기 직선부는 상기 사선부로부터 연장되어 상기 제1 부화소 전극과 상기 제1 데이터 라인이 인접한 영역에서 상기 제1 데이터 라인을 따라 형성된다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치는, 각각 제1 방향으로 뻗은 게이트 라인 및 디커플링 라인과. 각각 상기 제1 방향과 교차하는 제2 방향으로 뻗은 제1 및 제2 데이터 라인과, 상기 제1 데이터 라인으로부터 제1 데이터 전압을 인가받는 제1 부화소 전극과, 상기 제2 데이터 라인으로부터 제2 데이터 전압을 인가받는 제2 부화소 전극을 포함하는 화소 전극과, 상기 화소 전극과 대향하는 공통 전극과, 상기 디커플링 라인로부터 연장되어 상기 제1 부화소 전극과 상기 제1 데이터 라인이 인접한 영역에서 상기 제1 데이터 라인을 따라 형성된 제1 디커플링 전극, 및 상기 디커플링 라인로부터 연장되어 상기 제1 부화소 전극과 상기 제2 데이터 라인이 인접한 영역에서 상기 제2 데이터 라인을 따라 형성된 제2 디커플링 전극을 포함한다. 여기서, 상기 디커플링 라인과 상기 화소 전극 사이의 커패시턴스는 상기 화소 전극과 상기 공통 전극 사이의 커패시턴스의 5% 이상이고 20% 이하이다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 따른 액정 표시 장치에 의하면, 액정 표시 장치의 개구율을 최대한 확보하면서, 각 부화소 전극과 데이터 라인 간에 발생하는 커플링 커패시턴스를 저감하여 표시 품질을 향상시킬 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 또한, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 곧, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한 "및/또는"는 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함하며, 또한 "커플링된(coupled to)"이라고 지칭되는 것은, 다른 소자와 전기적으로 연결되는 것을 의미한다.
비록 제1, 제2 등이 다양한 소자, 구성 요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 용어들은 단지 하나의 소자, 구성 요소 또는 섹션들을 다른 소자, 구성 요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성 요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성 요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 도 1a 내지 도 3을 참조하여, 본 발명의 제1 실시예에 따른 액정 표시 장치를 설명한다. 본 실시예에 따른 액정 표시 장치는 박막 트랜지스터 어레이(thin film transistor array)가 형성된 하부 표시판, 이와 마주보고 있는 상부 표시판 및 이들 사이에 개재된 액정 분자층을 포함한다.
먼저 도 1a 내지 도 1c를 참조하여 본 발명의 제1 실시예에 따른 액정 표시 장치의 하부 표시판에 대하여 설명한다. 도 1a는 본 발명의 제1 실시예에 따른 하 부 표시판의 배치도이고, 도 1b는 도 1a의 하부 표시판을 Ib-Ib'선으로 자른 단면도이며, 도 1c는 도 1a의 하부 표시판을 Ic-Ic'선으로 자른 단면도이다.
게이트 라인(22)은 투명한 유리 등으로 이루어진 절연 기판(10) 위에 대략 행 방향으로 뻗어 있다. 게이트 라인(22)은 각 화소 전극(82a, 82b)에 게이트 신호를 전달한다.
디커플링 라인(28)은 화소 영역을 가로질러 게이트 라인(22)과 실질적으로 평행하게 뻗어 있다. 디커플링 라인(28)은 제1 디커플링 전극(29a, 29b) 및 제2 디커플링 전극(29c)에 디커플링 전압을 전달한다. 그리고, 디커플링 라인(28)은 화소 전극(82a, 82b)과 중첩되어 화소의 전하 보존 능력을 향상시키는 커패시터(capacitor)를 형성할 수 있다. 여기서, 디커플링 라인(28)이 화소 영역의 중심과 오버랩되도록 도시되어 있으나 본 발명은 이에 한정되지 않는다.
한편, 디커플링 라인(28)은 불량 화소 전극을 리페어링(repairing)하는데 사용될 수 있다. 예를 들어, 특정한 제1 부화소 전극(82a)에 불량이 발생한 경우, 레이저 용접(welding)을 통해, 제1 부화소 전극(82a)과 디커플링 라인(28)을 단락(short)시키면, 오프 화소로 전환시킬 수 있다.
게이트 라인(22), 게이트 전극(26a, 26b), 및 디커플링 라인(28)은 알루미늄(Al)과 알루미늄 합금, 은(Ag)과 은 합금, 구리(Cu)와 구리 합금, 몰리브덴(Mo)과 몰리브덴 합금, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한, 게이트 라인(22), 게이트 전극(26a, 26b), 및 디커플링 라인(28)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 라인(22), 게이트 전극(26a, 26b), 및 디커플링 라인(28)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)을 가지는 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 한편, 다른 도전막은 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않는다.
게이트 라인(22) 및 디커플링 라인(28) 위에는 질화규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 또는 다결정 규소 등으로 이루어진 한 쌍의 반도체층(40a, 40b)이 형성되어 있다. 반도체층(40a, 40b)은 섬형으로 도시하였으나, 섬형, 선형 등과 같이 다양한 형상을 가질 수 있다.
각 반도체층(40a, 40b)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 등의 물질로 만들어진 오믹 콘택층(ohmic contact layer)(55a, 56a)이 형성되어 있다. 오믹 콘택층(55a, 56a)은 쌍(pair)을 이루어 반도체층(40a, 40b) 위에 위치한다.
오믹 콘택층(55a, 56a) 및 게이트 절연막(30) 위에는 한 쌍의 제1 및 제2 데이터 라인(62a, 62b)과, 제1 및 제2 데이터 라인(62a, 62b)에 각각 대응하는 한 쌍 의 드레인 전극(66a, 66b)이 형성되어 있다.
제1 및 제2 데이터 라인(62a, 62b)은 각각 대략 행 방향으로 뻗어 있다. 제1 데이터 라인(62a)은 제1 부화소 전극(82a)에 제1 데이터 전압을 전달하고, 제2 데이터 라인(62b)은 제2 부화소 전극(82b)에 제2 데이터 전압을 전달한다.
제1 및 제2 데이터 라인(62a, 62b)은 제2 부화소 전극(82b)와 오버랩(overlap)되고, 제1 부화소 전극(82a)과 넌오버랩(nonoverlap)되도록 형성될 수 있다. 예를 들어, 제1 및 제2 데이터 라인(62a, 62b)은 폭 방향으로 후술할 제2 부화소 전극(82b)의 브릿지 영역과 오버랩되어, 제2 부화소 전극(82b)과 완전히 오버랩되도록 형성될 수 있다.
제1 및 제2 데이터 라인(62a, 62b)이 제2 부화소 전극(82b)와 완전히 오버랩(overlap)되면, 제1 및 제2 데이터 라인(62a, 62b)과 제2 부화소 전극(82b)이 형성하는 커플링 커패시턴스가 커져서 문제될 수 있다. 그런데, 제2 부화소 전극(82b)에는 후술하는 바와 같이 상대적으로 낮은 전압이 인가된다. 따라서, 휘도차가 민감한 낮은 계조에서는 제2 부화소 전극(82b)이 동작하지 아니한다. 또한 제2 부화소 전극(82b)은 제1 부화소 전극(82a)에 비하여 전극이 더 넓고, 제1 및 제2 데이터 라인(62a, 62b)과 가까워서, 제1 및 제2 데이터 라인(62a, 62b)과 형성하는 커패시턴스가 상대적으로 더 크다. 따라서, 제2 부화소 전극(82b)을 제1 및 제2 데이터 라인(62a, 62b)과 좌우 대칭되게 오버랩시키면 휘도차 문제에 둔감할 수 있다.
제1 및 제2 데이터 라인(62a, 62b), 소스 전극(65a, 65b), 드레인 전극(66a, 66b)은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등 내화성 금속으로 이루어지는 것이 바람직하며, 내화성 금속 따위의 하부막(미도시)과 그 위에 위치한 저저항 물질 상부막(미도시)으로 이루어진 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명한 크롬 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.
소스 전극(65a, 65b)은 각각 반도체층(40a, 40b)과 적어도 일부분이 중첩되고, 드레인 전극(66a, 66b)은 각각 게이트 전극(26a, 26b)을 중심으로 소스 전극(65a, 65b)과 대향하며 반도체층(40a, 40b)과 적어도 일부분이 중첩된다. 한편, 전술한 오믹 콘택층(55a, 56a)은 그 하부의 반도체층(40a, 40b)과, 그 상부의 소스 전극(65a, 65b) 및 드레인 전극(66a, 66b) 사이에 존재하여 접촉 저항을 낮추어 준다.
제1 및 제2 데이터 라인(62a, 62b), 소스 전극(65a, 65b), 드레인 전극(66a, 66b)과 노출된 반도체층(40a, 40b) 위에는 보호막(passivation layer)(70)이 형성되어 있다. 보호막(70)은 질화규소 또는 산화규소로 이루어진 무기물, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기물 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 이루어진다. 또한, 보호막(70)은 유기막의 우수한 특성을 살리면서도 노출된 반도체층(40a, 40b) 부분을 보호하기 위하여 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다. 나아가 보호막(70)으로 는 적색, 녹색 또는 청색의 컬러 필터층이 사용될 수도 있다.
보호막(70) 위에는 제1 및 제2 부화소 전극(82a, 82b)이 형성되어 있다. 제1 및 제2 부화소 전극(82a, 82b)은 각각 콘택 홀(contact hole)(76a, 76b)을 통하여 드레인 전극(66a, 66b)과 물리적, 전기적으로 연결되어, 각각 제1 및 제2 데이터 전압을 인가 받는다. 제1 및 제2 부화소 전극(82a, 82b)은 ITO 또는 IZO 따위의 투명 도전체 또는 알루미늄 따위의 반사성 도전체로 이루어진다.
화소 전극(82a, 82b)은 제1 부화소 전극(82a)과 제2 부화소 전극(82b)을 포함한다. 제1 부화소 전극(82a)은 스위칭 소자를 매개로, 게이트 라인(22)과 제1 데이터 라인(62a)과 연결되어, 게이트 신호 및 제1 데이터 전압을 인가 받는다. 제2 부화소 전극(82b)은 스위칭 소자를 매개로, 게이트 라인(22)과 제2 데이터 라인(62b)과 연결되어, 게이트 신호 및 제2 데이터 전압을 인가 받는다. 여기서, 제1 데이터 전압은 공통 전압과 비교하여 상대적으로 높은 크기를 가지고, 제2 데이터 전압은 공통 전압과 비교하여 상대적으로 낮은 크기를 가질 수 있다.
제1 부화소 전극(82a)은 대략 옆으로 누운 V자 형상을 가지며, 제2 부화소 전극(82b)은 화소 내에서 제1 부화소 전극(82a) 이외의 영역에서 제1 부화소 전극(82a)을 감싸도록 형성될 수 있다.
제2 부화소 전극(82b)은, 전체적으로 게이트 라인(22)과 약 45도 또는 -45도를 이루며 액정 분자의 움직임을 제어하는 메인 영역과, 제1 및 제2 데이터 라인(62a, 62b)을 따라 배열되어 메인 영역들을 연결하는 브릿지 영역으로 나눌 수 있다. 그리고, 제1 및 제2 데이터 라인(62a, 62b)은 상기 브릿지 영역과 오버랩되 어, 제2 부화소 전극(82b)과 오버랩될 수 있다. 이와 같은 구조가 가지는 효과는 다음과 같다.
액정 표시 장치의 동작에 있어서, 높은 계조에서는 전체적인 휘도가 높아서 빛샘 현상이 크게 문제되지 않지만, 낮은 계조에서는 빛샘 현상을 방지하는 것이 중요하다. 그런데, 이러한 빛샘 현상은 일반적으로 제1 및 제2 데이터 라인(62a, 62b) 주변에서 발생한다.
본 실시예에서 제1 부화소 전극(82a)에는 상대적으로 높은 데이터 전압이 인가되고, 제2 부화소 전극(82b)에는 상대적으로 낮은 데이터 전압이 인가된다. 낮은 계조에서, 상대적으로 낮은 데이터 전압이 인가되는 제2 부화소 전극(82b) 위에 배치된 액정 분자는 그 방향자가 하부 표시판에 대하여 수직을 이루도록 배향된다. 따라서, 백라이트(미도시)로부터 방출된 빛은 제2 부화소 전극(82b)을 통과하지 못하고 차폐된다.
그러므로, 제2 부화소 전극(82b)을 제1 및 제2 데이터 라인(62a, 62b)과 오버랩시켜 배치하면, 낮은 계조에서, 제2 부화소 전극(82b)이 제1 및 제2 데이터 라인(62a, 62b) 주변에서 발생하는 빛을 차폐시키므로, 빛샘 현상을 방지할 수 있다.
한편, 화소 전극(82a, 82b)에는 하부 도메인 분할 수단(83)이 형성되어 있다. 하부 도메인 분할 수단(83)은 화소 전극(82a, 82b)을 많은 도메인으로 분할한다. 화소 전극(82a, 82b)과 공통 전극(90) 사이에 전계가 형성되면, 화소 전극(82a, 82b)의 표시 영역은 액정 분자의 주 방향자가 배열되는 방향에 따라 다수의 도메인으로 분할되는데, 특정한 도메인 내의 액정 분자들은 특정한 방향으로 무 리를 지어 기울어진다.
하부 도메인 분할 수단(83)은 제1 하부 도메인 분할 수단(83a)과 제2 하부 도메인 분할 수단(83b)을 포함한다.
제1 하부 도메인 분할 수단(83a)은 제1 부화소 전극(82a)과 제2 부화소 전극(82b)을 전기적으로 분리시킨다. 제1 하부 도메인 분할 수단(83a)은 도시한 바와 같이 간극(gap)의 형태일 수 있으며, 제1 부화소 전극(82a)과 제2 부화소 전극(82b)은 제1 하부 도메인 분할 수단(83a)을 사이에 두고 맞물린다. 한편, 제1 하부 도메인 분할 수단(83a)은 게이트 라인(22)과 약 45도 또는 -45도를 이루는 사선부와, 사선부 사이를 연결하며 제1 및 제2 데이터 라인(62a, 62b)을 따라 배열된 직선부로 나눌 수 있다.
제2 하부 도메인 분할 수단(83b)은 제1 부화소 전극(82a) 및 제2 부화소 전극(82b)에 게이트 라인(22)과 약 45도 또는 -45도를 이루도록 형성될 수 있다. 제2 하부 도메인 분할 수단(83b)은 예를 들어 절개부(cutout) 또는 돌출부(protrusion)의 형태로 형성될 수 있다.
스위칭 소자는 박막 트랜지스터 등으로 이루어진다. 박막 트랜지스터는 삼단자 소자로서, 게이트 라인(22)에 연결되어 있는 게이트 전극(26a, 26b), 제1 및 제2 데이터 라인(62a, 62b)에 연결되어 있는 소스 전극(65a, 65b), 그리고 제1 및 제2 부화소 전극(82a, 82b)에 연결되어 있는 드레인 전극(66a, 66b)를 가질 수 있다.
제1 디커플링 전극(29a, 29b) 및 제2 디커플링 전극(29c)은 디커플링 라인(28)과 연결되어 디커플링 전압을 인가 받는다. 제1 디커플링 전극(29a, 29b) 및 제2 디커플링 전극(29c)은 다음과 같은 역할을 한다.
제1 및 제2 부화소 전극(82a, 82b)과 그 양쪽에 위치하는 제1 및 제2 데이터 라인(62a, 62b) 사이에는 커플링이 일어날 수 있다. 그런데, 제1 부화소 전극(82a)과 제2 부화소 전극(82b)을 포함하는 액정 표시 장치는 고속 구동 방식의 하나인 열 반전(column inversion) 구동 방식으로 구동될 수 있다. 따라서, 제1 부화소 전극(82a)과 제1 및 제2 데이터 라인(62a, 62b)의 커플링 커패시턴스가 다르거나, 제2 부화소 전극(82b)과 제1 및 제2 데이터 라인(62a, 62b)의 커플링 커패시턴스가 다를 경우, 휘도 편차가 발생할 수 있다.
특히, 제1 부화소 전극(82a)에는 상대적으로 높은 데이터 전압이 인가되고, 전술한 바와 같이 제1 및 제2 데이터 라인(62a, 62b)과 형성하는 커패시턴스가 상대적으로 작다. 따라서, 제1 부화소 전극(82a)과 제1 데이터 라인(62a)의 커플링 커패시턴스와 제1 부화소 전극(82a)과 제2 데이터 라인(62b)의 커플링 커패시턴스의 차이가 액정 표시 장치의 표시 품질에 주된 영향을 미친다.
본 실시예에서, 제1 디커플링 전극(29a, 29b)은 제1 부화소 전극(82a)과 제1 데이터 라인(62a) 사이에 위치하고, 제2 디커플링 전극(29c)은 제1 부화소 전극(82a)과 제2 데이터 라인(62a, 62b) 사이에 위치하며, 각각 디커플링 전압을 인가 받는다. 따라서, 제1 부화소 전극(82a)과 제1 데이터 라인(62a)의 커플링 커패시턴스와 제1 부화소 전극(82a)과 제2 데이터 라인(62b)의 커플링 커패시턴스의 차이를 줄일 수 있다. 여기서, 디커플링 전압으로는 DC 전압 예를 들어, 공통 전압이 인가될 수 있다. DC 전압이 인가되는 경우 가장 효과적이지만, 다소의 리 플(ripple)이 있는 전압이 인가될 수도 있다.
한편, 제1 디커플링 전극(29a, 29b)은 직선부(29a)와 사선부(29b)로 나눌 수 있다. 직선부(29a)는 사선부(29b)로부터 연장되고, 제1 부화소 전극(82a)과 제1 데이터 라인(62a)이 인접한 영역에서, 상기 제1 데이터 라인(62a)을 따라 형성될 수 있다. 그리고, 사선부는(29b)는 디커플링 라인으로부터 연장되고, 게이트 라인(22)과 약 45도 또는 -45도를 이루도록 형성될 수 있다
제1 디커플링 전극(29a, 29b)과 제2 디커플링 전극(29c)은 하부 도메인 분할 수단(83)에 다양한 형태로 오버랩되게 배치될 수 있다. 예를 들어, 도시한 바와 같이, 제1 디커플링 전극의 직선부(29a)와 제2 디커플링 전극(29c)를 각각 제1 하부 도메인 분할 수단(83a)의 직선부와 오버랩시키고, 제1 디커플링 전극의 사선부(29b)를 제1 하부 도메인 분할 수단(83a)의 사선부와 오버랩되게 배치시킬 수 있다.
별도로 도시하지는 않았지만, 이와는 달리, 제1 디커플링 전극의 직선부(29a)와 제2 디커플링 전극(29c)를 제1 하부 도메인 분할 수단(83a)의 직선부와 오버랩시키고, 제1 디커플링 전극의 사선부(29b)를 제2 하부 도메인 분할 수단(83b)과 오버랩되게 배치시킬 수 있다. 이와 같이 제1 디커플링 전극(29a, 29b)과 제2 디커플링 전극(29c)을 하부 도메인 분할 수단(83)에 오버랩되게 배치하면, 보다 큰 개구율을 확보할 수 있다. 하부 도메인 분할 수단(83)은 개구율에 영향을 미치지 않는 영역이기 때문이다.
제1 및 제2 부화소 전극(82a, 82b), 및 보호막(70) 위에는 액정 분자층을 배 향할 수 있는 배향막(미도시)이 도포될 수 있다.
다음으로, 도 2 및 도 3을 참조로 하여, 상부 표시판 및 액정 표시 장치에 대하여 설명한다. 여기서 도 2는 도 1a의 하부 표시판과 결합하는 상부 표시판의 배치도이고, 도 3는 도 1a의 하부 표시판과 도 2의 상부 표시판을 포함하는 액정 표시 장치의 배치도이다.
투명한 유리 등으로 이루어진 절연 기판(미도시) 위에 빛샘을 방지하고 화소 영역을 정의하는 블랙 매트릭스(94)가 형성되어 있다. 블랙 매트릭스(94)는 게이트 라인(22)과 제1 및 제2 데이터 라인(62a, 62b)에 대응하는 부분과 박막 트랜지스터(미도시)에 대응하는 부분에 형성될 수 있다.
또한, 블랙 매트릭스(94)는 제1 및 제2 부화소 전극(82a, 82b)과 박막 트랜지스터 부근에서의 빛샘을 차단하기 위하여 다양한 모양을 가질 수 있다. 블랙 매트릭스(94)는 크롬, 크롬 산화물 등의 금속(금속 산화물), 또는 유기 블랙 레지스트 등으로 이루어질 수 있다.
그리고 블랙 매트릭스(94) 사이의 화소 영역에는 적색, 녹색, 청색의 컬러 필터(미도시)가 순차적으로 배열될 수 있고, 컬러필터 위에는 이들의 단차를 평탄화 하기 위한 오버코트층(overcoat layer)(미도시)이 형성될 수 있다.
오버코트층 위에는 ITO 또는 IZO 등의 투명한 도전 물질로 이루어진 공통 전극(90)이 형성되어 있다. 공통 전극(90)은 제1 및 제2 부화소 전극(82a, 82b)과 마주 보며, 공통 전압을 인가 받는다. 화소 전극(82a, 82b)과 공통 전극(90) 사이에는 액정 분자층(미도시)이 게재되고, 이를 절연체로 하여서 액정 커패시턴스가 형 성될 수 있다. 액정 커패시턴스는 스위치 소자(미도시)가 턴 오프된 후에도 인가된 전압을 유지하는 역할을 한다.
공통 전극(90)에는 상부 도메인 분할 수단(92)이 형성되어 있다. 상부 도메인 분할 수단(92)은 게이트 라인(22)과 약 45도 또는 -45도를 이루도록 형성될 수 있다. 상부 도메인 분할 수단(92)은 예를 들어 절개부(cutout) 또는 돌출부(protrusion)의 형태로 형성될 수 있다.
공통 전극(90) 위에는 액정 분자들을 배향하는 배향막(미도시)이 도포될 수 있다.
상술한 하부 표시판과 상부 표시판을 정렬하여 결합하고 그 사이에 액정 물질을 주입하여 수직 배향하면 액정 표시 장치의 기본 구조가 이루어지고, 이 기본 구조에 편광판, 백라이트 등의 요소들을 배치한다. 편광판은 기본 구조 양측에 각각 하나씩 배치되며 그 투과축은 게이트 라인(22)에 대하여 어느 하나는 나란하고 다른 하나는 이에 수직이 되도록 배치한다.
액정 분자는 화소 전극(82a, 82b)과 공통 전극(90) 사이에 전계가 인가되지 않은 상태에서 그 방향자(director)가 하부 표시판과 상부 표시판에 대하여 수직을 이루도록 배향되어 있고, 음의 유전율 이방성을 가진다.
하부 표시판과 상부 표시판 사이에 전계를 인가하면 대부분의 영역에서는 두 표시판에 수직인 전계가 형성되지만 상부 도메인 분할 수단(92) 및 하부 도메인 분할 수단(83) 근처에서는 수평 전계가 형성된다. 이러한 수평 전계는 각 도메인의 액정 분자의 배향을 도와준다.
액정 분자는 음의 유전율 이방성을 가지므로, 액정 분자에 전계가 인가되는 경우 각 도메인 내의 액정 분자는 상기 상부 도메인 분할 수단(92) 및 하부 도메인 분할 수단(83)에 대하여 수직을 이루는 방향으로 기울어진다. 따라서 상부 도메인 분할 수단(92) 및 하부 도메인 분할 수단(83)을 중심으로 양쪽에서 액정 분자의 기울어지는 방향이 반대로 되고, 상부 도메인 분할 수단(92) 및 하부 도메인 분할 수단(83)의 사선부가 화소의 중심에 대하여 대칭적으로 형성되어 있으므로, 액정 분자는 게이트 라인(22)과 실질적으로 45도 또는 -45도를 이루며 4 방향으로 기울어지게 된다. 이와 같이 4 방향으로 기울어지는 액정 분자에 의해 광학적 특성이 서로 보상되어 시야각이 넓어지게 된다.
이하, 도 4 및 도 5를 참조하여, 본 발명의 제2 실시예에 따른 액정 표시 장치를 설명한다. 도 4는 본 발명의 제2 실시예에 따른 하부 표시판의 배치도이고, 도 5은 도 4의 하부 표시판과 도 2의 상부 표시판을 포함하는 액정 표시 장치의 배치도이다. 설명의 편의상, 제1 실시예에서 설명된 구성 요소와 실질적으로 동일 기능을 갖는 부재는 동일 부호로 나타내고 그 설명은 생략하며, 이하 차이점을 위주로 설명한다.
제1 디커플링 전극의 사선부(29b)를 상부 도메인 분할 수단(92)에 오버랩되게 배치할 수 있다. 예를 들어, 도시한 바와 같이, 제1 디커플링 전극의 직선부(29a)와 제2 디커플링 전극(29c)를 각각 제1 하부 도메인 분할 수단(83a)의 직선부와 오버랩시키고, 제1 디커플링 전극의 사선부(29b)를 상부 도메인 분할 수단(92)과 오버랩되게 배치시킬 수 있다.
별도로 도시하지는 않았지만, 상부 도메인 분할 수단(92)의 일부가 제1 부화소 전극(82a)과 제1 및 제2 데이터 라인(62a, 62b) 사이에서 제1 및 제2 데이터 라인(62a, 62b)과 나란하게 형성되어 있는 경우, 제1 디커플링 전극의 직선부(29a)와 제2 디커플링 전극(29c)를 상기한 상부 도메인 분할 수단(92)의 일부와 오버랩시킬 수 있다.
이와 같이 제1 디커플링 전극의 직선부(29a), 제1 디커플링 전극의 사선부(29b), 및/또는 제2 디커플링 전극(29c)을 상부 도메인 분할 수단(92)에 오버랩되게 배치하면, 보다 큰 개구율을 확보할 수 있다. 상부 도메인 분할 수단(92)은 개구율에 영향을 미치지 않는 영역이기 때문이다.
이하, 도 6을 참조하여, 본 발명의 제3 실시예에 따른 액정 표시 장치를 설명한다. 도 6은 본 발명의 제3 실시예에 따른 하부 표시판의 배치도이다. 설명의 편의상, 제1 실시예에서 설명된 구성 요소와 실질적으로 동일 기능을 갖는 부재는 동일 부호로 나타내고 그 설명은 생략하며, 이하 차이점을 위주로 설명한다.
디커플링 라인(28)의 폭을 줄여서, 디커플링 라인(28)이 화소 전극(83)과 형성하는 커패시턴스를 화소 전극(83)과 공통 전극(도 2의 90 참조)이 형성하는 액정 커패시턴스의 5% 이상이고 20% 이하로 줄일 수 있다. 예를 들어, 디커플링 라인(28)의 폭을 5 μm 이상이고 15 μm 이하로 줄일 수 있다.
이와 같이, 디커플링 라인(28)과 화소 전극(83) 사이의 커패시턴스가 감소하면, 박막 트랜지스터가 화소 전극(83)에 공급해야 하는 전하량이 줄어든다. 따라서, 박막 트랜지스터의 크기를 줄일 수 있어, 액정 표시 장치를 경박화할 수 있고, 소비 전력을 줄일 수 있다. 한편, 디커플링 라인(28)과 화소 전극(83)이 형성하는 커패시턴스가 감소하더라도, 보다 큰 유전율을 가진 액정 분자를 개재하여, 원하는 전압 유지율(voltage holding ratio; VHR)을 유지할 수 있다.
또한, 디커플링 라인(28)이 차지하는 면적이 감소하면, 디커플링 라인(28)이 백라이트(미도시)로부터 제공되는 빛을 차폐시키는 영역이 줄어들어서, 보다 큰 개구율을 확보할 수 있다.
반면, 제1 디커플링 전극(29a, 29b)과 제2 디커플링 전극(29c)이 각각 제1 부화소 전극(82a)과 제1 데이터 라인(62a)과의 커플링 커패시턴스와 제1 부화소 전극(82a)과 제2 데이터 라인(62b)와의 커플링 커패시턴스를 효과적으로 줄이기 위해서는 디커플링 라인(28)이 제1 디커플링 전극(29a, 29b)과 제2 디커플링 전극(29c)에 안정적으로 디커플링 전압을 공급해야 한다. 이를 위해서 디커플링 라인(28)의 폭은 5 μm 이상일 수 있다.
이하, 도 7을 참조하여, 본 발명의 제4 실시예에 따른 액정 표시 장치를 설명한다. 도 7은 본 발명의 제4 실시예에 따른 하부 표시판과 도 2의 상부 표시판을 포함하는 액정 표시 장치의 배치도이다. 설명의 편의상, 제3 실시예에서 설명된 구성 요소와 실질적으로 동일 기능을 갖는 부재는 동일 부호로 나타내고 그 설명은 생략하며, 이하 차이점을 위주로 설명한다.
제1 디커플링 전극의 사선부(29b)를 상부 도메인 분할 수단(92)에 오버랩되게 배치할 수 있다. 예를 들어, 도시한 바와 같이, 제1 디커플링 전극의 직선부(29a)와 제2 디커플링 전극(29c)를 각각 제1 하부 도메인 분할 수단(83a)의 직선 부와 오버랩시키고, 제1 디커플링 전극의 사선부(29b)를 상부 도메인 분할 수단(92)과 오버랩되게 배치시킬 수 있다.
별도로 도시하지는 않았지만, 상부 도메인 분할 수단(92)의 일부가 제1 부화소 전극(82a)과 제1 및 제2 데이터 라인(62a, 62b) 사이에서 제1 및 제2 데이터 라인(62a, 62b)과 나란하게 형성되어 있는 경우, 제1 디커플링 전극의 직선부(29a)와 제2 디커플링 전극(29c)를 상기한 상부 도메인 분할 수단(92)의 일부와 오버랩시킬 수 있다.
이와 같이 제1 디커플링 전극의 직선부(29a), 제1 디커플링 전극의 사선부(29b), 및/또는 제2 디커플링 전극(29c)을 상부 도메인 분할 수단(92)에 오버랩되게 배치하면, 보다 큰 개구율을 확보할 수 있다.
이하, 도 8을 참조하여, 본 발명의 제5 실시예에 따른 액정 표시 장치를 설명한다. 도 8는 본 발명의 제5 실시예에 따른 하부 표시판의 배치도이다. 설명의 편의상, 제3 실시예에서 설명된 구성 요소와 실질적으로 동일 기능을 갖는 부재는 동일 부호로 나타내고 그 설명은 생략하며, 이하 차이점을 위주로 설명한다.
제1 디커플링 전극(29a)은 디커플링 라인(28)로부터 연장되어 제1 부화소 전극(82a)과 제1 데이터 라인(62a)이 인접한 영역에서 제1 데이터 라인(62a)을 따라 형성된다. 또한, 제2 디커플링 전극(29c)은 디커플링 라인(28)로부터 연장되어 제1 부화소 전극(82a)과 제2 데이터 라인(62b)이 인접한 영역에서 제2 데이터 라인(62b)을 따라 형성된다.
제1 디커플링 전극(29a)은 제1 부화소 전극(82a)과 제1 데이터 라인(62a) 사 이에 위치하고, 제2 디커플링 전극(29c)은 제1 부화소 전극(82a)과 제2 데이터 라인(62a, 62b) 사이에 위치하며, 각각 디커플링 전압을 인가 받는다. 따라서, 제1 부화소 전극(82a)과 제1 데이터 라인(62a)의 커플링 커패시턴스와 제1 부화소 전극(82a)과 제2 데이터 라인(62b)의 커플링 커패시턴스의 차이를 줄일 수 있다.
제1 디커플링 전극(29a)과 제2 디커플링 전극(29c)은 하부 도메인 분할 수단(83) 또는 상부 도메인 분할 수단(92)에 다양한 형태로 오버랩되게 배치될 수 있다. 예를 들어, 도시한 바와 같이, 제1 디커플링 전극(29a)의 일부와 제2 디커플링 전극(29c)을 각각 제1 하부 도메인 분할 수단(83a)의 직선부와 오버랩시킬 수 있다.
별도로 도시하지는 않았지만, 이와는 달리, 제2 하부 도메인 분할 수단(83b) 또는 상부 도메인 분할 수단(92)의 일부가 제1 부화소 전극(82a)과 제1 및 제2 데이터 라인(62a, 62b) 사이에서 제1 및 제2 데이터 라인(62a, 62b)과 나란하게 형성되어 있는 경우, 제1 디커플링 전극(29a)과 제2 디커플링 전극(29c)의 일부를 상기한 제2 하부 도메인 분할 수단(83b)의 일부와 오버랩시킬 수 있다.
이와 같이 제1 디커플링 전극(29a)과 제2 디커플링 전극(29c)을 하부 도메인 분할 수단(83) 또는 상부 도메인 분할 수단(92)에 오버랩되게 배치하면, 보다 큰 개구율을 확보할 수 있다. 하부 도메인 분할 수단(83) 및 상부 도메인 분할 수단(92)은 개구율에 영향을 미치지 않는 영역이기 때문이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수 적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1a는 본 발명의 제1 실시예에 따른 하부 표시판의 배치도이다.
도 1b는 도 1a의 하부 표시판을 Ib-Ib'선으로 자른 단면도이다.
도 1c는 도 1a의 하부 표시판을 Ic-Ic'선으로 자른 단면도이다.
도 2는 도 1a의 하부 표시판과 결합하는 상부 표시판의 배치도이다.
도 3은 도 1a의 하부 표시판과 도 2의 상부 표시판을 포함하는 액정 표시 장치의 배치도이다.
도 4는 본 발명의 제2 실시예에 따른 하부 표시판의 배치도이다.
도 5은 도 4의 하부 표시판과 도 2의 상부 표시판을 포함하는 액정 표시 장치의 배치도이다.
도 6은 본 발명의 제3 실시예에 따른 하부 표시판의 배치도이다.
도 7은 본 발명의 제4 실시예에 따른 하부 표시판과 도 2의 상부 표시판을 포함하는 액정 표시 장치의 배치도이다.
도 8는 본 발명의 제5 실시예에 따른 하부 표시판의 배치도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 절연 기판 26a, 26b: 게이트 전극
28: 디커플링 라인 29a, 29b: 제1 디커플링 라인
29c: 제2 디커플링 라인 30: 게이트 절연막
40a, 40b: 반도체층 55a, 56a: 오믹 콘택층
62a, 62b: 데이터 라인 65a, 65b: 소스 전극
66a, 66b: 드레인 전극 70: 보호막
76a, 76b: 콘택홀 82: 화소 전극
82a, 82b: 제1 및 제2 부화소 전극
83a, 83b: 제1 및 제2 하부 도메인 분할 수단
90: 공통 전극 92: 상부 도메인 분할 수단
94: 블랙 매트릭스

Claims (16)

  1. 각각 제1 방향으로 뻗은 게이트 라인 및 디커플링 라인;
    각각 상기 제1 방향과 교차하는 제2 방향으로 뻗은 제1 및 제2 데이터 라인;
    상기 제1 데이터 라인으로부터 제1 데이터 전압을 인가받는 제1 부화소 전극과, 상기 제2 데이터 라인으로부터 제2 데이터 전압을 인가받는 제2 부화소 전극을 포함하는 화소 전극으로서, 하부 도메인 분할 수단이 형성된 화소 전극;
    상기 화소 전극과 대향하고, 상부 도메인 분할 수단이 형성된 공통 전극; 및
    상기 디커플링 라인과 연결된 사선부 및 직선부로 이루어진 제1 디커플링 전극을 포함하되, 상기 사선부는 상기 디커플링 라인으로부터 연장되어 상기 하부 도메인 분할 수단 또는 상기 상부 도메인 분할 수단과 오버랩되고, 상기 직선부는 상기 사선부로부터 연장되어 상기 제1 부화소 전극과 상기 제1 데이터 라인이 인접한 영역에서 상기 제1 데이터 라인을 따라 형성된 액정 표시 장치.
  2. 제1 항에 있어서,
    상기 하부 도메인 분할 수단은 상기 제1 및 제2 부화소 전극을 분할하는 제1 하부 도메인 분할 수단 및 상기 제1 및 제2 부화소 전극 내에 형성된 제2 하부 도메인 분할 수단을 포함하고, 상기 사선부는 상기 제1 하부 도메인 분할 수단과 오버랩된 액정 표시 장치.
  3. 제1 항에 있어서,
    상기 하부 도메인 분할 수단은 상기 제1 및 제2 부화소 전극을 분할하는 제1 하부 도메인 분할 수단 및 상기 제1 및 제2 부화소 전극 내에 형성된 제2 하부 도메인 분할 수단을 포함하고, 상기 사선부는 상기 제2 하부 도메인 분할 수단과 오버랩된 액정 표시 장치.
  4. 제1 항에 있어서,
    상기 디커플링 라인과 상기 화소 전극 사이의 커패시턴스는 상기 화소 전극과 상기 공통 전극 사이의 커패시턴스의 5% 이상이고 20% 이하인 액정 표시 장치.
  5. 제4 항에 있어서,
    상기 디커플링 라인의 폭은 5 μm 이상이고 15 μm 이하인 액정 표시 장치.
  6. 제1 항에 있어서,
    상기 디커플링 라인으로부터 연장되어 상기 제1 부화소 전극과 상기 제2 데이터 라인이 인접한 영역에서 상기 제2 데이터 라인을 따라 형성된 제2 디커플링 전극을 더 포함하는 액정 표시 장치.
  7. 제6 항에 있어서,
    상기 디커플링 라인에는 DC 전압이 인가되는 액정 표시 장치.
  8. 제6 항에 있어서,
    상기 제1 및 제2 데이터 라인은 폭 방향으로 상기 제2 부화소 전극과 오버랩된 액정 표시 장치.
  9. 제8 항에 있어서,
    상기 제2 부화소 전극은 상기 게이트 라인과 45도 또는 -45도를 이루는 메인 영역과, 상기 제1 및 제2 데이터 라인을 따라 형성되어 상기 메인 영역 사이를 연결하는 브릿지 영역을 포함하고,
    상기 제1 및 제2 데이터 라인은 상기 브릿지 영역과 오버랩된 액정 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 부화소 전극에는 상대적으로 높은 데이터 전압이 인가되고, 상기 제2 부화소 전극에는 상대적으로 낮은 데이터 전압이 인가되는 액정 표시 장치.
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