KR101389058B1 - Silicon wafer and method for manufacturing same - Google Patents
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Abstract
본 발명은, 급속 온도상승/하강 열처리에 제공하였을 경우에도, 원인이 되는 산소석출을 저감시켜 웨이퍼의 변형 발생을 방지할 수 있는 동시에, 웨이퍼 강도 저하의 원인이 되는 보우트 흠집·반송 흠집으로 인해 발생하는 슬립의 신장도 방지할 수 있는 실리콘 웨이퍼가 제공가능한 실리콘 웨이퍼의 제조방법에 관한 것이다.In the present invention, even when used for rapid temperature rising / falling heat treatment, the occurrence of deformation of the wafer can be prevented by reducing the oxygen precipitation which is the cause, and generated due to the wound scratches and the transfer scratches that cause the decrease in wafer strength. The present invention relates to a method of manufacturing a silicon wafer, which can provide a silicon wafer capable of preventing elongation of slip.
Description
본 발명은, 실리콘 웨이퍼 및 그 제조방법에 관한 것이며, 특히, 높은 내부응력이 발생하는 열처리에 제공되는 실리콘 웨이퍼의 휨 등의 변형 발생을 방지하는 데 이용하기에 적합한 기술에 관한 것이다.TECHNICAL FIELD This invention relates to a silicon wafer and its manufacturing method. Specifically, It is related with the technique suitable for use in preventing deformation | transformation, such as the curvature of a silicon wafer provided in the heat processing which a high internal stress produces.
본원은, 2009년 3월 25일에 일본에 출원된 일본 특허출원 제2009-074836호, 일본 특허출원 제2009-074837호 및 일본 특허출원 제2009-075001호, 그리고 2009년 4월 14일에 일본에 출원된 일본 특허출원 제2009-098262호에 근거하여 우선권을 주장하며 그 내용을 여기에 원용한다. This application is Japanese Patent Application No. 2009-074836, Japanese Patent Application No. 2009-074837 and Japanese Patent Application No. 2009-075001 filed in Japan on March 25, 2009, and Japan on April 14, 2009. Priority is claimed based on Japanese Patent Application No. 2009-098262 filed in Japanese Patent Application No. 2009, which is incorporated herein by reference.
디바이스 프로세스의 열 프로세스에서는, 저온처리, 고온처리가 다수 이용되기 때문에, 에피택셜 웨이퍼를 이용했을 경우에도, 기판 웨이퍼에 산소석출물의 형성이 일어난다. 종래, 이러한 산소석출물은, 프로세스중에 발생할 가능성이 있는 금속불순물의 포획(게터링)에 유효하여, 산소석출물 형성이 기대되어 왔다.In the thermal process of the device process, since many low-temperature treatments and high-temperature treatments are used, even when an epitaxial wafer is used, the formation of oxygen precipitates on the substrate wafer occurs. Conventionally, such oxygen precipitates are effective for trapping (gettering) metal impurities that may occur during the process, and oxygen precipitate formation has been expected.
그런데, 최근의 디바이스 제조 프로세스에서는 급속 온도상승/하강 열처리공정이 많이 이용되어 오고 있어, 디바이스 프로세스중의 열처리에 있어서의 응력 부하가 증대되고 있다. 특히, 디바이스의 고집적화에 따라, 급속 온도상승/하강 열처리공정이 보다 한층 단시간화되며, 급속 온도상승/하강 열처리공정중의 최고온도가 고온화되는 경향이 있다. 45nm 노드(hp65)부터는 FLA(flash lamp annealing), LSA(Laser Spike Anneal), LTP(laser thermal process), Spike-RTA(Rapid Thermal Annealing)이라 불리는 어닐공정이 이용되는 경우가 있다. By the way, in recent device manufacturing processes, the rapid temperature rise / fall heat processing process has been used a lot and the stress load in the heat processing in a device process is increasing. In particular, with the high integration of the device, the rapid temperature rise / fall heat treatment process is further shortened, and the maximum temperature during the rapid temperature rise / fall heat treatment process tends to become high. From the 45 nm node hp65, annealing processes called flash lamp annealing (FLA), laser spike annealing (LSA), laser thermal process (LTP), and rapid thermal annealing (STP-RTA) may be used.
이 중, FLA 열처리에서는 웨이퍼의 온도를 400℃~600℃의 초기 온도로 상승시켜 두고, Xe 램프 등의 단파장의 광을 이용해 웨이퍼 전면(全面)에 광을 조사하여, 웨이퍼의 극표층만을 1100℃ 이상 실리콘 융점부근까지 급속으로 가열·냉각한다. 또한, 열처리시간은 μ(마이크로)초에서 밀리 초의 단위(오더)이다.Among them, in FLA heat treatment, the temperature of the wafer is raised to an initial temperature of 400 ° C. to 600 ° C., and light is irradiated to the entire wafer surface using short wavelength light such as an Xe lamp, and only the polar surface layer of the wafer is 1100 ° C. It heats and cools rapidly near the ideal silicon melting point. The heat treatment time is in units of microseconds to milliseconds (order).
FLA 열처리에 관한 기술은 이하의 특허문헌 1 및 2에 개시되어 있다.The technique regarding the FLA heat treatment is disclosed in
이러한 FLA 열처리에서는 웨이퍼 표면과 이면에 수백 ℃의 온도차가 생기기 때문에, 이전부터 행해져 온 RTA에 비해 매우 높은 응력이 부하되는 경우가 있다. 구체적으로는, 20MPa를 초과하는 열응력이 부분적으로 발생할 가능성이 있다. In such FLA heat treatment, a temperature difference of several hundred degrees Celsius occurs between the wafer surface and the back surface, so that a very high stress may be loaded compared to the RTA that has been performed previously. Specifically, thermal stress in excess of 20 MPa may partially occur.
또한, FLA 열처리 등의 급속 온도상승/하강 열처리공정에서는, 산소석출물이 형성될 때, 석출물의 사이즈에 편차가 생기며, 사이즈가 큰 석출물에서 전위(슬립)가 발생한다. 이러한 전위로 인해, 웨이퍼가 국소적으로 휘는 문제가 생기는 경우가 있다. 웨이퍼가 휘면, 디바이스 프로세스에 있어서 노광할 때 바탕 패턴과의 중첩시에 어긋남이 발생하기 때문에, 디바이스 생산율을 저하시키게 된다. 또한, 이와 같이 국소적인 휨이 일어난 웨이퍼의 형상을 원래 상태로 되돌리는 것은 불가능하다. In addition, in rapid temperature rise / fall heat treatment processes, such as FLA heat treatment, when an oxygen precipitate is formed, a deviation occurs in the size of the precipitate, and a potential (slip) occurs in the precipitate having a large size. Due to such dislocations, a problem may arise in that the wafer bends locally. If the wafer is bent, a shift occurs at the time of overlapping with the background pattern during exposure in the device process, thereby lowering the device production rate. In addition, it is impossible to return the shape of the wafer where local warpage has occurred in this way to its original state.
한편, 디바이스 프로세스에 있어서 보우트(boat) 흠집·반송 흠집을 완전히 억제하는 것은 불가능하다. 상술한 바와 같은 웨이퍼 변형을 발생시키는 전위(슬립)는 이러한 보우트 흠집·반송 흠집에 의해서도 발생한다. 이러한 슬립의 신장은, 웨이퍼의 산소 농도·붕소 농도가 높은 경우에 억제가능하다.On the other hand, it is impossible to completely suppress boat scratches and conveyance scratches in the device process. Dislocations (slips) that cause wafer deformation as described above are also generated by such bolt scratches and transfer scratches. Such slip extension can be suppressed when the oxygen concentration and the boron concentration of the wafer are high.
그러나, 산소 농도의 증대, 붕소 농도의 증대는 동시에, 상기 산소석출물의 형성을 촉진하는 효과가 있다. 따라서, 산소석출물의 형성으로 인한 웨이퍼의 변형·휨의 발생을 억제하면서 동시에, 프로세스에 기인하는 슬립의 발생을 억제시키는 것은 어려운 일이었다. However, increasing the oxygen concentration and increasing the boron concentration simultaneously have the effect of promoting the formation of the oxygen precipitates. Therefore, it was difficult to suppress the occurrence of the deformation and warpage of the wafer due to the formation of the oxygen precipitates and at the same time to suppress the occurrence of slip due to the process.
더욱이, 디바이스 프로세스중에 산소석출물의 형성이 진행됨에 따라, 웨이퍼 내부의 산소가 소비되어 격자간 산소가 감소된다. 이 경우, 발생된 전위의 신장을 더욱 억제할 수 없게 되어, 웨이퍼 강도가 더욱 저하되는 경우가 생각된다. 게다가, 특허문헌 2의 [0042] 단락에 기재된 바와 같이, 불순물의 확산을 억제하기 위해서라는 등의 이유로, FLA보다 나중의 공정에서는 700℃ 이상의 열처리를 하지 않는 등, 디바이스 제조공정에서는 처리 조건에 있어서의 제약이 많다. 따라서, 디바이스 제조 전의 실리콘 웨이퍼에 있어서, 슬립 발생 등의 문제를 해결하고자 하는 요구가 있었다. Moreover, as the formation of oxygen precipitates proceeds during the device process, oxygen inside the wafer is consumed, reducing interstitial oxygen. In this case, elongation of the generated dislocation can no longer be suppressed, and wafer strength is further reduced. In addition, as described in the paragraph of
본 발명은, 상기 사정을 감안하여 이루어진 것으로서, 급속 온도상승/하강 열처리공정에 제공했을 경우에도, 원인이 되는 산소석출을 저감시켜 웨이퍼의 변형 발생을 방지할 수 있는 동시에, 웨이퍼 강도 저하의 원인이 되는 보우트 흠집·반송 흠집으로 인해 발생되는 슬립의 신장도 방지할 수 있는 웨이퍼와 그 제조방법을 제공하는 것을 목적으로 한다. SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and even when used in a rapid temperature rise / fall heat treatment step, it is possible to reduce the oxygen precipitation which is the cause and prevent the occurrence of deformation of the wafer, It is an object of the present invention to provide a wafer and a method of manufacturing the same, which can prevent elongation of slip caused by a boat scratch or a transfer scratch.
본 발명의 다른 목적은, 디바이스 프로세스에 있어서의 국소적인 웨이퍼 변형을 방지하기 위하여, 디바이스 프로세스중에 석출물의 형성이 일어나지 않으며, 슬립에 대한 내성이 뛰어난 에피택셜 웨이퍼와 그 제조방법을 제공할 수 있도록 하는 데에 있다. Another object of the present invention is to provide an epitaxial wafer and a method for manufacturing the same, which do not form precipitates during the device process and prevent slippage in the device process, and are excellent in slip resistance. There is.
본 발명의 다른 목적은, 디바이스 프로세스에 있어서의 국소적인 웨이퍼 변형을 방지하기 위하여, 웨이퍼 외주부에서, 디바이스 프로세스중에 산소석출물의 형성이 일어나지 않는, 슬립에 대한 내성이 뛰어난 실리콘 웨이퍼와 그 제조방법을 제공하는 데에 있다. Another object of the present invention is to provide a silicon wafer excellent in slip resistance and a method of manufacturing the same, in which no oxygen precipitates are formed during the device process at the outer peripheral portion of the wafer in order to prevent local wafer deformation in the device process. It's there.
본 발명의 다른 목적은, 고온에 의한 DZ 어닐 처리를 실시하여도 벌크 중에 있어서의 산소석출물의 형성이 없으며, 더욱이 디바이스 프로세스중에 있어서의 산소석출물의 형성도 억제하여, 디바이스 프로세스에서의 국소적인 웨이퍼 변형을 방지하면서, 더욱이, 디바이스 프로세스중에 산소석출물의 형성이 일어나지 않으며, 슬립(slip)에 대한 내성이 뛰어난 실리콘 웨이퍼와 그 제조방법을 제공하는 데에 있다. It is another object of the present invention that there is no formation of oxygen precipitates in the bulk even when the DZ annealing process is performed at a high temperature, and furthermore, the formation of oxygen precipitates in the device process is also suppressed, thereby making local wafer deformation in the device process. Furthermore, the present invention provides a silicon wafer and a method of manufacturing the same, which do not form oxygen precipitates during the device process and are excellent in slip resistance.
본 발명의 다른 목적은, 특히 웨이퍼 외주부에서의 디바이스 프로세스에 있어서의 국소적인 웨이퍼 변형을 방지하므로, 웨이퍼 외주부에서 디바이스 프로세스중에 산소석출물의 형성이 일어나지 않는, 슬립에 대한 내성이 뛰어난 실리콘 웨이퍼와 그 제조방법을 제공하는 데에 있다. Another object of the present invention is to prevent local wafer deformation, especially in the device process in the wafer outer periphery, so that silicon wafers having excellent slip resistance that do not form oxygen precipitates during the device process in the wafer outer periphery and their manufacture To provide a way.
FLA, Spike-RTA 등 급속 온도상승/하강 열처리공정에 있어서는, 처리온도(피크 온도)가 높고, 지극히 단시간 동안에 온도의 상승·하강이 실행되기 때문에, 웨이퍼에 가해지는 응력이 커지며, 산소석출시에 신장되는 슬립으로 인해 웨이퍼에 휨 등의 변형이 발생한다. 이에 본 발명자들은, 급속 온도상승/하강 열처리공정을 견뎌낼 수 있는 웨이퍼를 제공하는 수단을 탐구하였다. 우선, 종래와 같은 조건이 엄격하지 않은 열처리시에, 웨이퍼 변형을 방지하기 위한 수단으로서 이용되어 온 웨이퍼 내의 산소석출물에 의해 슬립의 신장을 방지하는 것은, 급속 온도상승/하강 열처리공정의 온도조건이 지나치게 엄격하기 때문에, 반대로 산소석출물에서 슬립의 신장이 발생하여, 웨이퍼 변형의 원인이 되기 때문에, 효과가 없음을 알 수 있었다. 또한, FLA, Spike-RTA에 있어서는, 열처리에 제공되는 웨이퍼 종류의 차이에 따라 웨이퍼중에 있어서의 응력(stress)의 발생 상태가 다르기 때문에, 이러한 웨이퍼 종류에 대응하는 변형 방지 대책이 필요함을 알 수 있었다. In the rapid temperature rising / falling heat treatment processes such as FLA and Spike-RTA, the processing temperature (peak temperature) is high, and the temperature rises and falls in a very short time, so that the stress applied to the wafer becomes large, and oxygen precipitation occurs. Due to the elongated slip, deformation such as warpage occurs in the wafer. The inventors have therefore explored a means of providing a wafer that can withstand rapid temperature rise / fall heat treatment processes. First, in the case of heat treatment in which the conventional conditions are not strict, preventing the elongation of slip by the oxygen precipitate in the wafer which has been used as a means for preventing wafer deformation, the temperature conditions of the rapid temperature rising / falling heat treatment process are different. On the contrary, since the elongation of slip occurs in the oxygen precipitates and causes wafer deformation, it was found that the effect is not so high. In FLA and Spike-RTA, since the state of occurrence of stress in the wafer is different depending on the difference in the wafer type to be subjected to the heat treatment, it was found that countermeasures against strain corresponding to the wafer type are necessary. .
급속 온도상승/하강 열처리공정의 일례로서, 45nm노드(hp65), MOS FET의 어닐공정이 있으며, 여기서는, 종전의 RTA에 비해 보다 고온이면서 단시간에 어닐이 실행된다. 도 3에 나타낸 바와 같이, 부호 Mos로 표시되는 MOS FET에는, 소스(Ms), 드레인(Md)에 인접하여, 기판표면으로부터의 깊이(접합 깊이 : Xi)가 20nm 정도로 얕은 불순물 확산영역인 매우 얕은 접합(Mex)이 형성된다. 상기 매우 얕은 접합(Mex)에 있어서, 도 4에 나타내는 바와 같은 박스형상의 불순물 프로파일, 즉, 매우 얕은 접합(Mex) 영역 내에 있어서의 불순물 농도의 균일성과 경계에서의 급준한 변화상태의 실현이 필요하기 때문에, 급속 온도상승/하강 열처리공정이 수행된다. 급속 온도상승/하강 열처리공정에 따르면, 높은 가열 온도로 주입한 불순물을 충분히 활성화하여 저항을 낮추고, 더불어, 짧은 가열 시간으로 불순물의 불필요한 확산을 억제하는 동시에 활성화된 불순물의 실활(deactination)을 피할 수가 있다. As an example of the rapid temperature rising / falling heat treatment step, there is an annealing step of a 45 nm node (hp65) and a MOS FET, where annealing is performed at a higher temperature and a shorter time than that of the conventional RTA. As shown in Fig. 3, in the MOS FET denoted by the symbol Mos, adjacent to the source Ms and the drain Md, the depth (junction depth: Xi) from the substrate surface is very shallow, with an impurity diffusion region of about 20 nm. The junction Mex is formed. In the very shallow junction Mex, a box-shaped impurity profile as shown in Fig. 4, i.e., uniformity of impurity concentration in the very shallow junction Mex region and realization of a sharply changed state at the boundary are required. For this reason, a rapid temperature rising / falling heat treatment step is performed. According to the rapid temperature rising / falling heat treatment process, the impurities injected at a high heating temperature are sufficiently activated to lower the resistance, and the short heating time can suppress unnecessary diffusion of the impurities and at the same time avoid the deactivation of activated impurities. have.
이와 같이, 45nm노드(hp65)에서 요구되는 20nm을 밑도는 접합 깊이(Xi)를 실현하기 위하여, FLA나 LSA 등이 수행된다. FLA에서는, 웨이퍼를 400℃ 이상 600℃ 이하의 초기 온도로 온도를 상승시켜 두고, Xe 플래시 램프 등의 단파장의 광을 이용하여 웨이퍼 전면에 광 조사함으로써, 밀리 초 단위의 열처리시간으로 웨이퍼의 극표층만을 900℃~1350℃ 정도까지 급속가열·급속냉각한다. LSA에서는, 웨이퍼의 온도를 핫 플레이트 상에서 400℃~600℃의 초기 온도로 상승시켜 두고, 그 후, 연속 발진 레이저를 조사하여 웨이퍼를 스폿 주사함으로써, 열처리시간이 μ초에서 밀리 초가 되도록 1100℃ 이상 실리콘 융점 부근까지 급속으로 가열·냉각한다.As such, in order to realize a junction depth Xi that is less than 20 nm required for the 45 nm node hp65, FLA, LSA, or the like is performed. In the FLA, the wafer is heated to an initial temperature of 400 ° C. or higher and 600 ° C. or lower, and irradiated to the entire surface of the wafer using light having a short wavelength such as an Xe flash lamp. Rapid heating and rapid cooling of the bay from 900 ℃ to 1350 ℃. In the LSA, the temperature of the wafer is raised to an initial temperature of 400 ° C. to 600 ° C. on the hot plate, and then the wafer is spot-scanned by irradiating a continuous oscillation laser, so that the heat treatment time is 1100 ° C. or more so that the heat treatment time is from μ sec to millisecond. Rapid heating and cooling to near silicon melting point.
FLA, LSA에 있어서는, 도 3에서 Mex로 표시되는 매우 얕은 접합 영역의 불순물 농도 분포특성의 유지, 접합 리크의 저감, 게이트·리크의 억제, 소스·드레인의 기생저항의 저감, 게이트의 공핍화 억제를 실현할 수 있는 처리조건이 선택된다. In FLA and LSA, the impurity concentration distribution characteristic of the very shallow junction region indicated by Mex in FIG. 3 is maintained, the junction leak is reduced, the gate leak is suppressed, the parasitic resistance of the source and drain is suppressed, and the gate depletion is suppressed. The processing condition that can realize the condition is selected.
상기와 같은 조건에서 수행된 FLA 등에 있어서는, 열처리시에 웨이퍼에서 발생하는 내부 응력이 50~150MPa의 수준에 달하는 경우가 있다. 본 발명에 있어서의 급속 온도상승/하강 열처리공정은, 상기 FLA로 한정되는 것은 아니며, 발생하는 내부 응력이 20MPa를 초과하는 조건이 엄격한 열처리를 모두 대상으로 삼는 것이다. In FLA or the like performed under the above conditions, the internal stress generated in the wafer during the heat treatment may reach a level of 50 to 150 MPa. The rapid temperature rising / falling heat treatment step in the present invention is not limited to the above FLA, and all of the heat treatments subject to severe conditions under which the generated internal stress exceeds 20 MPa are targeted.
FLA나, 급속 온도상승/하강 열처리공정으로서의 Spike-RTA에 있어서는, 온도조건이 높고, 온도의 상승속도/하강속도가 크기 때문에, 상기한 바와 같이 커다란 열응력이 발생한다. 상기 커다란 열응력에 의해 사이즈가 큰 산소석출물에서 슬립 전위가 발생한다.In FLA or Spike-RTA as a rapid temperature rising / falling heat treatment step, since the temperature conditions are high and the temperature rising / falling rate is large, a large thermal stress occurs as described above. The large thermal stress causes slip dislocations in the large size oxygen precipitates.
그 결과, 오버레이 에러(Overlay Error), 즉, 디바이스 제조에 있어서의 급속 온도상승/하강 열처리공정의 전후에 수행되는 포토리소그래피 공정에서 패턴의 중첩이 어긋나게 되는 경우가 발생한다. As a result, an overlay error, i.e., the pattern overlap occurs in the photolithography process performed before and after the rapid temperature rise / fall heat treatment process in device fabrication.
일례로서, IC, LSI 등의 제조에서 볼 수 있듯이 실리콘 웨이퍼에 패턴을 노광할 경우에는, 도 5에 나타낸 바와 같이, 웨이퍼(21)를 작업 스테이지(22)상에 진공흡착에 의해 보유하여 고정시키고, 포토마스크(23)를 작업 스테이지(22)보다 상방의 마스크 홀더(24)에 보유하여 고정시키며, 작업 스테이지(22)를 상승시켜 박판형상의 웨이퍼(21)를 포토마스크(23)에 밀착시키고, 그 후 노광을 수행한다. 웨이퍼(21)의 표면에는 미리 포토레지스트막(도시생략)이 형성되어 있으며, 상기 포토레지스트막에 대해 노광이 실행되어 포토마스크(23)의 패턴이 형성된다. As an example, in the case of exposing a pattern to a silicon wafer, as shown in the manufacture of IC, LSI, etc., as shown in FIG. 5, the
도 6에 있어서는, 웨이퍼 상에서 급속 온도상승/하강 열처리공정의 전(前)공정에서 형성한 패턴에 대하여, 급속 온도상승/하강 열처리공정의 후공정에서 형성하고자 하는 패턴을 중첩시켰을 때 발생된 수평방향의 변화량이 웨이퍼 각 점에 있어서의 화살표의 길이로 나타내어져 있다. 노광시에는 웨이퍼가 스테이지 상에 진공흡착되지만, 이러한 흡착되는 웨이퍼에 휨 등의 변형이 있으면, 흡착시에 휨 등의 변형이 교정된 상태에서 스테이지에 웨이퍼가 고정되기 때문에, 웨이퍼의 교정된 변형분만큼 전공정에서 웨이퍼 상에 형성된 패턴이 변형(수평이동)되어, 본래 있어야 할 위치로부터 어긋남에 따라 오버레이 에러가 생기는 것으로 생각된다. In Fig. 6, the horizontal direction generated when the pattern to be formed in the subsequent step of the rapid temperature rise / fall heat treatment step is superimposed on the pattern formed in the previous step of the rapid temperature rise / fall heat treatment step on the wafer. The change amount of is represented by the length of the arrow at each point of the wafer. The wafer is vacuum-adsorbed on the stage during exposure, but if such a wafer is deformed such as warpage, the wafer is fixed to the stage while the deformation such as warpage is fixed at the time of adsorption. It is considered that the pattern formed on the wafer in the previous step is deformed (horizontally shifted), and an overlay error occurs as the pattern shifts from the original position.
이러한 웨이퍼의 휨 등의 변형은, 사이즈가 큰 석출물에서 발생된 슬립 전위에 의해 생기는 것으로 생각된다. 휨 등의 변형에 의해, 일정 이상의 변형이 생겼을 경우에는, 그 변형은 교정할 수 없어 해당 웨이퍼는 폐기된다. 다시 말해, 웨이퍼의 변형으로 인해, 디바이스 수율이 현저히 저하되는 동시에, 전체로서의 디바이스 제조 가격이 대폭 증대된다. It is thought that such deformation, such as warping of the wafer, is caused by slip dislocations generated in large precipitates. When a deformation | transformation more than a predetermined | deformation has arisen by deformation | transformation, such as a curvature, the deformation | transformation cannot be corrected and the said wafer is discarded. In other words, due to the deformation of the wafer, the device yield significantly decreases, and the device manufacturing cost as a whole greatly increases.
본 발명자들의 지견(知見)으로서, 이러한 오버레이 에러(overlay error)는, 발생되는 BMD(산소석출물)의 밀도에 의해 거의 예측할 수 있다. 도 7에 나타낸 바와 같이, 발생되는 BMD 밀도가 5×104개/㎠를 초과하는 정도로 급격한 변형이 발생하며, 최대 어긋남량이 허용 기준값인 10nm을 초과한다. 도면에 나타낸 최대 어긋남량의 증대는, 슬립 발생량의 증대에 기인하는 것으로 생각된다. As the inventors have noticed, such an overlay error can be almost predicted by the density of the generated BMD (oxygen precipitate). As shown in FIG. 7, the sharp deformation occurs to the extent that the generated BMD density exceeds 5 × 10 4 pieces /
또한, 종래, 웨이퍼에는 산소석출물에 의해 게터링 능력이 부여되어 왔는데, 실제로 게터링이 필요해지는 빈도, 즉, 중금속오염이 발생하는 빈도는, 현상태의 디바이스 제조공정에서는 매우 낮다. 이는, 게터링을 필요로 하는 직경 200㎜의 웨이퍼가 주로 사용된 제조 라인 및 상기 라인이 설치된 환경에서의 청정도(이물이 존재하지 않는 비율)에 대하여, 현재의 직경 300㎜의 웨이퍼의 청정도, 또는 직경 450㎜의 웨이퍼의 청정도가 매우 향상되었기 때문이다. 따라서, 발생확률이 낮은 오염에 대한 대책인 게터링 능력의 부여에 비해, 디바이스 수율에 직접적으로 영향을 미치는 오버레이 에러에 대한 대책을 선택할 수 있다. 이에, 본 발명자들은, BMD를 저감시키는 것을 선택했다. In the past, the gettering capability has been imparted to the wafer by oxygen precipitates, but the frequency at which gettering is actually required, that is, the frequency at which heavy metal contamination occurs is very low in the device manufacturing process in the present state. This is based on the cleanliness of the wafer 300 mm in diameter with respect to the manufacturing line mainly used for wafers 200 mm in diameter requiring gettering and the cleanliness in the environment in which the line is installed (the ratio of no foreign matter). This is because the cleanliness of the wafer having a diameter of 450 mm is greatly improved. Therefore, it is possible to select a countermeasure against an overlay error that directly affects the device yield as compared with the provision of a gettering capability as a countermeasure against a low occurrence probability of contamination. Therefore, the present inventors chose to reduce BMD.
또한, FLA나, 급속 온도상승/하강 열처리공정으로서의 Spike-RTA에 있어서는, 링형상의 서셉터가 웨이퍼의 에지 부분에만 접촉하도록 하여 웨이퍼를 지지한 상태에서 열처리가 수행된다. 이 때문에, <4,0,0> 방향에 있어서의 반사광에 의한 X선 토포그래피로 관측했을 때, 도 8에 나타내는 바와 같이 지지되어 있는 웨이퍼 에지 부분에 슬립 전위가 발생한다. In addition, in FLA or Spike-RTA as a rapid temperature rising / falling heat treatment step, heat treatment is performed while the ring-shaped susceptor is in contact with only the edge portion of the wafer to support the wafer. For this reason, when observed by X-ray topography by reflected light in a <4,0,0> direction, slip dislocations generate | occur | produce in the edge part of a wafer supported as shown in FIG.
상기 슬립 전위는 지지 부분 부근, 즉, 웨이퍼 에지 부분만으로, 디바이스 부분에 미치지 않는 주변 가장자리부로부터 3㎜ 정도이면, 디바이스 부분 그 자체에 영향이 없는 것으로 생각된다. 그러나, 결과적으로, 이러한 슬립으로 인해 웨이퍼의 균열이 발생하는 등, 웨이퍼 자체의 강도를 저하시켜 디바이스 수율이 저하되는 원인이 된다. 종래는 산소석출물에 의한 슬립 신장의 억제가 가능했다. 그러나, 슬립 신장의 억제 효과가 있는 산소석출물이 웨이퍼 내에 있으면, 급속 온도상승/하강 열처리공정에서, 웨이퍼 변형으로 인한 오버레이 에러를 발생시키기 때문에, 상기 수법 이외의 대책이 바람직하다. If the slip dislocation is about 3 mm from the peripheral edge portion near the support portion, that is, only the wafer edge portion and does not extend to the device portion, it is considered that the device portion itself is not affected. As a result, however, such slip causes cracking of the wafer, such as lowering the strength of the wafer itself, resulting in a decrease in device yield. In the past, it was possible to suppress slip elongation by oxygen precipitates. However, if an oxygen precipitate having an effect of suppressing slip elongation is present in the wafer, an overlay error due to wafer deformation is generated in the rapid temperature increase / fall heat treatment step, so that measures other than the above method are preferable.
구체적으로는, 커다란 응력이 발생하는 디바이스 공정에 제공하기 전에, 웨이퍼 내부의 산소석출을 억제하도록, 잉곳 인상(引上) 시에 있어서의 산소농도와, 인상 시에 첨가하는 도펀트 농도와, 석출핵을 용해하는 RTA 처리의 조건을 설정한다. 본 발명자들은, 후술하는 실시예와 같이, 이들 조건을 적절히 설정함으로써, 급속 온도상승/하강 열처리공정에 의해 웨이퍼에 발생되는 변형의 원인이 되는 슬립이 억제되는 상태를 실현할 수 있음을 발견하였다. 더욱이, 본 발명자들은, 이들 조건을 적절히 설정함으로써, 급속 온도상승/하강 열처리공정 이외의 처리에서 문제가 되는 보우트 흠집·반송 흠집으로 인해 발생되는 슬립의 신장도 방지할 수 있는 상태가 실현가능함을 발견하였다. Specifically, the oxygen concentration at the time of pulling up the ingot, the dopant concentration added at the time of pulling up, and the precipitation nuclei, so as to suppress the deposition of oxygen inside the wafer, before providing the device process in which a large stress occurs. Set conditions for RTA treatment to dissolve The present inventors have found that, by setting these conditions appropriately, as in the examples described below, a state in which slip which is a cause of deformation occurring in the wafer by the rapid temperature rise / fall heat treatment process can be realized can be realized. Furthermore, the inventors have found that by appropriately setting these conditions, a state capable of preventing elongation of slip caused by a bow scratch and a transfer scratch, which is a problem in processing other than the rapid temperature rise / fall heat treatment step, can be realized. It was.
<제 1 양태><1st aspect>
[A1] 본 발명의 제 1 양태에 있어서의 실리콘 에피택셜 웨이퍼의 제조방법은, 최고온도의 범위가 1050℃ 이상 실리콘 융점 이하이고, 온도의 상승/하강률이 150℃/sec 이상인 열처리공정을 갖는 반도체 디바이스의 제조 프로세스에 제공되는 에피택셜 실리콘 웨이퍼의 제조방법으로서, [A1] The method for producing a silicon epitaxial wafer according to the first aspect of the present invention has a heat treatment step in which a maximum temperature range is 1050 ° C or more and a silicon melting point or less and a temperature rise / fall rate is 150 ° C / sec or more. A method of manufacturing an epitaxial silicon wafer provided to a manufacturing process of a semiconductor device,
저항치가 0.02Ω㎝~1kΩ㎝이 되도록 붕소가 도핑되고, 초기 산소농도(Oi)가, 14.0×1017~22×1017atoms/㎤(Old-ASTM)인 기판을 이용하여, Boron is doped so that the resistance value is 0.02Ωcm-1kΩcm, and the substrate has an initial oxygen concentration (Oi) of 14.0 x 10 17-22 x 10 17 atoms / cm 3 (Old-ASTM).
상기 기판의 표면에 에피택셜층을 성장시키는 에피택셜공정과, An epitaxial process of growing an epitaxial layer on a surface of the substrate;
처리온도 1150℃~1300℃의 범위, 보유시간 5sec~1min의 범위, 온도하강속도 10℃/sec~0.1℃/sec의 범위에서 웨이퍼를 석출 용해하여 열처리하는 공정을 가지며, It has a process of depositing and dissolving the wafer in the range of processing temperature 1150 ° C ~ 1300 ° C, retention time 5sec ~ 1min,
상기 석출 용해의 열처리공정을, 에피택셜공정의 전 또는 후에 수행하는 것을 특징으로 한다.The heat treatment step of the precipitation melting is carried out before or after the epitaxial step.
[A2] 본 발명의 제 1 양태는, 최고온도의 범위가 1050℃ 이상 실리콘 융점 이하이고, 온도의 상승/하강률이 150℃/sec이상인 열처리공정을 갖는 반도체 디바이스의 제조 프로세스에 제공되는 실리콘 에피택셜 웨이퍼의 제조방법으로서, [A2] A first aspect of the present invention provides a silicon epitaxial film provided in a process for producing a semiconductor device having a heat treatment step in which the maximum temperature is in the range of 1050 ° C or higher and the melting point of the silicon is lower than or equal to 150 ° C / sec. As a method of manufacturing a facial wafer,
질소가 1×1013~5×1014atoms/㎤ 도핑된 기판을 이용하여, Using a substrate doped with 1 × 10 13 to 5 × 10 14 atoms /
상기 기판의 표면에 에피택셜층을 성장시키는 에피택셜공정과, An epitaxial process of growing an epitaxial layer on a surface of the substrate;
상기 에피택셜공정 후에, 처리온도 1200℃~1300℃의 범위, 보유시간 5sec~1min의 범위, 온도하강속도 10℃/sec~0.1℃/sec의 범위에서 웨이퍼를 석출 용해하여 열처리하는 공정을 갖는다.After the epitaxial process, a process of depositing and dissolving the wafer in the range of the treatment temperature of 1200 ° C to 1300 ° C, the retention time of 5sec to 1min, and the temperature drop rate of 10 ° C / sec to 0.1 ° C / sec is performed.
[A3] 본 발명의 제 1 양태는, 최고온도의 범위가 1050℃ 이상 실리콘 융점 이하이고 온도의 상승/하강률이 150℃/sec 이상인 열처리공정을 갖는 반도체 디바이스의 제조 프로세스에 제공되는 실리콘 에피택셜 웨이퍼의 제조방법으로서, [A3] A first aspect of the present invention provides a silicon epitaxial layer provided in a process for manufacturing a semiconductor device having a heat treatment step in which a maximum temperature range is 1050 ° C or more and a silicon melting point or less and a temperature rise / fall rate is 150 ° C / sec or more. As a method of manufacturing a wafer,
저항치가 0.02Ω㎝~0.001Ω㎝이 되도록 붕소가 도핑되며, 초기 산소농도(Oi)가, 11.0×1017~3×1017atoms/㎤(Old-ASTM)인 기판을 이용하여, Boron is doped so that the resistance is 0.02? Cm to 0.001? Cm, and the substrate has an initial oxygen concentration (Oi) of 11.0 × 10 17 to 3 × 10 17 atoms / cm 3 (Old-ASTM),
상기 기판의 표면에 에피택셜층을 성장시키는 에피택셜공정을 갖는다.And an epitaxial step of growing an epitaxial layer on the surface of the substrate.
[A4] 본 발명의 제 1 양태는, 최고온도의 범위가 1050℃ 이상 실리콘 융점 이하이고 온도의 상승/하강률이 150℃/sec 이상인 열처리공정을 갖는 반도체 디바이스의 제조 프로세스에 제공되는 실리콘 에피택셜 웨이퍼의 제조방법으로서, [A4] A first aspect of the present invention provides a silicon epitaxial layer provided in a semiconductor device manufacturing process having a heat treatment step in which a maximum temperature range is 1050 ° C or more and a silicon melting point or less and a temperature rise / fall rate is 150 ° C / sec or more. As a method of manufacturing a wafer,
저항치가 0.02Ω㎝~0.001Ω㎝이 되도록 붕소가 도핑되며, 초기 산소농도(Oi)가, 11.0×1017~18×1017atoms/㎤(Old-ASTM)인 기판을 이용하여, Boron is doped so that the resistance is 0.02? Cm to 0.001? Cm, and an initial oxygen concentration (Oi) of 11.0 x 10 17 to 18 x 10 17 atoms / cm 3 (Old-ASTM) is used.
상기 기판의 표면에 에피택셜층을 성장시키는 에피택셜공정과, An epitaxial process of growing an epitaxial layer on a surface of the substrate;
상기 에피택셜공정 전에, 처리온도 1150℃~1300℃의 범위, 보유시간 5sec~1min의 범위, 온도하강속도 10℃/sec~0.1℃/sec의 범위에서 웨이퍼를 석출 용해하여 열처리하는 공정을 갖는다.Prior to the epitaxial process, a wafer is deposited and melted and heat-treated in the range of the treatment temperature of 1150 ° C to 1300 ° C, the retention time of 5 sec to 1 min, and the temperature drop rate of 10 ° C / sec to 0.1 ° C / sec.
[A5] 상기 [A1]~[A4] 중 어느 하나에 기재된 석출 용해의 열처리공정에 있어서, 처리 분위기를 질소를 포함하지 않는 비산화성 가스 분위기로 하는 수단을 채용할 수도 있다.[A5] In the heat treatment step of precipitation dissolution according to any one of the above [A1] to [A4], a means for setting the treatment atmosphere to a non-oxidizing gas atmosphere containing no nitrogen may be employed.
[A6] 상기 [A1]~[A4] 중 어느 하나에 기재된 석출 용해의 열처리공정에 있어서, 처리 분위기를 질소를 포함하지 않는 비산화성 가스와 1% 이상의 산소 가스의 혼합 분위기로 하는 수단을 채용할 수도 있다.[A6] In the heat treatment step of precipitation dissolution according to any one of the above [A1] to [A4], means for setting the treatment atmosphere to be a mixed atmosphere of a non-oxidizing gas containing no nitrogen and an oxygen gas of 1% or more can be employed. It may be.
[A7] 상기 [A1]~[A4] 중 어느 하나에 기재된 석출 용해의 열처리공정에 있어서, 처리 분위기를 질소를 포함하지 않는 비산화성 가스와 3% 이상의 산소 가스의 혼합 분위기로 하고, 온도하강속도를 50℃/sec~20℃/sec의 범위로 하는 수단을 채용할 수도 있다.[A7] In the heat treatment step of precipitation dissolution according to any one of [A1] to [A4], the treatment atmosphere is a mixed atmosphere of a non-oxidizing gas containing no nitrogen and an oxygen gas of 3% or more, and the temperature drop rate The means which makes it into the range of 50 degreeC / sec-20 degreeC / sec can also be employ | adopted.
[A8] 본 발명의 실리콘 에피택셜 웨이퍼는, [A1]~[A7] 중 어느 하나에 기재된 실리콘 에피택셜 웨이퍼의 제조방법에 의해 제조된다. [A8] The silicon epitaxial wafer of the present invention is produced by the method for producing a silicon epitaxial wafer according to any one of [A1] to [A7].
(고(高)산소 p-웨이퍼에 Epi 전 또는 후에 RTA 처리)(RTA treatment before or after Epi on high oxygen p-wafer)
본 발명의 제 1 양태에 있어서의 실리콘 에피택셜 웨이퍼의 제조방법은, 최고온도의 범위가 1050℃ 이상 실리콘 융점 이하이며 온도의 상승/하강률이 150℃/sec 이상인 조건의 열처리공정을 갖는 반도체 디바이스의 제조 프로세스에 제공되는 에피택셜 실리콘 웨이퍼의 제조방법으로서, In the method for manufacturing a silicon epitaxial wafer according to the first aspect of the present invention, the semiconductor device has a heat treatment step of a condition in which the maximum temperature is in the range of 1050 ° C or higher and the silicon melting point or less and the temperature rise / fall rate is 150 ° C / sec or more. A method for manufacturing an epitaxial silicon wafer provided in a manufacturing process of
저항치가 0.02Ω㎝~1kΩ㎝이 되도록 붕소가 도핑되며, 초기 산소농도(Oi)가, 14.0×1017~22×1017atoms/㎤(Old-ASTM)인 기판을 이용하여, Boron is doped so that the resistance value is 0.02Ωcm ~ 1kΩcm, and using an substrate having an initial oxygen concentration (Oi) of 14.0 × 10 17 to 22 × 10 17 atoms / cm 3 (Old-ASTM),
상기 기판의 표면에 에피택셜층을 성장시키는 에피택셜공정과, An epitaxial process of growing an epitaxial layer on a surface of the substrate;
상기 에피택셜공정의 전 또는 후에 있어서, 처리온도 1150℃~1300℃의 범위, 보유시간 5sec~1min의 범위, 온도하강속도 10℃/sec~0.1℃/sec의 범위에서 웨이퍼를 석출 용해하여 열처리하는 공정을 갖는다.Before or after the epitaxial process, the wafer is deposited and melted and heat treated in the range of the treatment temperature of 1150 ° C to 1300 ° C, the retention time of 5 sec to 1 min, and the temperature drop rate of 10 ° C / sec to 0.1 ° C / sec. Has a process.
본 발명의 제 1 양태의 에피택셜 실리콘 웨이퍼의 제조방법에 따르면, 단결정 실리콘 인상시의 설정에서, 고 산소농도로 하고 또한, 슬립의 신장을 억제하는 효과를 갖는 붕소 농도를 비교적 작게 한 p-웨이퍼에 있어서, 석출 용해의 열처리공정에 의해, 웨이퍼 변형의 원인이 되는 산소석출핵을 용해할 수 있다. 따라서, 본 발명의 제 1 양태의 제조방법을 통해 얻어진 실리콘 웨이퍼를, 종래의 RTA처리에 비해 조건이 엄격하고, 최고온도의 범위가 1050℃~실리콘 융점의 범위, 온도의 상승/하강률이 150℃/sec~10000℃/sec, 500℃/sec~3000℃/sec, 1000℃~2000℃/sec이며, 실리콘 웨이퍼에서 생기는 최대응력이 20MPa를 초과하는 등의 엄격한 조건의 디바이스 제조 프로세스의 급속 온도상승/하강 열처리에 제공했을 경우에도, 웨이퍼의 변형을 방지할 수 있다. 동시에, 본 발명의 제 1 양태의 제조방법에 따르면, 웨이퍼 강도저하의 원인이 되는 보우트 흠집·반송 흠집으로 인해 발생하는 슬립의 신장도 방지할 수 있는 실리콘 웨이퍼를 제공가능하게 할 수 있다. According to the method for producing an epitaxial silicon wafer according to the first aspect of the present invention, a p-wafer with a relatively low boron concentration having a high oxygen concentration and an effect of suppressing slip elongation at the time of pulling up single crystal silicon, In the heat treatment step of precipitation melting, the oxygen precipitation nuclei that cause wafer deformation can be dissolved. Therefore, the silicon wafer obtained through the manufacturing method of the 1st aspect of this invention has severe conditions compared with the conventional RTA process, the maximum temperature is 1050 degreeC-the range of silicon melting | fusing point, and the temperature rise / fall rate is 150. Rapid temperature in the device manufacturing process under severe conditions such as ℃ / sec to 10000 ° C / sec, 500 ° C / sec to 3000 ° C / sec, and 1000 ° C to 2000 ° C / sec, and the maximum stress generated on a silicon wafer exceeds 20 MPa. Even when used for the rising / falling heat treatment, deformation of the wafer can be prevented. At the same time, according to the manufacturing method of the first aspect of the present invention, it is possible to provide a silicon wafer capable of preventing elongation of slip generated due to boat scratches and conveyance scratches that cause wafer strength reduction.
본 발명자들은, 실리콘 웨이퍼의 제조공정에 있어서, 웨이퍼의 변형 발생을 방지하는 동시에 슬립 발생을 방지할 수 있는 대책을 발견하였다.The inventors of the present invention have found a countermeasure that can prevent the occurrence of slip while preventing deformation of the wafer in the manufacturing process of the silicon wafer.
또한, 본 발명의 제 1 양태에 있어서, 에피택셜공정에 있어서의 처리온도는, 석출 용해의 열처리공정에 있어서의 처리온도보다 낮으면 되고, 일반적인 조건(예컨대 1000℃ 이상 1100℃ 이하)으로 하는 것이 가능하다. 또한, 온도하강속도란, 석출을 용해하기 위해 기여도가 큰 적어도 최고온도(예컨대 1050℃ 이상 1400℃ 이하의 범위)로부터 700℃까지의 범위에 있어서의 냉각 속도를 의미하는 것이다. 또 에피택셜층에 있어서의 붕소 등 도펀트의 농도는 형성되는 디바이스의 규격에 의해 설정되는데, 본 발명의 슬립이나 변형에 대한 기여도가 작기 때문에, 어떠한 도펀트 농도의 에피택셜층도 적용가능하다. In addition, in the first aspect of the present invention, the treatment temperature in the epitaxial process may be lower than the treatment temperature in the heat treatment step of precipitation melting, so as to be a general condition (for example, 1000 ° C or more and 1100 ° C or less). It is possible. In addition, a temperature fall rate means the cooling rate in the range from at least the highest temperature (for example, the range of 1050 degreeC or more and 1400 degrees C or less) with a large contribution to 700 degreeC in order to melt | dissolve a precipitation. The concentration of the dopant such as boron in the epitaxial layer is set by the specification of the device to be formed. Since the contribution of the present invention to slip and deformation is small, an epitaxial layer of any dopant concentration can be applied.
(N-도핑 고온 RTA)(N-doped high temperature RTA)
본 발명의 제 1 양태는, 최고온도의 범위가 1050℃ 이상 실리콘 융점 이하이며 온도의 상승/하강률이 150℃/sec 이상인 열처리공정을 갖는 반도체 디바이스의 제조 프로세스에 제공되는 실리콘 에피택셜 웨이퍼의 제조방법으로서, A first aspect of the present invention provides the production of a silicon epitaxial wafer provided to a semiconductor device manufacturing process having a heat treatment process with a maximum temperature in a range of 1050 ° C or more and a silicon melting point or less and a temperature rise / fall rate of 150 ° C / sec or more. As a method,
질소가 1×1013~5×1014atoms/㎤ 도핑된 기판을 이용하여, Using a substrate doped with 1 × 10 13 to 5 × 10 14 atoms /
상기 기판의 표면에 에피택셜층을 성장시키는 에피택셜공정과, An epitaxial process of growing an epitaxial layer on a surface of the substrate;
상기 에피택셜공정 후에, 처리온도 1200℃~1300℃의 범위, 보유시간 5sec~1min의 범위, 온도하강속도 10℃/sec~0.1℃/sec의 범위에서 웨이퍼를 석출 용해하여 열처리하는 공정을 갖는다. 본 발명의 제 1 양태의 에피택셜 실리콘 웨이퍼의 제조방법에 따르면, 산소석출물을 형성하기 쉬운 질소가 도핑된 p-웨이퍼에 있어서도, 웨이퍼 변형 발생의 방지와 슬립 발생의 방지를 동시에 실현가능하도록 할 수가 있다. After the epitaxial process, a process of depositing and dissolving the wafer in the range of the treatment temperature of 1200 ° C to 1300 ° C, the retention time of 5sec to 1min, and the temperature drop rate of 10 ° C / sec to 0.1 ° C / sec is performed. According to the method for producing an epitaxial silicon wafer of the first aspect of the present invention, even in a p-wafer doped with nitrogen that is easy to form an oxygen precipitate, it is possible to simultaneously prevent the occurrence of wafer deformation and the prevention of slip generation. have.
(저(低)산소 p/p+, p/p++ 웨이퍼)(Low oxygen p / p +, p / p ++ wafers)
본 발명의 제 1 양태는, 최고온도의 범위가 1050℃ 이상 실리콘 융점 이하이며 온도의 상승/하강률이 150℃/sec 이상인 열처리공정을 갖는 반도체 디바이스의 제조 프로세스에 제공되는 실리콘 에피택셜 웨이퍼의 제조방법으로서, A first aspect of the present invention provides the production of a silicon epitaxial wafer provided to a semiconductor device manufacturing process having a heat treatment process with a maximum temperature in a range of 1050 ° C or more and a silicon melting point or less and a temperature rise / fall rate of 150 ° C / sec or more. As a method,
저항치가 0.02Ω㎝~0.001Ω㎝이 되도록 붕소가 도핑되며, 초기 산소농도(Oi)가, 11.0×1017~3×1017atoms/㎤(Old-ASTM)인 기판을 이용하여, Boron is doped so that the resistance is 0.02? Cm to 0.001? Cm, and the substrate has an initial oxygen concentration (Oi) of 11.0 × 10 17 to 3 × 10 17 atoms / cm 3 (Old-ASTM),
상기 기판의 표면에 에피택셜층을 성장시키는 에피택셜공정을 갖는다. 본 발명의 제 1 양태의 에피택셜 실리콘 웨이퍼의 제조방법에 따르면, 인상시의 설정으로 저산소농도로 하고, 또한, 슬립 신장의 억제 효과를 갖는 붕소 농도가 비교적 큰 p+웨이퍼 또는 p++웨이퍼에 있어서도, 웨이퍼 변형 발생의 방지와 슬립 발생의 방지를 동시에 실현가능하도록 할 수가 있다. And an epitaxial step of growing an epitaxial layer on the surface of the substrate. According to the method for producing an epitaxial silicon wafer according to the first aspect of the present invention, the wafer is also used for a p + wafer or a p ++ wafer having a low oxygen concentration at a setting at the time of pulling and a relatively high boron concentration having an effect of suppressing slip elongation. The prevention of deformation and the prevention of slip can be realized simultaneously.
본 발명의 제 1 양태에서는, 실리콘 웨이퍼가 슬라이스되는 실리콘 단결정(실리콘 잉곳)을, CZ(초크랄스키)법으로 육성할 때, 상기 실리콘 웨이퍼의 산소농도의 범위로, 실리콘 단결정의 산소농도를 설정할 경우에는, 실리콘 융액에 대한 자기장의 인가, 도가니·결정 회전수의 제어 등으로 대응할 수 있다. 그러나, 통상의 CZ법으로는 격자간 산소농도를 4×1017atoms/㎤ 이하로 하기가 어려운 경우가 있다. 따라서, 저산소인 경우에는 실리콘 융액에 자기장을 인가하여 단결정을 육성하는 MCZ법(Magnetic CZ법)에 의해, 격자간 산소농도를 4×1017atoms/㎤ 이하로 하면 좋다. 또한, 석영도가니 및 인상하는 단결정의 회전속도를 저속으로 하여도 격자간 산소농도의 저감이 도모된다. In the first aspect of the present invention, when growing a silicon single crystal (silicon ingot) in which a silicon wafer is sliced by the CZ (Czochralski) method, the oxygen concentration of the silicon single crystal is set within the range of the oxygen concentration of the silicon wafer. In this case, it can respond by application of a magnetic field to silicon melt, control of the crucible crystal rotation speed, etc. However, in a conventional CZ method, the interstitial oxygen concentration may be difficult to be 4 × 10 17 atoms /
실질적으로는, 석영 도가니의 회전수를 R1(rpm), 결정 회전수를 R2(rpm)로 할 때, R1 : 0.1 이상 2 이하, R2 : 1 이상 7 이하의 범위로서, Substantially, when the rotation speed of the quartz crucible is R1 (rpm) and the crystal rotation speed is R2 (rpm), the range is R1: 0.1 or more and 2 or less, R2: 1 or more and 7 or less,
R1 : 0.5 이상 0.7 이하인 경우, R2 < 7-5(R1-0.5)을 만족하고, R1: 0.5 or more and 0.7 or less, satisfying R2 <7-5 (R1-0.5),
R1 : 0.7 이상 1 이하인 경우, R2 < 6을 만족하며, R1: 0.7 or more and 1 or less, R2 <6 is satisfied.
R1 : 1 이상 2 이하인 경우, R2 < 6-4(R1-1)을 만족하는 범위로 설정할 수 있다.When R1: 1 or more and 2 or less, it can set to the range which satisfy | fills R2 <6-4 (R1-1).
이 경우, 단결정중의 격자간 산소농도를 4.0×1017atoms/㎤ 이하로 하여 산소농도가 낮은 실리콘 단결정을 육성할 수 있다. In this case, the silicon single crystal with low oxygen concentration can be grown by setting the interstitial oxygen concentration in the single crystal to 4.0 × 10 17 atoms /
더욱이, 석영도가니의 회전수(R1)(rpm)와 결정 회전수(R2)(rpm)를 R1 : 0.1 이상 2 이하, R2 : 1 이상 7 이하의 범위로서, Furthermore, the rotation speed R1 (rpm) and the crystal rotation speed R2 (rpm) of the quartz crucible are in the range of R1: 0.1 or more and 2 or less, R2: 1 or more and 7 or less,
단, R1 : 0.3 이상, 0.5 이하인 경우, R2 < 7-5(R1-0.3)을 만족하고, However, when R1: 0.3 or more and 0.5 or less, R2 <7-5 (R1-0.3) is satisfied,
R1 : 0.5 이상 0.7 이하인 경우, R2 < 6을 만족하며, R1: 0.5 or more and 0.7 or less, satisfies R2 <6,
R1 : 0.7 이상 1 이하인 경우, R2 < 6-3.4(R1-0.7)을 만족하는 범위로 설정하면 된다.R1: 0.7 or more and 1 or less, may be set in a range satisfying R2 <6-3.4 (R1-0.7).
이 경우, 단결정중의 격자간 산소농도를 3.5×1017atoms/㎤ 이하로 하여, 저산소농도의 실리콘 단결정을 제공할 수 있다. In this case, the silicon single crystal having a low oxygen concentration can be provided by setting the interstitial oxygen concentration in the single crystal to 3.5 × 10 17 atoms /
또한, 본 발명의 제 1 양태에서, 실리콘 융액에 인가하는 자기장은 수평 자기장이나 커스프 자기장(cusped magnetic field) 등을 이용할 수 있다. 예컨대 수평 자기장의 강도로서는, 3000~5000G(0.3T~0.5T)으로 할 수 있다. 자기장 강도가 상기 범위 이하이면 실리콘 융액의 대류억제효과가 충분하지 않아 고액 계면의 형상을 바람직한 형상으로 할 수 없는 동시에, 산소농도를 충분히 저하시킬 수 없어 바람직하지 않다. 또한, 상기 범위 이상으로 자기장 강도를 높이면, 대류가 지나치게 억제되어, 고온의 실리콘 융액이 석영도가니 내표면의 열화를 진행시킴에 따라, 결정의 무전위화율이 저하되므로 바람직하지 않다.In addition, in the first aspect of the present invention, the magnetic field applied to the silicon melt may use a horizontal magnetic field, a cusped magnetic field, or the like. For example, the strength of the horizontal magnetic field can be 3000 to 5000G (0.3T to 0.5T). If the magnetic field strength is less than or equal to the above range, the convection inhibitory effect of the silicon melt is not sufficient, so that the shape of the solid-liquid interface cannot be made a desirable shape, and the oxygen concentration cannot be sufficiently reduced, which is not preferable. In addition, when the magnetic field strength is increased above the above range, convection is excessively suppressed, and as the high temperature silicon melt proceeds to deterioration of the inner surface of the quartz crucible, the dislocation free rate of the crystal decreases, which is not preferable.
또한, 본 발명에서는, 자기장 중심위치와 결정인상시의 융액표면위치의 관계를 바람직하게는 -75㎜~+50㎜로 하고, 보다 바람직하게는 -20~+45㎜로 한다. 여기서 자기장 중심위치란, 수평 자기장에 있어서는 자기장 발생 코일의 중심이 위치하는 높이 위치를 의미한다. -75㎜란, 자기장 중심위치가 융액 액면으로부터 하방 75㎜인 것을 뜻한다. +50㎜란, 자기장 중심위치가 융액 액면으로부터 상방 50㎜인 것을 뜻한다. In the present invention, the relationship between the magnetic field center position and the melt surface position at the time of crystallization is preferably -75 mm to +50 mm, more preferably -20 to +45 mm. Here, the magnetic field center position means a height position where the center of the magnetic field generating coil is located in the horizontal magnetic field. -75 mm means that the magnetic field center position is 75 mm below the melt liquid level. +50 mm means that the magnetic field center position is 50 mm upward from the melt surface.
또한, CZ법 또는 MCZ법에 의한 인상에 있어서 실리콘 융액의 대류를 억제하여 석영도가니의 용해량을 줄이는 동시에, 합성 석영도가니를 사용하여, 석영도가니 내의 불순물농도를 저감시킴으로써, 보다 FZ결정에 가까운 품질의 CZ결정을 육성할 수가 있다.In addition, by suppressing the convection of the silicon melt in the pulling by the CZ method or the MCZ method, the melting amount of the quartz crucible is reduced, and the impurity concentration in the quartz crucible is reduced by using a synthetic quartz crucible, which is closer to the FZ crystal quality. CZ crystals can be grown.
여기서, 합성 석영도가니란, 적어도 원료 융액에 접촉하는 내표면이 이하와 같은 합성 석영으로 형성된 것을 의미한다. Here, the synthetic quartz crucible means that at least the inner surface in contact with the raw material melt is formed of the synthetic quartz as follows.
합성 석영은, 화학적으로 합성·제조한 원료이며, 합성 석영 유리분(粉)은 비정질이다. 합성 석영의 원료는 기체 또는 액체이기 때문에, 용이하게 정제할 수 있으며 합성 석영분은 천연 석영분보다 고순도로 할 수 있다. 합성 석영 유리 원료에는, 사염화탄소 등의 기체의 원료와, 규소 알콕시드와 같은 액체의 원료가 있다. 합성 석영분 유리에서는, 모든 불순물을 0.1ppm 이하로 하는 것이 가능하다.Synthetic quartz is a raw material synthesized and manufactured chemically, and the synthetic quartz glass powder is amorphous. Since the raw material of synthetic quartz is gas or liquid, it can be refine | purified easily and synthetic quartz powder can be made higher purity than natural quartz powder. Synthetic quartz glass raw materials include a raw material of a gas such as carbon tetrachloride and a raw material of a liquid such as silicon alkoxide. In the synthetic quartz powder glass, all impurities can be made 0.1 ppm or less.
합성 석영 유리분을 용융하여 얻어진 유리에서는, 광 투과율을 측정하면, 파장 200nm 정도까지의 자외선이 양호하게 투과된다. 즉 이 유리는, 자외선 광학용도로 이용되는 사염화탄소를 원료로 한 합성 석영 유리에 가까운 특성을 갖는 것으로 생각된다.In the glass obtained by melting a synthetic quartz glass powder, when the light transmittance is measured, ultraviolet rays up to a wavelength of about 200 nm are transmitted well. That is, this glass is considered to have a characteristic close to the synthetic quartz glass which used carbon tetrachloride as a raw material for ultraviolet optical use.
합성 석영 유리분을 용융하여 얻어진 유리에서는, 파장 245nm의 자외선으로 여기하여 얻어지는 형광 스펙트럼을 측정하면, 천연 석영분의 용융품과 같은 형광 피크는 보이지 않는다. In the glass obtained by melting a synthetic quartz glass powder, when the fluorescence spectrum obtained by excitation by the ultraviolet-ray of wavelength 245nm is measured, the fluorescent peak like the molten product of a natural quartz powder is not seen.
함유하는 불순물농도, 실란올(silanol)량, 광투과율 또는 파장 245nm의 자외선으로 여기하여 얻어지는 형광 스펙트럼 등을 측정함으로써, 유리 재료가 천연석영이었는지 합성 석영이었는지를 판별할 수 있다. By measuring the impurity concentration to contain, the amount of silanol, the light transmittance, or the fluorescence spectrum obtained by excitation with an ultraviolet ray having a wavelength of 245 nm, it can be determined whether the glass material was natural quartz or synthetic quartz.
또한, 본 발명의 제 1 양태에서는, 실리콘 융액 표면의 가스흐름상태를 제어하기 위하여, 로(爐)의 내부압력이 10torr(1.3kPa) 이상, 바람직하게는 30torr 이상 200torr 이하(4.0~27kPa), 더욱 바람직하게는, 30torr 이상 70torr 이하(4.0~9.3kPa)인 것이 바람직하다. 로 내부의 압력이 증대되면 Ar 등의 불활성 가스의 융액상에서의 유속이 저하됨에 따라, 융액으로부터 증발된 SiO 등의 반응물 가스가 배기되기 어려워져, 결정중의 산소농도가 높아진다. 또한, SiO가 배기되지 않고, 로 내부의 융액 상부의 1100℃ 정도 또는 보다 저온인 부분에 응집됨에 따라 먼지를 발생시킨다. 그리고 이러한 먼지가 융액에 낙하함에 따라 결정의 유전위화를 일으킨다. 로 내부압력의 상한은, 이러한 경우들을 방지하기 위하여 상기의 상한치의 압력을 규정하였다.In addition, in the first aspect of the present invention, in order to control the gas flow state on the surface of the silicon melt, the internal pressure of the furnace is 10 torr (1.3 kPa) or more, preferably 30 to 200 tortor (4.0 to 27 kPa), More preferably, it is preferable that they are 30 tortor or more and 70 torror or less (4.0-9.3 kPa). As the pressure inside the furnace increases, the flow rate of the inert gas such as Ar in the melt phase decreases, so that the reactant gas such as SiO evaporated from the melt hardly exhausts, thereby increasing the oxygen concentration in the crystal. In addition, since SiO is not exhausted and agglomerates to about 1100 ° C. or lower temperature of the upper part of the melt inside the furnace, dust is generated. And as this dust falls into the melt, it causes a dielectric dislocation of the crystal. The upper limit of the furnace internal pressure defined the pressure of the upper limit in order to prevent these cases.
또한, 본 발명의 제 1 양태에서는, CZ로 내부에 공급하는 분위기 가스 유량을 100~200리터/min 이상으로 하고 CZ로 내부의 압력을 6700pa 이하로 하여, 용융액 표면으로부터 증발되는 SiO를 효과적으로 장치 밖으로 배출시키는 동시에, 용융액 표면을 떠도는 이물도 도가니 벽으로 쫓아, 결정중의 산소농도가 높아지는 것을 방지할 수가 있다. In addition, in the first aspect of the present invention, the flow rate of the atmospheric gas supplied into the CZ inside is set to 100 to 200 liters / min or more, and the internal pressure is set to 6700 pa or less in the CZ, so that SiO evaporated from the surface of the melt can be effectively removed from the apparatus. At the same time, foreign matter that floats on the surface of the melt can also be traced to the crucible wall, thereby preventing the oxygen concentration in the crystal from increasing.
(고산소 p+, p++웨이퍼에 Epi전, RTA 처리 후)(Before Epi and PTA on high oxygen p + and p ++ wafers)
본 발명의 제 1 양태의 실리콘 웨이퍼의 제조방법은, 최고온도의 범위가 1050℃ 이상 실리콘 융점 이하이고 온도의 상승/하강률이 150℃/sec 이상인 열처리공정을 갖는 반도체 디바이스의 제조 프로세스에 제공되는 실리콘 에피택셜 웨이퍼의 제조방법으로서, The manufacturing method of the silicon wafer of the 1st aspect of this invention is provided to the manufacturing process of the semiconductor device which has the heat processing process whose maximum temperature range is 1050 degreeC or more and silicon melting point or less, and the temperature rise / fall rate is 150 degreeC / sec or more. As a method of manufacturing a silicon epitaxial wafer,
저항치가 0.02Ω㎝~0.001Ω㎝이 되도록 붕소가 도핑되고, 초기 산소농도(Oi)가, 11.0×1017~18×1017atoms/㎤(Old-ASTM)인 기판을 이용하여, Boron is doped so that the resistance value is 0.02? Cm-0.001? Cm, and the substrate has an initial oxygen concentration (Oi) of 11.0 x 10 17-18 x 10 17 atoms / cm 3 (Old-ASTM),
상기 기판의 표면에 에피택셜층을 성장시키는 에피택셜공정과, An epitaxial process of growing an epitaxial layer on a surface of the substrate;
상기 에피택셜공정 전에, 처리온도 1150℃~1300℃의 범위, 보유시간 5sec~1min의 범위, 온도하강속도 10℃/sec~0.1℃/sec의 범위로 하는 석출 용해의 열처리공정을 갖는다. 본 발명의 제 1 양태의 에피택셜 실리콘 웨이퍼의 제조방법에 따르면, 인상시의 설정에 의해 고산소 농도가 되고, 또한, 산소석출 증대효과를 갖는 붕소 농도가 비교적 큰 p+웨이퍼 또는 p++웨이퍼에 있어서도, 웨이퍼 변형 발생의 방지와 슬립 발생의 방지를 동시에 가능하게 할 수 있다. Prior to the epitaxial process, a heat treatment step of precipitation melting is carried out in the range of the treatment temperature of 1150 ° C to 1300 ° C, the retention time of 5 sec to 1 min, and the temperature drop rate of 10 ° C / sec to 0.1 ° C / sec. According to the epitaxial silicon wafer manufacturing method of the first aspect of the present invention, even in a p + wafer or a p ++ wafer, which has a high oxygen concentration by setting at the time of pulling and a relatively high boron concentration having an oxygen precipitation increasing effect, It is possible to simultaneously prevent the occurrence of wafer deformation and the occurrence of slip.
본 발명의 제 1 양태의 상기 석출 용해의 열처리공정에 있어서, In the heat treatment step of the precipitation melting of the first aspect of the present invention,
처리 분위기를, 질소를 포함하지 않는 비산화성 가스 분위기, 질소를 포함하지 않는 비산화성 가스와 1% 이상의 산소 가스의 혼합 분위기, 및 질소를 포함하지 않는 비산화성 가스와 3% 이상의 산소 가스의 혼합 분위기 중 어느 하나로 하고, 온도하강속도를 50℃/sec~20℃/sec의 범위로 하는 수단을 채용한다. 이와 같이, 공공(空孔) 주입 가스인 질소를 포함하지 않는 분위기로 처리함으로써, 웨이퍼 변형 발생의 방지와 슬립 발생의 방지를 동시에 가능하게 할 수가 있다. 더욱이, 이에 추가하여 상기한 수단 중에서는 비교적 높은 산소농도일 경우에는 온도하강속도를 크게 함으로써, 웨이퍼 변형 발생의 방지와 슬립 발생의 방지를 동시에 가능하게 할 수가 있다. 한편, 혼합 분위기의 경우, 산소 가스의 함유 상한치는 10%로 한다. The treatment atmosphere is a non-oxidizing gas atmosphere containing no nitrogen, a non-oxidizing gas containing no nitrogen and a mixed atmosphere of at least 1% oxygen gas, and a mixed atmosphere containing a non-oxidizing gas containing nitrogen and at least 3% oxygen. Any one of them is employed, and a means for setting the temperature drop rate in the range of 50 ° C / sec to 20 ° C / sec is employed. In this way, by treating in an atmosphere that does not contain nitrogen, which is a void injection gas, it is possible to simultaneously prevent the occurrence of wafer deformation and the prevention of slip generation. In addition, in the above-mentioned means, when the oxygen concentration is relatively high, the temperature lowering speed can be increased to prevent the occurrence of wafer deformation and the prevention of slip generation at the same time. On the other hand, in the mixed atmosphere, the upper limit of the content of oxygen gas is 10%.
본 발명의 제 1 양태의 실리콘 에피택셜 웨이퍼는, 상기 중 어느 하나에 기재된 실리콘 에피택셜 웨이퍼의 제조방법에 의해 제조되어 있기 때문에, 도 6에 나타내는 오버레이 에러의 원인이 되는 웨이퍼의 휨 등의 변형 발생과, 도 5에 나타내는 바와 같은 지지되어 있는 웨이퍼 에지 부분의 슬립 전위 발생을 동시에 방지가능하다. Since the silicon epitaxial wafer of the 1st aspect of this invention is manufactured by the manufacturing method of the silicon epitaxial wafer in any one of the above, distortion, such as the curvature of the wafer which causes an overlay error shown in FIG. 6, arises. And slip dislocations of the supported wafer edge portion as shown in FIG. 5 can be prevented at the same time.
<제 2 양태><2nd aspect>
[B1] 본 발명의 제 2 양태에 있어서의 실리콘 웨이퍼의 제조방법은, 최고온도의 범위가 1050℃ 이상 실리콘 융점 이하이며, 온도의 상승/하강률이 150℃/sec 이상인 열처리공정을 갖는 반도체 디바이스의 제조 프로세스에 제공되는 실리콘 웨이퍼의 제조방법으로서, [B1] In the method for manufacturing a silicon wafer according to the second aspect of the present invention, a semiconductor device having a heat treatment step in which the maximum temperature is in the range of 1050 ° C or more and the melting point of silicon is less than 150 ° C / sec. As a method of manufacturing a silicon wafer provided in a manufacturing process of
초크랄스키법에 의해 실리콘 단결정 직동부(直胴部)를 그로운-인(Grown-in) 결함이 존재하지 않는 무결함영역으로서 육성하는, 실리콘 단결정 인상공정과, A silicon single crystal pulling step of growing a silicon single crystal linear moving portion by a Czochralski method as a defect-free region in which no grown-in defects exist;
슬라이스된 웨이퍼를 경면가공하는 경면처리공정과, A mirror processing step of mirror-processing the sliced wafer,
질소를 포함하지 않는 비산화성 가스 분위기 하에서, 처리온도 950℃~1200℃의 범위, 보유시간 5sec~1min의 범위, 온도하강속도 10℃/sec~0.1℃/sec의 범위에서 웨이퍼를 석출 용해하여 열처리하는 공정을 가지며, In a non-oxidizing gas atmosphere that does not contain nitrogen, the wafer is deposited and melted in the range of the processing temperature of 950 ° C. to 1200 ° C., the retention time of 5 sec to 1 min, and the temperature drop rate of 10 ° C./sec to 0.1 ° C./sec. Has a process to
상기 석출 용해의 열처리공정을, 경면처리공정의 전 또는 후에 수행함으로써 상기 과제를 해결하였다.The said subject was solved by performing the said heat treatment process of precipitation melting before or after a mirror surface treatment process.
[B2] 본 발명의 제 2 양태는, 최고온도의 범위가 1050℃ 이상 실리콘 융점 이하이고, 온도의 상승/하강률이 150℃/sec 이상인 열처리공정을 갖는 반도체 디바이스의 제조 프로세스에 제공되는 실리콘 웨이퍼의 제조방법으로서, [B2] The second aspect of the present invention provides a silicon wafer provided in a semiconductor device manufacturing process having a heat treatment step in which the maximum temperature is in the range of 1050 ° C or higher and the melting point of the silicon is lower than or equal to 150 ° C / sec. As a manufacturing method of
초크랄스키법에 의해 실리콘 단결정 직동부를 그로운-인 결함이 존재하지 않는 무결함영역 및 OSF영역을 포함하도록 하여 육성하는, 실리콘 단결정 인상공정과, A silicon single crystal pulling step of growing the silicon single crystal linear motion part by the Czochralski method to include a defect-free region and an OSF region where no grown-in defects exist;
슬라이스된 웨이퍼를 경면가공하는 경면처리공정과, A mirror processing step of mirror-processing the sliced wafer,
질소를 포함하지 않는 비산화성 가스 분위기 하에서, 처리온도 1225℃~1350℃의 범위, 보유시간 5sec~1min의 범위, 온도하강속도 10℃/sec~0.1℃/sec의 범위에서 웨이퍼를 석출 용해하여 열처리하는 공정을 가지며, In a non-oxidizing gas atmosphere containing no nitrogen, the wafer is deposited and melted in the range of the processing temperature of 1225 ° C to 1350 ° C, the holding time of 5sec to 1min, and the temperature drop rate of 10 ° C / sec to 0.1 ° C / sec. Has a process to
상기 석출 용해의 열처리공정을, 경면처리공정의 전 또는 후에 수행함으로써 상기 과제를 해결하였다.The said subject was solved by performing the said heat treatment process of precipitation melting before or after a mirror surface treatment process.
[B3] [B1] 또는 [B2]에 기재된 본 발명의 제 2 양태의 실리콘 웨이퍼의 제조방법에서는, 상기 석출 용해의 열처리공정에 있어서, 처리 분위기로서 질소를 포함하지 않는 비산화성 가스와 3% 이상의 산소 가스의 혼합 분위기를 이용하면 된다.[B3] In the method for producing a silicon wafer according to the second aspect of the present invention as described in [B1] or [B2], in the heat treatment step of precipitation dissolution, a non-oxidizing gas containing no nitrogen as a treatment atmosphere and 3% or more. What is necessary is just to use the mixed atmosphere of oxygen gas.
[B4] [B1] ~[B3] 중 어느 하나에 기재된 본 발명의 제 2 양태의 실리콘 웨이퍼의 제조방법에서는, 상기 인상공정에 있어서, 초기 산소농도(Oi)를 12.0×1017~20×1017atoms/㎤(Old-ASTM)로 설정할 수 있다.[B4] In the method for producing a silicon wafer according to any one of [B1] to [B3], in the pulling step, the initial oxygen concentration Oi is 12.0 × 10 17 to 20 × 10 in the pulling-up step. 17 atoms / cm 3 (Old-ASTM) can be set.
[B5] 본 발명의 제 2 양태의 실리콘 웨이퍼는, [B1]~[B4] 중 어느 하나에 기재된 실리콘 웨이퍼의 제조방법에 의해 제조된다. [B5] The silicon wafer of the second aspect of the present invention is produced by the method for producing a silicon wafer according to any one of [B1] to [B4].
본 발명의 제 2 양태에 있어서의 실리콘 웨이퍼의 제조방법은, 최고온도의 범위가 1050℃ 이상 실리콘 융점 이하이고, 온도의 상승/하강률이 150℃/sec 이상인 열처리공정을 갖는 반도체 디바이스의 제조 프로세스에 제공되는 실리콘 웨이퍼의 제조방법으로서, In the method for manufacturing a silicon wafer according to the second aspect of the present invention, a process for producing a semiconductor device having a heat treatment step in which the maximum temperature is in the range of 1050 ° C or higher and the melting point of the silicon is lower than or equal to 150 ° C / sec. As a method of manufacturing a silicon wafer provided in
초크랄스키법에 의해 실리콘 단결정 직동부를 그로운-인 결함이 존재하지 않는 무결함영역으로서 육성하는 실리콘 단결정 인상공정과, A silicon single crystal pulling step of growing a silicon single crystal linear portion by a Czochralski method as a defect-free area in which no grown-in defects exist;
슬라이스된 웨이퍼를 경면가공하는 경면처리공정과, A mirror processing step of mirror-processing the sliced wafer,
질소를 포함하지 않는 비산화성 가스 분위기 하에서, 처리온도 950℃~1200℃의 범위, 보유시간 5sec~1min의 범위, 온도하강속도 10℃/sec~0.1℃/sec의 범위에서 웨이퍼를 석출 용해하여 열처리하는 공정을 가지며, In a non-oxidizing gas atmosphere that does not contain nitrogen, the wafer is deposited and melted in the range of the processing temperature of 950 ° C. to 1200 ° C., the retention time of 5 sec to 1 min, and the temperature drop rate of 10 ° C./sec to 0.1 ° C./sec. Has a process to
상기 석출 용해의 열처리공정을, 경면처리공정의 전 또는 후에 수행한다.The heat treatment step of the precipitation dissolution is performed before or after the mirror surface treatment step.
본 발명의 제 2 양태의 실리콘 웨이퍼의 제조방법에 따르면, 단결정 실리콘 인상 시에, 그로운-인 무결함이며, 더욱이, 석출 용해의 열처리공정에 의해, 변형 원인이 되는 산소석출핵을 용해한다. 따라서, 종래의 RTA 처리에 비해 조건이 엄격하고, 최고온도의 범위가 1050℃~실리콘 융점의 범위, 온도의 상승/하강률이 150℃/sec~10000℃/sec, 500℃/sec~3000℃/sec, 1000℃~2000℃/sec으로 하고, 실리콘 웨이퍼에서 생기는 최대응력이 20MPa를 초과하는 등의 매우 엄격한 조건의 디바이스 제조 프로세스의 급속 온도상승/하강 열처리에 제공했을 경우에도, 웨이퍼의 변형을 방지할 수 있다. 동시에, 웨이퍼 강도저하의 원인이 되는 보우트 흠집·반송 흠집으로 인해 발생하는 슬립의 신장도 방지할 수 있는 실리콘 웨이퍼를 제공가능하도록 할 수가 있다. According to the method for producing a silicon wafer of the second aspect of the present invention, when pulling up single-crystal silicon, it is grown-in defects, and further, the oxygen precipitation nucleus that causes deformation is dissolved by the heat treatment step of precipitation melting. Therefore, the conditions are stricter than the conventional RTA treatment, the maximum temperature range is 1050 ° C to silicon melting point, and the temperature rise / fall rate is 150 ° C / sec to 10000 ° C / sec, 500 ° C / sec to 3000 ° C. / sec, 1000 ° C to 2000 ° C / sec, even when subjected to the rapid temperature rise / fall heat treatment of the device fabrication process under extremely stringent conditions such as the maximum stress generated in the silicon wafer exceeding 20 MPa, It can prevent. At the same time, it is possible to provide a silicon wafer capable of preventing the elongation of slip caused by the bow scratch and the conveyance scratch, which causes the wafer strength to be reduced.
본 발명자들은, 실리콘 웨이퍼의 제조공정에 있어서, 웨이퍼 변형 발생의 방지와 슬립 발생의 방지를 동시에 가능하게 하는 대책으로서, 초크랄스키법에 의해 육성될 때 설정해야 할 조건을 발견하였다. The inventors have found a condition to be set when grown by the Czochralski method as a countermeasure that enables simultaneous prevention of wafer deformation and slip generation in a silicon wafer manufacturing process.
본 발명의 제 2 양태의 실리콘 웨이퍼의 제조방법에 있어서는, 실리콘 단결정을 초크랄스키법에 의해 육성할 때, 그로운-인 무결함의 실리콘 단결정을 인상할 수 있는 인상 속도로 실리콘 단결정을 육성한다.In the method for producing a silicon wafer of the second aspect of the present invention, when the silicon single crystal is grown by the Czochralski method, the silicon single crystal is grown at an pulling speed capable of pulling up a grown-in defect-free silicon single crystal.
본 발명에 있어서 「그로운-인(Grown-in) 무결함」이란, COP결함이나 전위 클러스터 등의 결정육성에 따라 생길 가능성이 있는 모든 결함이 배제되는 것을 의미한다. 더욱이, OSF영역을 배제할 수 있으며, Pv영역, Pi영역인 것을 의미한다. In the present invention, "grown-in defect" means that all defects that may occur due to crystal growth such as COP defects or dislocation clusters are excluded. Furthermore, the OSF region can be excluded, meaning that it is a Pv region or a Pi region.
OSF 영역은 이하의 방법으로 현재화(顯在化)할 수 있다. 우선, 웨이퍼를 건조 산소분위기에서 900℃로부터 1000℃까지 온도상승속도 5℃/min으로 온도를 상승시킨 후, 건조 산소분위기 하에서 1000℃로 1시간 보유한다. 그 후, 웨이퍼를 습한(wet) 산소분위기에서 1000℃로부터 1150℃까지 온도상승속도 3℃/min으로 온도를 상승시킨 후, 습한 산소분위기에서 1150℃로 2시간 보유한다. 그 후, 더욱이, 900℃까지 온도를 하강시키는 열처리를 한 후에, 2㎛의 라이트 에칭을 실시하여 OSF영역을 현재화시킨다. OSF영역은, 현재화시킨 OSF밀도의 웨이퍼 면내 분포를 측정했을 때, OSF의 밀도가 10개/㎠ 이상인 영역을 뜻한다. OSF영역이 배제가능하다는 것은, 상술한 바와 같이 OSF영역을 현재화시켜, OSF 밀도의 웨이퍼 면내 분포를 측정했을 때, OSF의 밀도가 10개/㎠인 영역이 존재하지 않을 경우, OSF영역이 존재하지 않는 것으로, 즉, OSF영역이 배제 가능한 것으로 판단한다. The OSF area can be made current by the following method. First, the temperature of the wafer is raised at a temperature rising rate of 5 ° C./min from 900 ° C. to 1000 ° C. in a dry oxygen atmosphere, and then held at 1000 ° C. under a dry oxygen atmosphere for 1 hour. Thereafter, the wafer is heated in a wet oxygen atmosphere at a temperature rise rate of 3 ° C./min from 1000 ° C. to 1150 ° C., and then held at 1150 ° C. for 2 hours in a wet oxygen atmosphere. Thereafter, furthermore, after the heat treatment for lowering the temperature to 900 ° C., light etching of 2 μm is performed to make the OSF region present. OSF area means the area | region whose density of OSF is 10 / cm <2> or more, when the wafer in-plane distribution of OSF density made into a present is measured. The fact that the OSF region can be excluded means that the OSF region is present when the OSF region is present and the OSF density in-plane distribution of the OSF density is measured. In other words, it is determined that the OSF area can be excluded.
또한, 초크랄스키법에 의해 실리콘 단결정 잉곳을 육성했을 때, 상기 잉곳 내에서의 격자간 실리콘형 점결함이 지배적으로 존재하는 영역을 I영역으로 하고, 공공(空孔)형 점결함이 지배적으로 존재하는 영역을 V영역으로 하며, 격자간 실리콘형 점결함의 응집체 및 공공(空孔)형 점결함의 응집체가 존재하지 않는 영역을 P영역으로 한다. 이 때, 상기 I영역에 인접하고 또한 상기 P영역에 속하여 침입형 전위를 형성할 수 있는 최저 격자간 실리콘 농도 미만의 영역을 Pi영역으로 한다. 또한, 상기 OSF영역에 인접하고 또한 상기 P영역에 속하여 COP을 형성할 수 있는 공공(空孔) 농도 이하의 영역을 Pv영역으로 한다. In addition, when a silicon single crystal ingot is grown by the Czochralski method, the region where the interstitial silicon type defects predominantly exist in the ingot is defined as the I region, and the void type defects predominantly exist. The region is referred to as the V region, and the region in which aggregates of interstitial silicon type defects and aggregates of void type defects do not exist is referred to as P region. At this time, the Pi region is a region below the lowest interstitial silicon concentration capable of forming an invasive dislocation adjacent to the I region and belonging to the P region. In addition, a region below the pore concentration that can form COP adjacent to the OSF region and belonging to the P region is a Pv region.
실리콘 웨이퍼는, CZ법에 의해 인상로(引上爐) 내부의 실리콘 융액으로 잉곳을 Voronkov의 이론에 근거한 소정의 인상속도 프로파일로 인상시킨 후, 그 잉곳을 잘라내어 제작된다. 일반적으로, CZ법에 의해 로 내부의 실리콘 융액으로부터 실리콘 단결정의 잉곳을 인상시켰을 때에는, 실리콘 단결정에 있어서의 결함으로서, 점결함(point defect)과 점결함의 응집체(agglomerates : 삼차원 결함)가 발생한다. 점결함은 공공(空孔)형 점결함과 격자간 실리콘형 점결함의 두 가지의 일반적인 형태가 있다. 공공(空孔)은 하나의 실리콘 원자가 실리콘 결정 격자에서 정상적인 위치 중 하나로부터 이탈한 것이다. 이러한 공공(空孔)에 기인하는 결함이 공공(空孔)형 점결함이다. 한편, 실리콘 결정의 격자점 이외의 위치(침입형 자리(interstitial site))에 존재하는 실리콘 원자가 격자간 실리콘이다. 이러한 격자간 실리콘에 기인하는 결함이 격자간 실리콘 점결함이다. The silicon wafer is produced by pulling the ingot with a predetermined melt rate profile based on Voronkov's theory with the silicon melt inside the pulling furnace by the CZ method. In general, when a silicon single crystal ingot is pulled from a silicon melt inside a furnace by the CZ method, agglomerates of point defects and point defects occur as defects in the silicon single crystal. There are two general types of point defects: open point defects and interstitial silicon type point defects. Void is one silicon atom deviated from one of its normal positions in the silicon crystal lattice. A defect caused by such voids is a void type defect. On the other hand, silicon atoms existing at positions other than the lattice points of silicon crystals (interstitial sites) are interstitial silicon. The defect resulting from such interstitial silicon is interstitial silicon dot defect.
점결함은 일반적으로 실리콘 융액(용융 실리콘)과 잉곳(고체상 실리콘) 사이의 접촉면에서 형성된다. 그러나, 잉곳을 계속해서 인상함으로써 접촉면이었던 부분은 인상과 함께 냉각되기 시작한다. 냉각되는 동안, 공공(空孔) 또는 격자간 실리콘은 확산되고, 공공(空孔)의 응집체(vacancy agglomerates)인 COP 또는 격자간 실리콘의 응집체(interstitial agglomerates)인 전위 클러스터가 형성된다. 바꿔 말하면, 응집체는 점결함의 합병에 기인하여 발생하는 삼차원 구조이다. 공공(空孔)형 점결함의 응집체는 상술한 COP 이외에, LSTD(Laser Scattering Tomograph Defects) 또는 FPD(Flow Pattern Defects)라 불리는 결함을 포함한다. 격자간 실리콘형 점결함의 응집체는 상술한 LD라 불리는 결함을 포함한다. FPD란, 잉곳을 잘라내어 제작한 실리콘 웨이퍼를 30분간 세코에칭(Secco etching, HF : K2Cr2O7(0.15mol/l) = 2 : 1의 혼합액에 의한 에칭)했을 때에 나타나는 특이한 플로우 패턴을 띄는 흔적의 근원이다. LSTD란, 실리콘 단결정 내에 적외선을 조사했을 때에 실리콘과는 다른 굴절율을 가지며 산란광을 발생시키는 근원이다. Point defects are generally formed at the contact surface between the silicon melt (melted silicon) and the ingot (solid silicon). However, by continuously pulling up the ingot, the portion that was the contact surface begins to cool with the impression. During cooling, the void or interstitial silicon diffuses and dislocation clusters are formed, which are COP or vacancy agglomerates, or interstitial agglomerates of interstitial silicon. In other words, aggregates are three-dimensional structures that arise due to the merging of point defects. Aggregates of void type defects include defects called Laser Scattering Tomograph Defects (LSTD) or Flow Pattern Defects (FPD) in addition to the above-described COP. Aggregates of interstitial silicon type point defects include the defects referred to as LD described above. FPD refers to a unique flow pattern that appears when a silicon wafer prepared by cutting an ingot is subjected to Secco etching (HF: K 2 Cr 2 O 7 (0.15 mol / l) = 2: 1 mixed solution) for 30 minutes. It is the source of prominent signs. LSTD is a source of generating scattered light with a refractive index different from that of silicon when irradiated with infrared rays in a silicon single crystal.
Voronkov의 이론에서는, 결함의 수가 적은 고순도 잉곳을 성장시키기 위하여, 잉곳의 인상속도를 V(㎜/분), 잉곳과 실리콘 융액의 계면 근방의 잉곳 연직방향의 온도구배를 G(℃/㎜)라 할 때, V/G(㎟/분·℃)을 제어한다.In Voronkov's theory, in order to grow a high-purity ingot with a small number of defects, the pulling speed of the ingot is V (mm / min), and the temperature gradient in the ingot vertical direction near the interface between the ingot and the silicon melt is G (° C / mm). V / G (mm2 / min 占 폚) is controlled.
상기 V/G 값이 높은 값부터 낮은 값으로 변화하는 것에 대응하여, 잉곳 내에 상술한 V영역, OSF영역, Pv영역, Pi영역, I영역이 순서대로 형성된다. In response to the V / G value changing from a high value to a low value, the above-described V region, OSF region, Pv region, Pi region, and I region are formed in this order.
이러한 영역의 경계가 되는 V/G의 값은, V영역과 OSF영역의 경계가 되는 문턱값, OSF영역과 Pv영역의 경계가 되는 문턱값, Pv영역과 Pi영역의 경계가 되는 문턱값, Pi영역과 I영역의 경계가 되는 문턱값의 순으로 감소한다.The value of V / G which is a boundary between these regions is the threshold which is the boundary between the V region and the OSF region, the threshold which is the boundary between the OSF region and the Pv region, the threshold which is the boundary between the Pv region and the Pi region, and Pi. It decreases in the order of the threshold that is the boundary between the region and region I.
이러한 V/G의 값은, 인상로 상부에 있어서의 핫 존의 구조 등, 각 실제 기기에 따라 다르지만, COP 밀도, OSF밀도, BMD밀도, LSTD밀도 또는 FPD, 라이트 에칭 결함밀도 등을 측정함으로써 판별가능하다.The value of V / G varies depending on the actual device such as the structure of the hot zone at the top of the pulling furnace, but is determined by measuring the COP density, OSF density, BMD density, LSTD density or FPD, light etching defect density, and the like. It is possible.
「라이트 에칭 결함」이란, 이하의 방법으로 검출되는 결함이다. 우선, As-Grown의 실리콘 단결정 웨이퍼를 황산동수용액에 침지한 후 자연 건조하고, 질소분위기에서 900℃, 20분 정도의 열처리와 함께 Cu 데코레이션을 실행한다. 그 후, 시험편 표층의 Cu실리사이드층을 제거하기 위하여, HF/HNO3 혼합 용액내에 침지하여 표층을 수십 미크론 정도 에칭하여 제거한다. 그 후, 웨이퍼 표면을 2㎛ 라이트 에칭(크롬산 에칭)하고, 광학현미경을 이용하여 라이트 에칭 결함을 검출한다. 이러한 평가 수법에 따르면, 결정육성시에 형성된 전위 클러스터를 Cu 데코레이션함으로써 현재화시켜, 전위 클러스터를 양호한 감도로 검출할 수가 있다. 즉, 라이트 에칭 결함에는 전위 클러스터가 포함된다.A "light etching defect" is a defect detected by the following method. First, as-grown silicon single crystal wafers are immersed in copper sulfate aqueous solution, and then naturally dried. Cu decoration is performed with heat treatment at 900 ° C. for 20 minutes in a nitrogen atmosphere. Then, to remove the Cu silicide layer on the specimen surface, it is immersed in the HF / HNO 3 mixed solution is removed by etching the surface layer of several tens of microns. Thereafter, the wafer surface is subjected to 2 탆 light etching (chromic acid etching), and a light etching defect is detected using an optical microscope. According to this evaluation method, the potential cluster formed at the time of crystal growth can be made current by decorating Cu, and the potential cluster can be detected with favorable sensitivity. That is, the write etching defect includes dislocation clusters.
또한, 「LPD 밀도」란, 레이저 광산란식 파티클 카운터(SP1(surfscan SP1) : KLA-Tencor사 제품)를 이용하여 검출되는 0.1㎛ 사이즈 이상의 결함의 밀도이다. In addition, "LPD density" is the density of the defect of 0.1 micrometer size or more detected using the laser light scattering particle counter (SP1 (surfscan SP1: KLA-Tencor company make).
본 발명의 제 2 양태의 실리콘 웨이퍼에는, 이하의 방법으로 육성된 실리콘 단결정을 이용한다. 즉, 초크랄스키법에 의해 실리콘 단결정을 육성할 때, CZ로 내부의 분위기가스 중에 가스 환산 분압으로 40Pa 이상 400Pa 이하의 범위가 되는 수소원자 함유물질을 도입하고, 실리콘 단결정의 인상속도를 그로운-인 무결함의 실리콘 단결정을 인상할 수 있는 속도로 하여 육성한다. 한편, 수소 가스를 함유하지 않는 불활성 가스로만 이루어진 분위기로 할 수도 있다. As the silicon wafer of the second aspect of the present invention, a silicon single crystal grown by the following method is used. That is, when growing a silicon single crystal by the Czochralski method, a hydrogen atom-containing substance in the range of 40 Pa or more and 400 Pa or less is introduced into the CZ into the atmosphere gas inside, and the pulling speed of the silicon single crystal is improved. It grows at the speed which can raise the defect-free silicon single crystal. In addition, it can also be set as the atmosphere which consists only of the inert gas which does not contain hydrogen gas.
수소함유물질이란, 수소원자를 그 분자 중에 포함하는 물질로서, 실리콘 융액 중에 용해되었을 때 열분해됨에 따라 수소 가스를 발생시키는 기체상의 물질이다. 이러한 수소함유물질에는 수소 가스 자체도 포함된다. 상기 수소함유물질을 불활성 가스에 혼합하여 네킹(necking)부 형성시의 분위기 내에 도입함으로써, 실리콘 융액 중의 수소농도를 향상시킬 수가 있다. 수소함유물질의 구체예로서는, 수소 가스, H2O, HCl 등의 수소원자를 포함하는 무기화합물이나, 실란가스, CH4, C2H2 등의 탄화수소, 알코올, 카르복실산 등의 수소원자를 포함하는 유기 화합물을 예시할 수 있는데, 특히 수소 가스를 이용하는 것이 바람직하다. 또한, CZ로 내부의 분위기 가스로서는, 저렴한 Ar가스가 바람직하고, 이외에도 He, Ne, Kr, Xe 등의 각종 희가스 단일체 또는 이들의 혼합 가스를 이용할 수 있다. The hydrogen-containing substance is a substance containing hydrogen atoms in its molecule, and is a gaseous substance that generates hydrogen gas as it is thermally decomposed when dissolved in a silicon melt. Such hydrogen-containing materials also include hydrogen gas itself. The hydrogen concentration in the silicon melt can be improved by mixing the hydrogen-containing substance with an inert gas and introducing it into the atmosphere at the time of forming the necking portion. Specific examples of the hydrogen-containing substance include inorganic compounds containing hydrogen atoms such as hydrogen gas, H 2 O and HCl, hydrogen atoms such as silane gas, hydrocarbons such as CH 4 and C 2 H 2 , alcohols and carboxylic acids. Although the organic compound containing can be illustrated, it is preferable to use hydrogen gas especially. As the atmosphere gas inside the CZ furnace, inexpensive Ar gas is preferable, and various rare gas monoliths such as He, Ne, Kr, and Xe, or a mixed gas thereof can be used.
수소함유 분위기 중에 있어서의 수소함유물질의 농도를, 수소가스 환산분압으로 40Pa 이상 400Pa 이하의 범위로 한다. 여기서, 수소가스 환산분압으로 한 것은, 수소함유물질이 열분해 등을 함으로써 얻어지는 수소원자의 양이, 수소함유물질에 원래 포함되는 수소원자의 수량 등에 의해 좌우되기 때문이다. 예컨대, H2O의 1몰에는 1몰분(分)의 H2이 포함되지만, HCl의 1몰에는 0.5몰분의 H2밖에 포함되지 않는다. 따라서 본 발명에 있어서는, 수소 가스가 40~400Pa의 분압으로 불활성 가스에 도입되어 이루어지는 수소함유 분위기를 기준으로 하여, 그 기준이 되는 분위기와 동등한 분위기가 얻어지도록 수소함유물질의 농도를 결정하는 것이 바람직하다. 이 때의 바람직한 수소함유물질의 압력을 수소가스 환산분압으로서 규정한다. The concentration of the hydrogen-containing substance in the hydrogen-containing atmosphere is in the range of 40 Pa or more and 400 Pa or less in terms of hydrogen gas equivalent partial pressure. The partial pressure equivalent to hydrogen gas is because the amount of hydrogen atoms obtained by pyrolysis of the hydrogen-containing substance depends on the quantity of hydrogen atoms originally included in the hydrogen-containing substance. For example, one mole of H 2 O contains one mole of H 2 , but one mole of HCl contains only 0.5 mole of H 2 . Therefore, in the present invention, it is preferable to determine the concentration of the hydrogen-containing substance based on the hydrogen-containing atmosphere in which the hydrogen gas is introduced into the inert gas at a partial pressure of 40 to 400 Pa so that an atmosphere equivalent to that of the reference atmosphere is obtained. Do. The pressure of the hydrogen-containing substance at this time is defined as the hydrogen gas equivalent partial pressure.
즉, 수소함유물질이 실리콘 융액에 용해되어 고온의 실리콘 융액속에서 열분해됨에 따라 수소원자로 변환되는 것으로 가정하고, 변환 후의 분위기중의 수소가스 환산분압이 40~400Pa의 범위가 되도록 수소함유물질의 첨가량을 조정하면 된다. That is, it is assumed that the hydrogen-containing material is dissolved in the silicon melt and thermally decomposed in the high-temperature silicon melt, and converted to a hydrogen atom. You can adjust it.
본 발명의 제 2 양태의 실리콘 단결정 웨이퍼의 제조방법에서는, 수소가스 환산분압으로 40Pa 이상 400Pa 이하의 범위가 되는 수소원자 함유물질을 도입함으로써, 그로운-인 무결함의 실리콘 단결정을 인상할 수 있는 속도의 허용폭을 넓힐 수가 있다. 즉, 인상 속도 마진을 확대할 수 있으며, 이로써 결정 지름방향 전역에 있어서 COP결함 및 전위 클러스터가 배제된 Pv, Pi영역으로 이루어지는 웨이퍼를 용이하게 제조할 수가 있다. In the method for manufacturing a silicon single crystal wafer according to the second aspect of the present invention, by introducing a hydrogen atom-containing material in the range of 40 Pa or more and 400 Pa or less in terms of partial pressure of hydrogen gas, a speed at which a grown-in defect-free silicon single crystal can be raised is obtained. The allowable width of can be widened. That is, the pulling speed margin can be expanded, thereby making it possible to easily manufacture a wafer composed of Pv and Pi regions in which the COP defect and dislocation clusters are excluded in the entire crystal radial direction.
본 발명의 제 2 양태에 있어서, Pv영역이 웨이퍼 외주부로부터, 웨이퍼의 중심을 향하는 지름방향 20㎜ 이내의 영역에 존재하지 않고, 그 이외의 영역이, Pi영역으로 이루어지도록 인상하는 것이 바람직하다. 이를 위해서는, 예컨대, 수소를 포함하지 않는 인상 분위기에 있어서의 V/G를, 0.22~0.15(㎟)/(℃·min)의 범위로 하면 된다. In the second aspect of the present invention, it is preferable that the Pv region does not exist in the region within the radial direction of 20 mm toward the center of the wafer from the outer periphery of the wafer, and the other region is pulled up to form the Pi region. For this purpose, what is necessary is just to make V / G in the impression atmosphere which does not contain hydrogen, for example in the range of 0.22-0.15 (mm <2>) / (degreeC.min.).
본 발명의 제 2 양태는, 최고온도의 범위가 1050℃ 이상 실리콘 융점 이하이며, 온도의 상승/하강률이 150℃/sec 이상인 열처리공정을 갖는 반도체 디바이스의 제조 프로세스에 제공되는 실리콘 웨이퍼의 제조방법으로서, According to a second aspect of the present invention, there is provided a method of manufacturing a silicon wafer, which is provided to a semiconductor device manufacturing process having a heat treatment step in which a maximum temperature is in a range of 1050 ° C or more and a silicon melting point or less, and a temperature rising / falling rate is 150 ° C / sec or more. As
초크랄스키법에 의해 실리콘 단결정 직동부를 Grown-in 결함이 존재하지 않는 무결함영역 및 OSF영역을 포함하도록 하여 육성하는 실리콘 단결정 인상공정과, A silicon single crystal pulling step of growing the silicon single crystal linear portion by the Czochralski method to include a defect-free region and an OSF region where no grown-in defects exist;
슬라이스된 웨이퍼를 경면가공하는 경면처리공정과, A mirror processing step of mirror-processing the sliced wafer,
질소를 포함하지 않는 비산화성 가스 분위기 하에서, 처리온도 1225℃~1350℃의 범위, 보유시간 5sec~1min의 범위, 온도하강속도 10℃/sec~0.1℃/sec의 범위에서 수행하는 석출 용해의 열처리공정을 가지며, Heat treatment of precipitation melting carried out in a non-oxidizing gas atmosphere containing no nitrogen, at a processing temperature of 1225 ° C to 1350 ° C, a holding time of 5sec to 1min, and a temperature drop rate of 10 ° C / sec to 0.1 ° C / sec. Has a process,
상기 석출 용해의 열처리공정을, 경면처리공정의 전 또는 후에 수행한다.The heat treatment step of the precipitation dissolution is performed before or after the mirror surface treatment step.
이와 같이, 석출 용해의 열처리공정에 있어서, 온도조건을, OSF를 포함하지 않는 상태에 비해 높은 온도조건으로 함으로써, 웨이퍼 변형 발생의 방지와 슬립 발생의 방지를 동시에 가능하도록 할 수가 있다. As described above, in the heat treatment step of precipitation melting, by setting the temperature condition to a higher temperature condition than the state not containing OSF, it is possible to simultaneously prevent the occurrence of wafer deformation and the prevention of slip generation.
본 발명의 제 2 양태에서는, 상기 석출 용해의 열처리공정에 있어서, 처리 분위기로서 질소를 포함하지 않는 비산화성 가스와 3% 이상의 산소 가스의 혼합 분위기를 이용함으로써, 웨이퍼 변형 발생의 방지와 슬립 발생의 방지를 동시에 실현할 수 있도록 한다. In the second aspect of the present invention, in the heat treatment step of precipitation dissolution, by using a mixed atmosphere of a non-oxidizing gas that does not contain nitrogen and an oxygen gas of 3% or more as a processing atmosphere, it is possible to prevent wafer deformation and to prevent slip generation. Prevention can be realized at the same time.
또한, 본 발명의 제 2 양태의 실리콘 웨이퍼의 제조방법에서는, 상기 인상공정에 있어서, 초기 산소농도(Oi)가, 12.0×1017~20×1017atoms/㎤(Old-ASTM)이 되도록 설정할 수 있다. 이와 같이, 인상시의 설정으로, 실리콘 단결정을 고산소농도로 하여도, 웨이퍼 변형 발생의 방지와 슬립 발생의 방지를 동시에 실현할 수 있도록 한다. In the silicon wafer manufacturing method of the second aspect of the present invention, in the pulling step, the initial oxygen concentration Oi is set to be 12.0 × 10 17 to 20 × 10 17 atoms / cm 3 (Old-ASTM). Can be. In this manner, the setting at the time of pulling allows simultaneous prevention of wafer deformation and prevention of slip generation even when the silicon single crystal is at a high oxygen concentration.
또한, 본 발명의 제 2 양태의 실리콘 웨이퍼는, 상기 어느 하나에 기재된 실리콘 웨이퍼의 제조방법에 의해 제조된다. 따라서, 도 6에 나타내는 오버레이 에러의 원인이 되는 웨이퍼의 휨 등의 변형 발생과, 도 5에 나타내는 바와 같은 지지되어 있는 웨이퍼 에지 부분의 슬립 전위의 발생을 동시에 방지할 수 있는 웨이퍼가 된다. In addition, the silicon wafer of the 2nd aspect of this invention is manufactured by the manufacturing method of the silicon wafer in any one of said said. Therefore, it becomes a wafer which can prevent the generation | occurrence | production of the deformation | transformation, such as the curvature of the wafer which causes the overlay error shown in FIG. 6, and the generation | occurrence | production of slip dislocation of the supported wafer edge part as shown in FIG.
<제 3 양태><Third aspect>
[C1] 본 발명의 제 3 양태에 있어서의 실리콘 웨이퍼의 제조방법은, 최고온도의 범위가 1050℃ 이상 실리콘 융점 이하이며, 온도의 상승/하강률이 150℃/sec 이상인 열처리공정을 갖는 반도체 디바이스의 제조 프로세스에 제공되는 실리콘 웨이퍼의 제조방법으로서, [C1] In the method for manufacturing a silicon wafer according to the third aspect of the present invention, a semiconductor device having a heat treatment step in which the maximum temperature is in the range of 1050 ° C or more and the melting point of silicon is less than or equal to 150 ° C / sec. As a method of manufacturing a silicon wafer provided in a manufacturing process of
초크랄스키법에 의해 실리콘 단결정 직동부를 보이드(Void) 결함이 존재하는 영역으로서 육성하는, 실리콘 단결정 인상공정과, A silicon single crystal pulling step of growing a silicon single crystal linear motion portion as a region in which void defects exist by the Czochralski method,
질소를 포함하지 않는 비산화성 가스 분위기 하에서, 처리온도 950℃~1200℃의 범위, 보유시간 5sec~1min의 범위, 온도하강속도 10℃/sec~0.1℃/sec의 범위에서 웨이퍼를 석출 용해하여 열처리하는 공정과, In a non-oxidizing gas atmosphere that does not contain nitrogen, the wafer is deposited and melted in the range of the processing temperature of 950 ° C. to 1200 ° C., the retention time of 5 sec to 1 min, and the temperature drop rate of 10 ° C./sec to 0.1 ° C./sec. Process to do,
석출 용해의 열처리공정 후에, 슬라이스된 웨이퍼에 H2 및 /또는 Ar에 의한 비산화성 분위기 하에서, 1100℃ 이상 실리콘 융점 이하로 30min 이상 고온 어닐 처리를 실시하여, 디바이스 형성 영역인 웨이퍼 표층의 보이드(Void) 결함을 소멸시키는 DZ 처리공정을 갖는다.After the heat treatment process of precipitation dissolution, the sliced wafer was subjected to annealing at a temperature of 30 minutes or more at a temperature of 1100 ° C. or more and a silicon melting point or less under a non-oxidizing atmosphere by H 2 and / or Ar, thereby causing voids in the wafer surface layer as a device formation region. ) DZ treatment process to eliminate defects.
[C2] 본 발명의 제 3 양태는, 최고온도의 범위가 1050℃ 이상 실리콘 융점 이하이며 온도의 상승/하강률이 150℃/sec 이상인 열처리공정을 갖는 반도체 디바이스의 제조 프로세스에 제공되는 실리콘 웨이퍼의 제조방법으로서, [C2] A third aspect of the present invention relates to a silicon wafer provided in a semiconductor device manufacturing process having a heat treatment step in which the maximum temperature is in the range of 1050 ° C or more and the melting point of the silicon and the temperature rise / fall rate is 150 ° C / sec or more. As a manufacturing method,
초크랄스키법에 의해 실리콘 단결정 직동부를 질소가 1×1013~5×1014atoms/㎤ 도핑되어 보이드 결함이 존재하는 영역으로서 육성하는, 실리콘 단결정 인상공정과, A silicon single crystal pulling step of growing a silicon single crystal linear motion portion by a Czochralski method as a region where nitrogen is doped with 1 × 10 13 to 5 × 10 14 atoms /
질소를 포함하지 않는 비산화성 가스 분위기 하에서, 처리온도 1225℃~1350℃의 범위, 보유시간 5sec~1min의 범위, 온도하강속도 10℃/sec~0.1℃/sec의 범위에서 웨이퍼를 석출 용해하여 열처리하는 공정과, In a non-oxidizing gas atmosphere containing no nitrogen, the wafer is deposited and melted in the range of the processing temperature of 1225 ° C to 1350 ° C, the holding time of 5sec to 1min, and the temperature drop rate of 10 ° C / sec to 0.1 ° C / sec. Process to do,
석출 용해의 열처리공정 후에, 슬라이스된 웨이퍼에 H2 및 /또는 Ar에 의한 비산화성 분위기 하에서, 1100℃ 이상으로 30min 이상 고온 어닐 처리를 실시하여, 디바이스 형성영역인 웨이퍼 표층의 보이드 결함을 소멸시키는 DZ 처리공정을 갖는다.After the heat treatment process of precipitation dissolution, the sliced wafer is subjected to a high temperature annealing treatment at 1100 ° C. or higher for 30 minutes or more under a non-oxidizing atmosphere by H 2 and / or Ar, thereby eliminating void defects in the wafer surface layer as a device formation region. It has a treatment process.
[C3] [C1] 또는 [C2]에 기재된 실리콘 웨이퍼의 제조방법에서는, 상기 석출 용해의 열처리공정에 있어서, 처리 분위기로서 질소를 포함하지 않는 비산화성 가스와 1% 이상의 산소 가스의 혼합 분위기를 이용할 수 있다.[C3] In the method for producing a silicon wafer according to [C1] or [C2], in the heat treatment step of the precipitation melting, a mixed atmosphere of a non-oxidizing gas containing no nitrogen and an oxygen gas of 1% or more is used as the processing atmosphere. Can be.
[C4] [C1] ~[C3] 중 어느 하나에 기재된 실리콘 웨이퍼의 제조방법에서는, 상기 인상공정에 있어서, 초기 산소농도(Oi)가, 12.0×1017~18×1017 atoms/㎤(Old-ASTM)이 되도록 설정되는 경우가 있다.[C4] In the method for producing a silicon wafer according to any one of [C1] to [C3], in the pulling-up step, the initial oxygen concentration Oi is 12.0 × 10 17 to 18 × 10 17 atoms / cm 3 (Old). -ASTM) may be set.
[C5] 또, 본 발명의 제 3 양태의 실리콘 웨이퍼는, [C1]~[C4] 중 어느 하나에 기재된 실리콘 웨이퍼의 제조방법에 의해 제조된다.[C5] Moreover, the silicon wafer of the 3rd aspect of this invention is manufactured by the manufacturing method of the silicon wafer in any one of [C1]-[C4].
[C6] [C5]에 기재된 실리콘 웨이퍼는, 1000℃, 16시간의 열처리 후에, 산소석출물 밀도가 1×104개/㎠ 이하가 된다. [C6] The silicon wafer described in [C5] has an oxygen precipitate density of 1 × 10 4 particles /
본 발명의 제 3 양태의 실리콘 웨이퍼의 제조방법은, 최고온도의 범위가 1050℃ 이상 실리콘 융점 이하이고 온도의 상승/하강률이 150℃/sec 이상인 열처리공정을 갖는 반도체 디바이스의 제조 프로세스에 제공되는 실리콘 웨이퍼의 제조방법으로서, The method for manufacturing a silicon wafer according to the third aspect of the present invention is provided in the manufacturing process of a semiconductor device having a heat treatment step in which a maximum temperature range is 1050 ° C or more and a silicon melting point or less and a temperature rise / fall rate is 150 ° C / sec or more. As a method of manufacturing a silicon wafer,
초크랄스키법에 의해 실리콘 단결정 직동부를 보이드 결함이 존재하는 영역으로서 육성하는 실리콘 단결정 인상공정과, A silicon single crystal pulling step of growing a silicon single crystal linear portion as a region having void defects by the Czochralski method,
질소를 포함하지 않는 비산화성 가스 분위기 하에서, 처리온도 950℃~1200℃의 범위, 보유시간 5sec~1min의 범위, 온도하강속도 10℃/sec~0.1℃/sec의 범위에서 웨이퍼를 석출 용해하여 열처리하는 공정과, In a non-oxidizing gas atmosphere that does not contain nitrogen, the wafer is deposited and melted in the range of the processing temperature of 950 ° C. to 1200 ° C., the retention time of 5 sec to 1 min, and the temperature drop rate of 10 ° C./sec to 0.1 ° C./sec. Process to do,
석출 용해의 열처리공정 후에, 슬라이스된 웨이퍼에 H2 및 /또는 Ar에 의한 비산화성 분위기 하에서, 1100℃ 이상으로 30min 이상 고온 어닐 처리를 실시하여, 디바이스 형성영역인 웨이퍼 표층의 보이드 결함을 소멸하는 DZ 처리공정을 갖는다.After the heat treatment process of precipitation dissolution, the sliced wafer is subjected to a high temperature annealing treatment at 1100 ° C. or higher for 30 minutes or more under a non-oxidizing atmosphere by H 2 and / or Ar, thereby eliminating void defects in the wafer surface layer as a device formation region. It has a treatment process.
상기 DZ 처리공정 전에, 질소를 포함하지 않는 비산화성 가스 분위기 하에서, 처리온도 950℃~1200℃의 범위, 보유시간 5sec~1min의 범위, 온도하강속도 10℃/sec~0.1℃/sec의 범위에서 웨이퍼를 석출 용해하여 열처리함으로써, 급속 온도상승/하강 열처리에 제공했을 경우에도 변형을 방지할 수 있다. 따라서, 빠른 인상속도로 인상되어 보이드 결함을 갖는 V영역으로 이루어지고, BMD의 생성이 매우 용이한 이른바 어닐 웨이퍼여도, 석출 용해의 열처리공정에 의해, 변형의 원인이 되는 산소석출핵을 용해할 수 있다. 따라서, 종래의 RTA 처리에 비해 조건이 엄격하고, 실리콘 웨이퍼에서 생기는 최대응력이 20MPa를 초과하는 디바이스 제조 프로세스의 급속 온도상승/하강 열처리에, 어닐 웨이퍼를 제공했을 경우에도 변형을 방지할 수가 있다. 또한 동시에, 웨이퍼 강도 저하의 원인이 되는 보우트 흠집·반송 흠집으로 인해 발생하는 슬립의 신장도 방지할 수 있게 된다. Before the DZ treatment step, in a non-oxidizing gas atmosphere containing no nitrogen, the treatment temperature is in the range of 950 ° C. to 1200 ° C., the holding time of 5 sec to 1 min, and the temperature drop rate of 10 ° C./sec to 0.1 ° C./sec. Deposition can be prevented even when the wafer is subjected to rapid temperature rising / falling heat treatment by precipitating and melting the wafer. Therefore, even if it is a so-called annealed wafer which is pulled up at a high pulling speed and has void defects and is very easy to produce BMDs, the oxygen precipitation nucleus that causes deformation can be dissolved by the heat treatment step of precipitation melting. have. Therefore, even when the annealing wafer is provided for the rapid temperature rising / falling heat treatment of the device manufacturing process in which the conditions are stricter than that of the conventional RTA process and the maximum stress generated in the silicon wafer exceeds 20 MPa, deformation can be prevented. At the same time, it is also possible to prevent elongation of slips caused by boat scratches and conveyance scratches that cause wafer strength to decrease.
본 발명자들은, 실리콘 웨이퍼의 제조공정에 있어서, 이러한 웨이퍼 변형 발생의 방지와 슬립 발생의 방지를 동시에 가능하게 하는 대책으로서, 초크랄스키법에 의해 육성될 때에 설정해야 할 조건을 찾아내었다. MEANS TO SOLVE THE PROBLEM The present inventors discovered the conditions which should be set when it grows by the Czochralski method as a countermeasure which enables simultaneous prevention of such wafer deformation | transformation generation and prevention of slip generation in a silicon wafer manufacturing process.
본 발명의 제 3 양태에 있어서의 실리콘 웨이퍼는, 실리콘 단결정이 초크랄스키법에 의해 육성될 때에 보이드 결함을 갖는 실리콘 단결정을 인상할 수 있는 고속 인상에 의해 육성된 것이다.The silicon wafer according to the third aspect of the present invention is grown by a high speed pulling capable of pulling up a silicon single crystal having a void defect when the silicon single crystal is grown by the Czochralski method.
본 발명에 있어서 보이드 결함을 갖는다는 것은, 적어도, 그로운-인 무결함이 아닌, COP 결함 등의 결정 육성에 따라 발생할 가능성이 있는 결함을 가진 V영역을 갖는 것을 말한다. 즉, COP 발생영역을 갖는 것을 의미하며, 상기 V영역을 가지면, OSF영역, Pv영역, Pi영역을 갖고 있어도 무방함을 의미한다. In the present invention, having a void defect means at least a V region having a defect that may occur due to crystal growth such as a COP defect but not a grown-in defect. That is, it means having a COP generation area, and having the V area means that it may have an OSF area, a Pv area, and a Pi area.
본 발명의 제 3 양태의 COP를 포함하는 웨이퍼란 0.09㎛ 이상의 LPD(Light point defect) 수가 100개/wf 이상인 웨이퍼이다.The wafer containing the COP of the third aspect of the present invention is a wafer having a number of LPD (Light point defects) of 0.09 μm or more and 100 or more wf or more.
본 발명의 제 3 양태에 있어서, V영역으로 이루어지도록 인상하기 위해서는, 예컨대, V/G를 0.22 이상으로 하면 된다.In the third aspect of the present invention, in order to pull up to the V region, for example, V / G may be 0.22 or more.
본 발명의 제 3 양태에 있어서의 DZ 처리를 실시하는 웨이퍼로서는, 레이저 광 산란식 파티클 카운터(SP1(surfscan SP1) : KLA-Tencor사 제품))로 LPD 밀도를 측정했을 때, 사이즈 0.09㎛ 이상의 LPD수가 100개/wf 이상인 웨이퍼가 이용된다. 즉, 이러한 COP를 포함하는 웨이퍼란, 질소를 도핑하여 인상한 잉곳으로부터 슬라이스되어, 상기와 같은 웨이퍼 면내 밀도(웨이퍼 전면에서의 개수/웨이퍼 면적)를 갖는 COP가 존재하는 것이다. 다시 말해, 전면에 보이드 결함을 포함하는 웨이퍼와 OSF-ring도 일부 포함하는 웨이퍼를 그 대상으로 삼는다.As a wafer to be subjected to the DZ process according to the third aspect of the present invention, when the LPD density is measured with a laser light scattering particle counter (SP1 (surfscan SP1: manufactured by KLA-Tencor)), an LPD of 0.09 µm or more in size A wafer having a number of 100 pieces / wf or more is used. That is, a wafer containing such a COP is sliced from an ingot pulled up by doping with nitrogen, and there exists a COP having the wafer in-plane density (number / wafer area at the front surface of the wafer). In other words, the wafer includes a wafer containing void defects on the front surface and a wafer including some OSF-rings.
본 발명의 제 3 양태의 질소 도핑 웨이퍼에서는, OSF-ring 영역이 보이드 영역으로 확대되는 경향을 볼 수 있으나, OSF 영역이나 Pv영역 등을 포함하고 있어도 무방하다. In the nitrogen doped wafer of the third aspect of the present invention, the OSF-ring region tends to be expanded into the void region, but may include an OSF region, a Pv region, or the like.
본 발명의 제 3 양태는, 최고온도의 범위가 1050℃ 이상 실리콘 융점 이하이고 온도의 상승/하강률이 150℃/sec 이상인 열처리공정을 갖는 반도체 디바이스의 제조 프로세스에 제공되는 실리콘 웨이퍼의 제조방법으로서, A third aspect of the present invention provides a method for producing a silicon wafer, which is provided to a semiconductor device manufacturing process having a heat treatment step in which a maximum temperature is in a range of 1050 ° C or more and a silicon melting point or less and a temperature rise / fall rate is 150 ° C / sec or more. ,
초크랄스키법에 의해 실리콘 단결정 직동부를 질소가 1×1013~5×1014atoms/㎤ 도핑되어 보이드 결함이 존재하는 영역으로서 육성하는, 실리콘 단결정 인상공정과, A silicon single crystal pulling step of growing a silicon single crystal linear motion portion by a Czochralski method as a region where nitrogen is doped with 1 × 10 13 to 5 × 10 14 atoms /
질소를 포함하지 않는 비산화성 가스 분위기 하에서, 처리온도 1225℃~1350℃의 범위, 보유시간 5sec~1min의 범위, 온도하강속도 10℃/sec~0.1℃/sec의 범위에서 웨이퍼를 석출 용해하여 열처리하는 공정과, In a non-oxidizing gas atmosphere containing no nitrogen, the wafer is deposited and melted in the range of the processing temperature of 1225 ° C to 1350 ° C, the holding time of 5sec to 1min, and the temperature drop rate of 10 ° C / sec to 0.1 ° C / sec. Process to do,
석출 용해의 열처리공정 후에, 슬라이스된 웨이퍼에 H2 및 /또는 Ar에 의한 비산화성 분위기 하에서, 1100℃ 이상으로 30min 이상 고온 어닐 처리를 실시하여, 디바이스 형성 영역인 웨이퍼 표층의 보이드 결함을 소멸하는 DZ 처리공정을 갖는다.After the heat treatment process of precipitation dissolution, the sliced wafer is subjected to a high temperature annealing treatment at 1100 ° C. or higher for 30 min or more under a non-oxidizing atmosphere by H 2 and / or Ar, thereby eliminating void defects in the wafer surface layer as a device formation region. It has a treatment process.
이러한 실리콘 웨이퍼의 제조방법에 따르면, BMD가 형성되기 쉬운 질소를 포함하는 웨이퍼라 하더라도, 석출 용해의 열처리공정에 있어서, 질소를 포함하지 않는 상태에 비해 높은 온도조건으로 함으로써, 웨이퍼 변형 발생의 방지와 슬립 발생의 방지를 동시에 가능하게 한다. According to this method of manufacturing a silicon wafer, even in the case of a wafer containing nitrogen, which is easy to form BMD, in the heat treatment step of precipitation melting, it is possible to prevent the occurrence of wafer deformation by setting the temperature condition higher than the state containing no nitrogen. It is possible to prevent the occurrence of slip at the same time.
본 발명의 제 3 양태에서는, 상기 석출 용해의 열처리공정에 있어서, 처리 분위기로서 질소를 포함하지 않는 비산화성 가스와 1% 이상의 산소 가스의 혼합 분위기를 이용함으로써, 웨이퍼 변형 발생의 방지와 슬립 발생의 방지를 동시에 가능하게 한다. In the third aspect of the present invention, in the heat treatment step of precipitation dissolution, by using a mixed atmosphere of a non-oxidizing gas that does not contain nitrogen and an oxygen gas of 1% or more as a processing atmosphere, it is possible to prevent wafer deformation and to prevent slip generation. Enable prevention at the same time.
또한, 본 발명의 제 3 양태의 실리콘 웨이퍼의 제조방법에서는, 상기 인상공정에 있어서, 초기 산소농도(Oi)를, 12.0×1017~18×1017atoms/㎤(Old-ASTM)이 되도록 설정함으로써, 인상시의 설정으로 웨이퍼 내의 산소농도가 높아져도, 웨이퍼 변형 발생의 방지와 슬립 발생의 방지를 동시에 가능하게 한다. Further, in the silicon wafer manufacturing method of the third aspect of the present invention, in the pulling step, the initial oxygen concentration Oi is set to be 12.0 × 10 17 to 18 × 10 17 atoms / cm 3 (Old-ASTM). Thus, even when the oxygen concentration in the wafer is increased due to the setting at the time of pulling up, it is possible to simultaneously prevent the occurrence of wafer deformation and the prevention of slip generation.
또한, 본 발명의 제 3 양태의 실리콘 웨이퍼는, 상기의 어느 하나에 기재된 실리콘 웨이퍼의 제조방법에 의해 제조되며, 1000℃, 16시간의 열처리 후에, 산소석출물 밀도가 1×104개/㎠ 이하가 된다. 이러한 실리콘 웨이퍼에 따르면, 도 6에 나타내는 오버레이 에러의 원인이 되는 웨이퍼의 휨 등의 변형과, 도 5에 나타내는 바와 같은 지지되어 있는 웨이퍼 에지 부분의 슬립 전위의 발생을 동시에 방지할 수가 있다. In addition, the silicon wafer of the third aspect of the present invention is manufactured by the method for producing a silicon wafer according to any one of the above, and the oxygen precipitate density is 1 × 10 4 particles /
<제 4 양태><4th aspect>
[D1] 본 발명의 제 4 양태에 있어서의 실리콘 웨이퍼의 제조방법은, 최고온도의 범위가 1050℃ 이상 실리콘 융점 이하이고, 온도의 상승/하강률이 150℃/sec 이상인 열처리공정을 갖는 반도체 디바이스의 제조 프로세스에 제공되는 실리콘 웨이퍼의 제조방법으로서, [D1] The method for manufacturing a silicon wafer according to the fourth aspect of the present invention is a semiconductor device having a heat treatment step in which a maximum temperature range is 1050 ° C or more and a silicon melting point or less, and a temperature rise / fall rate is 150 ° C / sec or more. As a method of manufacturing a silicon wafer provided in a manufacturing process of
실리콘 단결정을 초크랄스키법에 의해 육성하는 인상공정과, An impression step of growing a silicon single crystal by the Czochralski method,
슬라이스된 웨이퍼를 경면가공하는 경면처리공정을 가지고, Has a mirror processing process for mirror-processing the sliced wafer,
상기 인상공정에 있어서, 실리콘 단결정 직동부를 그로운-인 결함이 존재하지 않는 무결함영역으로서 육성하며, In the pulling step, the silicon single crystal linear motion portion is grown as a defect-free area in which no grown-in defects exist,
상기 실리콘 단결정으로부터 슬라이스된 웨이퍼의 외주부에 있어서 동심원 형상으로 분포되는 공공(空孔) 우세 무결함영역인 Pv영역이, 웨이퍼 외주부로부터 웨이퍼 중심을 향해, 지름방향 20㎜ 이내의 영역에 존재하지 않으며, In the outer peripheral portion of the wafer sliced from the silicon single crystal, the Pv region, which is a hollow predominantly defect-free region distributed concentrically, does not exist in the region within the diameter of 20 mm from the outer peripheral portion of the wafer toward the center of the wafer.
그 이외의 영역이, 격자간 실리콘 우세 무결함영역인 Pi영역으로 이루어지도록 인상한다.The other area is pulled up so that it consists of the Pi area which is the interstitial silicon predominant defect free area.
[D2] [D1]에 기재된 실리콘 웨이퍼의 제조방법에 있어서, 상기 인상공정에서, 웨이퍼 전면이 상기 격자간 실리콘 우세 무결함영역인 Pi영역으로 이루어지도록 인상하는 것이 바람직하다.[D2] In the method for producing a silicon wafer according to [D1], in the pulling step, it is preferable to pull the wafer so that the entire surface of the wafer is made up of a Pi region which is the interstitial silicon predominant defect free region.
[D3] [D1] 또는 [D2]에 기재된 실리콘 웨이퍼의 제조방법은, 상기 인상공정에서, 800℃ 4시간 + 1000℃ 16시간의 열처리 후에, 상기 격자간 실리콘 우세 무결함영역인 Pi영역의 산소석출물 밀도가 1×1014개/㎠ 이하가 되도록 인상 조건이 설정되면 된다.[D3] The method for producing a silicon wafer according to [D1] or [D2] is, in the pulling step, after the heat treatment at 800 ° C. for 4 hours and 1000 ° C. for 16 hours, oxygen in the Pi region which is the interstitial silicon predominant defect-free region. The pulling conditions may be set so that the precipitate density is 1 × 10 14 holes /
[D4] [D1] ~[D3] 중 어느 하나에 기재된 실리콘 웨이퍼의 제조방법은, 상기 인상공정에 있어서, 초기 산소농도(Oi)가, 12.0×1017~14×1017atoms/㎤(Old-ASTM)이 되도록 설정되는 경우가 있다.[D4] The method for producing a silicon wafer according to any one of [D1] to [D3], wherein in the pulling step, the initial oxygen concentration Oi is 12.0 × 10 17 to 14 × 10 17 atoms / cm 3 (Old). -ASTM) may be set.
[D5] 본 발명의 실리콘 웨이퍼는, [D1]~[D3] 중 어느 하나에 기재된 실리콘 웨이퍼의 제조방법에 의해 제조된다. [D5] The silicon wafer of the present invention is produced by the method for producing a silicon wafer according to any one of [D1] to [D3].
본 발명의 제 4 양태에 있어서의 실리콘 웨이퍼의 제조방법은, 최고온도의 범위가 1050℃ 이상 실리콘 융점 이하이고 온도의 상승/하강률이 150℃/sec 이상인 열처리공정을 갖는 반도체 디바이스의 제조 프로세스에 제공되는 실리콘 웨이퍼의 제조방법으로서, The method for manufacturing a silicon wafer according to the fourth aspect of the present invention is a manufacturing process for a semiconductor device having a heat treatment step in which a maximum temperature range is 1050 ° C or more and a silicon melting point or less and a temperature rise / fall rate is 150 ° C / sec or more. As a manufacturing method of a provided silicon wafer,
실리콘 단결정을 초크랄스키법에 의해 육성하는 인상공정과, An impression step of growing a silicon single crystal by the Czochralski method,
슬라이스된 웨이퍼를 경면가공하는 경면처리공정을 가지고, Has a mirror processing process for mirror-processing the sliced wafer,
상기 인상공정에 있어서, 실리콘 단결정 직동부를 그로운-인 결함이 존재하지 않는 무결함영역으로서 육성하며, In the pulling step, the silicon single crystal linear motion portion is grown as a defect-free area in which no grown-in defects exist,
상기 실리콘 단결정으로부터 슬라이스된 웨이퍼의 외주부에 있어서 동심원 형상으로 분포되는 공공(空孔) 우세 무결함영역인 Pv영역이, 웨이퍼 외주부로부터 웨이퍼 중심을 향해 지름방향 20㎜ 이내의 영역에 존재하지 않으며, In the outer peripheral portion of the wafer sliced from the silicon single crystal, the Pv region, which is a hollow predominantly defect-free region distributed concentrically, does not exist in a region within a diameter of 20 mm from the outer peripheral portion of the wafer toward the center of the wafer.
그 이외의 영역이, 격자간 실리콘 우세 무결함영역인 Pi영역으로 이루어지도록 인상한다.The other area is pulled up so that it consists of the Pi area which is the interstitial silicon predominant defect free area.
이러한, 제 4 양태에 있어서의 실리콘 웨이퍼의 제조방법에 따르면, Pv 영역을 배제함으로써 외주에서의 슬립의 신장을 억제할 수가 있다. 더욱이, 무결함영역으로 이루어짐에 따라, 웨이퍼 외주부에서 디바이스 프로세스 중에 석출의 형성이 발생하지 않는다. 따라서, 변형의 원인이 되는 산소석출핵을 용해하는 석출 용해의 열처리를 실시하지 않고도, 슬립에 대한 내성이 뛰어난 웨이퍼를 제조할 수 있게 된다. 이로써, 종래의 RTA 처리에 비해 조건이 엄격하고, 최고온도가 1050℃~실리콘 융점의 범위이며, 온도의 상승/하강률이 150℃/sec~10000℃/sec, 500℃/sec~3000℃/sec, 1000℃/sec~2000℃/sec이고, 실리콘 웨이퍼에서 생기는 최대응력이 20MPa를 초과하는 매우 엄격한 조건의 디바이스 제조 프로세스의 급속 온도상승/하강 열처리에 웨이퍼를 제공했을 경우에도, 변형을 방지할 수가 있다. 동시에, 웨이퍼 강도저하의 원인이 되는 보우트 흠집·반송 흠집으로 인해 발생되는 슬립의 신장도 방지할 수 있는 실리콘 웨이퍼가 제공가능하다. According to the silicon wafer manufacturing method according to the fourth aspect, elongation of slip on the outer circumference can be suppressed by excluding the Pv region. Moreover, as it consists of a defect-free region, the formation of precipitation does not occur during the device process at the outer peripheral portion of the wafer. Therefore, it is possible to manufacture a wafer excellent in slip resistance without performing heat treatment of precipitation melting that dissolves the oxygen precipitation nuclei that cause deformation. As a result, the conditions are stricter than those of the conventional RTA treatment, the maximum temperature is in the range of 1050 ° C to silicon melting point, and the temperature rise / fall rate is 150 ° C / sec to 10000 ° C / sec and 500 ° C / sec to 3000 ° C /. Deformation can be prevented even when the wafer is provided for rapid temperature rise / fall heat treatment of the device fabrication process under very strict conditions of sec, 1000 ° C./sec to 2000 ° C./sec, and the maximum stress generated in the silicon wafer exceeds 20 MPa. There is a number. At the same time, it is possible to provide a silicon wafer capable of preventing the elongation of slip caused by the bow scratch and the conveyance scratch, which causes the wafer strength to be reduced.
본 발명자들은, 실리콘 웨이퍼의 제조공정에 있어서, 이러한 웨이퍼 변형 발생의 방지와 슬립 발생의 방지를 동시에 가능하게 하는 대책으로서, 초크랄스키법에 의해 육성될 때에 설정해야 할 조건을 찾아내었다. MEANS TO SOLVE THE PROBLEM The present inventors discovered the conditions which should be set when it grows by the Czochralski method as a countermeasure which enables simultaneous prevention of such wafer deformation | transformation generation and prevention of slip generation in a silicon wafer manufacturing process.
본 발명의 제 4 양태의 실리콘 웨이퍼에 이용하는 실리콘 단결정은, 초크랄스키법에 의해 육성될 때 그로운-인 무결함의 실리콘 단결정을 인상할 수 있는 인상속도로 육성된 것이다.The silicon single crystal used in the silicon wafer of the fourth aspect of the present invention is grown at an pulling speed capable of raising a grown-in defect-free silicon single crystal when grown by the Czochralski method.
본 발명에 있어서 「그로운-인 무결함」이란, COP 결함이나 전위 클러스터 등의 결정 육성에 따라 생길 가능성이 있는 모든 결함이 배제되는 것, OSF영역을 배제할 수 있으며, Pv영역, Pi영역인 것을 의미한다. In the present invention, "grown-in defect" means that all defects that may occur due to the growth of crystals such as COP defects or dislocation clusters are excluded, and OSF regions can be excluded. Means that.
본 발명의 제 4 양태의 실리콘 웨이퍼에 이용되는 실리콘 단결정은, 초크랄스키법에 의해 육성될 때, CZ로 내부의 분위기 가스 내에 수소가스 환산분압으로 40Pa 이상 400Pa 이하의 범위가 되는 수소원자 함유물질을 도입하여, 실리콘 단결정의 인상속도를 그로운-인 무결함의 실리콘 단결정을 인상할 수 있는 속도로 육성된 것이다. 한편, 수소 가스를 함유하지 않는 불활성 가스만으로 이루어진 분위기로 할 수도 있다. When the silicon single crystal used in the silicon wafer of the fourth aspect of the present invention is grown by the Czochralski method, a hydrogen atom-containing substance which is in the range of 40 Pa or more and 400 Pa or less in terms of hydrogen gas equivalent partial pressure in the atmosphere gas inside of CZ. In this way, the pulling speed of the silicon single crystal is grown at a speed capable of pulling up a grown-in defect-free silicon single crystal. In addition, it can also be set as the atmosphere which consists only of inert gas which does not contain hydrogen gas.
수소함유물질이란, 제 2 양태에서 기술한 수소함유물질과 마찬가지로, 수소원자를 그 분자 내에 포함하는 물질로서, 실리콘 융액 속에 용해했을 때 열분해됨으로써 수소 가스를 발생시키는 기체상의 물질이다. The hydrogen-containing substance, like the hydrogen-containing substance described in the second embodiment, is a substance containing hydrogen atoms in its molecule and is a gaseous substance that generates hydrogen gas by thermal decomposition when dissolved in a silicon melt.
제 4 양태의 실리콘 단결정 웨이퍼의 제조방법에서는, 수소가스 환산분압으로 40Pa 이상 400Pa 이하의 범위가 되는 수소원자 함유물질을 도입함으로써, 그로운-인 무결함의 실리콘 단결정을 인상할 수 있는 속도의 허용폭을 넓힐 수 있다. 즉, 인상 속도 마진을 확대할 수 있으며, 이로써 결정 지름방향 전역에 있어서 COP결함 및 전위 클러스터가 배제된 Pv, Pi영역으로 이루어지는 웨이퍼를 용이하게 제조할 수 있다. In the method for manufacturing a silicon single crystal wafer according to the fourth aspect, the allowable width of the growth-infective silicon single crystal can be raised by introducing a hydrogen atom-containing material in the range of 40 Pa to 400 Pa in terms of hydrogen gas partial pressure. You can widen it. That is, the pulling speed margin can be expanded, thereby making it possible to easily manufacture a wafer made of Pv and Pi regions in which the COP defect and dislocation clusters are excluded in the entire crystal radial direction.
본 발명의 제 4 양태에 있어서, Pv영역이 웨이퍼 외주부로부터 웨이퍼의 중심을 향하는 지름방향 20㎜ 이내의 영역에 존재하지 않으며, 그 이외의 영역이, Pi영역으로 이루어지도록 인상하는 것이 바람직하다. 이를 위해서는, 예컨대, 수소를 포함하지 않는 인상 분위기에 있어서의 V/G이, 0.20~0.15(㎟)/(℃·min)의 범위가 되도록 하면 된다. In the fourth aspect of the present invention, it is preferable that the Pv region does not exist in a region within a diameter of 20 mm from the outer peripheral portion of the wafer toward the center of the wafer, and the other region is pulled up to form a Pi region. For this purpose, what is necessary is just to make V / G in the impression atmosphere which does not contain hydrogen, for example in the range of 0.20-0.15 (mm <2>) / (degreeC.min.).
본 발명의 제 4 양태에서는, 상기 인상공정에 있어서, 웨이퍼 전면이 상기 격자간 실리콘 우세 무결함영역인 Pi영역으로 이루어지도록 인상하는 것이 바람직하다. 이러한 제 4 양태의 웨이퍼 제조방법에 따르면, 산소석출물이 외주부분에 형성되는 것을 방지하고, 웨이퍼 전면에서의 석출물에서 기인하는 변형을 방지하며, 더욱이 슬립의 발생을 방지하는 웨이퍼를 제조할 수가 있다. In the fourth aspect of the present invention, in the pulling step, the wafer is preferably pulled up so that the entire surface of the wafer is formed of a Pi region which is the interstitial silicon predominant defect free region. According to the wafer manufacturing method of this fourth aspect, it is possible to produce a wafer which prevents the formation of oxygen precipitates on the outer circumferential portion, prevents deformation due to precipitates on the entire surface of the wafer, and further prevents slippage.
본 발명의 제 4 양태에서는, 상기 인상공정에 있어서, 800℃ 4시간 + 1000℃ 16시간의 열처리 후에, 상기 격자간 실리콘 우세 무결함영역인 Pi영역에 있어서, 산소석출물 밀도가 1×1014개/㎠ 이하가 되도록 인상조건이 설정된다. 이러한 제 4 양태의 웨이퍼 제조방법에 따르면, 웨이퍼 변형 발생의 방지와 슬립 발생의 방지를 동시에 실현할 수 있게 된다. In the fourth aspect of the present invention, in the pulling step, after the heat treatment at 800 ° C. for 4 hours and 1000 ° C. for 16 hours, the oxygen precipitate density is 1 × 10 14 in the Pi region, which is the lattice silicon predominant defect-free region. The pulling condition is set to be equal to or less than /
본 발명의 제 4 양태의 실리콘 웨이퍼의 제조방법에서는, 상기 인상공정에 있어서, 초기 산소농도(Oi)가, 12.0×1017~14×1017atoms/㎤(Old-ASTM)이 되도록 설정하면 된다. 이러한 제 4 양태의 웨이퍼 제조방법에 따르면, 인상 시의 설정으로 웨이퍼의 산소농도가 높아져도, 웨이퍼 변형 발생의 방지와 슬립 발생의 방지를 동시에 실현할 수 있게 된다. In the silicon wafer manufacturing method of the fourth aspect of the present invention, in the pulling step, the initial oxygen concentration Oi may be set to be 12.0 × 10 17 to 14 × 10 17 atoms / cm 3 (Old-ASTM). . According to the wafer manufacturing method of the fourth aspect, even when the oxygen concentration of the wafer is increased by the setting at the time of pulling, it is possible to simultaneously prevent the occurrence of wafer deformation and the prevention of slip generation.
또한, 본 발명의 제 4 양태의 실리콘 웨이퍼는, 상기 중 어느 하나에 기재된 실리콘 웨이퍼의 제조방법에 의해 제조된다. 이러한 제 4 양태의 웨이퍼는, 도 6에 나타내는 오버레이 에러의 원인이 되는 웨이퍼의 휨 등의 변형의 발생과, 도 5에 나타내는 바와 같은 지지되어 있는 웨이퍼 에지 부분의 슬립 전위의 발생을 동시에 방지할 수가 있다. In addition, the silicon wafer of the 4th aspect of this invention is manufactured by the manufacturing method of the silicon wafer in any one of the above. The wafer of the fourth aspect can simultaneously prevent the occurrence of deformation such as warpage of the wafer, which causes the overlay error shown in FIG. 6, and the generation of slip dislocations in the supported wafer edge portion as shown in FIG. 5. have.
한편, 제 1 양태, 제 2 양태, 제 3 양태 및 제 4 양태의 웨이퍼 또는 디바이스의 생산에 관한 제조공정에 있어서, 웨이퍼의 휨 등의 변형과 에지 부분의 슬립 전위는, 슬립 길이에 의해 판단할 수가 있다. 구체적으로는, 후술하는 바와 같이, 0.5~2㎜을 ○(A ; Good), 2~5㎜을 △(B ; Acceptable), 5~10㎜을 ×(C ; Not Acceptable)로 하여 각각을 판별한다.On the other hand, in the manufacturing process relating to the production of the wafer or device of the first, second, third and fourth aspects, the deformation such as warpage of the wafer and the slip dislocation of the edge portion can be determined by the slip length. There is a number. Specifically, as will be described later, 0.5 to 2 mm is determined as ○ (A; Good), 2 to 5 mm is Δ (B; Acceptable), and 5 to 10 mm is × (C; Not Acceptable), respectively. do.
본 발명의 제 1 양태, 제 2 양태, 제 3 양태 및 제 4 양태에 따르면, 종래의 RTA 처리에 비해 조건이 엄격하고, 실리콘 웨이퍼에서 생기는 최대응력이 20MPa를 초과하는 디바이스 제조 프로세스의 급속 온도상승/하강 열처리에 웨이퍼를 제공했을 경우에도, 원인이 되는 산소석출을 저감시켜 웨이퍼 변형의 발생을 방지할 수 있는 실리콘 웨이퍼 또는 실리콘 에피택셜 웨이퍼를 제공할 수가 있다. 또한 동시에, 웨이퍼 강도저하의 원인이 되는 보우트 흠집·반송 흠집으로 인해 발생하는 슬립의 신장도 방지할 수 있는 실리콘 웨이퍼를 제공할 수가 있다. According to the first, second, third and fourth aspect of the present invention, the rapid temperature rise of the device fabrication process in which the conditions are stringent compared to the conventional RTA treatment and the maximum stress generated in the silicon wafer exceeds 20 MPa Even when a wafer is provided for a lowering heat treatment, a silicon wafer or a silicon epitaxial wafer can be provided which can reduce the oxygen precipitation which is the cause and prevent the occurrence of wafer deformation. At the same time, it is possible to provide a silicon wafer capable of preventing the elongation of slip caused by the boat scratches and the transfer scratches that cause the wafer strength to decrease.
도 1은 본 발명에 관한 실리콘 에피택셜 웨이퍼의 제조방법의 제 1 양태를 나타내는 플로우 차트이다.
도 2는 RTA 처리장치의 일부를 나타내는 모식단면도이다.
도 3은 MOS FET을 나타내는 모식단면도이다.
도 4는 불순물 농도와 접합 깊이의 관계에 있어서 박스형상의 불순물 프로파일을 나타내는 그래프이다.
도 5는 종래의 노광기에 있어서의 워크 스테이지의 단면도이다.
도 6은 오버레이 에러를 나타내는 평면도이다.
도 7은 BMD 밀도와 슬립 발생에 의한 최대 어긋남량의 관계를 나타내는 그래프이다.
도 8은 X선 토포그래피에 의해 웨이퍼 에지 부분의 슬립 전위의 발생 상태를 나타내는 도면이다.
도 9는 본 발명에 관한 실리콘 웨이퍼의 가장자리부를 나타내는 확대 단면도이다.
도 10은 본 발명에 관한 실리콘 웨이퍼의 제조방법의 제 2 양태를 나타내는 플로우 차트이다.
도 11은 본 발명의 제 1 양태~제 4 양태의 실리콘 웨이퍼의 제조방법을 실시할 때에 사용되는 CZ로(爐)의 종단면 모식도이다.
도 12는 본 발명에 관한 실리콘 웨이퍼의 제조방법의 제 3 양태를 나타내는 플로우 차트이다.
도 13은 본 발명에 관한 실리콘 웨이퍼의 제조방법의 제 4 양태를 나타내는 플로우 차트이다.BRIEF DESCRIPTION OF THE DRAWINGS It is a flowchart which shows the 1st aspect of the manufacturing method of the silicon epitaxial wafer which concerns on this invention.
It is a schematic cross section which shows a part of RTA processing apparatus.
3 is a schematic sectional view showing a MOS FET.
4 is a graph showing a box-shaped impurity profile in the relationship between impurity concentration and junction depth.
5 is a cross-sectional view of a work stage in a conventional exposure machine.
6 is a plan view illustrating an overlay error.
7 is a graph showing the relationship between the BMD density and the maximum deviation amount due to slip generation.
It is a figure which shows the generation state of the slip dislocation of the wafer edge part by X-ray topography.
9 is an enlarged cross-sectional view showing an edge portion of a silicon wafer according to the present invention.
10 is a flowchart showing a second embodiment of the method of manufacturing a silicon wafer according to the present invention.
It is a longitudinal cross-sectional view of the CZ furnace used at the time of implementing the manufacturing method of the silicon wafer of the 1st-4th aspect of this invention.
12 is a flowchart showing a third embodiment of the method of manufacturing a silicon wafer according to the present invention.
It is a flowchart which shows the 4th aspect of the manufacturing method of the silicon wafer which concerns on this invention.
<제 1 양태><1st aspect>
이하, 본 발명에 관한 실리콘 에피택셜 웨이퍼 및 그 제조방법의 제 1 양태를 도면에 근거하여 설명한다.BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, a first aspect of a silicon epitaxial wafer and a manufacturing method thereof according to the present invention will be described with reference to the drawings.
도 1은, 제 1 양태에 있어서의 실리콘 에피택셜 웨이퍼 및 그 제조방법을 나타내는 플로우 차트이다. 1 is a flowchart showing a silicon epitaxial wafer and a method of manufacturing the same in the first embodiment.
제 1 양태에 있어서의 실리콘 에피택셜 웨이퍼의 제조방법은, 도 1에 나타낸 바와 같이, 제조조건 설정공정(S10)과, 웨이퍼 준비공정(S111)과, 석출 용해의 열처리공정에 대한 설정을 수행하는 설정공정(S112)과, 에피택셜공정(S12)과, 석출 용해의 열처리공정(S13)을 갖는다. 제조된 실리콘 에피택셜 웨이퍼는, 급속 온도상승/하강 열처리공정(S152)을 갖는 디바이스 제조공정(S15)에 제공된다. In the method for producing a silicon epitaxial wafer according to the first aspect, as shown in FIG. 1, the setting for the manufacturing condition setting step S10, the wafer preparation step S111, and the heat treatment step of precipitation melting is performed. It has a setting step (S112), an epitaxial step (S12), and a heat treatment step (S13) of precipitation melting. The manufactured silicon epitaxial wafer is provided in a device manufacturing process (S15) having a rapid temperature rise / fall heat treatment process (S152).
도 1에 나타내는 제조조건 설정공정(S10)에서는, 디바이스 제조공정(S15)에 제공되는 웨이퍼의 규격이나, 웨이퍼 준비공정(S111)에 있어서의 CZ(초크랄스키)법에 의해 실리콘 융액으로부터 실리콘 단결정을 인상할 때의 조건을 설정한다.In the manufacturing condition setting step S10 shown in FIG. 1, the silicon single crystal is formed from the silicon melt by the standard of the wafer provided in the device manufacturing step S15 and the CZ (Czochralski) method in the wafer preparation step S111. Set the conditions for raising the value.
상기 제조조건 설정공정(S10)에서는, 웨이퍼 준비공정(S111)에 있어서의 조업 조건으로서 인상시에 제어하는 파라미터가 되는 실리콘 웨이퍼(기판)의 산소농도(Oi), 도펀트 농도로서의 붕소농도, 질소농도가 설정된다.In the manufacturing condition setting step S10, the oxygen concentration Oi of the silicon wafer (substrate), which is a parameter to be controlled at the time of pulling up as the operating condition in the wafer preparation step S111, the boron concentration as the dopant concentration, and the nitrogen concentration. Is set.
웨이퍼 준비공정(S111)에서는, 에피택셜층을 막형성하기 위한 실리콘 웨이퍼를 준비하는 공정이다. 웨이퍼 준비공정(S111)에서는, CZ법으로 단결정을 인상하고, 인상된 실리콘 단결정 잉곳을 슬라이스 가공하여 웨이퍼를 형성하며, 더욱이, 웨이퍼의 모따기·연삭·연마·세정 등의 표면처리 등을 수행한다. 실리콘 웨이퍼는 직경이 300㎜ 이상 450㎜ 정도인 것이 적응가능하다. In the wafer preparation step (S111), a silicon wafer for forming an epitaxial layer is formed. In the wafer preparation step (S111), a single crystal is pulled up by the CZ method, the silicon single crystal ingot is sliced to form a wafer, and surface treatment such as chamfering, grinding, polishing, and cleaning of the wafer is performed. The silicon wafer can be adapted to have a diameter of about 300 mm or more and about 450 mm.
도 1에 나타내는 설정공정(S112)은, 급속 온도상승/하강 열처리공정(S152)에 있어서, 웨이퍼의 변형의 발생과 슬립의 발생을 억제할 수 있도록 하기 위하여, 석출 용해의 열처리공정(S13)에 있어서의 처리조건을 설정하는 공정이다.The setting step (S112) shown in Fig. 1 is a heat treatment step (S13) of precipitation melting in order to suppress generation of wafer deformation and slip in the rapid temperature rising / falling heat treatment step (S152). It is a process of setting the processing conditions in the process.
웨이퍼 준비공정(S111)에서 준비한 실리콘 웨이퍼에 에피택셜공정(S12)을 통해 그 표면을 에피택셜 성장시킨다. 얻어진 실리콘 에피택셜 웨이퍼는, 그 후 반도체 디바이스의 제조공정(S15)에 제공된다. 반도체 디바이스의 제조공정(S15)은, FLA 등의 급속 온도상승/하강 열처리공정(S152)을 갖는다. 설정공정(S112)에서는, 급속 온도상승/하강 열처리공정(S152)에 따라, 웨이퍼에서 발생하는 응력과 이 응력에 대응하여 요구되는 산소석출상태를 원하는 상태로 설정한다. 디바이스 공정(S15)에 있어서, 실리콘 웨이퍼가 제공되는 열처리는, 최고온도의 범위가 1050℃ 이상 실리콘 융점 이하이며 온도의 상승/하강률이 150℃/sec 이상인 것을 조건으로 하는 급속 온도상승/하강 열처리공정(S152)이다. 상기 급속 온도상승/하강 열처리공정(S152)의 전후에 있어서, 전(前) 포토리소그래피 공정(S151)에서 형성된 패턴과, 후(後) 포토리소그래피 공정(S153)에서 형성되는 패턴에 어긋남이 발생하여 오버레이 에러가 되는 일이 없도록, 설정공정(S112)에서 석출 용해의 열처리공정(S13)에서의 처리 조건을 결정하며, 이러한 급속 온도상승/하강 열처리공정(S152)에 있어서, 변형 및 슬립의 발생을 억제한다. 설정공정(S112)에서는 또한, 석출 용해의 열처리공정(S13)과 에피택셜공정(S12)의 처리순서도 포함하여 설정한다. 이 때, 석출 용해의 열처리공정(S13)을 하지 않는 경우도 선택할 수 있다. 즉, 설정공정(S112)에 서는, 제조조건 설정공정(S10)에서의 조건과, 급속 온도상승/하강 열처리공정(S152)에서의 조건을 고려하여, 석출 용해의 열처리공정(S13)의 조건을 결정하게 된다. The surface of the silicon wafer prepared in the wafer preparation step (S111) is epitaxially grown through the epitaxial process (S12). The obtained silicon epitaxial wafer is then provided to a semiconductor device manufacturing step (S15). The manufacturing process S15 of a semiconductor device has a rapid temperature rising / falling heat processing process S152, such as FLA. In the setting step S112, in accordance with the rapid temperature rising / falling heat treatment step S152, the stress generated in the wafer and the required oxygen precipitation state corresponding to the stress are set to a desired state. In the device process (S15), the heat treatment to which the silicon wafer is provided is rapid temperature rising / falling heat treatment provided that the maximum temperature is in the range of 1050 ° C or higher and the melting point of silicon is lower than the temperature. Step (S152). Before and after the rapid temperature rising / falling heat treatment step (S152), a deviation occurs between the pattern formed in the previous photolithography step (S151) and the pattern formed in the subsequent photolithography step (S153). In order to avoid an overlay error, the processing conditions in the heat treatment step (S13) of precipitation melting are determined in the setting step (S112), and in this rapid temperature rising / falling heat treatment step (S152), occurrence of deformation and slippage is prevented. Suppress In the setting step (S112), the process procedure of the heat treatment step (S13) and the epitaxial step (S12) of precipitation melting is also set. At this time, the case of not performing the heat treatment step (S13) of precipitation melting can also be selected. That is, in the setting step S112, considering the conditions in the manufacturing condition setting step S10 and the conditions in the rapid temperature rising / falling heat treatment step S152, the conditions of the heat treatment step S13 for precipitation melting are determined. You decide.
이들 제조조건 설정공정(S10)과 설정공정(S112)에 있어서의 조건은, 각각 이하의 것을 선택할 수 있다. The conditions in these manufacturing condition setting process S10 and the setting process S112 can respectively select the following.
제조조건 설정공정(S10)에 있어서, 저항치가 0.02Ω㎝~1kΩ㎝이 되도록 붕소가 도핑되고, 초기 산소농도(Oi)를, 14.0×1017~22×1017atoms/㎤(Old-ASTM)으로 한다. 설정공정(S112)에 있어서, 처리온도 1150℃~1300℃의 범위, 보유시간 5sec~1min의 범위, 온도하강속도 10℃/sec~0.1℃/sec의 범위로 한다. 이 때, 초기 산소농도(Oi)가, 15.0×1017~20.0×1017atoms/㎤이면 된다. 또한, 처리온도가 1175℃~1250℃의 범위, 보유시간이 10sec~30sec의 범위, 온도하강속도가 8℃/sec~0.5℃/sec의 범위인 것이 바람직하다. In the manufacturing condition setting step (S10), boron is doped so that the resistance value is 0.02Ωcm to 1kΩcm, and the initial oxygen concentration (Oi) is 14.0 × 10 17 to 22 × 10 17 atoms / cm 3 (Old-ASTM). It is done. In the setting step S112, the processing temperature is 1150 ° C to 1300 ° C, the holding time is 5sec to 1min, and the temperature drop rate is 10 ° C / sec to 0.1 ° C / sec. At this time, initial stage oxygen concentration Oi should just be 15.0 * 10 <17> -20.0 * 10 <17> atoms / cm <3>. Moreover, it is preferable that processing temperature is the range of 1175 degreeC-1250 degreeC, holding time is the range of 10 sec-30 sec, and temperature fall rate is the range of 8 degreeC / sec-0.5 degreeC / sec.
제조조건 설정공정(S10)에 있어서, 질소가 1×1013~5×1014atoms/㎤ 도핑된다. 설정공정(S112)에 있어서, 에피택셜공정(S12) 후에 석출 용해의 열처리공정(S13)을 수행하도록 설정하는 동시에, 처리온도 1200℃~1300℃의 범위, 보유시간 5sec~1min의 범위, 온도하강속도 10℃/sec~0.1℃/sec의 범위로 한다. 또한, 처리온도 1225℃~1275℃의 범위, 보유시간 10sec~30sec의 범위, 온도하강속도 8℃/sec~0.5℃/sec의 범위로 하는 것이 바람직하다. In the manufacturing condition setting step S10, nitrogen is doped with 1 × 10 13 to 5 × 10 14 atoms /
제조조건 설정공정(S10)에 있어서, 저항치가 0.02Ω㎝~0.001Ω㎝이 되도록 붕소가 도핑되며, 초기 산소농도(Oi)가, 11.0×1017~3×1017atoms/㎤(Old-ASTM)이 되도록 한다. 설정공정(S112)에 있어서, 석출 용해의 열처리공정(S13)을 수행하지 않는 것으로 한다. 초기 산소농도(Oi)가, 10×1017~5×1017atoms/㎤인 것이 더욱 바람직하다. In the manufacturing condition setting step (S10), boron is doped so that the resistance value is 0.02? Cm-0.001? Cm, and the initial oxygen concentration (Oi) is 11.0 x 10 17 to 3 x 10 17 atoms / cm 3 (Old-ASTM). ) In the setting step S112, the heat treatment step S13 for precipitation melting is not performed. It is more preferable that initial stage oxygen concentration (Oi) is 10 * 10 <17> -5 * 10 <17> atoms / cm <3>.
제조조건 설정공정(S10)에 있어서, 저항치가 0.02Ω㎝~0.001Ω㎝이 되도록 붕소가 도핑되며, 초기 산소농도(Oi)가, 11.0×1017~18×1017atoms/㎤(Old-ASTM)이 되도록 한다. 설정공정(S112)에 있어서, 상기 에피택셜공정(S12) 전에 석출 용해의 열처리공정(S13)을 수행하도록 설정하는 동시에, 처리온도 1150℃~1300℃의 범위, 보유시간 5sec~1min의 범위, 온도하강속도 10℃/sec~0.1℃/sec의 범위로 한다. 초기 산소농도(Oi)가, 12.0×1017~16×1017atoms/㎤인 것이 보다 바람직하다. 또한, 처리온도 1175℃~1275℃의 범위, 보유시간 10sec~45sec의 범위, 온도하강속도 8℃/sec~0.5℃/sec의 범위인 것이 바람직하다. In the manufacturing condition setting step (S10), boron is doped so that the resistance value is 0.02? Cm-0.001? Cm, and the initial oxygen concentration (Oi) is 11.0 x 10 17-18 x 10 17 atoms / cm 3 (Old-ASTM). ) In the setting step (S112), it is set to perform the heat treatment step (S13) of precipitation melting before the epitaxial step (S12), and the processing temperature is in the range of 1150 ° C to 1300 ° C, the holding time is in the range of 5sec to 1min, and the temperature. The rate of descent is set in the range of 10 deg. C / sec to 0.1 deg. C / sec. It is more preferable that initial stage oxygen concentration (Oi) is 12.0 * 10 <17> -16 * 10 <17> atoms / cm <3>. Moreover, it is preferable that it is the range of the processing temperature of 1175 degreeC-1275 degreeC, the holding time of 10 sec-45 sec, and the temperature fall rate of 8 degreeC / sec-0.5 degreeC / sec.
설정공정(S112)에 있어서, 석출 용해의 열처리공정(S13)의 처리 분위기로서 질소를 포함하지 않는 비산화성 가스 분위기를 이용하면 된다. 석출 용해의 열처리공정(S13)의 처리 분위기로서, 질소를 포함하지 않는 비산화성 가스와 1% 이상의 산소 가스의 혼합 분위기를 이용하여도 무방하다. 더욱이, 석출 용해의 열처리공정(S13)의 처리 분위기로서, 질소를 포함하지 않는 비산화성 가스와 3% 이상의 산소 가스의 혼합 분위기를 이용하며, 온도하강속도를 50℃/sec~20℃/sec의 범위로 하여도 무방하다. 또한, 각각의 혼합 분위기중의 산소 가스는, 10% 이하이면 되고, 5% 이하인 것이 보다 바람직하다. In the setting step S112, a non-oxidizing gas atmosphere containing no nitrogen may be used as the processing atmosphere of the heat treatment step S13 for precipitation melting. As a treatment atmosphere of the heat treatment step (S13) of precipitation melting, a mixed atmosphere of a non-oxidizing gas containing no nitrogen and an oxygen gas of 1% or more may be used. Further, as a processing atmosphere of the heat treatment step (S13) of precipitation melting, a mixed atmosphere of non-oxidizing gas containing no nitrogen and 3% or more of oxygen gas is used, and the temperature drop rate is 50 ° C / sec to 20 ° C / sec. It may be in a range. In addition, the oxygen gas in each mixed atmosphere should just be 10% or less, and it is more preferable that it is 5% or less.
도 1에 나타내는 에피택셜공정(S12)에 있어서는, 웨이퍼 표면에 에피택셜층을 막형성하는 것으로 하고, 예컨대, p/p-타입으로 할 수 있다. 이것은, p-타입 웨이퍼 위에 p-타입의 에피택셜층을 1~10㎛의 막두께로 적층한 웨이퍼를 의미한다. 여기서, 붕소(B) 농도가 p-타입이라는 것은 저항율 0.1Ω㎝~100Ω㎝에 상당하는 농도이며, p타입이란 저항율 0.1Ω㎝~100Ω㎝에 상당하는 농도이다. In epitaxial process S12 shown in FIG. 1, an epitaxial layer is formed into a film on the wafer surface, for example, it can be set as p / p-type. This means a wafer in which a p-type epitaxial layer is laminated on a p-type wafer with a film thickness of 1 to 10 µm. Here, the concentration of boron (B) is a p-type concentration corresponding to a resistivity of 0.1 Ωcm to 100 Ωcm, and the p type is a concentration corresponding to a resistivity of 0.1 Ωcm to 100 Ωcm.
도 1에 나타내는 석출 용해의 열처리공정(S13)은, 상기의 조건으로서 RTA 처리장치(10)에서, 에피택셜공정(S12)에서의 처리온도보다 높은 처리온도로 수행된다. RTA 처리장치(10)에서는, 도 2에 나타낸 바와 같이, 웨이퍼(W)는, 로 내부에 설치된 SiC로 이루어지는 링형상의 에지 링(11)에 의해 그 주변 가장자리부가 지지되어 수평상태가 된다. 상기 웨이퍼(W)를, 상기한 바와 같이 설정된 분위기 가스(G) 분위기로 한 상태에서, 투명석영 등으로 이루어지는 상측 돔(12)을 통해 복수의 램프(13)에 의해 가열함으로써, 웨이퍼(W) 내부의 석출핵이 되는 근원(source)을 용해한다. RTA 처리장치(10)에서의 램프(13)는, 각각 금도금 등의 표면처리를 한 리플렉터(14) 내부에 설치되어 있다. 또한, SUS(스테인리스)로 이루어지는 벽부(15)에 의해, 상측 돔(12)과 하측 돔(도시생략)이 접속되며 이들에 의해 챔버(로)가 형성되어 있다. The heat treatment step (S13) of precipitation melting shown in FIG. 1 is performed at the
도 1에 나타내는 디바이스 제조공정(S15)에서는, 65nm노드나 45nm노드에 의한 디바이스를 실리콘 웨이퍼로 만들어 내기 위해 필요한 처리가 수행된다. 디바이스 제조공정(S15)은, Spike-RTA나 FLA 등의 급속 온도상승/하강 열처리공정(S152)을 갖는다. In the device manufacturing process S15 shown in FIG. 1, a process necessary for producing a device by a 65 nm node or a 45 nm node into a silicon wafer is performed. The device manufacturing step (S15) has a rapid temperature rising / falling heat treatment step (S152) such as Spike-RTA and FLA.
도 1에 나타내는 전 포토리소그래피 공정(S151)과 후 포토리소그래피 공정(S153)에서는, 도 5에 나타낸 바와 같이, 웨이퍼(21)를 작업 스테이지(22) 상에 진공흡착에 의해 보유하여 고정시킨다. 또한, 포토마스크(23)를 작업 스테이지(22)보다 상방의 마스크 홀더(24)에 보유하여 고정시킨다. 그 후, 작업 스테이지(22)를 상승시켜 박판형상 웨이퍼(21)를 포토마스크(23)에 밀착시키고, 그 후 노광을 수행한다. 웨이퍼(21)의 표면에는 미리 포토레지스트막(도시생략)이 형성되어 있으며, 상기 포토레지스트막에 대해 노광이 수행되어, 포토마스크(23)의 패턴이 형성된다. In the pre-photolithography step S151 and the post-photolithography step S153 shown in FIG. 1, as shown in FIG. 5, the
제 1 양태에 있어서의 실리콘 에피택셜 웨이퍼의 제조방법에서는, 설정공정(S112)에 있어서, 제조조건 설정공정(S10)에서의 조건과, 급속 온도상승/하강 열처리공정(S152)에서의 조건을 고려하여, 석출 용해 열처리공정(S13)의 조건을 결정한다. 그리고, 이 결정된 조건에 따라, 각 처리를 수행한다. 따라서, 제 1 양태에 있어서의 실리콘 에피택셜 웨이퍼에는, 웨이퍼 내부에 슬립 전위가 발생하는 5×104개/㎠을 초과하는 정도의 밀도 및 사이즈의 석출물이 형성되지 않는다. 따라서, 도 5에 나타낸 바와 같이, 웨이퍼(21)를 작업 스테이지(22)상에 진공흡착에 의해 보유하여 고정시켰을 경우에도, 이러한 석출물에 기인하는 도 7에 나타내는 최대 어긋남량이 허용 기준값인 10nm을 초과하는 일은 없다. 즉, 도 6에 나타내는 오버레이 에러를 일으키는 원인이 되는 휨·변형이 일어나는 일이 없다.In the method for producing a silicon epitaxial wafer according to the first aspect, in the setting step S112, the conditions in the manufacturing condition setting step S10 and the conditions in the rapid temperature rising / falling heat treatment step S152 are considered. Then, the conditions of the precipitation melting heat treatment process S13 are determined. And according to this determined condition, each process is performed. Therefore, in the silicon epitaxial wafer according to the first aspect, no precipitate having a density and size of more than 5 × 10 4 pieces /
동시에, 제 1 양태에 있어서의 실리콘 에피택셜 웨이퍼에서는, 도 8에 나타내는 바와 같은 지지되어 있는 웨이퍼(W)의 에지 부분에서 슬립 전위가 발생하는 것을 방지하여, 웨이퍼의 강도가 저하되는 것을 방지할 수가 있다. At the same time, in the silicon epitaxial wafer according to the first aspect, slip dislocations can be prevented from occurring at the edge portion of the supported wafer W as shown in FIG. 8, and the strength of the wafer can be prevented from decreasing. have.
한편, 급속 온도상승/하강 열처리공정(S152)으로서 Spike-RTA 처리를 수행할 경우에는, 도 2에 나타내는 RTA 장치(10)에 있어서, 조건을 설정하여 수행할 수 있다. On the other hand, when Spike-RTA treatment is performed as the rapid temperature rising / falling heat treatment step (S152), the conditions can be set in the
<제 2 양태><2nd aspect>
이하, 본 발명에 관한 실리콘 웨이퍼 및 그 제조방법의 제 2 양태를 도면에 근거하여 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, the 2nd aspect of the silicon wafer which concerns on this invention, and its manufacturing method is demonstrated based on drawing.
도 10은, 본 실시형태에 있어서의 실리콘 웨이퍼 및 그 제조방법을 나타내는 플로우 차트이다. 10 is a flowchart showing a silicon wafer and a method of manufacturing the same in the present embodiment.
제 2 양태에 있어서의 실리콘 웨이퍼의 제조방법은, 도 10에 나타낸 바와 같이, 제조조건 설정공정(S20)과, 인상공정을 포함하는 웨이퍼 준비공정(S211)과, 연마공정(S212)과, 석출 용해의 열처리공정(S23)을 갖는다. 석출 용해의 열처리공정(S23)을 통해 제조된 실리콘 웨이퍼는, 급속 온도상승/하강 열처리공정(S252)을 갖는 디바이스 제조공정(S25)에 제공된다. 10, the manufacturing method of the silicon wafer in the second embodiment includes a manufacturing condition setting step S20, a wafer preparing step S211 including a pulling step, a polishing step S212, And a heat treatment step of dissolution (S23). The silicon wafer manufactured by the heat treatment process (S23) of precipitation melting is provided to the device manufacturing process (S25) which has a rapid temperature rising / falling heat processing process (S252).
도 10에 나타내는 제조조건 설정공정(S20)에서는, 디바이스 제조공정(S25)에 제공되는 웨이퍼의 규격이나, 웨이퍼 준비공정(S211)에 있어서의 CZ(초크랄스키)법에 의해 실리콘 융액으로부터 실리콘 단결정을 인상할 때의 조건, 석출 용해의 열처리공정(S23)의 조건을 설정한다. 웨이퍼를 제공하는 후공정인 반도체 디바이스의 제조공정(S25)에서의 FLA 등의 급속 온도상승/하강 열처리공정(S252)의 처리조건에 따라, 웨이퍼에서 응력이 발생한다. 이러한 응력의 발생을 막기 위하여, 응력에 대응하여 요구되는 산소석출상태가 있다. 제조조건 설정공정(S20)에서는, 산소석출상태를 원하는 상태로 설정하기 위하여, 석출 용해의 열처리공정(S23)에 있어서의 처리조건을 결정한다. 디바이스 제조공정(S25)에 있어서, 실리콘 웨이퍼가 제공되는 열처리는, 최고온도의 범위가 1100℃ 이상 실리콘 융점 이하이며 처리시간이 1㎛초에서 100m초 정도까지의 조건인 급속 온도상승/하강 열처리공정(S252)이다. 이러한 급속 온도상승/하강 열처리공정(S252)의 전후에, 전 포토리소그래피 공정(S251)에서 형성된 패턴과, 후 포토리소그래피 공정(S253)에서 형성되는 패턴에 어긋남이 발생하여 오버레이 에러가 되는 일이 없도록, 상기 급속 온도상승/하강 열처리공정(S252)에서의 변형 발생과 슬립 발생을 억제할 수 있는 조건을 제조조건 설정공정(S20)에서 설정한다.In the manufacturing condition setting step S20 shown in FIG. 10, the silicon single crystal is formed from the silicon melt by the standard of the wafer provided in the device manufacturing step S25 and the CZ (Czochralski) method in the wafer preparation step S211. The conditions at the time of pulling up, and the conditions of the heat treatment process (S23) of precipitation melting are set. The stress is generated in the wafer in accordance with the processing conditions of the rapid temperature rising / falling heat treatment step S252 such as FLA in the semiconductor device manufacturing step S25, which is a subsequent step of providing the wafer. In order to prevent the occurrence of such a stress, there is an oxygen precipitation state required in response to the stress. In the manufacturing condition setting step (S20), in order to set the oxygen precipitation state to a desired state, the processing condition in the heat treatment step (S23) of precipitation melting is determined. In the device fabrication step (S25), the heat treatment in which the silicon wafer is provided is a rapid temperature rising / falling heat treatment step in which the maximum temperature is in a range of 1100 ° C. or more and a silicon melting point or less and the processing time is from 1 μm to about 100 m seconds. (S252). Before and after the rapid temperature rising / falling heat treatment step S252, the pattern formed in the previous photolithography step S251 and the pattern formed in the subsequent photolithography step S253 do not occur so that an overlay error does not occur. In the manufacturing condition setting step (S20), conditions for suppressing deformation and slip generation in the rapid temperature rising / falling heat treatment step (S252) are suppressed.
상기 제조조건 설정공정(S20)에 있어서는, 웨이퍼 준비공정(S211)에 있어서의 조업 조건으로서 인상시에 제어하는 파라미터가 되는 인상속도(V)와 고액 계면으로부터의 온도구배(G)의 비, 즉, V/G의 값, 실리콘 웨이퍼(기판)의 산소농도(Oi), 도펀트 농도 등이 설정된다. In the manufacturing condition setting step (S20), the ratio of the pulling speed (V) which becomes a parameter to be controlled at the time of pulling as the operating condition in the wafer preparation step (S211) and the temperature gradient (G) from the solid-liquid interface, namely , The value of V / G, the oxygen concentration Oi of the silicon wafer (substrate), the dopant concentration, and the like are set.
웨이퍼 준비공정(S211)에서는, CZ로에 의해, CZ법으로 단결정을 인상하고, 인상된 실리콘 단결정 잉곳을 슬라이스 가공하여 웨이퍼를 형성하며, 더욱이, 웨이퍼의 모따기, 연삭, 세정 등의 표면처리를 수행한다. 그 후, 마무리 처리로서의 연마공정(S212)에 실리콘 웨이퍼를 제공한다. 실리콘 웨이퍼는 직경이 300㎜ 이상 450㎜ 정도인 것이 적응가능하다. In the wafer preparation step (S211), a single crystal is pulled up by the CZ method using a CZ furnace, and the silicon single crystal ingot is sliced to form a wafer, and surface treatment such as chamfering, grinding and cleaning of the wafer is performed. . Thereafter, a silicon wafer is provided to the polishing step S212 as a finishing treatment. The silicon wafer can be adapted to have a diameter of about 300 mm or more and about 450 mm.
도 11은, 본 발명의 각 양태의 실시형태에 있어서의 실리콘 웨이퍼의 제조방법을 실시하기에 적합한 CZ로의 종단면도이다. FIG. 11 is a longitudinal sectional view into a CZ suitable for implementing a method of manufacturing a silicon wafer in an embodiment of each aspect of the present invention. FIG.
도 11에 나타내는 CZ로는, 챔버 내의 중심부에 배치된 도가니(1)와, 도가니(1)의 외측에 배치된 히터(2)와, 히터(2)의 외측에 배치된 자기장 공급장치(9)를 구비하고 있다. 도가니(1)는, 내측에 실리콘 융액(3)을 수용하는 석영 도가니(1a)를 외측의 흑연 도가니(1b)로 유지시키는 이중 구조이며, 페데스탈이라 불리는 지지축(1c)에 의해 회전 및 승강 구동된다. As CZ shown in FIG. 11, the crucible 1 arranged at the center of the chamber, the
도가니(1)의 상방에는, 원통형상의 열차폐체(7)가 설치되어 있다. 열차폐체(7)는, 흑연으로 외곽을 만들고, 내부에 흑연 펠트를 충전한 구조이다. 열차폐체(7)의 내면은, 상단부로부터 하단부에 걸쳐 내부직경이 점차 감소되는 테이퍼면으로 이루어져 있다. 열차폐체(7)의 상부외면은 내면에 대응하는 테이퍼면이며, 하부외면은, 열차폐체(7)의 두께가 하방을 향해 점차 증대되도록 대략 평면으로 형성되어 있다.Above the crucible 1, a
그리고, 시드 척(5)에 부착된 종결정(T)을 실리콘 융액(3)에 침지하고, 도가니(1) 및 인상축(4)을 회전시키면서 종결정(T)을 인상함으로써, 실리콘 단결정(6)을 형성할 수 있다. Then, the single crystal T attached to the
열차폐체(7)는, 히터(2) 및 실리콘 융액(3)면으로부터 실리콘 단결정(6)의 측면부로의 복사열을 차단하는 것으로서, 육성중인 실리콘 단결정(6)의 측면을 포위하는 동시에, 실리콘 융액(3)면을 포위하는 것이다. 열차폐체(7)의 사양예를 나타내면 다음과 같다. 반경방향의 폭(W)은 예컨대 50㎜, 역 원추대면인 내면의 수직방향에 대한 기울기(θ)는 예컨대 21°, 열차폐체(7) 하단의 융액면으로부터의 높이(H1)는 예컨대 60㎜으로 한다. 또한, 자기장 공급장치(9)로부터 공급되는 자기장은, 수평 자기장이나 커스프 자기장 등을 이용할 수 있고, 예컨대 수평 자기장의 강도로서는, 2000~4000G(0.2T~0.4T), 보다 바람직하게는 2500~3500G(0.25T~0.35T)으로 하고, 자기장 중심높이가 융액 액면에 대하여 -150~+100㎜, 보다 바람직하게는 -75~+50㎜의 범위 내가 되도록 설정된다. The
웨이퍼 준비공정(S211)에서는, 우선, 도 11의 도가니(1) 내에 고순도 실리콘의 다결정을, 예컨대 100kg 장입(裝入)하는 동시에, 필요한 도펀트를 투입하여 실리콘 단결정 내의 도펀트 농도를 조정하는 것이 바람직하다. 그 다음에, CZ로 내부를 수소함유물질과 불활성 가스의 혼합 가스로 이루어지는 수소함유 분위기로 하고 분위기 압력을 1.3~13.3kPa(10~100torr)로 하여 분위기 가스 중에 있어서의 수소함유물질의 농도가 수소가스 환산분압으로 40~400Pa 정도가 되도록 조정한다. 수소함유물질로서 수소 가스를 선택했을 경우에는, 수소 가스 분압을 40~400Pa로 하면 된다. 이 때의 수소 가스의 농도는 0.3%~31%의 범위가 된다.In the wafer preparation step S211, it is preferable to first charge a high-purity silicon polycrystal, for example, 100 kg into the crucible 1 of FIG. 11, and to adjust the dopant concentration in the silicon single crystal by introducing a necessary dopant. . Subsequently, the concentration of the hydrogen-containing substance in the atmosphere gas was set to CZ to form a hydrogen-containing atmosphere composed of a mixed gas of a hydrogen-containing substance and an inert gas, and an atmospheric pressure of 1.3 to 13.3 kPa (10 to 100 torr). Adjust it so that it may be 40-400 Pa by gas conversion partial pressure. When hydrogen gas is selected as the hydrogen-containing substance, the hydrogen gas partial pressure may be 40 to 400 Pa. The concentration of hydrogen gas at this time is in a range of 0.3% to 31%.
한편, 수소 가스를 함유하지 않는 불활성 가스만으로 이루어진 분위기로 할 수도 있다. In addition, it can also be set as the atmosphere which consists only of inert gas which does not contain hydrogen gas.
수소함유물질의 수소가스 환산분압이 40Pa 미만이면, 인상속도의 허용폭이 축소되어, COP 결함 및 전위 클러스터의 발생을 억제할 수 없게 되므로 바람직하지 않다. 또한, 수소함유물질의 수소가스 환산농도(수소의 농도)가 높을수록, 전위 발생의 억제 효과가 증대된다. 단, 수소가스 환산분압이 400Pa를 초과하면, CZ로 내부에 산소 리크가 발생했을 경우에 폭발 등의 위험성이 증대하므로 안전상 바람직하지 않다. 보다 바람직한 수소함유물질의 수소가스 환산분압은 40Pa 이상 250Pa 이하의 범위이며, 특히 바람직한 수소가스 환산분압은 40Pa 이상 135Pa 이하의 범위이다. When the hydrogen gas equivalent partial pressure of the hydrogen-containing substance is less than 40 Pa, the allowable width of the pulling speed is reduced, which is not preferable because the generation of COP defects and dislocation clusters cannot be suppressed. In addition, the higher the hydrogen gas equivalent concentration (hydrogen concentration) of the hydrogen-containing substance, the greater the suppression effect of dislocation generation. However, when the partial pressure equivalent to hydrogen gas exceeds 400 Pa, the risk of explosion or the like increases when oxygen leaks inside the CZ furnace, which is not preferable for safety reasons. The hydrogen gas equivalent partial pressure of a more preferable hydrogen containing substance is the range of 40 Pa or more and 250 Pa or less, Especially preferable hydrogen gas equivalent partial pressure is the range of 40 Pa or more and 135 Pa or less.
다음으로, 자기장 공급장치(9)로부터 예컨대 3000G(0.3T)의 수평 자기장을 자기장 중심높이가 융액 액면에 대하여 -75~+50㎜이 되도록 공급 인가하는 동시에, 히터(2)에 의해 실리콘의 다결정을 가열하여 실리콘 융액(3)으로 한다.Next, while supplying a horizontal magnetic field of 3000 G (0.3T), for example, from the magnetic
이어서, 시드 척(5)에 부착된 종결정(T)을 실리콘 융액(3)에 침지하고, 도가니(1) 및 인상축(4)을 회전시키면서 결정 인상을 수행한다.Subsequently, the seed crystal T attached to the
이 경우의 인상조건으로서는, 단결정의 성장속도를 V(㎜/분)로 하고 단결정성장시의 융점으로부터 1350℃의 온도구배를 G(℃/㎜)로 했을 때의 비(V/G(㎟/분·℃))를 0.22~0.15 정도로 제어하며, V을 그로운-인 무결함의 실리콘 단결정을 인상할 수 있는 속도인 0.65~0.42~0.33㎜/분으로 제어하는, 등의 조건을 예시할 수 있다. As the pulling condition in this case, the ratio when the growth rate of the single crystal is set to V (mm / min) and the temperature gradient of 1350 ° C. is set to G (° C./mm) from the melting point at the time of single crystal growth (V / G (mm 2 / Min. ° C)) is controlled at 0.22 to 0.15, and V is controlled at 0.65 to 0.42 to 0.33 mm / min, which is the speed at which the grown-in defect-free silicon single crystal can be raised. .
또한, 다른 조건으로서는, 석영도가니의 회전수를 5~0.2rpm으로 하고 단결정의 회전속도를 20~10rpm으로 하며 아르곤 분위기의 압력을 30Torr로 하고 더욱이 자기장 강도를 3000Gauss로 한 조건을 예시할 수 있다. 특히, 석영도가니의 회전수를 5rpm 이하로 함으로써, 석영도가니에 포함되는 산소원자의 실리콘 융액으로의 확산을 방지할 수 있으며, 실리콘 단결정 내의 격자간 산소농도를 저감시킬 수 있다. 더욱이, 다른 조건으로서는, 석영도가니의 회전수를 0.2rpm 이하로 하고 단결정의 회전속도를 5rpm 이하로 하며 아르곤 분위기의 압력을 1333~26660Pa로 하고 더욱이 자기장 강도를 3000~5000Gauss로 한 조건을 예시할 수 있다. 또한, 단결정의 회전속도를 15rpm 이상으로 하는 경우도 있다. As other conditions, the quartz crucible may have a rotational speed of 5 to 0.2 rpm, a single crystal rotational speed of 20 to 10 rpm, an argon atmosphere of 30 Torr, and a magnetic field strength of 3000 Gauss. In particular, by setting the number of revolutions of the quartz crucible to 5 rpm or less, diffusion of oxygen atoms contained in the quartz crucible into the silicon melt can be prevented, and the interstitial oxygen concentration in the silicon single crystal can be reduced. Moreover, as other conditions, the conditions of the quartz crucible rotation speed of 0.2 rpm or less, the single crystal rotation speed of 5 rpm or less, the argon atmosphere pressure 1333-26660 Pa, and the magnetic field strength 3000-5000 Gauss can be illustrated. have. Moreover, the rotation speed of a single crystal may be 15 rpm or more.
도 10에 나타내는 제조조건 설정공정(S20)은, 각각 이하의 것을 선택할 수 있다. The manufacturing conditions setting process S20 shown in FIG. 10 can respectively select the following.
제조조건 설정공정(S20)에 있어서, 저항치가 0.001Ω㎝~1kΩ㎝이 되도록 붕소가 도핑되고, 초기 산소농도(Oi)를, 12.0×1017~20×1017atoms/㎤(Old-ASTM)의 범위로 하고 Pv영역과 Pi영역이 분포된 영역을 포함하며 OSF영역을 포함하지 않는, 실리콘 단결정을 제조하는 조건을 선택한다. 더욱이, 제조조건 설정공정(S20)에 있어서, 석출 용해의 열처리공정(S23)의 조건을, 처리온도 950℃~1200℃의 범위, 보유시간 5sec~1min의 범위, 온도하강속도 10℃/sec~0.1℃/sec의 범위, 질소를 포함하지 않는 비산화성 가스 분위기, 또는 질소를 포함하지 않는 비산화성 가스와 3% 이상의 산소 가스의 혼합 분위기로 설정한다. 이 때 바람직하게는, 초기 산소농도(Oi)가, 13×1017~18×1017atoms/㎤이다. 또한, 처리온도 1000℃~1175℃의 범위, 보유시간 10sec~45sec의 범위, 온도하강속도 8℃/sec~0.5℃/sec의 범위, 산소 가스의 농도 3.5~10%인 것이 바람직하다. In the production condition setting step (S20), the resistance and boron is doped such that the 0.001Ω㎝ ~ 1kΩ㎝, the initial oxygen concentration (Oi), 12.0 × 10 17 ~ 20 × 10 17 atoms / ㎤ (Old-ASTM) The conditions for producing the silicon single crystal, including the region in which the Pv region and the Pi region are distributed and not including the OSF region, are selected. Furthermore, in the manufacturing condition setting step (S20), the conditions of the heat treatment step (S23) of precipitation melting are set in the range of the treatment temperature of 950 ° C to 1200 ° C, the holding time of 5sec to 1min, and the temperature drop rate of 10 ° C / sec to It is set in a range of 0.1 ° C / sec, a non-oxidizing gas atmosphere containing no nitrogen, or a mixed atmosphere of a non-oxidizing gas containing no nitrogen and 3% or more of oxygen gas. At this time, Preferably, initial stage oxygen concentration (Oi) is 13 * 10 <17> -18 * 10 <17> atoms / cm <3>. Moreover, it is preferable that it is the range of processing temperature of 1000 degreeC-1175 degreeC, the holding time of 10 sec-45 sec, the temperature fall rate of 8 degreeC / sec-0.5 degreeC / sec, and the concentration of oxygen gas 3.5-10%.
제조조건 설정공정(S20)에 있어서, 저항치가 0.001Ω㎝~1kΩ㎝이 되도록 붕소가 도핑되며, 초기 산소농도(Oi)를, 12.0×1017~20×1017atoms/㎤(Old-ASTM)의 범위로 하고 Pv영역과 Pi영역과 OSF영역을 포함하는, 실리콘 단결정을 제조하는 조건을 선택한다. 더욱이, 제조조건 설정공정(S20)에 있어서, 석출 용해의 열처리공정(S23)의 조건을, 처리온도 1225℃~1350℃의 범위, 보유시간 5sec~1min의 범위, 온도하강속도 10℃/sec~0.1℃/sec의 범위, 질소를 포함하지 않는 비산화성 가스 분위기, 또는 질소를 포함하지 않는 비산화성 가스와 3% 이상의 산소 가스의 혼합 분위기로 설정한다. 이 때 초기 산소농도(Oi)가, 12.5×1017~18×1017atoms/㎤인 것이 바람직하다. 또한, 처리온도 1250℃~1325℃의 범위, 보유시간 10sec~45sec의 범위, 온도하강속도 8℃/sec~0.5℃/sec의 범위이고, 산소 가스의 농도가 3.5~10%인 것이 바람직하다. In the manufacturing condition setting step (S20), boron is doped so that the resistance value is from 0.001Ωcm to 1kΩcm, and the initial oxygen concentration (Oi) is 12.0 × 10 17 to 20 × 10 17 atoms / cm 3 (Old-ASTM). The conditions for producing a silicon single crystal containing Pv region, Pi region and OSF region are selected. Furthermore, in the manufacturing condition setting step (S20), the conditions of the heat treatment step (S23) of precipitation melting are defined in the range of the treatment temperature of 1225 ° C to 1350 ° C, the holding time of 5sec to 1min, and the temperature drop rate of 10 ° C / sec to It is set in a range of 0.1 ° C / sec, a non-oxidizing gas atmosphere containing no nitrogen, or a mixed atmosphere of a non-oxidizing gas containing no nitrogen and 3% or more of oxygen gas. At this time, it is preferable that initial stage oxygen concentration (Oi) is 12.5 * 10 <17> -18 * 10 <17> atoms / cm <3>. Moreover, it is preferable that it is the range of processing temperature of 1250 degreeC-1325 degreeC, the holding time of 10 sec-45 sec, the temperature fall rate of 8 degreeC / sec-0.5 degreeC / sec, and the density | concentration of oxygen gas is 3.5 to 10%.
도 10에 나타내는 석출 용해의 열처리공정(S23)은, 상기 조건으로 하여 RTA 처리장치(10)에 의해 수행된다. RTA 처리장치(10)는, 제 1 양태에서 나타낸 도 2의 RTA 처리장치(10)이다. The heat treatment step (S23) of precipitation melting shown in FIG. 10 is performed by the
도 10에 나타내는 디바이스 제조공정(S25)에서는, 45nm노드(hp65)에 의한 디바이스를 실리콘 웨이퍼로 만들어 내기 위해 필요한 처리가 수행된다. 디바이스 제조공정(S25)은, Spike-RTA, FLA 등의 급속 온도상승/하강 열처리공정(S252)을 갖는다. In the device manufacturing process S25 shown in FIG. 10, the process required in order to make a device by a 45 nm node hp65 into a silicon wafer is performed. The device manufacturing process S25 has a rapid temperature raising / falling heat processing process S252, such as Spike-RTA and FLA.
도 10에 나타내는 전 포토리소그래피 공정(S251)과 후 포토리소그래피 공정(S253)에 있어서는, 도 5에 나타낸 바와 같이, 웨이퍼(21)를 작업 스테이지(22)상에 진공흡착에 의해 보유하여 고정시키고, 포토마스크(23)를 작업 스테이지(22)보다 상방의 마스크 홀더(24)에 보유하여 고정시키며, 작업 스테이지(22)를 상승시켜 박판형상 웨이퍼(21)를 포토마스크(23)에 밀착시키고, 그 후 노광을 수행한다. 웨이퍼(21)의 표면에는 미리 포토레지스트막(도시생략)이 형성되어 있으며, 이 포토레지스트막에 대해 노광이 수행되어 포토마스크(23)의 패턴이 형성된다. In the pre-photolithography step S251 and the post-photolithography step S253 shown in FIG. 10, as shown in FIG. 5, the
제 2 양태에 있어서의 실리콘 웨이퍼는, 제조조건 설정공정(S20)에 있어서, 급속 온도상승/하강 열처리공정(S252)에 있어서의 조건을 고려하여, 웨이퍼 준비공정(S211)에서의 인상조건, 및 석출 용해 열처리공정(S23)의 처리조건을 결정한다. 그리고, 이러한 결정된 조건에 따라 각 처리를 수행한다. 따라서, 제 2 양태에 있어서의 실리콘 웨이퍼에는, 웨이퍼 내부에 슬립 전위가 발생하는 5×104개/㎠을 초과하는 정도의 밀도 및 사이즈의 석출물이 형성되지 않는다. 따라서, 도 5에 나타낸 바와 같이, 웨이퍼(21)를 작업 스테이지(22)상에 진공흡착에 의해 보유하여 고정시켰을 경우에도, 이러한 석출물에 기인하는 도 7에 나타낸 최대 어긋남량이 허용 기준값인 10nm을 초과하는 일이 없다. 즉, 도 6에 나타내는 오버레이 에러를 일으키는 원인이 되는 휨·변형이 발생하는 일이 없다.In the silicon wafer according to the second aspect, in the manufacturing condition setting step (S20), in consideration of the conditions in the rapid temperature rising / falling heat treatment step (S252), the pulling condition in the wafer preparation step (S211), and The treatment condition of the precipitation melting heat treatment step S23 is determined. And each process is performed according to such determined conditions. Therefore, in the silicon wafer of 2nd aspect, the precipitate of the density and the magnitude | size exceeding 5 * 10 <4> / cm <2> which a slip dislocation generate | occur | produces inside a wafer is not formed. Therefore, as shown in FIG. 5, even when the
동시에, 제 2 양태에 있어서의 실리콘 웨이퍼에서는, 도 8에 나타내는 바와 같이 지지되어 있는 웨이퍼(W)의 에지 부분에서 슬립 전위가 발생하는 것을 방지하며, 웨이퍼의 강도가 저하되는 것도 방지할 수 있다. At the same time, in the silicon wafer according to the second aspect, as shown in FIG. 8, slip dislocations are prevented from occurring at the edge portion of the wafer W supported, and the strength of the wafer can be prevented from decreasing.
한편, 급속 온도상승/하강 열처리공정(S252)으로서 Spike-RTA 처리를 수행할 경우에는, 도 2에 나타내는 RTA 장치(10)에 있어서, 조건을 설정하여 수행할 수 있다. On the other hand, when the Spike-RTA process is performed as the rapid temperature raising / lowering heat treatment process (S252), the conditions can be set in the
<제 3 양태><Third aspect>
이하, 본 발명에 관한 실리콘 웨이퍼 및 그 제조방법의 제 3 양태를 도면에 근거하여 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, the 3rd aspect of the silicon wafer which concerns on this invention, and its manufacturing method is demonstrated based on drawing.
도 12는, 본 실시형태에 있어서의 실리콘 웨이퍼 및 그 제조방법을 나타내는 플로우 차트이다. 12 is a flowchart showing a silicon wafer and a method of manufacturing the same in the present embodiment.
본 실시형태에서의 실리콘 웨이퍼의 제조방법은, 도 12에 나타낸 바와 같이, 제조조건 설정공정(S30)과, 인상공정을 포함하는 웨이퍼 준비공정(S311)과, 석출 용해의 열처리공정(S33)과, DZ처리공정(S313)을 갖는다. 석출 용해의 열처리공정(S33)을 통해 제조된 실리콘 웨이퍼는, 급속 온도상승/하강의 열처리공정(S352)을 갖는 디바이스 제조공정(S35)에 제공된다. As shown in FIG. 12, the silicon wafer manufacturing method of the present embodiment includes a manufacturing condition setting step (S30), a wafer preparation step (S311) including an pulling step, a heat treatment step (S33) of precipitation melting, and And a DZ treatment step (S313). The silicon wafer manufactured by the heat treatment process S33 of precipitation melting is provided to the device manufacturing process S35 which has the heat processing process S352 of rapid temperature rise / fall.
도 12에 나타내는 제조조건 설정공정(S30)에서는, 디바이스 제조공정(S35)에 제공되는 웨이퍼의 규격이나, 웨이퍼 준비공정(S311)에 있어서의 CZ(초크랄스키)법에 의해 실리콘 융액으로부터 실리콘 단결정을 인상할 때의 조건, DZ처리공정(S313)의 처리조건, 및 이들 각 조건에 근거한 석출 용해의 열처리공정(S33)의 조건을 설정한다. 웨이퍼를 제공하는 후공정인 반도체 디바이스 제조공정(S35)에 있어서의 FLA 등의 급속 온도상승/하강 열처리공정(S352)의 처리조건에 따라, 웨이퍼에서 응력이 발생한다. 이러한 응력의 발생을 막기 위하여, 응력에 대응하여 요구되는 산소석출상태가 있다. 제조조건 설정공정(S30)에서는, 산소석출상태를 원하는 상태로 설정하기 위하여, 석출 용해 열처리공정(S33)에서의 처리조건을 결정한다. 디바이스 제조공정(S35)에 있어서, 실리콘 웨이퍼가 제공되는 열처리는, 최고온도의 범위가 1100℃ 이상 실리콘 융점 이하이고 처리시간이 1㎛초에서 100m초 정도까지의 조건인 급속 온도상승/하강 열처리공정(S352)이다. 이러한 급속 온도상승/하강 열처리공정(S352)의 전후에 있어서, 전 포토리소그래피 공정(S351)에서 형성된 패턴과, 후 포토리소그래피 공정(S353)에서 형성하는 패턴에 어긋남이 발생하여 오버레이 에러가 되는 일이 없도록, 상기 급속 온도상승/하강 열처리공정(S352)에 있어서의 변형 발생과 슬립 발생을 억제할 수 있는 조건을 제조조건 설정공정(S30)에서 설정한다.In the manufacturing condition setting step S30 shown in FIG. 12, the silicon single crystal is formed from the silicon melt by the standard of the wafer provided in the device manufacturing step S35 and the CZ (Czochralski) method in the wafer preparation step S311. The conditions at the time of pulling up, the processing conditions of the DZ processing process (S313), and the conditions of the heat treatment process (S33) of precipitation melting based on these conditions are set. Stresses are generated in the wafer in accordance with the processing conditions of the rapid temperature rising / falling heat treatment step (S352) such as FLA in the semiconductor device manufacturing step (S35), which is a subsequent step of providing the wafer. In order to prevent the occurrence of such a stress, there is an oxygen precipitation state required in response to the stress. In the manufacturing condition setting step (S30), the processing conditions in the precipitation melting heat treatment step (S33) are determined in order to set the oxygen precipitation state to a desired state. In the device fabrication step (S35), the heat treatment in which the silicon wafer is provided is a rapid temperature rising / falling heat treatment step in which the maximum temperature is in a range of 1100 ° C. or more and a silicon melting point or less and the processing time is from 1 μm to about 100 m seconds. (S352). Before and after the rapid temperature rise / fall heat treatment step S352, a misalignment occurs between the pattern formed in the previous photolithography step S351 and the pattern formed in the subsequent photolithography step S353, resulting in an overlay error. In order to prevent the occurrence of deformation and slip in the rapid temperature rising / falling heat treatment step (S352), the condition for setting the condition is set in the manufacturing condition setting step (S30).
상기 제조조건 설정공정(S30)에서는, 웨이퍼 준비공정(S311)에 있어서의 조업 조건으로서, 인상시에 제어하는 파라미터가 되는 인상속도(V)와 고액 계면으로부터의 온도구배(G)간의 비, V/G의 값, 즉, 실리콘 웨이퍼(기판)의 산소농도(Oi), 도펀트 농도 등이 설정된다. In the manufacturing condition setting step (S30), as the operating condition in the wafer preparation step (S311), the ratio between the pulling speed (V) which becomes a parameter to be controlled at the time of pulling and the temperature gradient (G) from the solid-liquid interface, V The value of / G, that is, the oxygen concentration Oi of the silicon wafer (substrate), the dopant concentration, and the like are set.
웨이퍼 준비공정(S311)에서는, CZ로에 의해, CZ법으로 단결정을 인상하고, 인상된 실리콘 단결정 잉곳을 슬라이스 가공하여 웨이퍼를 형성하며, 더욱이, 웨이퍼의 모따기, 연삭, 연마, 세정 등의 표면처리를 수행하여 실리콘 웨이퍼를 준비한다. 실리콘 웨이퍼는 직경이 300㎜ 이상 450㎜ 정도인 것이 적응가능하다. In the wafer preparation step (S311), the CZ furnace is used to raise the single crystal by the CZ method, and slice the processed silicon single crystal ingot to form a wafer. Furthermore, surface treatment such as chamfering, grinding, polishing, and cleaning of the wafer is performed. To prepare a silicon wafer. The silicon wafer can be adapted to have a diameter of about 300 mm or more and about 450 mm.
웨이퍼 준비공정(S311)에서, 실리콘 웨이퍼를 제조하기 위해서는 제 2 양태에서 제시한 도 11의 CZ로를 이용한다.In the wafer preparation step (S311), in order to manufacture a silicon wafer, the CZ furnace of FIG. 11 shown in the second embodiment is used.
웨이퍼 준비공정(S311)에 있어서는, 우선, 도 11의 도가니(1) 내에 고순도 실리콘의 다결정을 예컨대 100kg 장입하는 동시에, 필요한 도펀트를 투입하여 실리콘 단결정 내의 도펀트 농도를 조정하는 것이 바람직하다.In the wafer preparation step (S311), it is preferable to first charge, for example, 100 kg of high-purity silicon polycrystals into the crucible 1 of FIG. 11, and to adjust the dopant concentration in the silicon single crystal by introducing necessary dopants.
이어서, CZ로 내부를 불활성 가스 등의 소정의 분위기로 하는 동시에 그 압력을 조정한다.Next, the inside is made into a predetermined atmosphere, such as an inert gas, by CZ, and the pressure is adjusted.
다음으로, 자기장 공급장치(9)로부터 예컨대 3000G(0.3T)의 수평 자기장을 자기장 중심높이가 융액 액면에 대하여 -75~+50㎜이 되도록 공급 인가하는 동시에, 히터(2)에 의해 실리콘의 다결정을 가열하여 실리콘 융액(3)으로 한다. Next, while supplying a horizontal magnetic field of 3000 G (0.3T), for example, from the magnetic
이어서, 시드 척(5)에 부착된 종결정(T)을 실리콘 융액(3)에 침지하고, 도가니(1) 및 인상축(4)을 회전시키면서 결정 인상을 수행한다.Subsequently, the seed crystal T attached to the
이 경우의 인상조건으로서는, 단결정의 성장속도를 V(㎜/분)으로 하고 단결정 성장시의 융점으로부터 1350℃의 온도구배를 G(℃/㎜)으로 했을 때의 비(V/G(㎟/분·℃))를 0.22~0.15 정도로 제어하며, V를 보이드(Void) 결함이 존재하는 V영역으로 하여 실리콘 단결정을 인상할 수 있는 속도인 0.65~0.42~0.33㎜/분으로 제어하는, 등의 조건을 예시할 수 있다. As a pulling condition in this case, the ratio when the growth rate of the single crystal is set to V (mm / min) and the temperature gradient of 1350 ° C. is set to G (° C./mm) from the melting point at the time of single crystal growth (V / G (mm 2 / Minute, ℃)) to about 0.22 to 0.15, and V to be a V region where void defects exist, so as to control at 0.65 to 0.42 to 0.33 mm / min, which is the speed at which the silicon single crystal can be pulled up. Conditions can be illustrated.
또한, 다른 조건으로서는, 석영도가니의 회전수를 5~0.2rpm으로 하고 단결정의 회전속도를 20~10rpm으로 하며 아르곤 분위기의 압력을 30Torr로 하고, 더욱이 자기장 강도를 3000Gauss로 한 조건을 예시할 수 있다. 더욱이 자기장 강도를 3000~5000Gauss로 한 조건을 예시할 수 있다. 또한, 단결정의 회전속도를 15rpm 이상으로 하는 경우도 있다. As other conditions, it is possible to exemplify conditions in which the number of revolutions of the quartz crucible is 5 to 0.2 rpm, the rotation speed of the single crystal is 20 to 10 rpm, the pressure in the argon atmosphere is 30 Torr, and the magnetic field strength is 3000 Gauss. . Moreover, the conditions which made the magnetic field intensity 3000-5000Gauss can be illustrated. Moreover, the rotation speed of a single crystal may be 15 rpm or more.
도 12에 나타내는 제조조건 설정공정(S30)은, 각각 이하와 같이 설정한다. The manufacturing condition setting process S30 shown in FIG. 12 is set as follows, respectively.
제조조건 설정공정(S30)에 있어서, 인상공정에 있어서의 조건으로서, 저항치가 0.001Ω㎝~1kΩ이 되도록 붕소 등이 도핑되고, 초기 산소농도(Oi)가, 12.0×1017~18×1017atoms/㎤(Old-ASTM)의 범위가 되도록 하고 보이드 결함이 존재하도록 인상속도를 설정한다. DZ처리공정(S313)에 있어서의 조건으로서, H2이나 Ar의 비산화성 분위기, 처리온도 1150℃~1300℃의 범위, 처리시간 30min~16시간의 범위를 설정한다. 석출 용해 열처리공정(S33)에서의 조건으로서, 처리온도 950℃~1200℃의 범위, 보유시간 5sec~1min의 범위, 온도하강속도 10℃/sec~0.1℃/sec의 범위, 질소를 포함하지 않는 비산화성 가스 분위기, 또는 질소를 포함하지 않는 비산화성 가스와 1% 이상의 산소 가스의 혼합 분위기를 설정한다. 이 때, 초기 산소농도(Oi)가, 12.5×1017~17.0×1017atoms/㎤이면 된다. DZ처리공정(S313)의 처리온도가 1175℃~1275℃의 범위, 처리시간이 40min~8시간의 범위인 것이 바람직하다. 또한, 바람직하게는, 석출 용해 열처리공정(S33)의 처리온도가 1000℃~1175℃의 범위, 보유시간이 10sec~45sec의 범위, 온도하강속도가 8℃/sec~0.5℃/sec의 범위이며, 산소 가스의 농도가 1.5~10%이다. In the manufacturing condition setting step (S30), boron or the like is doped so that the resistance value is 0.001 Ωcm to 1 kΩ as the conditions in the pulling step, and the initial oxygen concentration (Oi) is 12.0 × 10 17 to 18 × 10 17. The pulling speed is set so as to be within the range of atoms / cm 3 (Old-ASTM) and that void defects exist. As conditions in the DZ treatment step (S313), a non-oxidizing atmosphere of H 2 or Ar, a range of treatment temperature of 1150 ° C. to 1300 ° C., and a range of treatment time of 30 min to 16 hours are set. As conditions in the precipitation melting heat treatment step (S33), the treatment temperature ranges from 950 ° C to 1200 ° C, the retention time is from 5sec to 1min, the temperature drop rate is from 10 ° C / sec to 0.1 ° C / sec, and does not contain nitrogen. A non-oxidizing gas atmosphere or a mixed atmosphere of a non-oxidizing gas not containing nitrogen and an oxygen gas of 1% or more is set. At this time, initial stage oxygen concentration Oi should just be 12.5 * 10 <17> -17.0 * 10 <17> atoms / cm <3>. It is preferable that the process temperature of DZ process process S313 is 1175 degreeC-1275 degreeC, and a processing time is a range of 40min-8 hours. Further, preferably, the treatment temperature of the precipitation melting heat treatment step (S33) is in the range of 1000 ° C to 1175 ° C, the retention time is in the range of 10sec to 45sec, and the temperature drop rate is in the range of 8 ° C / sec to 0.5 ° C / sec. , The concentration of oxygen gas is 1.5 to 10%.
제조조건 설정공정(S30)에 있어서, 인상공정에 있어서의 조건으로서, 저항치가 0.001Ω㎝~1kΩ㎝이 되도록 붕소가 도핑되고, 초기 산소농도(Oi)가, 12.0×1017~18×1017atoms/㎤(Old-ASTM)의 범위가 되도록 하며 보이드 결함이 존재하도록 인상속도를 설정한다. DZ처리공정(S313)에서의 조건으로서, H2이나 Ar의 비산화성 분위기, 처리온도 1150℃~1300℃의 범위, 처리시간 30min~16시간의 범위를 설정한다. 석출 용해 열처리공정(S33)에서의 조건으로서, 처리온도 1225℃~1350℃의 범위, 보유시간 5sec~1min의 범위, 온도하강속도 10℃/sec~0.1℃/sec의 범위, 질소를 포함하지 않는 비산화성 가스 분위기, 또는 질소를 포함하지 않는 비산화성 가스와 1% 이상의 산소 가스의 혼합 분위기를 설정한다. 이 때, 초기 산소농도(Oi)가, 12.5×1017~17×1017atoms/㎤이다. 바람직하게는, DZ처리공정(S313)의 처리온도가 1175℃~1275℃의 범위, 처리 시간이 40min~8시간의 범위이다. 또한, 바람직하게는, 석출 용해의 열처리공정(S33)의 처리온도가 1250℃~1300℃의 범위, 보유시간이 5sec~30sec의 범위, 온도하강속도가 8℃/sec~0.5℃/sec의 범위이며, 산소 가스의 농도가 1.5~10%이다.In the production condition setting step (S30), a condition in the impression process, boron is doped such that the resistance value is 0.001Ω㎝ ~ 1kΩ㎝, with an initial oxygen concentration (Oi), 12.0 × 10 17 ~ 18 × 10 17 The pulling speed is set so as to be within the range of atoms / cm 3 (Old-ASTM) and that void defects exist. As conditions in the DZ treatment step (S313), a non-oxidizing atmosphere of H 2 or Ar, a range of treatment temperature of 1150 ° C. to 1300 ° C., and a range of treatment time of 30 min to 16 hours are set. As conditions in the precipitation melting heat treatment step (S33), the treatment temperature range is 1225 ° C to 1350 ° C, the holding time is 5sec to 1min, the temperature drop rate is 10 ° C / sec to 0.1 ° C / sec, and does not contain nitrogen. A non-oxidizing gas atmosphere or a mixed atmosphere of a non-oxidizing gas not containing nitrogen and an oxygen gas of 1% or more is set. At this time, the initial oxygen concentration Oi is 12.5 × 10 17 to 17 × 10 17 atoms /
도 12에 나타내는 석출 용해 열처리공정(S33)은, 상기의 조건으로 하여 RTA 처리장치(10)에 의해 DZ처리공정(S313)의 전 공정으로서 처리된다. RTA 처리장치(10)는, 제 1 양태에서 제시한 도 2의 RTA 처리장치(10)이다. The precipitation melting heat treatment step (S33) shown in FIG. 12 is processed by the
도 12에 나타내는 DZ처리공정(S313)은, 예컨대, 세로형의 배치 로(batch furnace)에 의해 수행된다. DZ처리공정(S313)에서는, 석출 용해의 열처리공정(S33)에 의해 용해 처리가 이루어진 웨이퍼에, H2이나 Ar의 비산화성 분위기에서, 1150℃ 이상, 30min 이상의 고온어닐처리를 실시함으로써 디바이스 형성영역인 웨이퍼 표층의 보이드 결함을 소멸시킨다. The DZ treatment step S313 shown in FIG. 12 is performed by, for example, a vertical batch furnace. In the DZ treatment step (S313), the device formation region is formed by subjecting the wafer subjected to the dissolution treatment by the precipitation dissolution heat treatment step (S33) to a high temperature annealing treatment of at least 1150 ° C and at least 30min in a non-oxidizing atmosphere of H 2 or Ar. The void defect of the phosphorus wafer surface layer disappears.
이와 같이 DZ처리공정(S313) 종료 후의 실리콘 웨이퍼는, 1000℃, 16시간의 열처리를 수행했을 경우, BMD(산소석출물) 밀도가 1×104개/㎠ 이하가 된다. Thus, when the silicon wafer after completion | finish of DZ process process (S313) is heat-processed for 1000 degreeC and 16 hours, BMD (oxygen precipitate) density will be 1 * 10 <4> / cm <2> or less.
도 12에 나타내는 디바이스 제조공정(S35)에서는, 45nm노드(hp65)에 의한 디바이스를 실리콘 웨이퍼로 만들어 내기 위해 필요한 처리가 수행된다. 디바이스 제조공정(S35)은, Spike-RTA, FLA 등의 급속 온도상승/하강 열처리공정(S352)을 갖는다. In the device manufacturing process S35 shown in FIG. 12, the process required for making a device by a 45 nm node hp65 into a silicon wafer is performed. The device manufacturing process S35 has a rapid temperature raising / falling heat processing process S352, such as Spike-RTA and FLA.
도 12에 나타내는 전 포토리소그래피 공정(S351)과 후 포토리소그래피 공정(S353)에서는, 도 5에 나타낸 바와 같이, 웨이퍼(21)를 작업 스테이지(22) 상에 진공흡착에 의해 보유하여 고정시키고, 포토마스크(23)를 작업 스테이지(22)보다 상방의 마스크 홀더(24)에 보유하여 고정시키며, 작업 스테이지(22)를 상승시켜 박판형상 웨이퍼(21)를 포토마스크(23)에 밀착시키고, 그 후 노광을 수행한다. 웨이퍼(21)의 표면에는 미리 포토레지스트막(도시생략)이 형성되어 있으며, 상기 포토레지스트막에 대해 노광이 수행되어 포토마스크(23)의 패턴이 형성된다. In the pre-photolithography step S351 and the post-photolithography step S353 shown in FIG. 12, as shown in FIG. 5, the
제 3 양태에서의 실리콘 웨이퍼는, 제조조건 설정공정(S30)에 있어서, 급속 온도상승/하강 열처리공정(S352)에서의 조건을 고려하여, 웨이퍼 준비공정(S311)에 있어서의 인상조건, 석출 용해의 열처리공정(S33), DZ처리공정(S313)의 처리조건을 결정한다. 그리고, 이러한 결정된 조건에 따라 각 처리를 수행한다. 따라서, 제 3 양태에 있어서의 실리콘 웨이퍼에는, 웨이퍼 내부에 슬립 전위가 발생하는 5×104개/㎠을 초과하는 정도의 밀도 및 사이즈의 석출물이 형성되지 않는다. 따라서, 도 5에 나타낸 바와 같이, 웨이퍼(21)를 작업 스테이지(22)상에 진공흡착에 의해 보유하여 고정시켰을 경우에도, 이러한 석출물에 기인하는 도 7에 나타내는 최대 어긋남량이 허용 기준값인 10nm을 초과하는 일이 없다. 즉, 도 6에 나타내는 오버레이 에러를 일으키는 원인이 되는 휨·변형이 발생하는 일이 없다.In the silicon wafer in the third aspect, in the manufacturing condition setting step (S30), in consideration of the conditions in the rapid temperature rising / falling heat treatment step (S352), the pulling conditions and precipitation melting in the wafer preparation step (S311) are performed. The processing conditions of the heat treatment step (S33) and the DZ treatment step (S313) are determined. And each process is performed according to such determined conditions. Therefore, in the silicon wafer in 3rd aspect, the precipitate of the density and the magnitude | size exceeding 5 * 10 <4> / cm <2> which a slip dislocation generate | occur | produces inside a wafer is not formed. Therefore, as shown in FIG. 5, even when the
동시에, 제 3 양태에 있어서의 실리콘 웨이퍼에서는, 도 8에 나타내는 바와 같이 지지되어 있는 웨이퍼(W)의 에지 부분에서 슬립 전위가 발생하는 것을 방지하며, 웨이퍼의 강도가 저하되는 것도 방지할 수 있다. At the same time, in the silicon wafer according to the third aspect, as shown in FIG. 8, slip dislocations are prevented from occurring at the edge portion of the wafer W supported, and the strength of the wafer can be prevented from decreasing.
또한, 급속 온도상승/하강 열처리공정(S352)에서 Spike-RTA 처리를 수행할 경우에는, 도 2에 나타내는 RTA 장치(10)에서 조건을 설정하여 수행할 수가 있다. In addition, when Spike-RTA treatment is performed in the rapid temperature rising / falling heat treatment step (S352), the condition may be set in the
<제 4 양태><4th aspect>
이하, 본 발명에 관한 실리콘 웨이퍼 및 그 제조방법의 제 4 양태를 도면에 근거하여 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, the 4th aspect of the silicon wafer which concerns on this invention, and its manufacturing method is demonstrated based on drawing.
도 13은, 본 실시형태에서의 실리콘 웨이퍼 및 그 제조방법을 나타내는 플로우 차트이다. 13 is a flowchart showing a silicon wafer and a method of manufacturing the same in the present embodiment.
제 4 양태에 있어서의 실리콘 웨이퍼의 제조방법은, 도 13에 나타낸 바와 같이, 제조조건 설정공정(S40)과, 웨이퍼 준비공정(S411)과, 연마공정(S412)을 갖는다. 제4양태의 방법으로 제조된 실리콘 웨이퍼는, 급속 온도상승/하강 열처리공정(S452)을 갖는 디바이스 제조공정(S45)에 제공된다. As shown in FIG. 13, the silicon wafer manufacturing method according to the fourth aspect includes a manufacturing condition setting step S40, a wafer preparation step S411, and a polishing step S412. The silicon wafer manufactured by the method of the fourth aspect is provided to a device manufacturing step S45 having a rapid temperature rising / falling heat treatment step S452.
도 13에 나타내는 제조조건 설정공정(S40)에서는, 디바이스 제조공정(S45)에 제공되는 웨이퍼의 규격이나, 웨이퍼 준비공정(S411)에 있어서의 CZ(초크랄스키)법에 의해 실리콘 융액으로부터 실리콘 단결정을 인상할 때의 조건을 설정한다.In the manufacturing condition setting step S40 shown in FIG. 13, the silicon single crystal is formed from the silicon melt by the standard of the wafer provided in the device manufacturing step S45 and the CZ (Czochralski) method in the wafer preparation step S411. Set the conditions for raising the value.
상기 제조조건 설정공정(S40)에 있어서는, 웨이퍼 준비공정(S411)에 있어서의 조업 조건으로서 인상시에 제어하는 파라미터가 되는 인상속도(V)와 고액계면으로부터의 온도구배(G)의 비, V/G의 값, 즉, 실리콘 웨이퍼(기판)의 산소농도(Oi), 도펀트 농도 등이 설정된다. In the manufacturing condition setting step S40, as the operating condition in the wafer preparation step S411, the ratio of the pulling speed V, which is a parameter to be controlled at the time of pulling, and the temperature gradient G from the solid-liquid interface, V The value of / G, that is, the oxygen concentration Oi of the silicon wafer (substrate), the dopant concentration, and the like are set.
웨이퍼 준비공정(S411)에서는, CZ로에 의해, CZ법으로 단결정을 인상하고, 인상된 실리콘 단결정 잉곳을 슬라이스 가공하여 웨이퍼를 형성하며, 더욱이, 웨이퍼의 모따기, 연삭, 세정 등의 표면처리를 수행한다. 그 후, 마무리 처리로서의 연마공정(S412)에 실리콘 웨이퍼를 제공한다. 실리콘 웨이퍼는 직경이 300㎜ 이상 450㎜ 정도인 것이 적응가능하다.In the wafer preparation step (S411), a single crystal is pulled up by the CZ method by a CZ furnace, and the sliced silicon single crystal ingot is sliced to form a wafer, and surface treatment such as chamfering, grinding, and cleaning of the wafer is performed. . Thereafter, a silicon wafer is provided to a polishing step (S412) as a finishing treatment. The silicon wafer can be adapted to have a diameter of about 300 mm or more and about 450 mm.
웨이퍼 준비공정(S411)에서, 실리콘 웨이퍼를 제조하기 위해서는, 제 2 양태에서 제시한 도 11의 CZ로를 이용한다.In the wafer preparation step (S411), in order to manufacture a silicon wafer, the CZ furnace of FIG. 11 shown in the second embodiment is used.
웨이퍼 준비공정(S411)에서는, 우선, 도 11의 도가니(1) 내에 고순도 실리콘의 다결정을 예컨대 100kg 장입하는 동시에, 필요한 도펀트를 투입하여 실리콘 단결정 내의 도펀트 농도를 조정하는 것이 바람직하다. 이어서, CZ로 내부를 수소함유물질과 불활성 가스의 혼합 가스로 이루어지는 수소함유 분위기로 하고 분위기압력을 1.3~13.3kPa(10~100torr)으로 하여 분위기 가스중의 수소함유물질의 농도가 수소가스 환산분압으로 40~400Pa 정도가 되도록 조정한다. 수소함유물질로서 수소가스를 선택했을 경우에는, 수소가스분압을 40~400Pa로 하면 된다. 이 때의 수소 가스의 농도는 0.3%~31%의 범위가 된다.In the wafer preparation step (S411), first, it is preferable to charge, for example, 100 kg of high-purity silicon polycrystal into the crucible 1 of FIG. 11, and to adjust the dopant concentration in the silicon single crystal by introducing the necessary dopant. Subsequently, CZ was used as a hydrogen-containing atmosphere composed of a mixed gas of a hydrogen-containing substance and an inert gas, and the atmospheric pressure was 1.3 to 13.3 kPa (10 to 100 torr), whereby the concentration of the hydrogen-containing substance in the atmospheric gas was converted into hydrogen gas. To 40 ~ 400Pa. When hydrogen gas is selected as the hydrogen-containing substance, the hydrogen gas partial pressure may be 40 to 400 Pa. The concentration of hydrogen gas at this time is in a range of 0.3% to 31%.
한편, 수소 가스를 함유하지 않는 불활성 가스만으로 이루어진 분위기로 할 수도 있다. In addition, it can also be set as the atmosphere which consists only of inert gas which does not contain hydrogen gas.
수소함유물질의 수소가스 환산분압이 40Pa 미만이면, 인상속도의 허용폭이 축소되어, COP 결함 및 전위 클러스터의 발생을 억제할 수 없게 되므로 바람직하지 않다. 또한, 수소함유물질의 수소가스 환산농도(수소의 농도)가 높을수록, 전위 발생의 억제 효과가 증대된다. 단, 수소가스 환산분압이 400Pa를 초과하면, CZ로 내부에 산소 리크가 발생했을 경우에 폭발 등의 위험성이 증대되므로 안전상 바람직하지 않다. 보다 바람직한 수소함유물질의 수소가스 환산분압은 40Pa 이상 250Pa 이하의 범위이며, 특히 바람직한 수소가스 환산분압은 40Pa 이상 135Pa 이하의 범위이다. When the hydrogen gas equivalent partial pressure of the hydrogen-containing substance is less than 40 Pa, the allowable width of the pulling speed is reduced, which is not preferable because the generation of COP defects and dislocation clusters cannot be suppressed. In addition, the higher the hydrogen gas equivalent concentration (hydrogen concentration) of the hydrogen-containing substance, the greater the suppression effect of dislocation generation. However, if the partial pressure equivalent to hydrogen gas exceeds 400 Pa, the risk of explosion or the like increases when oxygen leaks inside the CZ furnace, which is not preferable for safety reasons. The hydrogen gas equivalent partial pressure of a more preferable hydrogen containing substance is the range of 40 Pa or more and 250 Pa or less, Especially preferable hydrogen gas equivalent partial pressure is the range of 40 Pa or more and 135 Pa or less.
다음으로, 자기장 공급장치(9)로부터 예컨대 3000G(0.3T)의 수평 자기장을 자기장 중심높이가 융액 액면에 대하여 -75~+50㎜이 되도록 공급 인가하는 동시에, 히터(2)에 의해 실리콘의 다결정을 가열하여 실리콘 융액(3)으로 한다.Next, while supplying a horizontal magnetic field of 3000 G (0.3T), for example, from the magnetic
이어서, 시드 척(5)에 부착된 종결정(T)을 실리콘 융액(3)에 침지하여, 도가니(1) 및 인상축(4)을 회전시키면서 결정 인상을 수행한다.Subsequently, the seed crystal T attached to the
이 경우의 인상조건으로서는, 단결정의 성장 속도를 V(㎜/분)으로 하고 단결정성장시의 융점으로부터 1350℃의 온도구배를 G(℃/㎜)으로 했을 때의 비(V/G(㎟/분·℃))를 0.22~0.15 정도로 제어하여, V을 그로운-인 무결함의 실리콘 단결정을 인상할 수 있는 속도인 0.65~0.42~0.33㎜/분으로 제어하는, 등의 조건을 예시할 수 있다. As the pulling condition in this case, the ratio when the growth rate of the single crystal was set to V (mm / min) and the temperature gradient of 1350 ° C. was set to G (° C./mm) from the melting point at the time of single crystal growth (V / G (mm 2 / Min. Deg. C)) may be controlled at about 0.22 to 0.15, and V may be controlled at 0.65 to 0.42 to 0.33 mm / min, which is a speed at which a grown-in defect-free silicon single crystal can be raised. .
또한, 다른 조건으로서는, 석영도가니의 회전수를 5~0.2rpm으로 하고 단결정의 회전속도를 20~10rpm으로 하며 아르곤 분위기의 압력을 30Torr로 하고 더욱이 자기장 강도를 3000Gauss로 한 조건을 예시할 수 있다. 특히, 석영도가니의 회전수를 5rpm 이하로 함으로써, 석영도가니에 포함되는 산소원자의 실리콘 융액으로의 확산을 방지할 수 있고, 실리콘 단결정 내의 격자간 산소농도를 저감시킬 수 있다. 더욱이, 다른 조건으로서는, 석영도가니의 회전수를 0.2rpm 이하로 하고 단결정의 회전속도를 5rpm이하로 하며 아르곤 분위기의 압력을 1333~26660Pa로 하고 더욱이 자기장 강도를 3000~5000Gauss로 한 조건을 예시할 수 있다. 또한, 단결정의 회전속도를 15rpm 이상으로 하는 경우도 있다. As other conditions, the quartz crucible may have a rotational speed of 5 to 0.2 rpm, a single crystal rotational speed of 20 to 10 rpm, an argon atmosphere of 30 Torr, and a magnetic field strength of 3000 Gauss. In particular, by setting the rotation speed of the quartz crucible to 5 rpm or less, diffusion of oxygen atoms contained in the quartz crucible into the silicon melt can be prevented, and the interstitial oxygen concentration in the silicon single crystal can be reduced. Further, as other conditions, the conditions of the quartz crucible rotation speed of 0.2rpm or less, the single crystal rotation speed of 5rpm or less, the argon atmosphere pressure of 1333 ~ 26660Pa and the magnetic field strength of 3000 ~ 5000Gauss can be exemplified. have. Moreover, the rotation speed of a single crystal may be 15 rpm or more.
반도체 디바이스의 제조공정(S45)은, 웨이퍼 준비공정(S411)에서 준비하는 실리콘 웨이퍼를 제공하는 후공정이다. 반도체 디바이스의 제조공정(S45)에서의 FLA 등의 급속 온도상승/하강의 열처리공정(S452)에 따라, 웨이퍼에서 응력이 발생한다. 이러한 응력에 대응하여 요구되는 산소석출상태가 있다. 도 13에 나타내는 제조조건 설정공정(S40)에서는, 산소석출상태를 원하는 상태로 설정하기 위하여 웨이퍼 준비공정(S411)의 조건을 결정한다. 디바이스 제조공정(S45)에서, 실리콘 웨이퍼가 제공되는 열처리는, 최고온도의 범위가 1100℃ 이상 실리콘 융점 이하이고 처리시간이 1㎛초에서 100m초 정도까지를 조건으로 하는 급속 온도상승/하강 열처리공정(S452)이다. 이러한 급속 온도상승/하강 열처리공정(S452)의 전후에, 전 포토리소그래피 공정(S451)에서 형성된 패턴과, 후 포토리소그래피 공정(S453)에서 형성되는 패턴에 어긋남이 발생하여 오버레이 에러가 되는 일이 없도록, 웨이퍼 준비공정(S411)(CZ법의 인상 조건)에 있어서의 변형 발생과 슬립 발생을 억제할 수 있는 조건을, 제조조건 설정공정(S40)에서 설정한다. The manufacturing process (S45) of a semiconductor device is a post process of providing the silicon wafer prepared by the wafer preparation process (S411). In accordance with the heat treatment step (S452) of rapid temperature rise / fall, such as FLA, in the semiconductor device manufacturing step (S45), stress is generated in the wafer. There is a required state of oxygen precipitation in response to this stress. In the manufacturing condition setting step S40 shown in FIG. 13, the condition of the wafer preparation step S411 is determined to set the oxygen precipitation state to a desired state. In the device fabrication process (S45), the heat treatment in which the silicon wafer is provided is a rapid temperature rising / falling heat treatment process in which the maximum temperature is in the range of 1100 ° C. or more and less than the silicon melting point and the processing time is from 1 μm sec to about 100 m sec. (S452). Before and after the rapid temperature rising / falling heat treatment step (S452), there is no deviation between the pattern formed in the previous photolithography step (S451) and the pattern formed in the subsequent photolithography step (S453), so that an overlay error does not occur. In the manufacturing condition setting step S40, conditions for suppressing deformation and slip generation in the wafer preparation step S411 (the pulling conditions of the CZ method) can be suppressed.
더욱이 제조조건 설정공정(S40)에서의 조건은, 각각 이하의 것을 선택할 수 있다.Furthermore, the following conditions can be selected as the conditions in a manufacturing condition setting process S40, respectively.
제조조건 설정공정(S40)에 있어서, 저항치가 0.001Ω㎝~1kΩ㎝이 되도록 붕소가 도핑되고, 초기 산소농도(Oi)가, 12.0×1017~14×1017atoms/㎤(Old-ASTM)의 범위가 되도록 한다. 이 때 바람직하게는, 초기 산소농도(Oi)가, 12.3×1017~13.8×1017atoms/㎤이다. In the production condition setting step (S40), the resistance and boron is doped such that the 0.001Ω㎝ ~ 1kΩ㎝, with an initial oxygen concentration (Oi), 12.0 × 10 17 ~ 14 × 10 17 atoms / ㎤ (Old-ASTM) It should be in the range of. At this time, Preferably, initial stage oxygen concentration (Oi) is 12.3 * 10 <17> -13.8 * 10 <17> atoms / cm <3>.
도 13에 나타내는 디바이스 제조공정(S45)에서는, 45nm노드(hp65)에 의한 디바이스를 실리콘 웨이퍼로 만들어 내기 위해 필요한 처리가 수행된다. 디바이스 제조공정(S45)은, Spike-RTA, FLA 등의 급속 온도상승/하강 열처리공정(S452)을 갖는 것으로 한다. In the device manufacturing process S45 shown in FIG. 13, the process required to produce a device by a 45 nm node hp65 into a silicon wafer is performed. The device manufacturing process (S45) shall have a rapid temperature rise / fall heat processing process (S452), such as Spike-RTA and FLA.
도 13에 나타내는 전 포토리소그래피 공정(S451)과 후 포토리소그래피 공정(S453)에서는, 도 5에 나타낸 바와 같이, 웨이퍼(21)를 작업 스테이지(22) 상에 진공흡착에 의해 보유하여 고정시키고, 포토마스크(23)를 작업 스테이지(22)보다 상방의 마스크 홀더(24)에 보유하여 고정시키며, 작업 스테이지(22)를 상승시켜 박판형상 웨이퍼(21)를 포토마스크(23)에 밀착시키고, 그 후 노광을 수행한다. 웨이퍼(21)의 표면에는 미리 포토레지스트막(도시생략)이 형성되어 있으며, 상기 포토레지스트막에 대해 노광이 수행되어 포토마스크(23)의 패턴이 형성된다. In the pre-photolithography step S451 and the post-photolithography step S453 shown in FIG. 13, as shown in FIG. 5, the
본 실시형태에 있어서의 실리콘 웨이퍼는, 제조조건 설정공정(S40)에 있어서, 급속 온도상승/하강 열처리공정(S452)에서의 조건을 고려하여, 웨이퍼 준비공정(S411)에 있어서의 인상조건을 결정한다. 그리고, 이 결정된 조건에 따라 각 처리를 수행한다. 따라서, 제 4 양태에 있어서의 실리콘 웨이퍼는, 800℃ 4시간 + 1000℃ 16시간의 열처리 후에 산소석출물 밀도가 1×1014개/㎠ 이하가 되는 Pi영역으로 이루어지는 웨이퍼가 된다. 즉, 웨이퍼 내부에 슬립 전위가 발생하는 5×104개/㎠을 초과하는 정도의 밀도 및 사이즈의 석출물이 형성되는 일이 없다. 따라서, 도 5에 나타낸 바와 같이, 웨이퍼(21)를 작업 스테이지(22) 상에 진공흡착에 의해 보유하여 고정시켰을 경우에도, 이러한 석출물에 기인하는 도 7에 나타내는 최대 어긋남량이 허용 기준값인 10nm을 초과하는 일이 없다. 즉, 도 6에 나타내는 오버레이 에러를 일으키는 원인이 되는 휨·변형이 발생되는 일이 없다.In the silicon wafer in this embodiment, in the manufacturing condition setting step (S40), the pulling conditions in the wafer preparation step (S411) are determined in consideration of the conditions in the rapid temperature rising / falling heat treatment step (S452). do. And each process is performed in accordance with this determined condition. Therefore, the silicon wafer in 4th aspect becomes a wafer which consists of Pi area | region whose oxygen precipitate density becomes 1 * 10 <14> / cm <2> or less after heat processing of 800
동시에, 제 4 양태에 있어서의 실리콘 웨이퍼에서는, 도 8에 나타내는 바와 같이 지지되어 있는 웨이퍼(W)의 에지부분에서 슬립 전위가 발생하는 것을 방지하며, 웨이퍼의 강도가 저하되는 것도 방지할 수 있다. At the same time, in the silicon wafer according to the fourth aspect, as shown in FIG. 8, slip dislocations are prevented from occurring at the edge portion of the wafer W supported, and the strength of the wafer can be prevented from decreasing.
한편, 급속 온도상승/하강 열처리공정(S452)으로서 Spike-RTA 처리를 수행할 경우에는, 도 2에 나타내는 RTA 장치(10)에 있어서, 조건을 설정하여 수행할 수 있다. RTA 처리장치(10)는, 제 1 양태에서 나타낸 도 2의 RTA 처리장치(10)이다. On the other hand, when Spike-RTA treatment is performed as the rapid temperature rising / falling heat treatment step (S452), the conditions can be set in the
제 1 양태 ~ 제 4 양태에서는, 더욱이, 도 9에 나타낸 바와 같이, 웨이퍼의 표면(Wu)에는, 평탄면인 메인 면(W23)과, 주변 가장자리부에 형성된 표면측 모따기부(W24)가 형성되어 있다. 또한, 이면(Wr)에는, 평탄면인 메인 면(W27)과, 주변 가장자리부에 형성된 이면측 모따기부(W28)가 형성되어 있다. 표면측 모따기부(W24)의, 그 주변 가장자리 단부(Wut)로부터 웨이퍼 반경방향 내측을 향하는 방향의 폭(A1)은, 이면측 모따기부(W28)의 주변 가장자리 단부(Wrt)로부터 웨이퍼 반경방향 내측을 향하는 방향의 폭(A2)보다 좁게 되어 있다. 표면측 모따기부(W24)의 폭(A1)은 50㎛ 이상 200㎛ 이하의 범위가 바람직하다. In the first to fourth aspects, as shown in FIG. 9, the main surface W23 which is a flat surface and the surface side chamfer portion W24 formed on the peripheral edge portion are formed on the surface Wu of the wafer. It is. Moreover, the back surface Wr is provided with the main surface W27 which is a flat surface, and the back surface side chamfer W28 formed in the peripheral edge part. The width A1 of the surface side chamfer W24 toward the wafer radially inward from the peripheral edge end Wut thereof is the inside of the wafer radially from the peripheral edge end Wrt of the back side chamfer W28. It becomes narrower than the width | variety A2 of the direction which goes to the side. The width A1 of the surface side chamfer W24 is preferably in a range of 50 µm or more and 200 µm or less.
또한, 이면측 모따기부(W28)의 폭(A2)은 200㎛에서 300㎛의 범위가 바람직하다. In addition, the width A2 of the back side chamfer portion W28 is preferably in the range of 200 µm to 300 µm.
또한, 표면측 모따기부(W24)는, 표면(Wu)의 메인 면(W23)에 대하여 경사지는 제 1 경사면(W11)을 가지며, 이면측 모따기부(W28)는, 이면(Wr)의 메인 면(W27)에 대하여 경사지는 제 2 경사면(W12)을 갖는다. 제 1 경사면(W11)의 경사각도(θ1)는 10°에서 50°의 범위가 바람직하고, 제 2 경사면(W12)의 경사각도(θ2)는 10°에서 30°의 범위가 바람직하며, 더욱이 θ1≤θ2로 되어 있는 것이 바람직하다.Moreover, the surface side chamfer W24 has the 1st inclined surface W11 inclined with respect to the main surface W23 of the surface Wu, and the back side chamfer W28 has the main surface of the back surface Wr. It has the 2nd inclined surface W12 which inclines with respect to W27. The inclination angle θ1 of the first inclined surface W11 is preferably in the range of 10 ° to 50 °, the inclination angle θ2 of the second inclined surface W12 is preferably in the range of 10 ° to 30 °, and furthermore, θ1. It is preferable that it is <= (theta) 2.
또한, 제 1 경사면(W11)과 주변 가장자리 단부(Wt)의 사이에는, 이들을 접속하는 제 1 곡면(W13)이 표면 최외주(Wut)에 형성되어 있다. 또한, 제 2 경사면(W12)과 주변 가장자리 단부(Wt)의 사이에는, 이들을 접속하는 제 2 곡면(W14)이 이면 최외주부(Wrt)에 형성되어 있다. 제 1 곡면(W13)의 곡률반경(R1)의 범위는 80㎛에서 250㎛의 범위가 바람직하고, 제 2 곡면(W14)의 곡률반경(R2)의 범위는 100㎛에서 300㎛의 범위가 바람직하다. Moreover, between the 1st inclined surface W11 and the peripheral edge edge part Wt, the 1st curved surface W13 which connects these is formed in surface outermost periphery Wut. Moreover, between the 2nd inclined surface W12 and the peripheral edge edge part Wt, the 2nd curved surface W14 which connects these is formed in the outermost peripheral part Wrt on the back surface. The range of the radius of curvature R1 of the first curved surface W13 is preferably in the range of 80 μm to 250 μm, and the range of the radius of curvature R2 of the second curved surface W14 is preferably in the range of 100 μm to 300 μm. Do.
상기 단부 구성으로 함으로써, 웨이퍼 핸들링시에 있어서의 흠집발생을 저감시킬 수 있게 된다. 제 1 양태~제 4 양태에 있어서는, 급속 온도상승/하강 열처리공정에서의 처리조건을 설정하는 것에 추가하여, 이러한 웨이퍼 주변 가장자리부에서 조건을 설정함으로써, 엄격한 조건의 급속 온도상승/하강 열처리공정에서의 균열 발생을 더욱 방지할 수 있는 것이다. By setting it as the said end structure, it becomes possible to reduce the generation | occurrence | production of the scratch at the time of wafer handling. In the first to fourth aspects, in addition to setting the processing conditions in the rapid temperature rising / falling heat treatment step, by setting the conditions at such a peripheral edge of the wafer, in the rapid temperature rising / falling heat treatment step of strict conditions It is possible to further prevent the occurrence of cracks.
(실시예)(Example)
이하, 본 발명에 관한 실시예를 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, the Example which concerns on this invention is described.
<실험예 A>Experimental Example A
붕소 농도(저항율), 초기 산소농도, 질소농도 등을 표 1~3에 나타내는 바와 같이 설정하여 인상된 직경 300㎜의 실리콘 단결정 잉곳으로부터, 슬라이스, 양면연마(DSP)에 의해 (100) 웨이퍼를 준비하였다.A (100) wafer was prepared by slice and double-sided polishing (DSP) from a silicon single crystal ingot with a diameter of 300 mm pulled up by setting boron concentration (resistivity), initial oxygen concentration, nitrogen concentration, and the like as shown in Tables 1 to 3. It was.
상기 실리콘 웨이퍼에, 석출 용해의 열처리공정(S13)의 조건을 표 1~3에 나타내는 바와 같이 설정하고, RTA 처리를 수행하는 동시에, 에피택셜공정 1150℃에서 막두께 4㎛의 에피택셜막을 막형성하였다. In the silicon wafer, the conditions of the heat treatment step (S13) of precipitation melting were set as shown in Tables 1 to 3, and RTA treatment was performed, and an epitaxial film having a film thickness of 4 µm was formed at the epitaxial step at 1150 ° C. It was.
더욱이, 디바이스 제조공정에서의 열처리를 다음의 모의조건으로, 변형 발생에 대한 강제 열응력시험으로서의 RTA 열처리를 웨이퍼에 실시하여, 산소석출물(BMD)에서 기인하는 슬립의 발생 유무를 X선 토포그래피를 통해 확인하였다.Further, the heat treatment in the device fabrication process was performed under the following simulation conditions, and the wafer was subjected to RTA heat treatment as a forced thermal stress test against deformation, and X-ray topography was performed to determine whether slip occurred due to oxygen precipitates (BMD). It was confirmed through.
<디바이스 제조공정에 있어서의 처리의 모의 조건><Simulation Conditions of Processing in Device Manufacturing Process>
1step ; 850℃ 30분1step; 850
2step ; 1000℃ 30분2step; 1000
3step ; 1000℃ 60분3step; 1000
4step ; 850℃ 30분4step; 850
(모두 온도 상승/하강 속도는 5℃/min)(All temperature rise / fall rates are 5 ° C / min)
<RTA로(爐) 열응력부하시험조건><Thermal stress load test conditions for RTA>
700℃로부터의 온도 상승/하강률을 150℃/sec으로 하고, 최고온도를 1250℃, 보유시간을 1sec으로 하였다. The temperature rise / fall rate from 700 ° C was 150 ° C / sec, the maximum temperature was 1250 ° C, and the holding time was 1sec.
그 결과를 표 1~3에 RTA로(爐) 응력부하 시험결과(BMD 기인(起因)의 슬립 발생)로서 나타낸다.The results are shown in Tables 1 to 3 as RTA stress load test results (slip generation due to BMD).
여기서, BMD 밀도의 측정은, 상기 디바이스 시뮬레이션 후에 1000℃×16hr의 현재화 열처리 후의 라이트 에칭(에칭마진은 2㎛) 후에 실시하였다. Here, the measurement of BMD density was performed after the light etching (etching margin is 2 micrometers) after the present heat treatment of 1000 degreeC x 16hr after the said device simulation.
또한, 흠집발생에 대한 응력부하시험으로서, 다음의 조건으로 배치로에서 열처리를 수행한 후, X선 토포그래피를 이용하여 슬립의 길이를 측정하였다. 그 결과를 표 1~3에 세로형 로 응력부하 시험결과(보우트 기인의 슬립)로서 나타낸다.In addition, as a stress load test for the occurrence of scratches, after performing heat treatment in a batch furnace under the following conditions, the length of the slip was measured using X-ray topography. The results are shown in Tables 1 to 3 as vertical furnace stress load test results (slip due to the boat).
<세로형 로 열응력 시험조건><Vertical Furnace Thermal Stress Test Conditions>
700℃로부터 1150℃까지의 온도상승률을 8℃/min으로 하고 1150℃에서 60min보유하며, 1.5 ℃/min의 온도하강률로 700℃까지 냉각시켰다. The temperature increase rate from 700 degreeC to 1150 degreeC was made into 8 degreeC / min, hold | maintained 60 minutes at 1150 degreeC, and it cooled to 700 degreeC by the temperature fall rate of 1.5 degreeC / min.
여기서, 결과의 표기는, X선 토포그래피에 의해 측정한 슬립 발생의 유무, 혹은 슬립 길이가 다음의 범위인 것이다.Here, the notation of a result is the presence or absence of the slip generate | occur | produced by X-ray topography, or a slip length is the following range.
RTA로 열응력 부하시험의 결과에 대해서는, 아래와 같이 평가했다.The result of the thermal stress load test in RTA was evaluated as follows.
○(A ; Good) : X선 토포그래피를 통해, 미소한 슬립의 발생이 확인되지 않는다.○ (A; Good): The occurrence of minute slip is not confirmed through X-ray topography.
×(B ; Not Acceptable) : X선 토포그래피를 통해, 미소한 슬립의 발생이 웨이퍼 면내에서 확인되었다.× (B; Not Acceptable): Through the X-ray topography, the occurrence of minute slip was confirmed in the wafer plane.
RTA 처리는 단시간에 이루어지기 때문에, 슬립길이가 미세하여 슬립 길이를 측정하기가 어렵다.Since the RTA treatment is performed in a short time, the slip length is minute and it is difficult to measure the slip length.
한편, 세로형 로 열응력 부하시험에서는, 보우트 자국으로 인해 신장된 슬립의 길이를 측정하여 아래와 같이 평가했다.On the other hand, in the vertical furnace thermal stress load test, the length of the slip elongated by the bolt marks was measured and evaluated as follows.
○ ; 슬립길이 0.5~2㎜(A ; Good)○; Slip length 0.5 ~ 2㎜ (A; Good)
△ ; 슬립길이 2~5㎜( B ; Acceptable)?; Slip
× ; 슬립길이 5~10㎜(C ; Not Acceptable)×; Slip
또한, 에피택셜성장 후, BMD 밀도(/㎠)에 있어서, <1e4은 실질 검출 한계 이하를 뜻한다. Further, after epitaxial growth, in the BMD density (/ cm 2), <1e4 means below the real detection limit.
샘플 A1에 있어서는, 에피택셜성장 후에도 산소석출핵의 형성을 낮은 수준으로 하였기 때문에 Epi 성장 + 석출처리에서도 석출물이 형성되지 않는다. 따라서 BMD에서 기인하는 슬립이 발생되지 않는다. 그러나, 세로형 로의 시험에서는, 산소 농도가 낮기 때문에 보우트에서 기인하는 슬립이 신장되므로 바람직하지 않다(NG). In the sample A1, even after epitaxial growth, the formation of the oxygen precipitation nuclei was made at a low level, and therefore no precipitate was formed even in the Epi growth + precipitation treatment. Therefore, slip due to BMD does not occur. However, in the vertical furnace test, since the oxygen concentration is low, slip due to the boat is elongated, which is not preferable (NG).
샘플 A2에 있어서는, 산소농도는 낮지만, 붕소 농도가 높아, EPi 후의 열처리에서 석출핵이 형성되었다. 붕소 농도가 높기 때문에 보우트에서 기인하는 슬립의 발생은 억제되지만, BMD에서 기인하는 슬립이 발생되므로 바람직하지 않다(NG). In sample A2, although oxygen concentration was low, boron concentration was high and precipitation nucleus formed in the heat processing after EPi. Since the boron concentration is high, the occurrence of slip due to the boat is suppressed, but it is not preferable because slip due to BMD occurs (NG).
샘플 A3에 있어서는, 산소도 붕소농도도 높아, BMD에서 기인하는 슬립이 발생된다. 보우트에서 기인하는 슬립의 발생은 억제된다. 따라서 바람직하지 않다(NG). In sample A3, oxygen and boron concentration were also high, and the slip resulting from BMD generate | occur | produces. The occurrence of slip due to the boat is suppressed. Therefore not preferred (NG).
샘플 A4에 있어서는, 산소도 붕소 농도도 높아, BMD에서 기인하는 슬립이 발생된다. 보우트에서 기인하는 슬립의 발생은 상당히 억제된다. 따라서 바람직하지 않다(NG). In sample A4, neither oxygen nor boron concentration was high, and the slip resulting from BMD generate | occur | produces. The occurrence of slip due to the bow is considerably suppressed. Therefore not preferred (NG).
샘플 A5에 있어서는, 저산소화에 의해 Epi후 석출이 억제된다. 붕소의 효과로 세로형 로의 슬립이 억제된다. 따라서 바람직하다(OK). In sample A5, precipitation after Epi is suppressed by hypoxia. The effect of boron is suppressed in the vertical furnace slip. Therefore, it is preferable (OK).
샘플 A6에 있어서는, 저산소화에 의해 Epi후 석출이 억제된다. 더욱이 고농도 붕소의 효과로 세로형 로의 슬립이 억제된다. 따라서 바람직하다(OK). In sample A6, precipitation after Epi is suppressed by hypoxia. Furthermore, the effect of high concentration of boron is suppressed in the vertical furnace slip. Therefore, it is preferable (OK).
샘플 A7에 있어서는, RTA 처리에 의해 BMD의 형성이 억제된다. 따라서 바람직하다(OK). In sample A7, formation of BMD is suppressed by RTA process. Therefore, it is preferable (OK).
샘플 A8에 있어서는, RTA 처리에 의해 BMD의 형성이 억제된다. 따라서 바람직하다(OK). In sample A8, formation of BMD is suppressed by RTA process. Therefore, it is preferable (OK).
샘플 A9에 있어서는, RTA 처리에 의해 BMD의 형성이 억제된다. 따라서 바람직하다(OK). In sample A9, formation of BMD is suppressed by RTA process. Therefore, it is preferable (OK).
샘플 A10에 있어서는, RTA 처리에 의해 BMD의 형성이 억제된다. 따라서 바람직하다(OK). In sample A10, formation of BMD is suppressed by RTA process. Therefore, it is preferable (OK).
샘플 A11에 있어서는, RTA 온도가 1150℃ 이하일 때 BMD에서 기인하는 슬립이 발생된다. 따라서 바람직하지 않다(NG). In sample A11, slip resulting from BMD occurs when the RTA temperature is 1150 ° C or lower. Therefore not preferred (NG).
샘플 A12에 있어서는, RTA가 급속냉각으로 공공(空孔)을 동결하고 BMD를 형성하여 BMD에 기인하는 슬립이 발생된다. 따라서 바람직하지 않다(NG). In sample A12, RTA freezes vacancy by rapid cooling, forms a BMD, and slip resulting from BMD occurs. Therefore not preferred (NG).
샘플 A13에 있어서는, 산소농도가 높고, Epi 성장 후에도 용이하게 산소석출핵이 형성되어 BMD에 기인하는 슬립이 발생된다. 산소가 높기 때문에 보우트에 기인하는 슬립은 억제된다. 따라서 바람직하지 않다(NG). In sample A13, the oxygen concentration is high, and oxygen precipitation nuclei are easily formed even after Epi growth, and slip due to BMD occurs. Since the oxygen is high, slip due to the boat is suppressed. Therefore not preferred (NG).
샘플 A14에 있어서는, BMD가 없고, 고산소기판이기 때문에 보우트 슬립이 없다. 따라서 바람직하다(OK). In Sample A14, there is no BMD and there is no bolt slip because it is a high oxygen substrate. Therefore, it is preferable (OK).
샘플 A15에 있어서는, BMD가 없고, 고산소기판이기 때문에 보우트슬립이 없다. 따라서 바람직하다(OK). In sample A15, there is no BMD and there is no bolt slip because it is a high oxygen substrate. Therefore, it is preferable (OK).
샘플 A16에 있어서는, BMD가 없고, 고산소기판이기 때문에 보우트 슬립이 없다. 따라서 바람직하다(OK).In sample A16, there is no BMD and there is no bolt slip because it is a high oxygen substrate. Therefore, it is preferable (OK).
샘플 A17에 있어서는, 산소농도가 높기 때문에, RTA 처리 후에도 BMD의 형성이 촉진되어 BMD에 기인하는 슬립이 발생된다. 따라서 바람직하지 않다(NG). In sample A17, since oxygen concentration is high, formation of BMD is accelerated | stimulated even after RTA process, and the slip resulting from BMD arises. Therefore not preferred (NG).
샘플 A18에 있어서는, 냉각속도가 지나치게 빠르고 공공(空孔)의 동결로 BMD에 기인하는 슬립이 발생된다. 따라서 바람직하지 않다(NG). In sample A18, the cooling rate is too fast and slip due to BMD occurs due to freezing of the air. Therefore not preferred (NG).
샘플 A19에 있어서는, RTA 처리시간이 부족하여 BMD핵에서 BMD에 기인하는 슬립이 발생된다. 따라서 바람직하지 않다(NG). In Sample A19, the RTA processing time is insufficient, and slip due to BMD occurs in the BMD nucleus. Therefore not preferred (NG).
샘플 A20에 있어서는, 질소에 의해 질화막형성에 의한 vacancy 주입이 있으며, 산소석출물의 형성으로 BMD에 기인하는 슬립이 발생된다. 따라서 바람직하지 않다(NG). In sample A20, vacancy injection by nitride film formation was carried out by nitrogen, and slip resulting from BMD is generated by formation of oxygen precipitates. Therefore not preferred (NG).
샘플 A21에 있어서는, BMD가 없고 고산소기판이기 때문에, 보우트 슬립이 없다. 따라서 바람직하다(OK). In sample A21, since there is no BMD and is a high oxygen substrate, there is no bolt slip. Therefore, it is preferable (OK).
샘플 A22에 있어서는, RTA 처리중에 산화막형성에 의해 격자간 Si가 주입되어, 10℃/sec 이상에서 냉각하여도 vacancy의 동결이 이루어지지 않으므로 바람직하다(OK). In sample A22, interstitial Si is implanted by forming an oxide film during RTA processing, and even if cooling is performed at 10 ° C / sec or more, vacancy is not preferable (OK).
샘플 A23에 있어서는, RTA 처리중에 산화막형성에 의해 격자간 Si가 주입되어, 10℃/sec 이상에서 냉각하여도 vacancy의 동결이 이루어지지 않으므로 바람직하다(OK). In sample A23, interstitial Si is implanted by forming an oxide film during RTA treatment, and even if cooling is performed at 10 ° C / sec or more, vacancy is not preferable (OK).
샘플 A24에 있어서는, 산화막이 형성되었지만, 냉각속도가 지나치게 빠르고 공공(空孔)이 동결되어 BMD기인의 슬립이 발생된다. 따라서 바람직하지 않다(NG). In Sample A24, an oxide film was formed, but the cooling rate was too fast and the vacancy was frozen to cause slippage of BMD cause. Therefore not preferred (NG).
샘플 A25에 있어서는, 질소 도핑의 효과에 의해 BMD가 형성되었다. 따라서 바람직하지 않다(NG). In sample A25, BMD was formed by the effect of nitrogen doping. Therefore not preferred (NG).
샘플 A26에 있어서는, 질소 도핑의 에피택셜 웨이퍼의 BMD는 고온에서 안정적이므로, 1150℃의 RTA로는 소멸되지 않는다. 따라서 바람직하지 않다(NG). In sample A26, since the BMD of the nitrogen doped epitaxial wafer is stable at high temperature, it does not disappear by RTA of 1150 degreeC. Therefore not preferred (NG).
샘플 A27~A30에 있어서는, 농도에 상관없이 질소 도핑으로도 BMD가 소멸된다. 고산소기판이기 때문에 보우트 슬립이 없다. 따라서 바람직하다(OK). In samples A27 to A30, BMD disappears even by nitrogen doping regardless of the concentration. Because of the high oxygen substrate, there is no bolt slip. Therefore, it is preferable (OK).
이러한 결과로부터, 산소농도, 붕소농도, RTA 처리의 조건을 설정함으로써, 변형 및 슬립 전위의 신장이 방지가능함을 알 수 있다. From these results, it can be seen that by setting the conditions of the oxygen concentration, the boron concentration, and the RTA treatment, the deformation and the extension of the slip dislocation can be prevented.
<실험예 B>Experimental Example B
붕소 농도(저항율) 10Ω㎝, 초기 산소농도를 표 4에 나타내는 바와 같이 설정하여 인상된 직경 300㎜의 실리콘 단결정 잉곳으로부터, 슬라이스, 양면연마(DSP)에 의해 (100) 웨이퍼를 준비하였다. 또한, 이 때의 Pi와 Pv의 영역분포 및 그 때의 V/G의 값을 표에 나타낸다.A (100) wafer was prepared by slice and double-sided polishing (DSP) from a silicon single crystal ingot of 300 mm in diameter which had a boron concentration (resistance) of 10 OMEGA cm and an initial oxygen concentration as shown in Table 4. Moreover, the area distribution of Pi and Pv at this time, and the value of V / G at that time are shown in a table | surface.
상기 실리콘 웨이퍼에, 석출 용해의 열처리공정(S23)의 조건을 표 4에 RTA조건으로서 나타내는 바와 같이 설정하고, RTA 처리를 수행하였다. On the silicon wafer, the conditions of the heat treatment step (S23) of precipitation melting were set as shown in Table 4 as RTA conditions, and RTA treatment was performed.
더욱이, 디바이스 제조공정에 있어서의 열처리를 다음의 모의 조건으로, 변형 발생에 대한 강제 열응력 시험으로서의 RTA 열처리를 실시하여, 산소석출물(BMD)에서 기인하는 슬립 발생의 유무를 X선 토포그래피를 통해 확인하였다.Furthermore, the heat treatment in the device manufacturing process is performed under the following simulation conditions, and RTA heat treatment as a forced thermal stress test for deformation generation is carried out, and the presence or absence of slip generation due to the oxygen precipitate (BMD) is determined through X-ray topography. Confirmed.
<디바이스 제조공정에서의 처리의 모의 조건><Simulation Conditions of Processing in Device Manufacturing Process>
1step ; 850℃ 30분1step; 850
2step ; 1000℃ 30분2step; 1000
3step ; 1000℃ 60분3step; 1000
4step ; 850℃ 30분4step; 850
(온도 상승/하강 속도는 모두 5℃/min) (Temperature rising / falling rate is 5 ℃ / min)
이 결과를 표 4에 RTA로 응력부하 시험결과(BMD 기인의 슬립 발생)로서 나타낸다.This result is shown in Table 4 as RTA stress load test result (slip generate | occur | produced by BMD).
여기서, BMD밀도의 측정은, 상기 디바이스 시뮬레이션 후에 1000℃×16hr의 현재화 열처리 후의 라이트 에칭(에칭마진은 2㎛) 후에 실시하였다. Here, the measurement of BMD density was performed after the light etching (etching margin is 2 micrometers) after 1000 degreeC x 16hr of post-heating heat processing after the said device simulation.
또한, 흠집 발생에 대한 응력부하시험으로서, 다음 조건으로 배치로에서 열처리를 수행한 후, X선 토포그래피를 이용하여 슬립의 길이를 측정했다. 그 결과를 표 4에 세로형 로 응력부하 시험결과(보우트 기인 슬립)로서 나타낸다.In addition, as a stress load test for the occurrence of scratches, after performing heat treatment in a batch furnace under the following conditions, the length of the slip was measured using X-ray topography. The results are shown in Table 4 as the vertical furnace stress load test results (slip due to the boat).
<세로형 로 열응력 시험조건><Vertical Furnace Thermal Stress Test Conditions>
700℃로부터 1150℃까지의 온도상승률을 8℃/min으로 하고 1150℃로 60min 보유하며, 1.5℃/min의 온도하강률로 700℃까지 냉각시켰다. The temperature increase rate from 700 ° C to 1150 ° C was 8 ° C / min, held at 1150 ° C for 60min, and cooled to 700 ° C at a temperature drop rate of 1.5 ° C / min.
여기서, 결과의 표기는, X선 토포그래피에 의해 측정한 슬립 발생의 유무, 혹은 슬립 길이는 다음의 범위인 것이다.Here, the notation of a result shows whether the slip generate | occur | produced or the slip length measured by the X-ray topography is the following range.
◎ ; 슬립길이 0~0.5㎜(S ; Very Good)◎; Slip
○ ; 슬립길이 0.5~2㎜(A ; Good)○; Slip length 0.5 ~ 2㎜ (A; Good)
△ ; 슬립길이 2~5㎜(B ; Acceptable)?; Slip
×; 슬립길이 5~10㎜(C ; Not Acceptable)×; Slip
×× ; 슬립길이 10~15㎜(D ; poor)××; Slip
또한, 표에 나타내는 결함영역(Pv,Pi 등)이란, 웨이퍼 면내에 포함되는 결함영역을 나타낸 것이다. 예컨대, 웨이퍼 면내에 OSF와 Pv와 Pi영역이 모두 포함될 경우에는, 웨이퍼 지름방향으로 G값이 변화되어 V/G값이 면내에서 변화되어 있기 때문에, 각 웨이퍼는 V/G값이 범위를 갖게 된다. 이 때문에, 표에서의 V/G값은 범위를 갖는 기재로 되어 있다. In addition, the defect area (Pv, Pi, etc.) shown in a table | surface represent the defect area contained in the wafer surface. For example, when both the OSF, Pv, and Pi regions are included in the wafer plane, since the G value changes in the wafer radial direction and the V / G value changes in the plane, each wafer has a range of V / G values. . For this reason, the V / G value in a table | surface becomes the base material which has a range.
샘플 B1에 있어서는, Pv영역의 산소석출물로부터 슬립이 발생했으므로 바람직하지 않다(NG). In sample B1, since slip occurred from the oxygen precipitate in the Pv region, it is not preferable (NG).
샘플 B2, B3에 있어서는, 외주부도 포함하여 공공(空孔) 우세영역이 포함되지 않고 BMD 슬립발생이 없다. 따라서 바람직하다(OK). In the samples B2 and B3, the vacant dominant region including the outer periphery is not included and there is no BMD slip. Therefore, it is preferable (OK).
샘플 B4에 있어서는, Pi영역에서도 고산소이기 때문에, 산소석출물이 형성된다. 따라서 바람직하지 않다(NG). In sample B4, since oxygen is also high in the Pi region, an oxygen precipitate is formed. Therefore not preferred (NG).
샘플 B5, B6, B7에 있어서는, RTA 처리로 Pv영역의 석출핵이 소멸된다. 따라서 바람직하다(OK). In samples B5, B6, and B7, the precipitation nuclei in the Pv region disappear by RTA treatment. Therefore, it is preferable (OK).
샘플 B8에 있어서는, RTA 처리로 Pv영역의 석출핵이 소멸된다. 보우트 슬립도 상당히 억제된다. 따라서 바람직하다(OK). In sample B8, precipitation nuclei in the Pv region are eliminated by the RTA process. Bolt slip is also significantly suppressed. Therefore, it is preferable (OK).
샘플 B9에 있어서는, N2 분위기에서 질화막이 형성되며, 공공(空孔)이 주입되어 석출이 늘어난다. 따라서 바람직하지 않다(NG). In sample B9, a nitride film is formed in an N 2 atmosphere, and voids are injected to increase precipitation. Therefore not preferred (NG).
샘플 B10에 있어서는, 급속 냉각으로 공공(空孔)이 동결되어 석출이 늘어난다. 따라서 바람직하지 않다(NG). In sample B10, the cavity is frozen by rapid cooling, and precipitation increases. Therefore not preferred (NG).
샘플 B11에 있어서는, OSF, Pv영역에서의 석출에 의한 슬립이 발생한다. 저산소이므로, 보우트 슬립도 발생한다. 따라서 바람직하지 않다(NG).In sample B11, slip occurs due to precipitation in the OSF and Pv regions. Since it is hypoxic, bolt slip also occurs. Therefore not preferred (NG).
샘플 B12에 있어서는, OSF, Pv영역에서의 석출에 의한 슬립이 발생한다. 따라서 바람직하지 않다(NG).In sample B12, slip occurs due to precipitation in the OSF and Pv regions. Therefore not preferred (NG).
샘플 B13에 있어서는, RTA 처리로도 OSF영역의 핵이 소멸되지 않는다. 따라서 바람직하지 않다(NG). In sample B13, the nucleus of the OSF region does not disappear even by the RTA process. Therefore not preferred (NG).
샘플 B14, 15, 16에 있어서는, RTA 처리로도 OSF영역의 핵이 소멸된다. 따라서 바람직하다(OK). In samples B14, 15 and 16, the nucleus of the OSF region disappears even by the RTA process. Therefore, it is preferable (OK).
<실험예 C>Experimental Example C
질소농도, 초기 산소농도를 표 5에 나타내는 바와 같이 설정하여 인상된 보이드 결함을 포함하는 V영역으로 이루어진 직경 300㎜의 실리콘 단결정 잉곳으로부터, 슬라이스, 양면연마(DSP)에 의해, (100) 웨이퍼를 준비했다.The wafer (100) was sliced and polished by double-sided polishing (DSP) from a 300 mm-diameter silicon single crystal ingot consisting of a V region containing void defects raised by setting the nitrogen concentration and the initial oxygen concentration as shown in Table 5. Ready.
상기 실리콘 웨이퍼에, 석출 용해의 열처리공정(S33)의 조건을 표 5에 RTA 조건으로서 나타내는 바와 같이 설정하여 RTA 처리를 수행한 후, DZ처리로서, 세로형 배치(batch)로에서 1000℃, 16시간의 어닐처리를 수행하였다. The silicon wafer was subjected to RTA treatment by setting the conditions of the heat treatment step (S33) of precipitation melting as shown in Table 5 as the RTA condition, and thereafter, as a DZ treatment, 1000 DEG C, 16 in a vertical batch furnace. Annealing of time was performed.
더욱이, 디바이스 제조공정에서의 열처리를 다음의 모의 조건으로 변형 발생에 대한 강제 열응력시험으로서의 RTA 열처리를 웨이퍼에 실시하여, 산소석출물(BMD)에 기인하는 슬립 발생의 유무를 X선 토포그래피를 통해 확인했다.Furthermore, the wafer was subjected to RTA heat treatment as a forced thermal stress test for deformation generation under the following simulation conditions in the device manufacturing process, and the presence or absence of slip generation due to oxygen precipitates (BMD) was determined through X-ray topography. Confirmed.
<디바이스 제조공정에서의 처리의 모의 조건><Simulation Conditions of Processing in Device Manufacturing Process>
1step ; 850℃ 30분 1step; 850
2step ; 1000℃ 30분2step; 1000
3step ; 1000℃ 60분3step; 1000
4step ; 850℃ 30분4step; 850
(모두 온도 상승/하강 속도는 5℃/min)(All temperature rise / fall rates are 5 ° C / min)
그 결과를 표 5에 RTA로(爐) 응력부하 시험결과(BMD 기인의 슬립발생)로서 나타낸다.The results are shown in Table 5 as RTA stress load test results (slip occurrence due to BMD).
여기서, BMD 밀도의 측정은, 상기 디바이스 시뮬레이션 후에 1000℃×16hr의 현재화 열처리 후의 라이트 에칭(에칭마진은 2㎛) 뒤에 실시했다. Here, the measurement of BMD density was performed after the light etching (etching margin is 2 micrometers) after 1000 degreeC x 16hr of post-heating heat processing after the said device simulation.
또한, 흠집발생에 대한 응력부하시험으로서, 다음의 조건으로 배치로에 의해 열처리를 수행한 후, X선 토포그래피를 이용하여 슬립의 길이를 측정했다. 그 결과를 표 5에 세로형 로 응력부하 시험결과(보우트 기인의 슬립)로서 나타낸다.In addition, as a stress load test for the occurrence of scratches, after the heat treatment was performed by a batch furnace under the following conditions, the length of the slip was measured using X-ray topography. The results are shown in Table 5 as vertical furnace stress load test results (slip due to the boat).
<세로형 로 열응력 시험조건><Vertical Furnace Thermal Stress Test Conditions>
700℃로부터 1150℃까지의 온도상승률을 8℃/min으로 하여 1150℃로 60min 보유하고, 1.5℃/min의 온도하강률로 700℃까지 냉각했다. The temperature increase rate from 700 degreeC to 1150 degreeC was made into 8 degree-C / min, hold | maintained for 60 minutes at 1150 degreeC, and it cooled to 700 degreeC by the temperature-fall rate of 1.5 degree-C / min.
여기서, 결과의 표기는, X선 토포그래피에 의해 측정한 슬립 발생의 유무, 혹은 슬립길이가 다음의 범위인 것이다.Here, the notation of a result is the presence or absence of the slip generate | occur | produced by X-ray topography, or slip length is the following range.
○ ; 슬립길이 0.5~2㎜(A ; Good)○; Slip length 0.5 ~ 2㎜ (A; Good)
△ ; 슬립길이 2~5㎜(B ; Acceptable)?; Slip
×; 슬립길이 5~10㎜(C ; Not Acceptable)×; Slip
샘플 C1에 있어서는, 저산소기판의 적용에 의해 고온 어닐처리중에 BMD의 형성이 억제되어, 어닐처리 후의 RTA 처리에서 BMD에 기인하는 슬립이 발생되지 않는다. 그러나 저산소기판이므로, 어닐처리 후의 세로형 로 응력부하시험에서 슬립이 발생했으므로 바람직하지 않다(NG). In sample C1, formation of BMD is suppressed during high temperature annealing by application of a low oxygen substrate, and slip due to BMD does not occur in RTA treatment after annealing. However, since it is a low oxygen substrate, it is not preferable because slip occurred in the vertical furnace stress load test after annealing (NG).
샘플 C2에 있어서는, 고온 어닐처리중에 BMD가 형성되어, RTA 처리에서 슬립이 발생된다. 산소농도가 높아, 세로형 로의 보우트 흠집으로 인한 슬립은 억제된다. 따라서 바람직하지 않다(NG). In sample C2, BMDs are formed during the high temperature annealing treatment, and slip occurs in the RTA treatment. The oxygen concentration is high, and slip due to the bolt scratches in the vertical furnace is suppressed. Therefore not preferred (NG).
샘플 C3에 있어서는, RTA 처리에 의해 결정육성시에 형성된 산소석출핵이 용체화된다. 그 후의 어닐처리에 의해서도 BMD의 재형성은 없다. 따라서 바람직하다(OK). In sample C3, the oxygen precipitate nuclei formed during crystal growth by RTA treatment are dissolved. Thereafter, there is no remodeling of the BMD even by the subsequent annealing treatment. Therefore, it is preferable (OK).
샘플 C4, C5, C6, C7도 마찬가지로 바람직하다(OK). Samples C4, C5, C6 and C7 are likewise preferred (OK).
샘플 C8에 있어서는, RTA 처리시의 질화막형성에 의해 공공(空孔)이 주입되어 석출핵이 안정화된다. 고온 어닐처리중에 BMD가 성장한다. 따라서 바람직하지 않다(NG). In sample C8, voids are injected by nitride film formation during RTA treatment, and precipitation nuclei are stabilized. BMD grows during high temperature annealing. Therefore not preferred (NG).
샘플 C9에 있어서는, RTA 처리시의 고속 냉각으로 공공(空孔)이 동결되어, 석출핵이 안정화된다. 고온 어닐처리중에 BMD가 성장한다. 따라서 바람직하지 않다(NG). In sample C9, the vacancy is frozen by the high-speed cooling at the time of the RTA treatment, and the precipitation nuclei are stabilized. BMD grows during high temperature annealing. Therefore not preferred (NG).
샘플 C10, C11, C12, C13에 있어서는, 급속 냉각으로 공공(空孔)이 동결되어 석출이 증대된다. 따라서 바람직하지 않다(NG). In samples C10, C11, C12, and C13, vacancy is frozen by rapid cooling, and precipitation increases. Therefore not preferred (NG).
샘플 C14에 있어서는, N-dope 웨이퍼에서는 결정육성시에 형성된 산소석출핵이 안정적이며, RTA 처리의 최고온도가 낮기 때문에, 산소석출핵이 소멸되지 않고, 어닐처리에서 BMD의 성장이 발생하였다. 따라서 바람직하지 않다(NG). In sample C14, the oxygen precipitated nuclei formed during crystal growth on the N-dope wafer were stable, and because the maximum temperature of the RTA treatment was low, the oxygen precipitated nuclei did not disappear and growth of BMD occurred in the annealing treatment. Therefore not preferred (NG).
<실험예 D>Experimental Example D
붕소 농도(저항율) 12Ω㎝, 초기 산소농도를 표 6에 나타내는 바와 같이 설정하여 인상된 직경 300㎜의 실리콘 단결정 잉곳으로부터, 슬라이스, 양면연마(DSP)에 의해 (100) 웨이퍼를 준비했다. A (100) wafer was prepared by slice and double-sided polishing (DSP) from a silicon single crystal ingot of 300 mm in diameter, which had a boron concentration (resistance) of 12 Ωcm and an initial oxygen concentration set as shown in Table 6.
더욱이, 디바이스 제조공정에서의 열처리를 다음의 모의 조건으로, 변형 발생에 대한 강제 열응력시험으로서의 RTA 열처리를 실시하여, 산소석출물(BMD)에 기인하는 슬립 발생의 유무를 X선 토포그래피를 통해 확인하였다.Furthermore, the heat treatment in the device fabrication process was performed under the following simulation conditions, and RTA heat treatment was performed as a forced thermal stress test for the occurrence of deformation, and X-ray topography confirmed the presence of slip caused by oxygen precipitates (BMD). It was.
<디바이스 제조공정에 있어서의 처리의 모의><Simulation of Treatment in Device Manufacturing Process>
1step ; 850℃ 30분1step; 850
2step ; 1000℃ 30분2step; 1000
3step ; 1000℃ 60분3step; 1000
4step ; 850℃ 30분4step; 850
(모두 온도 상승/하강 속도는 5℃/min) (All temperature rise / fall rates are 5 ° C / min)
그 결과를 표 6에 RTA로(爐) 응력부하 시험결과(BMD기인의 슬립 발생)로서 나타낸다.The results are shown in Table 6 as RTA stress load test results (slip occurrence of BMD causes).
여기서, BMD밀도의 측정은, 상기 디바이스 시뮬레이션 후에 1000℃×16hr의 현재화 열처리 후의 라이트 에칭(에칭마진은 2㎛) 뒤에 실시했다. Here, the measurement of BMD density was performed after the light etching (etching margin is 2 micrometers) after 1000 degreeC x 16hr of post-heating heat processing after the said device simulation.
또한, 흠집발생에 대한 응력부하시험으로서, 다음 조건으로 배치로에 의해 열처리를 수행한 후, X선 토포그래피를 이용하여 슬립의 길이를 측정했다. 그 결과를 표 6에 세로형 로 응력부하 시험결과(보우트 기인의 슬립)로서 나타낸다.In addition, as a stress load test for the occurrence of scratches, after the heat treatment by a batch furnace under the following conditions, the length of the slip was measured using X-ray topography. The results are shown in Table 6 as the vertical furnace stress load test results (slip due to the boat).
<세로형 로 열응력 시험조건><Vertical Furnace Thermal Stress Test Conditions>
700℃로부터 1150℃까지의 온도상승률을 8℃/min으로 하여 1150℃로 60min 보유하고, 1.5℃/min의 온도하강률로 700℃까지 냉각했다. The temperature increase rate from 700 degreeC to 1150 degreeC was made into 8 degree-C / min, hold | maintained for 60 minutes at 1150 degreeC, and it cooled to 700 degreeC by the temperature-fall rate of 1.5 degree-C / min.
여기서, 결과의 표기는, X선 토포그래피에 의해 측정한 슬립 발생의 유무, 혹은 슬립길이가 다음의 범위인 것이다.Here, the notation of a result is the presence or absence of the slip generate | occur | produced by X-ray topography, or slip length is the following range.
○ ; 슬립길이 0.5~2㎜(A ; Good)○; Slip length 0.5 ~ 2㎜ (A; Good)
△ ; 슬립길이 2~5㎜(B ; Acceptable)?; Slip
×; 슬립길이 5~10㎜(C ; Not Acceptable)×; Slip
또한, 연마 후의 웨이퍼에 있어서의 외주 20㎜ 이내의 석출 처리 후 BMD 밀도(/㎠)에 있어서, < 1e4은 실질 검출 한계 이하를 뜻한다. In addition, in the BMD density (/ cm <2>) after the precipitation process within 20 mm of an outer periphery in a polished wafer, <1e4 means below a real detection limit.
샘플 D1에 있어서는, RTA로에서는 외주의 열응력이 커 BMD에 기인하는 슬립이 발생된다. 세로형 로에서는 산소농도가 낮아, 보우트 흠집으로 인한 슬립이 발생된다. 따라서 바람직하지 않다(NG). In the sample D1, the thermal stress of the outer periphery is large in the RTA furnace, and slip due to BMD occurs. In vertical furnaces, the oxygen concentration is low, resulting in slip due to bolt scratches. Therefore not preferred (NG).
샘플 D2에 있어서는, 산소가 높아, 보우트 흠집으로 인한 슬립은 억제되지만, BMD에 기인하는 슬립이 발생된다. 따라서 바람직하지 않다(NG). In sample D2, although oxygen is high and the slip due to a bolt scratch is suppressed, slip due to BMD occurs. Therefore not preferred (NG).
샘플 D3, 4에 있어서는, 공공(空孔) 우세영역이 외주부에 포함되지 않으며 BMD 슬립이 발생되지 않는다. 따라서 바람직하다(OK).In samples D3 and 4, the vacant dominant region is not included in the outer peripheral portion, and no BMD slip occurs. Therefore, it is preferable (OK).
W : 실리콘 웨이퍼W: Silicon Wafer
Claims (24)
저항치가 0.02Ω㎝~0.001Ω㎝이 되도록 붕소가 도핑되며, 초기 산소농도(Oi)가, 11.0×1017~18×1017atoms/㎤(Old-ASTM)인 기판을 이용하여,
상기 기판의 표면에 에피택셜층을 성장시키는 에피택셜공정과,
상기 에피택셜공정 전에, 처리온도 1150℃~1300℃의 범위, 보유시간 5sec~1min의 범위, 온도하강속도 10℃/sec~0.1℃/sec의 범위에서 웨이퍼를 석출 용해하여 열처리하는 공정을 가지며,
상기 석출 용해의 열처리공정의 처리조건을, 웨이퍼 내부의 산소 석출을 억제하여, 웨이퍼 내부에 형성되는 석출물의 밀도 및 사이즈가 5×104개/㎠을 초과하지 않도록 하는 것을 특징으로 하는 실리콘 에피택셜 웨이퍼의 제조방법.A method for producing a silicon epitaxial wafer provided in a semiconductor device manufacturing process having a heat treatment process in which a maximum temperature is in a range of 1050 ° C or more and a silicon melting point or less and a temperature rise / fall rate is 150 ° C / sec or more,
Boron is doped so that the resistance is 0.02? Cm to 0.001? Cm, and an initial oxygen concentration (Oi) of 11.0 x 10 17 to 18 x 10 17 atoms / cm 3 (Old-ASTM) is used.
An epitaxial process of growing an epitaxial layer on a surface of the substrate;
Before the epitaxial process, the process temperature of 1150 ℃ to 1300 ℃, the holding time of 5 sec ~ 1 min, the temperature drop rate of 10 ℃ / sec ~ 0.1 ℃ / sec in the range of the process of precipitation and melting and heat treatment,
The silicon epitaxial layer is characterized in that the treatment conditions of the heat treatment step of the precipitation melting are suppressed to prevent the deposition of oxygen in the wafer so that the density and size of the precipitates formed in the wafer do not exceed 5x10 4 pieces / cm 2. Wafer Manufacturing Method.
상기 석출 용해의 열처리공정에 있어서, 처리 분위기를 질소를 포함하지 않는 비산화성 가스 분위기로 하는 실리콘 에피택셜 웨이퍼의 제조방법. The method of claim 1,
A method for producing a silicon epitaxial wafer, wherein in the heat treatment step of precipitation dissolution, the processing atmosphere is a non-oxidizing gas atmosphere containing no nitrogen.
상기 석출 용해의 열처리공정에 있어서, 처리 분위기를 질소를 포함하지 않는 비산화성 가스와 1 체적% 이상의 산소 가스의 혼합 분위기로 하는 실리콘 에피택셜 웨이퍼의 제조방법. The method of claim 1,
A method for producing a silicon epitaxial wafer, in the heat treatment step of precipitation melting, wherein the processing atmosphere is a mixed atmosphere of a non-oxidizing gas containing no nitrogen and an oxygen gas of 1% by volume or more.
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