KR101384304B1 - 반도체 소자 - Google Patents

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Abstract

반도체 소자 및 이의 제조 방법이 개시된다. 본 발명의 실시예에 따른 반도체 소자는 드레인(drain) 전극; 상기 드레인 전극의 제1 면 상부에 형성되는 제1 도전형의 드레인 영역; 상기 드레인 영역의 제1 면 상부에 형성되는 제1 도전형의 드리프트(drift) 영역; 상기 드리프트 영역의 제1 면 상부에 형성되는 상기 제2 도전형의 베이스(base) 영역; 상기 베이스 영역 상에 선택적으로 형성되는 상기 제1 도전형의 소스(source) 영역; 상기 베이스 영역 및 상기 소스 영역의 제1 면 상부에 형성되는 소스 전극; 및 상기 소스 전극, 상기 소스 영역 및 상기 베이스 영역과 절연막으로 분리되고 한 쌍의 상기 베이스 영역 사이에 매립되어 형성되는 게이트(gate) 전극을 구비하고, 상기 드리프트 영역의 도핑 농도는 상기 베이스 영역의 도핑 농도에 근거하여 상기 반도체 소자 가 60 V급의 항복 전압으로 동작하면서 최적의 온 상태 전압 강하 특성을 갖도록 설정된다.

Description

반도체 소자 {Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 특히 파워 스위칭(power switching)에 최적화된 구조로 형성되는 반도체 소자에 관한 것이다.
반도체 소장 중 고전압, 대전류를 스위칭하는데 사용되는 소자들이 파워 반도체 소자라 통칭될 수 있다. 예를 들어, BJT(Bipolar Junction Transistor), 사이리스터(Thyristor), GTO(Gate Turn-Off thyristor), DIAC(DIode for Alternating Current), 파워 MOSFET(Metal Oxide Silicon Field Effect Transsistor) 및 IGBT(Insulated Gate Bipolar Transistor)등이 사용되고 있다.
파워 반도체 소자는 인버터 에어컨 및 IH 조리기 등의 가전제품, 공작기계, 펌프, 안정화 전원 및 풍력 발전 등의 산업용 전력 장치, 하이브리드 자동차, 연료전지 자동차 및 철도차량의 모터 제어 등 그 활용처가 확대되고 있다. 나아가, 파워 반도체 소자의 성능에 따라 파워 반도체 소자가 포함되는 시스템의 성능이 좌우될 수 있어, 파워 스위칭 동작을 최적으로 수행할 수 있는 구조로 형성되는 파워 스위칭 소자가 요구된다.
본 발명이 이루고자 하는 기술적 과제는 파워 스위칭에 최적화된 구조로 형성되는 반도체 장치 및 이의 제조 방법을 제공하는 것에 있다.
본 발명의 실시예에 따른 반도체 소자는 드레인(drain) 전극; 상기 드레인 전극의 제1 면 상부에 형성되는 제1 도전형의 드레인 영역; 상기 드레인 영역의 제1 면 상부에 형성되는 제1 도전형의 드리프트(drift) 영역; 상기 드리프트 영역의 제1 면 상부에 형성되는 상기 제2 도전형의 베이스(base) 영역; 상기 베이스 영역 상에 선택적으로 형성되는 상기 제1 도전형의 소스(source) 영역; 상기 베이스 영역 및 상기 소스 영역의 제1 면 상부에 형성되는 소스 전극; 및 상기 소스 전극, 상기 소스 영역 및 상기 베이스 영역과 절연막으로 분리되고 상기 드리프트 영역으로 매립되어 형성되는 게이트(gate) 전극을 구비하고, 상기 드리프트 영역의 도핑 농도는 상기 베이스 영역의 도핑 농도에 근거하여 상기 반도체 소자 가 60V급의 항복 전압으로 동작하면서 최적의 온 상태 전압 강하 특성을 갖도록 설정된다.
본 발명의 실시예에 따른 반도체 소자에 의하면, 최적화된 구조로 설계되어 항복 전압 특성을 만족시키면서도 온 상태 전압 강하를 줄일 수 있는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면을 개념적으로 나타내는 도면이다.
도 2a와 도 2b는 도 1의 베이스 영역의 도핑양의 상이에 따른, 드리프트 영역의 농도와 온 상태 전압 강하 특성 및 항복 전압 특성을 나타내는 그래프이다.
도 3은 도 1의 베이스 영역의 도핑양의 상이에 따른, 본 발명의 실시예에 따른 반도체 소자의 문턱 전압을 나타내는 그래프이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면을 개념적으로 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 소자(SDEV)는 드리프트(drift) 영역(10), 베이스(base) 영역(20), 소스(source) 영역(30), 소스 전극(40), 게이트(gate) 전극(50), 드레인(drain) 영역(80) 및 드레인 전극(90)을 구비하는 파워 MOSFET(Power Metal-Oxide Semiconductor Field Effect Transistor)를 포함한다. 드리프트 영역(10)은 N 도전형으로 형성되고, 베이스 영역(20)은 P 도전형으로 형성될 수 있다. 다만, 베이스 영역(20)은 일부에, 즉 P 도전형으로 형성되는 영역(22)의 제1 면(소스 영역(30) 방향으로 형성된 면)에 P+ 도전형으로 형성되는 영역(24)도 포함할 수 있다. 그리고, 소스 영역(30) 및 드레인 영역(80)은 각각 N+ 도전형으로 형성될 수 있다.
다만, 이에 한정되는 것은 아니고, 본 발명의 실시예에 따른 반도체 소자(SDEV)의 각 영역은 반전된 도전형으로 형성될 수도 있다. 다만, 이하에서는 설명의 편의를 위해, 본 발명의 실시예에 따른 반도체 소자(SDEV)의 각 영역의 도전형이 상기에서 기술된 도전형인 예에 한하여 기술한다.
도 1에 도시되는 바와 같이, 본 발명의 실시예에 따른 반도체 소자(SDEV)는, 드레인 전극(90)의 제1 면(예를 들어 상부면, 이하 동일)의 상부에 드레인 영역(80)이 형성되고, 드레인 영역(80)의 제1 면의 상부에 드리프트 영역(10)이 형성되는 구조를 가질 수 있다. 본 발명의 실시예에 따른 반도체 소자(SDEV)의 드레인 영역(80) 및 드레인 전극(90)은 드리프트 영역(10)의 제2 면(예를 들어 하부면, 이하 동일)에 대해 형성될 수 있다.
또한, 본 발명의 실시예에 따른 반도체 소자(SDEV)는, 드리프트 영역(10)의 제1 면의 상부에 베이스 영역(20)이 형성되고, 베이스 영역(20) 상에서 베이스 영역(20)의 제1 면에 접하여 소스 영역(30)이 형성되며, 베이스 영역(20) 및 소스 영역(30)의 제1 면의 상부에 소스 전극(40)이 형성되는 구조를 가질 수 있다. 본 발명의 실시예에 따른 반도체 소자(SDEV)의 베이스 영역(20)은 드리프트 영역(10)에 이온(가스)를 주입하여 형성될 수 있고, 게이트 전극(50)이 형성된 후 메탈 증착을 통해 소스 전극(40)이 형성될 수 있다.
본 발명의 실시예에 따른 반도체 소자(SDEV)의 게이트 전극(50)은 소스 전극(40), 소스 영역(30), 베이스 영역(20) 및 드리프트 영역(10)과 절역막(60)으로 분리되고, 한 쌍의 베이스 영역(20) 사이에 매립되어 형성될 수 있다.
전술한 바와 같이, 본 발명의 실시예에 따른 반도체 소자(SDEV)는 파워 MOSFET으로 형성될 수 있다. 파워 MOSFET은 다수 캐리어 소자이기 때문에, 턴-오프 시 소수 캐리어가 재결합되어 사라지는 시간이 존재하지 않아 스위칭 특성이 좋다. 그리고, 본 발명의 실시예에 따른 반도체 소자(SDEV)는 채널 형성이 매립된 게이트 전극(50)의 측면을 따라 수직한 방향으로 형성됨으로써, 온 상태 전압 강하를 줄일 수 있다. 즉, 게이트 전극(50)의 깊이(G_dep)에 해당하는 길이의 전류 패스를 줄일 수 있어, 온 상태에서의 저항 성분이 줄어들게 된다.
계속해서 도 1을 참조하면, 게이트 전극(50)에 문턱 전압 이상의 게이트 전압이 인가되면 (온 상태), 전자(electron)가 소스 영역(30)으로부터 드리프트 영역(10)으로 주입된다. 반면, 게이트 전극(50)에 부 바이어스를 인가하고 (오프 상태), 소스 전극(40)과 드레인 전극(90)에 소정의 전압을 인가하면 (단, 소스 전압 < 드레인 전압), 베이스 영역(20)으로부터 드리프트 영역(10)으로 공핍층이 확산되어, 드리프트 영역(10)이 공핍화 됨으로써, 내압이 유지될 수 있다.
상기와 같은 구조 및 동작 특성을 갖는 본 발명의 실시예에 따른 반도체 소자(SDEV)의 온 상태 및 오프 상태 특성은 모두, 드리프트 영역(10)의 농도에 영향을 받을 수 있다. 드리프트 영역(10)의 농도가 높을수록 공핍층이 덜 늘어나게 되어 전계가 걸리는 면적이 줄어들게 되어 더 작은 항복 전압에서 전계가 걸릴 수 있는 한계점에 도달하게 되고, 즉 항복 전압이 낮아지고, 반면 드리프트 영역(10)의 농도가 높을수록 도핑이 많아지므로 온 상태 전압 강하가 커지기 때문이다. 드리프트 영역(10)의 농도에 따른 항복 전압 및 온 상태 전압 특성에 대한 구체적은 예의 제시는 후술된다.
본 발명의 실시예에 따른 반도체 소자(SDEV)는 항복 전압 특성을 만족시키면서 온 상태 전압 강하를 감소시킬 수 있는 최적화된 구조로 형성된다. 이에 대하여 설명한다. 구체적인 설명에 앞서, 본 발명의 실시예에 따른 반도체 소자(SDEV)는 배터리를 과충전 및 과방전으로부터 보호하기 위하여 외부에 추가로 설계되는 회로인 PCM(Protected Circuit Module)에 포함되어 충전 및 방전을 막기 위해 사용되는 파워 스위칭 소자 등과 같이 60V 급으로 동작되어야 함이 전제됨을 알려둔다. 이때, 60V 급의 항복 전압이라 함은 본 발명의 실시예에 따른 반도체 소자(SDEV)가 안정적으로 600V의 항복 전압을 견디기 위해 60V보다 일정 부분 높게 설정된 항복 전압을 의미한다.
도 2a와 도 2b는 도 1의 베이스 영역의 도핑양의 상이에 따른, 드리프트 영역의 농도와 온 상태 전압 강하 특성 및 항복 전압 특성을 나타내는 그래프이다.
도 1, 도 2a, 도 2b를 참조하면, 본 발명의 실시예에 따른 반도체 소자(SDEV)의 온 상태 전압 강하 특성 및 항복 전압 특성은 베이스 영역(20)의 농도의 차이에 따라 달라짐을 알 수 있다. 구체적으로, 베이스 영역(20)의 농도가 낮을수록 온 상태 전압 강하가 낮고(도 2a), 항복 전압이 높아짐(도 2b)을 알 수 있다. 이는 베이스 영역(20)의 도핑이 높아지면 채널이 형성하기 어려워지고 분산에 의해 베이스 영역(20)의 깊이가 깊어져 채널 길이가 길어지기 때문이다. 또한, 베이스 영역(20)과 인접하여 위치하는 드리프트 영역(10)의 저항 또한 늘어나게 되어 온 상태 전압 강하가 증가하기 때문이다. 다만, 베이스 영역(20)의 도핑 농도는 채널 형성에 필요한 문턱 전압과 관련된 제한이 있는데, 이에 대하여는 후술한다.
도 2b의 항복 전압은 공핍층의 크기를 나타내는 다음의 수학식 1을 통해 설명될 수 있다.
[수학식 1]
Wmax = 2.67x1010ND -7/8
상기의 수학식 1을 참조하면 공핍층의 크기는 드리프트 영역(10)의 농도 ND에 의해 결정됨을 알 수 있다. 즉, 공핍층의 폭은 드리프트 영역(10)의 농도 ND가 높을수록 줄어들게 되고, 이는 전계가 걸리는 폭이 줄어듦을 의미하며, 전계가 걸리는 폭이 좁아지면 더 적은 전압에도 최대 전계에 이를 수 있고 되고, 이는 최대전계가 항복 현상을 일으키게 되어 항복 전압이 낮아진다.
드리프트 영역(10)의 농도에 의한 항복 전압의 특성을 알기 위해 포아송(Poisson) 방정식인 다음의 수학식 2를 검토한다.
[수학식 2]
Figure 112012105411964-pat00001
포아송 방정식은 전압(전위) V(y)를 한 번 미분한 결과가 전계 E(y)를 나타내고, 전계 E(y)를 한 번 미분 또는 전압(전위) V(y)를 한 번 미분한 결과가 밀도(도즈량)을 유전율로 나눈 값을 나타낸다. 단, 부호의 변화는 전계의 방향과 전자의 이동 방향이 다름을 나타낸다.
수학식 2를 ND에 대해 정리하면 다음의 수학식 3과 같다.
[수학식 3]
E(y) = -qND(Wd-y)/εs
수학식 3을 다시 적분하여 위치에 따른 포텐셜로 나타내고 전자와 홀의 이온화 계수가 같다고 가정하면, 다음의 수학식 3에 의해 수학식 4에 의해 항복 전압이 결정될 수 있다.
[수학식 4]
BV = 5.34x1013ND -3/4
수학식 4를 참조하면, 전술한 바와 같이, 항복 전압은 드리프트 영역의 농도에 반비례한다. 따라서, 도 2a에 시뮬레이션 결과에 근거하여 온 상태 전압 강하 특성을 설정하고자 할 경우, 이를 고려하여야 한다. 본 발명의 실시예에 따른 반도체 소자(SDEV)는 60V급 내압으로 동작함이 전제된다. 안정적으로 60V 이상에서 동작하면서도 온 상태 전압 강하 특성을 고려하면 도 2b의 시뮬레이션 결과에 근거하여 66V의 항복 전압 특성을 나타내는 도핑 농도로 드리프트 영역(10)이 설정될 수 있다.
도 3은 도 1의 베이스 영역의 도핑양의 상이에 따른, 본 발명의 실시예에 따른 반도체 소자의 문턱 전압을 나타내는 그래프이다.
도 1 및 도 3을 참조하면, 도 2a 및 도 2b에서 확인된 베이스 영역(20)의 도핑양이 낮아짐에 따라 항복 전압 및 온 상태 전압 강하 특성을 향상시키면서도 4V 정도의 문턱 전압으로 동작할 수 있도록, 본 발명의 실시예에 따른 반도체 소자(SDEV)의 베이스 영역(20)은 2.2e13㎝-3의 도핑 농도로 형성될 수 있다.
상기의 베이스 영역(20)의 도핑 농도에 의할 경우, 도 2b를 참조하면, 66V의 항복 전압을 형성하기 위한 드리프트 영역(10)의 도핑 농도는 1.0e16㎝-3임을 알 수 있다. 이와 같은 베이스 영역 및 드리프트 영역의 도핑 농도에 대해, 도 2b를 참조하면, 본 발명의 실시예에 따른 반도체 소자(SDEV)의 온 상태 전압 강하는 37.5V로 형성된다. 온 상태 전압 강하가 100A/㎝2 의 전류가 흐를 때를 기준으로 정의된다면, 본 발명의 실시예에 따른 반도체 소자(SDEV)의 온 저항은 0.375Ω㎝2이다.
상기의 본 발명의 실시예에 따른 반도체 소자(SDEV)의 항복 전압 및 온 상태 전압 강하 특성은 반도체 소자(SDEV)의 하프(half) 셀 피치(C_pit)가 2.5μm로 형성되고 베이스 영역(20) 상의 P+ 영역(22)이 5.0e14 ㎝-2의 도즈량으로 형성되며, 소스 영역(30)이 5.0e17㎝-2의 도즈량으로 형성되고, 게이트 전극(50)이 0.5μm의 하프(half) 폭(G_wid) 및 1.65μm의 하프 폭(G_dep)으로 형성되는 경우에 대응될 수 있다
이렇듯, 본 발명의 실시예에 따른 반도체 소자는 상기와 같은 구조로 형성됨으로써 66V의 항복 전압으로 동작하면서도 온 상태 저항을 0.375Ω㎝2으로 제한할 수 있다. 이는 40V의 항복 전압 특성을 갖는 PCM 회로의 파워 MOSFET의 온 상태 저항이 0.454Ω㎝2인 것에 대비하여 항복 전압이 약 65% 향상되고 온 저항이 약 17.4% 감소한 것이다. 이상에서 설명된 온 상태 전압 강하 및 항복 전압 특성은 MEDICI 시뮬레이터(simulator)에 의해 분석될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 드리프트 영역 20: 베이스 영역
22: P+ 영역 24: P+ 도전형으로 형성되는 영역
30: 소스 영역 40: 소스 전극
50: 게이트 전극 60: 절연막
80: 드레인 영역 90: 드레인 전극

Claims (7)

  1. 반도체 소자에 있어서,
    드레인(drain) 전극;
    상기 드레인 전극의 제1 면 상부에 형성되는 제1 도전형의 드레인 영역;
    상기 드레인 영역의 제1 면 상부에 형성되는 제1 도전형의 드리프트(drift) 영역;
    상기 드리프트 영역의 제1 면 상부에 형성되는 제2 도전형의 베이스(base)영역;
    상기 베이스 영역 상에 선택적으로 형성되는 상기 제1 도전형의 소스(source) 영역;
    상기 드리프트 영역의 제1 면 상부에 형성되는 상기 제1 도전형의 베이스(base) 영역;
    상기 베이스 영역 및 상기 소스 영역의 제1 면 상부에 형성되는 소스 전극; 및
    상기 소스 전극, 상기 소스 영역 및 상기 베이스 영역과 절연막으로 분리되고 한 쌍의 상기 베이스 영역 사이에 매립되어 형성되는 게이트(gate) 전극;
    을 포함하되,
    상기 드리프트 영역의 도핑 농도를 1.0e16 ㎝-3의 도핑 농도로 형성하고,
    상기 베이스 영역의 도핑 농도를 2.2e13 ㎝-3의 도핑 농도로 형성하여,
    상기 반도체 소자의 항복 전압은 66V이고,
    상기 반도체 소자의 온 저항은 0.375 Ω㎝2인 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 게이트 전극은 1.65 ㎛의 깊이 및 0.5 ㎛의 하프 폭으로 형성되고,
    4 V 이상의 문턱 전압이 인가되는 경우 턴-온되고,
    상기 소스 영역은 15.0e17 ㎝-2의 도즈량으로 형성되고,
    상기 반도체 소자의 하프 셀 피치는 2.5 ㎛의 폭으로 형성되는 것을 특징으로 하는 반도체 소자.
  5. 삭제
  6. 제1 항에 있어서,
    상기 제1 도전형은 N 도전형이고, 상기 제2 도전형은 P 도전형인 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 반도체 소자는 파워 MOSFET(Power Metal Oxide Silicon Field Effect Transistor)인 것을 특징으로 하는 반도체 소자.
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* Cited by examiner, † Cited by third party
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JP2011035410A (ja) 1997-10-31 2011-02-17 Siliconix Inc 保護用ダイオードを備えるトレンチゲート形パワーｍｏｓｆｅｔ
JP2011512677A (ja) 2008-02-14 2011-04-21 マックスパワー・セミコンダクター・インコーポレイテッド 半導体素子構造及び関連プロセス

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