KR101384061B1 - 수직 트랜지스터 상변화 메모리 - Google Patents

수직 트랜지스터 상변화 메모리 Download PDF

Info

Publication number
KR101384061B1
KR101384061B1 KR1020127030051A KR20127030051A KR101384061B1 KR 101384061 B1 KR101384061 B1 KR 101384061B1 KR 1020127030051 A KR1020127030051 A KR 1020127030051A KR 20127030051 A KR20127030051 A KR 20127030051A KR 101384061 B1 KR101384061 B1 KR 101384061B1
Authority
KR
South Korea
Prior art keywords
phase change
electrode
dielectric
change memory
memory cell
Prior art date
Application number
KR1020127030051A
Other languages
English (en)
Other versions
KR20130006695A (ko
Inventor
준 리우
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20130006695A publication Critical patent/KR20130006695A/ko
Application granted granted Critical
Publication of KR101384061B1 publication Critical patent/KR101384061B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/068—Shaping switching materials by processes specially adapted for achieving sub-lithographic dimensions, e.g. using spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H10N70/8265—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices on sidewalls of dielectric structures, e.g. mesa-shaped or cup-shaped devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

다양한 트랜지스터 상변화 메모리 및 상변화 메모리 처리 방법이 여기서 설명된다. 하나 이상의 방법은 수직 트랜지스터의 적어도 일부분 상에 유전체를 형성하는 단계와, 유전체 상에 전극을 형성하는 단계와, 수직 트랜지스터와 접촉하도록 전극 및 유전체를 따라 연장되는 유전체의 측부의 일부분 상에 그리고 전극의 측부의 일부분 상에 상변화 물질의 수직 스트립을 형성하는 단계를 포함한다.

Description

수직 트랜지스터 상변화 메모리 {VERTICAL TRANSISTOR PHASE CHANGE MEMORY}
본 발명은 일반적으로 반도체 메모리 소자, 방법, 및 시스템에 관한 것이고, 특히, 수직 트랜지스터 상변화 메모리에 관한 것이다.
메모리 소자는 컴퓨터 또는 다른 전자 장치의 내부적인 반도체 집적 회로로 제공되는 것이 일반적이다. 메모리 종류에는 다른 것들 중에서도, RAM, ROM, DRAM, SDRAM, 플래시 메모리, 저항 변화(예를 들어, 가변 저항) 메모리를 포함한, 여러 종류가 있다. 저항 변화 메모리의 종류는 다른 것들 중에서도, 프로그래머블 전도체 메모리, 저항 변화 RAM(RRAM), 및 상변화 RAM(PCRAM)을 포함한다.
상변화 메모리 소자와 같은 메모리 소자들은 높은 메모리 밀도, 높은 신뢰도, 및 낮은 전력 소모를 제공하기 위해 넓은 범위의 전자 응용예에 대해 비휘발성 메모리로 사용될 수 있다. 비휘발성 메모리는 예를 들어, MP3 플레이어, 무비 플레이어, 및 다른 전자 장치들과 같은 휴대형 뮤직 플레이어와, 셀룰러 전화, 디지털 카메라, 솔리드 스테이트 드라이브(SSD), 휴대형 메모리 스틱, 개인용 컴퓨터에 사용될 수 있다.
저항 변화 메모리 소자와 같은 메모리 소자는 매트릭스로(예를 들어, 어레이로) 배열되는 다수의 메모리 셀(예를 들어, 저항 변화 메모리 셀)을 포함할 수 있다. 예를 들어, 메모리 셀의 다이오드, 전계 효과 트랜지스터(FET), 또는 쌍극성 정션 트랜지스터(BJT)와 같은 액세스 소자가, 어레이의 "로우(row)"를 형성하는 액세스 라인(예를 들어, 워드라인)에 연결될 수 있다. 각각의 메모리 셀의 메모리 요소들은 어레이의 "칼럼(column)"의 데이터 라인(예를 들어, 비트라인)에 연결될 수 있다. 이러한 방식으로, 메모리 셀의 액세스 소자는 게이트에 연결되는 워드라인을 선택함으로써, 메모리 셀의 로우를 활성화시키는 로우 디코더를 통해 액세스될 수 있다. 선택된 메모리 셀들의 로우의 프로그래밍 상태는, 예를 들어, 특정 메모리 셀에 대한 프로그래밍 상태에 관련된 저항에 따라 메모리 셀에 서로 다른 전류를 흐르게 함으로써 결정될 수 있다(예를 들어, 감지될 수 있다).
상변화 메모리 셀과 같은 메모리 셀은 요망 상태로 프로그래밍(예를 들어, 기입)될 수 있다. 즉, 다수의 프로그래밍 상태(예를 들어, 다수의 저항 레벨) 중 하나가 하나의 메모리 셀에 대해 설정될 수 있다. 예를 들어, 단일 레벨 셀(SLC: Single Level Cell)은 2개의 로직 상태 중 하나, 예를 들어, 1 또는 0을 나타낼 수 있다. 메모리 셀은 2개보다 많은 프로그래밍 상태 중 하나로 프로그래밍될 수도 있다(예를 들어, 1111, 0111, 0011, 1011, 1001, 0001, 0101, 1101, 1100, 0100, 0000, 10000, 1010, 0010, 0110, 또는 1110과 같이, 2개보다 많은 이진 자리를 나타내도록 프로그래밍될 수 있다). 이러한 셀은 멀티 상태 메모리 셀, 멀티-디지트 셀, 또는 멀티-레벨 셀(MLC)로 불릴 수 있다.
PCRAM과 같은 저항 변화 메모리 셀은 저항 변화 메모리 셀 물질(예를 들어, 저항 변화 메모리 요소)의 저항 레벨을 변화시킴으로써 데이터를 저장할 수 있다. PCRAM의 저항 변화 메모리 요소는 GST(Germanium-Antimony-Telluride)와 같은 상변화 물질일 수 있다. 상변화 물질은 비정질의 고저항 상태, 또는 결정질의 저저항 상태로 존재할 수 있다. PCRAM 셀의 저항 상태는 다른 에너지 소스들 중에서도, 전류 펄스, 또는 광 펄스와 같은 에너지 소스를 셀에 인가함으로써 변경될 수 있다. 에를 들어, 상변화 물질에 인접한 히터 전극에 프로그래밍 전류를 인가하면, 히터 전극이 가열되고, 이는 인접한 상변화 물질을 가열할 수 있고 셀의 저항 상태를 변경할 수 있다. 이에 따라, PCRAM 셀이 특정 저항 상태로 프로그래밍되고, 이는 데이터 상태에 대응할 수 있다. 이진 시스템에서, 예를 들어, 비정질의 고저항 상태는 1의 데이터 상태에 대응할 수 있고, 결정질의 저저항 상태는 0의 데이터 상태에 대응할 수 있다. 그러나, 이러한 대응 데이터 상태의 선택은 역전될 수 있다(즉, 다른 이진 시스템에서는 비정질의 고저항 상태가 0의 데이터 상태에 대응할 수 있고 결정질의 저저항 상태가 1의 데이터 상태에 대응할 수 있다).
도 1A-1G는 본 발명의 실시예에 따른 상변화 메모리 셀의 형성과 관련된 공정 스테이지들을 도시한다.
도 1H는 본 발명의 실시예에 따른 상변화 메모리 셀의 사시도를 도시한다.
도 2A-2F는 본 발명의 실시예에 따른 상변화 메모리 셀의 형성과 관련된 공정 스테이지들을 도시한다.
도 3A-3D는 본 발명의 실시예에 따른 상변화 메모리 셀의 형성과 관련된 공정 스테이지들을 도시한다.
도 3E는 본 발명의 실시예에 따른, 도 3D에 도시되는 공정 단계에 후속하는 추가적인 공정을 도시한다.
도 3F는 본 발명의 실시예에 따른, 도 3D에 도시되는 공정 단계에 후속하는 추가적인 공정을 도시한다.
도 3G는 본 발명의 실시예에 따른 상변화 메모리 셀의 사시도를 도시한다.
도 4는 본 발명의 실시예에 따른 상변화 메모리 어레이의 일부분의 개략도다.
수직 트랜지스터 상변화 메모리 및 상변화 메모리의 처리 방법이 여기서 설명된다. 하나 이상의 방법 실시예는 수직 트랜지스터의 적어도 일부분 상에 유전체를 형성하는 단계, 유전체 상에 전극을 형성하는 단계, 그리고, 전극의 측부의 일부분 상에, 그리고, 수직 트랜지스터와 접촉하는 유전체 및 전극을 따라 연장되는 유전체의 측부의 일부분 상에, 상변화 물질의 수직 스트립을 형성하는 단계를 포함한다.
본 발명의 실시예에 따른, 상변화 메모리, 예를 들어, 상변화 메모리 셀 또는 상변화 메모리 소자의 제조는, 전극에 대한 상변화 물질의 자체-정렬 셀 접촉부를 갖는 4F2 구조를 제공할 수 있다. 4F2 구조는 최소 실현 특징부 폭(F)(예를 들어, 포토리소그래픽 치수)의 제곱과 대략 동일한 단면적을 갖는 메모리 셀을 포함할 수 있다. 더욱이, 본 발명의 실시예에 따른 상변화 메모리 처리는 상변화 메모리 셀을 프로그래밍(예를 들어, 상변화 메모리 셀의 상태를 변경)하는 데 사용되는 프로그래밍 전류를 감소시킬 수 있다. 본 발명의 실시예에 따른 상변화 메모리 제조는 단 일차원으로만 리소그래피에 대해 좌우되는, 및/또는, 리소그래피 변화에 대해 완전히 독립적인, 유효 전류 경로 단면적을 제공할 수 있다. 추가적으로, 본 발명의 실시예에 따른 상변화 메모리 제조는 라인 및/또는 공간 패턴처리의 효율적 구현을 제공할 수 있다.
본 발명의 다음의 상세한 설명에서, 발명의 다양한 실시예들이 어떻게 실시될 수 있는 지를 도면을 통해 제시하는, 본 발명의 일부분을 형성하는, 첨부 도면을 참조한다. 이러한 실시예들은 본 발명의 다수의 실시예들을 당 업자가 실시할 수 있게끔 충분히 상세하게 설명되고, 다른 실시예도 이용할 수 있으며, 본 발명의 범위로부터 벗어나지 않으면서, 프로세스, 전기적, 또는 기계적 변화가 이루어질 수 있다.
여기서 다양한 실시예에서 제시되는 요소들은 본 발명의 다수의 추가적인 요소를 제공하도록 추가되거나 교환되거나 및/또는 제거될 수 있다. 추가적으로, 도면에서 제공되는 요소들의 비율 및 상대적 축적은 본 발명의 실시예를 제시하고자 하는 것일 뿐, 제한적인 측면에서 제시되는 것이 아니다. 여기서 사용되는 "다수의" 무엇은 하나 이상을 의미할 수 있다. 예를 들어, 다수의 메모리 소자는 하나 이상의 메모리 소자를 의미할 수 있다.
여기서 사용되는 "하부 전극"은 예를 들어, 액세스 소자 접촉부에 의해, 액세스 소자에 직접 연결되는 전극을 의미할 수 있다. 여기서 사용되는 "상부 전극"은 액세스 소자에 직접 연결되지 않는 전극(예를 들어, 액세스 소자 접촉부를 포함하지 않는 전극)을 의미할 수 있다.
요소가 다른 요소에 "직접 연결된다"고 언급될 때, 일 요소의 형성 이후에 그러나 다른 요소의 형성 이전에 형성될 수 있는 임의의 원시 옥사이드 외에, 2개의 요소 사이에 어떤 간섭성 요소도 존재하지 않는다. 예를 들어, "하부 전극"은 하부 전극 형성 이후에, 그러나, 액세스 소자 형성 이전에 형성될 수 있는 임의의 원시 옥사이드 외에, 하부 전극과 액세스 소자 사이에 존재하는 간섭성 요소를 전혀 갖지 않을 수 있다. 이에 반해, "상부 전극"은 상부 전극과 액세스 소자 사이에, 간섭성 요소(예를 들어, 저항 변화 메모리 셀 및 하부 전극)을 가질 수 있다.
물질을 이용한 성분의 형성을 포함한, 여기서 설명되는 다양한 공정 스테이지들은, 당 분야에 알려진 다양한 방식의 물질 증착의 이용을 포함할 수 있다. 일부 예는 다른 것들 중에서도, 화학적 기상 증착(CVD) 및/또는 원자층 증착(ALD)을 포함할 수 있다. 물질 제거를 포함한 공정 스테이지들은 예를 들어, 당 업자에게 잘 알려져 있는, 포토리소그래피, 패턴처리, 습식 및/또는 건식 식각, 등의 이용을 포함할 수 있다.
여기의 도면들은, 첫 번째 자리는 도면번호를, 그리고 나머지 자리들은 도면 내 요소 또는 구성요소를 식별하는, 도면부호 생성 규칙을 따른다. 서로 다른 도면 간의 유사한 요소 또는 구성요소는 유사한 디지트를 이용함으로써 식별될 수 있다. 예를 들어, (114)는 도 1A-1H의 요소("14")를 의미할 수 있고, 유사한 요소는 도 2A-2H에서 (214)로 표시될 수 있다. 여기 다양한 실시예에서 도시되는 요소들은 본 발명의 다수의 추가적인 실시예를 제공하도록 추가, 교환, 및/또는 제거될 수 있다. 추가적으로, 도면에서 제공되는 요소들의 비율 및 상대적 축적은 본 발명의 실시예들을 제시하고자 하는 것이며, 제한적인 측면으로 간주되어서는 안된다.
도 1A-1G는 본 발명의 실시예에 따라 상변화 메모리 셀의 형성과 관련된 공정 스테이지들을 도시한다. 도 1A-1H는 다수의 수직 트랜지스터(115)의 평면도(XY), 절단선(X-X)을 따라 취한 제 1 단면도(X), 및 절단선(Y-Y)을 따라 취한 제 2 단면도(Y)를 나타낸다. 도 1A에 도시되는 바와 같이, 수직 트랜지스터(115)는 기판(102) 상에 형성될 수 있다. 기판은 실리콘 다이옥사이드(SiO2)와 같은 다른 것들 중에서도, 실리콘 기판, 실리콘 온 인설레이터(SOI: Sinlicon On Insulator) 기판, 웨이퍼 본딩으로부터의 실리콘 온 메탈, 또는 실리콘 온 사파이어(SOS) 기판일 수 있다. 수직 트랜지스터(115)는 공통 소스 및 공통 측부 게이트(106)를 가질 수 있다. 측부 게이트(106)는 전도성 물질로 형성될 수 있고, 도 1A의 Y 단면도에 도시되는 바와 같이, P-도핑된 실리콘과 같은, 수직 트랜지스터 필라의 베이스(108)의 대향 측부들과 접촉하도록 형성될 수 있다. 측부 게이트(106)는 도 1A의 X 단면도에 도시되는 바와 같이 복수의 수직 트랜지스터(115)를 따라 이어질 수 있다. 측부 게이트(106)는 수직 트랜지스터 필라의 베이스(108)의 대향 측부 상에 형성되되, 측부 게이트가 수직 트랜지스터 필라의 베이스(108)와 접촉하지만, 기판(102)과 접촉하지 않고 영역(110), 예를 들어, N+ 도핑 영역과도 접촉하지 않는다. 측부 게이트(106)는 얇은 게이트 옥사이드에 의해 베이스(108)로부터 분리될 수 있다. 일부 실시예들은 2개의 측부 게이트(106)보다는 단 하나의 측부 게이트(106)를 포함할 수 있다.
인접한 수직 트랜지스터(115)들이 실리콘 다이옥사이드와 같은 벌크 유전 물질(104)에 의해 분리될 수 있다. 수직 트랜지스터 필라의 베이스(108)의 상부는 당 업자에게 알려져 있는 방법들에 의해 N+ 도핑 실리콘 영역(110)을 형성하도록 처리될 수 있다. N+ 도핑 실리콘 영역(110)의 상부는 수직 트랜지스터 필라 상의 코발트 증착에 이은 열간 어닐링(thermal annealing)에 의해 실리사이드(112)(예를 들어, 코발트 실리사이드(CoSi2))를 형성하도록 처리될 수 있다. 수직 트랜지스터(115)는 실리사이드(112)의 상부에, 예를 들어, 실리사이드(112)를 포함하는 수직 필라의 상부에, 전극(114)을 포함하도록 추가적으로 처리될 수 있다. 전극(114)은 텅스텐, 티타늄 나이트라이드, 등과 같은 전도성 물질로 형성될 수 있다. 도 1A에 도시되는 바와 같이, 전극(114)이 수직 트랜지스터(115) 위에 놓이지만, 여기서 설명되는 후속 공정 단계들에 따라 명백히 드러나는 바와 같이, 전극(114)은 수직 트랜지스터 상변화 메모리 셀(100)에 대한 하부 전극(114)으로 불릴 수 있다. 측부 게이트(106)는, 메모리 셀의 상대적으로 큰 어레이의 일부분으로서, 여기서 더욱 상세히 설명되는 바와 같이, 액세스 라인으로, 예를 들어, 워드라인으로, 불릴 수 있다. 수직 트랜지스터(115), 예를 들어, 금속 옥사이드 반도체 전계 효과 트랜지스터(MOSFET)는 상변화 메모리 셀(100)에 대한 액세스 소자로 기능할 수 있다. 본 발명이 MOSFET 액세스 소자의 이용을 포함하지만, 다른 것들 중에서도, 쌍극성 정션 트랜지스터(BJT) 또는 다이오드와 같은 다른 액세스 소자도 사용될 수 있다.
도 1B는 도 1A에 도시되는 공정 스테이지에 후속하는 추가적인 공정을 도시한다. 수직 트랜지스터(115)의 어레이 상에 유전체(116)가 형성(예를 들어, 증착)될 수 있다. 특히, 유전체(116)가 하부 전극(114) 상에 그리고 벌크 물질(104) 위에 형성될 수 있다. 유전체(116)는 예를 들어, 실리콘 다이옥사이드일 수 있지만, 다른 유전 물질도 사용될 수 있다. 일부 실시예에서, 유전체(116)는 벌크 물질(104)과 동일 물질로 형성될 수 있으나, 실시예는 이에 제한되지 않는다. 따라서, 예를 들어, 도 1B의 Y 단면도에서, 형성된 유전체(116)는 유전체와 벌크 물질(104) 사이에 어떤 경계(예를 들어, "116/104")없이 도시되지만, 도 1B의 X 단면도에서는 유전체(116)가 유전체와 벌크 물질(104) 사이의 경계부와 함께 도시된다. 이러한 도면 상의 변화는 유전체(116)가 벌크 물질(104)과 동일 물질로 또는 이와는 다른 물질로 형성될 수 있음을 보여주고자 하는 것이다.
전극(118)은 유전체(116) 상에 형성(가령, 증착)될 수 있다. 전극(118)은 다른 것들 중에서도, 텅스텐, 티타늄 나이트라이드, 또는 구리와 같은 전도성 물질로 형성될 수 있다. 전극(114), 예를 들어, "하부 전극(114)"과 관련하여, 전극(118)은 수직 트랜지스터 상변화 메모리 셀에 대해 "상부 전극(118)"으로 불릴 수 있다. 상부 전극(118)은 메모리 셀의 상대적으로 큰 어레이의 일부분으로서, 여기서 세부적으로 설명되는 바와 같이, 데이터 라인, 가령, 비트라인으로 불릴 수 있다.
도 1C는 도 1B에 도시되는 공정 스테이지에 후속하는 추가적인 공정을 도시한다. 유전체(116) 및 상부 전극(118)의 일부분이 제거될 수 있다. 예를 들어, 상부 전극(118)은 Y 방향으로 반-피치만큼 라인 내로 패턴처리될 수 있고, 그 후 식각되어 유전체(116) 및 상부 전극(118) 물질이 제거될 수 있다. 따라서, 유전체(116) 및 상부 전극(118)의 제거된 부분은 X 방향으로 2개의 특징부 폭(2F)에 의해 분리될 수 있다(예를 들어, 유전체(116) 및 상부 전극(118)의 나머지 부분들이 2F 폭일 수 있다. 나머지 유전체(116) 및 상부 전극(118) 물질의 2F는 X 방향으로, 그 중심점 근처의 제 1 수직 트랜지스터(115) 위의 위치로부터, 그 중심점 근처의 인접 수직 트랜지스터(115) 위의 위치까지에 걸칠 수 있다. 따라서, 유전체(116)는 수직 트랜지스터(115)의 일부분 위에(예를 들어, 수직 트랜지스터(115)의 하부 전극(114)의 일부분 상에) 형성된다. 유전체(116) 및 상부 전극(118)의 제거된 부분 역시 2F 폭일 수 있으나, 실시예는 이에 제한되지 않는다.
도 1D는 도 1C에 도시되는 공정 스테이지에 후속하는 추가적인 공정을 도시한다. 상변화 물질(120)은 상부 전극(118) 상에 형성될 수 있다. 일부 실시예에서, 상변화 물질(120)은, 도 1D의 X 및 Y 단면도에 도시되는 바와 같이 수직 방향 및/또는 수평 방향으로 실질적으로 균일한 두께가 적어도 상부 전극(118) 상에, 상부 전극(118)의 측부 표면 상에, 유전체(116)의 노출 측부 표면 상에, 그리고, 하부 전극(114)의 상부 표면 상에(예를 들어, 수직 트랜지스터(115)의 상부 상에), 형성되도록, 상부 전극(118) 상에 등각으로 증착될 수 있다. 도 1D의 X 방향으로 단면도에 도시되는 바와 같이, 상변화 물질(120)은 벌크 물질(104) 상에 또한 형성될 수 있다.
상변화 물질(120)은 예를 들어, 게르마늄-안티모니-텔루륨(GST)과 같은 상변화 칼코게나이드 합금(예를 들어, Ge2Sb2Te5, Ge1Sb2Te4, Ge1Sb4Te7, 등)을 포함할 수 있다. 여기서 사용되는 하이픈 방식의 화학적 조성 표기법은, 특정 혼합물 또는 화합물에 포함된 원소들을 표시하고, 표시된 원소들과 관련된 모든 화학종들을 나타내는 것을 의도한다. 다른 상변화 물질은 다양한 다른 상변화 물질 중에서도, 예를 들어, Ge-Te, In-Se, Ge-Sb, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 및 Ge-Te-Sn-Pt를 포함할 수 있다. 그러나, 본 발명의 실시예들은 특정 타입의 상변화 물질에 제한되지 않는다.
추가적인 유전체(122)가 상변화 물질(120) 상에 형성될 수 있다. 일부 실시예에서, 추가적인 유전체(122)는 상변화 물질(120) 상에 등각으로 증착되어, 도 1D의 X 및 Y 단면도에 도시되는 바와 같이, 수직 방향 및/또는 수평 방향으로 실질적으로 균일한 두께가 적어도 상변화 물질(120)의 상부 및/또는 측부 상에 형성되게 된다. 유전체는 예를 들어, 실리콘 다이옥사이드와 같은 옥사이드 유전체, 또는, 실리콘 나이트라이드(Si3N4)와 같은 나이트라이드 유전체일 수 있다. 그러나, 본 발명의 실시예들은 특정 타입의 유전체에 제한되지 않는다.
도 1E는 도 1D에 도시되는 공정 스테이지에 후속하는 추가적인 공정을 도시한다. 추가적인 유전체(122) 및 상변화 물질(120)의 일부분이 추가적인 유전체(122)의 두께 더하기 상변화 물질(120)의 두께와 같은 깊이(예를 들어, 추가적인 유전체(122) 및 상변화 물질(120) 모두의 등각 증착의 두께)까지 수직 트랜지스터(115)의 어레이 위로부터 제거(가령, 스페이서 식각)될 수 있다. 도 1E의 X 단면도에 도시되는 바와 같이, 이러한 제거는 유전체(116) 및 상부 전극(118)의 측부 상에 상변화 물질(120)을 남길 수 있다. 더욱이, 이러한 제거는 유전체(116) 및 상부 전극(118)의 측부 표면에 대향된 상변화 물질(120)의 상부에, 그리고, 상변화 물질(120)의 측부 상에, 추가적인 유전체(122)의 수직 스페이서를 남길 수 있다. 추가적인 유전체(122)의 수직 스페이서는 하부 전극(114) 상에 머무르는 상변화 물질(120)의 노치 상에 머무른다.
도 1F는 도 1E에 도시되는 공정 스테이지에 후속하는 추가적인 공정을 도시한다. 도 1F의 X 단면도 및 XY 평면도에 도시되는 바와 같이, 예를 들어, 상부 전극(118) 및 유전체(116)와 같은, 물질의 일 특징부 폭(F)이 제거될 수 있다. 물질은 X 방향으로 중간에서부터, 유전체(116) 및 상부 전극 물질(118)의 X 방향 나머지 부분의 2F 폭 사이에서 제거될 수 있다. 물질은 수직 트랜지스터(115)의 어레이의 높이까지, 예를 들어, 도시되는 바와 같이 벌크 물질(104)의 상부까지, 및/또는, 하부 전극(114)의 상부까지, 아래로 제거될 수 있다. 예를 들어, 이러한 제거는 상변화 물질(120)의 인접한 나머지 부분들을 분리시키도록 Y 방향으로 포토리소그래피 및 건식 식각에 의해 달성될 수 있다.
도 1G는 도 1F에 도시되는 공정 단계에 후속하는 추가적인 공정을 도시한다. 도 1G의 XY 평면도에 도시되는 바와 같이, 상변화 물질(120) 및 추가적인 유전체(122)의 일부분들이, Y 방향으로 서로에게 인접한 수직 트랜지스터(115)들 사이에서 제거될 수 있다. 예를 들어, 이러한 제거는 X 방향으로 상변화 물질(120) 및 /또는 추가적인 유전체(122)의 포토리소그래피 및 건식 식각에 의해 달성되어, 분리된 수직 스페이서 셀을 형성할 수 있다. 따라서, 이러한 제거는, (가령, 상변화 물질(120) 아래에 놓인 수직 트랜지스터(115)와 같이), 하부 전극(114)과 접촉하도록 수직 방향으로 상부 전극(118) 및 유전체(116)를 따라 연장되는 상부 전극(118)의 측부 및 유전체(116)의 측부의 일부분 상에 형성되는 상변화 물질(120)의 수직 스트립을 남길 수 있다. 이는 도 1H에 제공되는 수직 트랜지스터 상변화 메모리 셀(100)의 사시도에 의해 더욱 상세하게 도시된다.
도 1H는 본 발명의 실시예에 따른 상변화 메모리 셀(100)의 사시도를 도시한다. 도 1H에 도시되는 바와 같이, 상변화 물질(120)은 유전체(116) 및 상부 전극(118)의 측부의 폭(Y 방향)의 일부분에만 걸쳐 연장된다. 즉, 상변화 물질(120)의 (Y 방향으로의) 폭은 상부 전극(118)의 측부 표면의 (Y 방향으로의) 폭보다 작다. 상변화 물질(120)은 예를 들어, 상부 전극(118)의 상부 표면으로부터 하부 전극(114)의 상부 표면까지와 같이, 유전체(116) 및 상부 전극(118)의 (Z 방향의) 전체 높이 사이에 걸쳐 연장된다. 상변화 물질(120)은 상부 전극(118), 유전체(116), 및 하부 전극(114)과 직접 물리적으로 접촉한다. 상변화 물질(120)의 (Y 방향의) 폭은 하부 전극(114)의 상부 표면의 (Y 방향의) 폭보다 작다.
상변화 물질(120)은 도 1H에 도시되는 바와 같이 Y-Z 평면과 같은, 공통 평면에 의해, 유전체(116) 및 상부 전극(118) 상에 놓일 수 있고, 유전체(116) 및 상부 전극(118)과 접촉할 수 있다. 공통 평면은 유전체(116), 상부 전극(118), 및 상변화 물질(120)의 측부 표면을 포함할 수 있다.
추가적인 유전체(122)는 본 발명의 실시예에 따른 수직 트랜지스터 상변화 메모리 셀(100)의 작동에 의해 생성되는 상변화 물질(120)의 활성 영역(121)의 이해를 높이기 위해 도 1H의 도해로부터 생략된다. 당 업자가 이해할 수 있는 바와 같이, 상변화 메모리 셀(100)의 활성 영역(121)은 데이터를 나타내기 위해, 예를 들어, 저장하기 위해, 비정질이 강한 상태와 결정질이 강한 상태 사이에서 스위칭될 수 있는 영역이다. 상변화 물질(120)의 나머지는 상변화 메모리 셀(100)의 작동 중 일반적으로 결정질 상태로 머무를 수 있다. 도 1H에 도시되는 바와 같이, 활성 영역(121)은 하부 전극(114)과 상부 전극(118) 사이에 위치한다. 본 발명의 하나 이상의 실시예에 따르면, 활성 영역(121)은 유전체(116)와 접촉할 수 있지만, 하부 전극(114) 또는 상부 전극(118) 중 어느 것과도 직접 물리적으로 접촉하지 않는다. 상변화 물질(120)의 스트립은 상부 전극(118)과 자체 정렬 접촉을 형성한다.
도 2A-2F는 본 발명의 실시예에 따른 상변화 메모리 셀의 형성과 관련된 공정 단계들을 도시한다. 도 2A-2F는 다수의 수직 트랜지스터(215)의 평면도(XY), 절단선 X-X를 따라 취한 제 1 단면도(X), 및 절단선 Y-Y을 따라 취한 제 2 단면도(Y)를도시한다. 도 2A-2B는 각각 도 1A-1B와 유사하다. 따라서, 수직 트랜지스터(215)는 기판(202) 상에 형성될 수 있고, 공통 소스 및 측부 게이트(206)를 가질 수 있다. 측부 게이트(106)는 도 2A의 Y 단면도에 도시되는 바와 같이, 수직 트랜지스터 필라의 베이스(208)의 대향 측부와 접촉하도록 형성될 수 있다. 인접한 수직 트랜지스터(215)는 벌크 물질(204)에 의해 분리될 수 있다. 수직 트랜지스터 필라의 베이스(208)의 상부는 처리되어 N+ 도핑 영역(210)을 형성할 수 있다. N+ 도핑 영역(210)의 상부는 처리되어 실리사이드(212)를 형성할 수 있다. 수직 트랜지스터(215)는 추가적으로 처리되어, 실리사이드(212) 상부에 하부 전극(214)을 포함할 수 있다. 유전체(216)는 수직 트랜지스터(215)의 어레이 상에 형성될 수 있다. 상부 전극(218)은 유전체(216) 상에 형성될 수 있다.
도 2C는 도 2B에 도시되는 공정 스테이지에 후속하는 추가적인 공정을 도시한다. 유전체(216) 및 상부 전극(218)의 일부분들이 제거될 수 있다. 예를 들어, 상부 전극(218)은 Y 방향으로 피치 단위로(on pitch) 라인 내로 패턴처리될 수 있고, 그 후 식각되어 유전체(216) 및 상부 전극(218) 물질을 모두 제거할 수 있다. 따라서, 유전체(216) 및 상부 전극(218)의 제거된 부분들은 X 방향으로 일 특징부 폭(F)만큼 분리될 수 있다(예를 들어, 유전체(116) 및 상부 전극(118)의 나머지 부분들이 1F 폭일 수 있다). 나머지 유전체(216) 및 상부 전극(118) 물질의 1F는 X 방향으로, 특정 수직 트랜지스터(215) 위의 위치로부터, 상기 특정 수직 트랜지스터(215)와 X 방향으로 이에 인접한 수직 트랜지스터(215) 사이의 인접한 벌크 물질(204) 위의 위치까지 사이에 걸칠 수 있다. 따라서, 유전체(216)는 수직 트랜지스터(215)의 일부분 위에, 예를 들어, 수직 트랜지스터(215)의 하부 전극(214)의 일부분 상에, 형성된다.
도 2C에 도시되는 공정 스테이지는 상부 전극이 도 1C의 반-피치 단위가 아니라 도 2C에서 피치 단위로 패턴처리된다는 점에서 도 1C에 도시되는 공정 스테이지와 다르다. 따라서, 도 1C에 도시되는 실시예는 나머지 유전체(116) 및 상부 전극(118)의 2F 폭을 남기고, 도 2C에 도시되는 실시예는 나머지 유전체(216) 및 상부 전극(218)의 1F 폭을 남긴다.
도 2D-2E의 공정 스테이지들은 도 1C 및 2C와 관련하여 앞서 설명한 하부 구조 및/또는 재료적 차이점을 제외하곤, 각각 도 1D-1E의 공정 스테이지와 유사하다. 즉, 상변화 물질(220)이 여기서 설명되는 바와 같이 상부 전극(218) 상에 형성(예를 들어, 등각으로 증착)될 수 있다. 추가적인 유전체(222)가 여기서 설명되는 바와 같이 상변화 물질(220) 상에 형성(가령, 등각으로 증착)될 수 있다. 추가적인 유전체(222) 및 상변화 물질(220)의 일부분이 수직 트랜지스터(215)의 어레이의 상부로부터, 추가적인 유전체(222)의 두께 더하기 상변화 물질(220)의 두께와 동일한 깊이까지, 예를 들어, 추가적인 유전체(222) 및 상변화 물질(220) 모두의 등각 증착의 두께에 해당하는 깊이까지, 제거(가령, 스페이서 식각)될 수 있다. 도 2E의 X 단면도에 도시되는 바와 같이, 이러한 제거는 유전체(216) 및 상부 전극(218)의 측부 상에 상변화 물질(220)을 남길 수 있다. 더욱이, 이러한 제거는 유전체(216) 및 상부 전극(218)의 측부 표면에 대향된 상변화 물질(220)의 상부와 상변화 물질(220)의 측부에 추가적인 유전체(222)의 수직 스페이서를 남길 수 있다.
도 1E에서, 추가적인 유전체(122)의 수직 스페이서는 유전체(116) 및 상부 전극(118)의 어느 한 측부 상의 하부 전극 상에 머물렀던 상변화 물질(120)의 노치 상에 머물렀다. 이와 달리, 도 2E에서는 나머지 유전체(216) 및 상부 전극(218)의 일 측부가, 하부 전극(214) 상에 머무르는 상변화 물질(220)의 노치 상에 추가적인 유전체(222)의 수직 스페이서를 포함한다. 그러나, 유전체(216) 및 상부 전극(218)의 대향 측부는, 예를 들어, 전도성 구조물 상이 아니라, 벌크 물질(204) 상에 머무르는 상변화 물질(220)의 노치 상에 추가적인 유전체(222)의 수직 스페이서를 포함한다. 따라서, 벌크 물질(204) 위의 추가적인 유전체(222)의 수직 스페이서와 상변화 물질(220)은 상변화 메모리 셀의 일부분을 형성하는 데 사용되지 않는다(예를 들어, 메모리 셀의 작동에 기여하지 않는다). 그러나, 추가적인 유전체(222)의 수직 스페이서와 상변화 물질(220)의 사용되지 않은 부분을 유지하면, 일부 실시예에서 공정 스테이지의 수를 감소시킬 수 있고 공정 시간을 단축시킬 수 있다. 예를 들어, 도 2A-2F의 실시예는 도 1A-1G의 실시예보다 적은 공정 스테이지를 포함할 수 있다. 즉, 도 2A-2F의 실시예는 도 1F와 관련하여 설명된 공정 스테이지와 유사한 공정 스테이지(예를 들어, 상변화 물질(120)의 인접한 나머지 부분들을 분리시키도록 유전체(116) 및 상부 전극(118)의 일부분을 제거하는 공정)를 포함하지 않는다. 도 2E의 리뷰로부터 명백하듯이, 전도성 표면 위의 상변화 물질(220)의 일부분은 여기서 설명되는 공정 흐름에 따라 서로로부터 이미 분리되어 있다. 그러나, 일부 예에서, 도 1A-1G의 실시예는, 사용되지 않은 물질이 이에 따라 생성된 메모리 소자의 성능 저하에 기여할 경우, 도 2A-2F의 실시예에 비해 우월할 수 있다.
도 2F는 도 2E에 도시된 공정 스테이지에 후속하는 추가적인 공정을 도시한다. 도 2F의 공정 스테이지는, 앞서 설명한 하부 구조 및/또는 물질적 차이점을 제외하곤 도 1G의 공정과 유사하다. 도 2F의 XY 평면도에 가장 잘 드러나듯이, 상변화 물질(220) 및 추가적인 유전체(222)의 일부분은 여기서 설명되는 바와 같이 Y 방향으로 서로 인접한 수직 트랜지스터(215) 들 사이에서 제거될 수 있다. 상변화 물질(220) 및 추가적인 유전체(222)의 제거된 부분은 특정 수직 트랜지스터(215)의 말단 에지 위로부터, Y 방향으로 인접 수직 트랜지스터(215)의 근접 에지 위까지 연장될 수 있고, 상기 특정 수직 트랜지스터(215)의 말단 에지는 Y 방향으로 인접 수직 트랜지스터(215)의 말단 에지에 비해 인접 수직 트랜지스터(215)의 근접 단부에 가깝다. 따라서, 이러한 제거는, 예를 들어, 상변화 물질(220) 아래에 놓인 수직 트랜지스터(215)와 같이, 하부 전극(214)과 접촉하도록 수직 방향으로 상부 전극(218) 및 유전체(216)를 따라 연장되는 유전체(216)의 일 측부의 일부분과 상부 전극(218)의 일 측부의 일부분 상에 형성되는 상변화 물질(220)의 수직 스트립을 남길 수 있다. 그러나, 도 1G에 도시되는 실시예와는 달리, 유전체(216) 및 상부 전극(218)의 대향 측부는 상변화 물질(220) 및 추가적인 유전체(222)의 수직 스트립을 또한 포함한다. 결과적인 수직 트랜지스터 상변화 메모리 셀은 예를 들어, 도 1H에 도시되는 바와 같은, 도 1A-1G의 실시예와 연계하여 생성되는 메모리 셀과 유사할 수 있다.
도 3A-3D는 본 발명의 실시예에 따른 상변화 메모리 셀의 형성과 관련된 공정 스테이지들을 도시한다. 도 3A-3D는 다수의 수직 트랜지스터(315)의 평면도(XY), 절단선 X-X을 따라 취한 제 1 단면도(X)와, 절단선 Y-Y를 따라 취한 제 2 단면도(Y)를 나타낸다. 도 3A에 도시되는 바와 같이, 수직 트랜지스터(315)(가령, MOSFET은, 실리콘과 같은 기판(302) 상에 형성될 수 있고, 공통 소스 및 측부 게이트(306)를 가질 수 있다. 측부 게이트(306)는 전도성 물질로 형성될 수 있고, 예를 들어, 도 3A의 Y 단면도에 도시되는 바와 같은 P-도핑 실리콘과 같이, 수직 트랜지스터 필라의 베이스(308)의 대향 측부와 접촉하도록 형성될 수 있으며, 또는, 게이트 옥사이드에 의해 베이스(308)로부터 분리될 수 있다.
인접한 수직 트랜지스터(315)는 실리콘 다이옥사이드오 같은 벌크 물질(304)에 의해 분리될 수 있다. 유전체(316)는 수직 필라의 베이스(308) 상에 포함될 수 있다. 예를 들어, 유전체(316)는 실리콘 다이옥사이드, 가령, 벌크 물질(304)과 동일한 물질일 수 있다. 희생 물질(324)(가령, 실리콘 나이트라이드)이 유전체(316) 상에 포함될 수 있다.
도 3B는 도 3A에 도시되는 공정 스테이지에 후속하는 추가적인 공정을 도시한다. 희생 물질(324)은 제거될 수 있다(가령, 실리콘 나이트라이드 하드 마스크가 제거될 수 있다). 이어서, 노출 필라(가령, 유전체(316))가 처리될 수 있다. 예를 들어, N+ 도핑을 이용하여 영역(310)(가령, N+ 도핑 실리콘)을 형성할 수 있다. N+ 도핑 실리콘 영역(310)의 상부를 처리하여, 실리사이드(312)(예를 들어, 수직 트랜지스터 필라 상에 코발트를 증착하고 이어서 열간 어닐링을 행함으로써 코발트 실리사이드(CoSi2))를 형성할 수 있다.
도 3C는 도 3B에 도시된 공정 스테이지에 후속하는 추가적인 공정을 도시한다. 스페이서 물질(326)은 노출된 수직 트랜지스터 필라(315)의 상부 상에(예를 들어, 실리사이드(312)의 상부 상에, 그리고, 벌크 물질(340)의 상부 상에) 형성될 수 있다. 일부 실시예에서, 스페이서 물질은 수직 트랜지스터 필라(315)의 상부 상에, 그리고 벌크 물질(304)의 상부 상에 등각으로 증착되어, 도 3C의 X 및 Y 단면도에 도시되는 바와 같이 수직 방향 및/또는 수평 방향으로 실질적으로 균일한 두께가 실리사이드(312) 상부에, 예를 들어, 수직 트랜지스터(315) 상부에, 벌크 물질(304) 상부에, 그리고, 벌크 물질(304)의 측부 표면 상에, 형성되게 된다. 도 3C의 Y 단면도에 도시되는 바와 같이, 스페이서 물질(326)은 (X 방향의) 오직 좁은 수직 개구부만이 유지되도록 형성될 수 있다. 도 3C와 관련하여 사용되는 바와 같이, 좁은 수직 개구부는 개구부가 일 특징부 폭(1F)보다 실질적으로 좁음을 표시한다.
스페이서 물질(326)은 예를 들어, 유전 스페이서 물질일 수 있다. 유전 스페이서 물질은, 예를 들어, 실리콘 다이옥사이드와 같은 옥사이드 유전 스페이서와, 실리콘 나이트라이드와 같은 나이트라이드 유전 스페이서를 포함할 수 있다. 그러나, 본 발명의 실시예들은 특정 타입의 스페이서 물질에 제한되지 않는다.
도 3D는 도 3C에 도시되는 공정 스테이지에 후속하는 추가적인 공정을 도시한다. 스페이서 물질(326)의 일부분이, 수직 트랜지스터(315)의 어레이의 상부로부터 (도 3C-3D의 X 단면도에 도시되는 바와 같이 수직 방향으로) 스페이서 물질(326)의 두께와 동일한 깊이(예를 들어, 스페이서 물질(326)의 등각 증착 두께)로 제거(예를 들어, 스페이서 식각)될 수 있다. 이러한 제거는, 수직 트랜지스터(315)의 노출 필라의 내측 주변부 주위로(예를 들어, 벌크 물질(304)의 측부 상에, 그리고 실리사이드(312)의 상부 상에) 스페이서 물질(326)을 남길 수 있다.
전극(314), 예를 들어, 하부 전극은 실리사이드(312) 상부의 개구부에 형성될 수 있고, 수직 트랜지스터(315)의 필라 상에 스페이서(326)에 의해 네 측부로 둘러싸일 수 있다. 전극(314)은 전도성 물질로 형성될 수 있다. 도 3D의 Y 단면도 및 XY 평면도에 도시되는 바와 같이, 하부 전극(314)은 스페이서 물질(326) 사이의 (X 방향의) 좁은 수직 개구부 내에 형성될 수 있다. 도 3D와 관련하여 사용되는 바와 같이, 좁은 수직 개구부는 개구부가 일 특징부 폭(1F)보다 실질적으로 좁음을 표시한다. 따라서, 하부 전극(314)은 수직 라인 전극(314)을 형성한다고 일컬어진다.
도 3E는 본 발명의 실시예에 따라 도 3D에 도시되는 공정 단계에 후속하는 추가적인 공정을 도시한다. 도 3D로부터 도 3E에 도달하기 위한 공정 스테이지는 도 3A-3D와 관련하여 앞서 설명한 하부 구조 및/또는 물질 차이점을 제외하곤, 도 1B-1G의 공정 스테이지와 유사하다. 도 3F는 본 발명의 실시예에 따라 도 3D에 도시되는 공정 스테이지에 후속하는 추가적인 공정을 도시한다. 도 3D로부터 도 3E에 도달하기 위한 공정 스테이지들은 도 3A-3D를 참조하여 앞서 설명한 하부 구조 및/또는 재료 차이점을 제외하곤, 도 2B-2F의 공정 스테이지와 유사하다.
즉, 유전체(316)는 수직 라인 전극(314)의 적어도 일부분 상에(예를 들어, 수직 라인 전극(314)의 상부 표면 상에) 형성될 수 있다. 상부 전극(318), 예를 들어, 비트라인은, 유전체(316) 상에, 예를 들어, 유전체(316)의 상부 표면 상에 형성될 수 있다. 상변화 물질(320)은 수직 라인 전극(314), 유전체(316), 및 상부 전극(318) 상에서 접촉하도록 형성될 수 있다. 특히, 상변화 물질(320)은 수직 라인 전극(314)의 상부 표면 상에, 유전체(316)의 측부 표면 상에, 그리고, 상부 전극(318)의 측부 표면 상에 형성될 수 있다. 상변화 물질(320)은 수직 라인 전극(314)의 방향(가령, X 방향)에 직교하는 방향(가령, Y 방향)으로 수직 라인으로 형성될 수 있다. 추가적인 유전체(322)가 상변화 물질(320)의 측부 표면 상에 형성될 수 있다.
도 3G는 본 발명의 실시예에 따라 상변화 메모리 셀의 사시도를 도시한다. 도 3G에 도시되는 바와 같이, 상변화 물질(320)은 유전체(316) 및 상부 전극(318)의 폭(Y 방향)에 걸쳐 연장된다. 상변화 물질(320)은 유전체(316)와 상부 전극(318)의 (Z 방향의) 전체 높이 사이에 걸쳐(예를 들어, 상부 전극(318)의 상부 표면으로부터 수직 라인 전극(314)의 상부 표면까지) 연장된다. 상변화 물질(320)은 상부 전극(318), 유전체(316), 및 수직 라인 전극(314)과 직접 물리적으로 접촉한다. 상변화 물질(320)의 (X 방향) 협폭성과, 수직 라인 전극(314)의 (Y 방향) 협폭성 때문에, 둘의 교차는 점 접촉으로 불릴 수 있다. 이러한 점 접촉은 상변화 물질(320)의 상태를 변경시키는 데 사용되는 프로그래밍 전류의 양을 현저하게 감소시킬 수 있다.
이러한 상변화 물질(320)은 도 3G에 도시되는 바와 같이, 공통 평면(가령, Y-Z 평면)에 의해 유전체(316) 및 상부 전극(318) 상에서 접촉할 수 있다. 공통 평면은 유전체(316), 상부 전극(318), 및 상변화 물질(320)의 측부 표면들을 포함할 수 있다.
추가적인 유전체(322)는 본 발명의 실시예에 따른 수직 트랜지스터 상변화 메모리 셀(300)의 작동에 의해 생성되는 상변화 물질(320)의 활성 영역(321)의 이해를 돕기 위해 도 3G의 도해로부터 생략되어 있다. 도 3G에 도시되는 바와 같이, 활성 영역(321)은 상변화 물질(320)과 수직 라인 전극(314) 사이에서 점 접촉하면서 유전체(316) 상에 위치한다. 본 발명의 하나 이상의 실시예에 따르면, 활성 영역(321)은 상부 전극(318)과 직접 물리적으로 접촉하지 않을 수 있다.
도 4는 본 발명의 실시예에 따른 상변화 메모리 어레이(450)의 일부분의 개략도다. 상변화 메모리 어레이(450)는 각각 관련 액세스 소자(415) 및 상변화 메모리 물질(420)을 갖는 다수의 상변화 메모리 셀(400)을 포함한다. 상변화 메모리 물질(420)은 본 발명의 다수의 실시예에 따라 처리될 수 있다.
액세스 소자(415)는 메모리 셀 상의 프로그래밍(예를 들어, 기입) 작동 및/또는 감지(가령, 판독) 작동과 같은 작동들을 수행하기 위해 메모리 셀에 액세스하도록 작동할 수 있다(가령, 온/오프될 수 있다). 여기서 도시되는 실시예에서, 액세스 소자(415)는 전계 효과 트랜지스터(FET)다. 다른 액세스 소자는 다이오드 및 쌍극성 정션 트랜지스터(BJT)를 포함할 수 있다. 다이오드는 예를 들어, p-n 다이오드, 제너 다이오드, 및 쇼트키 다이오드를 포함할 수 있다.
도 4에 도시되는 바와 같이, 각각의 메모리 셀(400)과 관련된 각각의 액세스 소자(415)는 워드라인 WL0, WL1, WL2, 등과 같은 다수의 액세스 라인(430) 중 하나에 연결된다. 각각의 워드라인(430)은 상변화 메모리 셀(400)의 "로우"(row)에 연결된다. 용어 "로우"의 이용은 메모리 셀(400)의 특정 선형 및/또는 수평 배향을 제시하는 것을 의미하지 않는다. 대신에, 로우는 메모리 셀(400)의 배향에 관계없이, 특정 워드라인(430)에 연결되는 다수의 메모리 셀(400)을 의미할 수 있다. 예를 들어, 로우는 엇갈림 방식으로 비-선형 배향으로 특정 워드라인(430)에 연결되는 다수의 메모리 셀(400)을 포함할 수 있다.
도 4에 도시되는 바와 같이, 각각의 상변화 메모리 물질(420)은 비트라인 BL0, BL1, BL2, 등과 같은 다수의 데이터 라인(428) 중 하나에 연결된다. 각각의 비트라인(428)은 상변화 메모리 셀(400)의 "칼럼"에 연결된다. 디지털 환경의 취급을 용이하게 하기 위해, 다수의 워드라인(430) 및 다수의 비트라인(428)은 각각 2의 배수일 수 있다(가령, 256개의 워드라인(430) x 4096개의 비트라인(428)). 그러나, 실시예는 특정 개수의 워드라인(430) 및/또는 비트라인(428)에 제한되지 않는다. 더욱이, "칼럼"이란 용어의 이용은, 메모리 셀(400)의 특정 선형 및/또는 수직 배향을 제시하는 것을 의미하지 않는다. 대신에, 칼럼은 메모리 셀(400)의 배향에 관계없이, 특정 비트 라인(428)에 연결되는 다수의 메모리 셀(400)을 의미할 수 있다. 예를 들어, 칼럼은 엇갈림 방식으로, 예를 들어, 비-선형 방식으로, 특정 비트라인(428)에 연결되는 다수의 메모리 셀(400)을 포함할 수 있다.
작동 시에, 적절한 전압 및/또는 전류 신호, 예를 들어, 펄스가, 상변화 메모리 어레이(450)의 상변화 메모리 셀(400)로부터 데이터를 프로그래밍 및/또는 감지하기 위해 비트라인(428) 및/또는 워드라인(430)에 인가될 수 있다. 예를 들어, 프로그래밍 작동 중, 전류, 가령, 프로그래밍 전류를 이용하여, 상변화 메모리 물질(420)과 관련된 전극을 가열하여 여기서 앞서 설명한 바와 같이, 상변화 메모리 셀(400)을 프로그래밍할 수 있다.
상변화 메모리 어레이(450)에 도시되는 메모리 셀(400)은 단일 레벨 셀(SLC) 및/또는 멀티-레벨 셀(MLC), 가령, 단일 레벨 PCRAM 셀(400) 및/또는 멀티-레벨 PCRAM 셀(400)일 수 있다. 단일 레벨 PCRAM 셀(400)은 비정질이 강한 상태(리세트) 또는 결정질이 강한 상태(세트)로 프로그래밍될 수 있다. 이러한 리세트 및/또는 세트 상태는 이진수 0 및/또는 1에 대응할 수 있다. 리세트 펄스는 비교적 짧은 시간 주기동안, PCRAM 셀(400)에(예를 들어, PCRAM 셀(400)의 전극에) 인가되는 비교적 높은 전류 펄스를 포함할 수 있다. PCRAM 셀(400)에 인가되는 전류는, PCRAM 셀(400)의 PCRAM 셀 물질(420)이 용융된 후 신속하게 감소하여, PCRAM 셀 물질(420)을 비정질이 강한 상태로 신속하게 냉각시킬 수 있고, 이러한 경우에 PCRAM 셀 물질(420)의 비교적 빠른 냉각으로 인해, 결정화를 일으키는 원자 운동이 일반적으로 더 낮은 정도로 이루어진다. 역으로, 세트 펄스는 낮은 담금질 속도로 비교적 긴 시간 주기동안 셀(400)에 인가되는 비교적 낮은 전류 펄스를 포함할 수 있어서, 예를 들어, 전류가 느리게 감소할 수 있고, 따라서, PCRAM 셀 물질(420)의 냉각에 시간이 더 걸릴 수 있다. 따라서, PCRAM 셀 물질(420)은 리세트 펄스 이후보다 더 큰 정도로 결정질화될 수 있다. 일부 PCRAM 셀 물질(420)은 비정질이 강한 상태와 관련하여 높은 전기저항을, 그리고, 결정질이 강한 상태와 관련하여 낮은 전기저항을 가질 수 있다.
멀티-레벨 PCRAM 셀(400)은 비정질과 결정질 사이에서 다수의 중간 상태로 프로그래밍될 수 있다. 예를 들어, 멀티-레벨 PCRAM 셀(400)은 다양한 레벨의 구조적 순서로 프로그래밍될 수 있다. 특정 전류 레벨에서 다수의 프로그래밍 펄스를 인가함으로써, PCRAM 셀(400)은 주어진 저항 상태로 프로그래밍될 수 있다. 적절한 프로그래밍 전류가 있을 때, PCRAM 셀(400)은 부분 비정질 및 부분 결정질 구조를 갖는 다수의 중간 상태로 프로그래밍되어, 멀티-레벨 저항 상태를 제공할 수 있다. 특정 PCRAM 셀(400)에 대해 선택된 데이터 상태들의 수는 예를 들어, 요망 응용예, 설게 및 프로세스 임계치, 가령, 프로그래밍 시간, 감지 시간, 및 감지 회로의 정확도, 및 그외 다른 요인에 기초할 수 있다.
다수의 실시예에서, 상변화 메모리 어레이(450)는 3차원 구조로 적층되는 상변화 메모리 셀(400)을 포함할 수 있다. 즉, 상변화 메모리 어레이(400)는 제 1 개수의 상변화 메모리 셀(400)과, 상기 제 1 개수의 상변화 메모리 셀(400)의 상부에 적층되는 제 2 개수의 상변화 메모리 셀(400)을 포함할 수 있다.
예를 들어, 워드라인(430)에 연결되는 상변화 메모리 셀(400)의 로우의 상부에 적층되는 하나 이상의 추가적인 로우의 상변화 메모리 셀(400)을 포함할 수 있다. 상변화 메모리 어레이(450)는 비트라인(428)에 연결되는 상변화 메모리 셀(400)의 칼럼 위에 적층되는 하나 이상의 추가적인 칼럼의 상변화 메모리 셀(400)을 또한 포함할 수 있다. 다수의 실시예에서, 특정 칼럼 스택 내 각 칼럼의 상변화 메모리 셀(400)은 공통의, 예를 들어, 동일한, 비트라인(428)에 연결될 수 있다.
본 발명의 실시예들은 도 4에 도시되는 상변화 메모리 어레이(450)에 제한되지 않는다. 예를 들어, 메모리 어레이는 도 4에 도시되는 것과는 다른 구조를 가질 수 있고, 이는 당 업자들이 이해할 수 있는 수준이다. 더욱이, 상변화 메모리 어레이(450)는 컨트롤러, 예를 들어, 컨트롤러 회로, 및/또는 프로그래밍 및 감지 회로(도 4에 도시되지 않음)에 연결될 수 있다.
결론
다양한 트랜지스터 상변화 메모리 및 상변화 메모리 처리 방법이 여기서 설명되었다. 하나 이상의 방법 실시예는 수직 트랜지스터의 적어도 일부분 상에 유전체를 형성하는 단계와, 유전체 상에 전극을 형성하는 단계와, 수직 트랜지스터와 접촉하도록 전극 및 유전체를 따라 연장되는 유전체의 측부의 일부분 상에 그리고 전극의 측부의 일부분 상에 상변화 물질의 수직 스트립을 형성하는 단계를 포함한다.
구체적 실시예들이 여기서 제시되고 설명되었으나, 당 업자라면 동일 결과를 달성하기 위해 연산된 구성이, 도시되는 구체적 실시예를 대체할 수 있음을 이해할 수 있을 것이다. 본 발명은 본 발명의 다양한 실시예의 적응 또는 변형예를 커버하는 것을 의도한다. 위 설명은 제한적인 방식이 아니라 예시적인 방식으로 이루어진 것이다. 위 설명을 읽고 난 후 당 업자에게 위 실시예들과, 여기서 구체적으로 설명되지 않은 다른 실시예들의 조합이 명백할 것이다. 본 발명의 다양한 실시예의 범위는 위 구조 및 방법이 사용되는 다른 응용예를 포함한다. 따라서, 본 발명의 다양한 실시예의 범위는 첨부 청구범위를 참조하여 결정되어야 하며, 이러한 청구범위에 대응하는 권리를 갖는 등가물의 완전한 범위와 함께, 결정되어야 한다.
전술한 상세한 설명에서, 다양한 특징부들이 본 발명의 요지를 밝히는 용도로 단일 실시예에서 함께 그룹형성되었다. 본 발명의 개시되는 실시예들이, 각각의 청구항에서 명시적으로 언급되는 것보다 많은 특징들을 이용하여야 한다는 의도를 반영하는 것으로 본 발명의 방법이 해석되어서는 안된다. 대신에, 다음 청구범위가 반영하듯이, 신규한 발명의 주제는 단일 개시 실시예의 모든 특징들보다 적은 특징들에 있다. 따라서, 다음의 청구범위는 상세한 설명 내에 통합되며, 각각의 청구항은 개별적인 실시예로 자체적으로 성립된다.

Claims (28)

  1. 상변화 메모리 셀에 있어서,
    필라 상에 하부 전극을 포함하는 수직 트랜지스터와,
    상기 하부 전극의 일부분의 상부 표면 상의 유전체와,
    상기 유전체 상의 상부 전극과,
    상기 상부 전극의 측부 표면 상의, 상기 유전체의 측부 표면 상의, 그리고, 상기 하부 전극의 상부 표면 상의, 상변화 물질과,
    상기 수직 트랜지스터의 대향 측부 표면들 상의 측부 게이트들
    을 포함하는 상변화 메모리 셀.
  2. 제 1 항에 있어서, 상기 상변화 물질의 폭이 상기 하부 전극의 상부 표면의 폭보다 작은
    상변화 메모리 셀.
  3. 제 1 항에 있어서, 상기 상변화 물질의 폭은 상기 상부 전극의 측부 표면의 폭보다 작은
    상변화 메모리 셀.
  4. 제 1 항에 있어서, 상기 상변화 메모리 셀은 상기 상부 전극의 대향 측부 표면 상에, 그리고, 상기 유전체의 대향 측부 표면 상에, 추가적인 상변화 물질을 포함하는
    상변화 메모리 셀.
  5. 제 1 항에 있어서, 상기 상변화 메모리 셀은 상기 상부 전극의 측부 표면에 대향된, 그리고, 상기 유전체의 측부 표면에 대향된, 상변화 물질의 측부 표면 상에 추가적인 유전체를 포함하는
    상변화 메모리 셀.
  6. 제 1 항에 있어서, 상기 상변화 물질은 상기 상부 전극과 하부 전극 사이의 유전체 상의 활성 영역을 포함하는
    상변화 메모리 셀.
  7. 제 1 항에 있어서, 상기 상변화 물질은 상기 상부 전극의 상부 표면으로부터 상기 하부 전극의 상부 표면까지 연장되는
    상변화 메모리 셀.
  8. 상변화 메모리 셀에 있어서,
    수직 라인 전극을 포함하는 수직 트랜지스터와,
    수직 라인 전극의 일부분의 상부 표면 상의 유전체와,
    상기 유전체의 상부 표면 상의 상부 전극과,
    상기 상부 전극의 측부 표면 상의, 상기 유전체의 측부 표면 상의, 그리고 상기 수직 라인 전극의 상부 표면 상의, 상변화 물질
    을 포함하며, 상기 상변화 물질은 제1 방향으로 상기 수직 라인 전극의 상부 표면 전체를 덮고 상기 제1 방향으로 상기 수직 라인 전극의 상기 상부 표면을 넘어서 연장되며, 상기 상변화 물질은 상기 제1 방향에 직교하는 제2 방향으로 상기 수직 라인 전극의 상기 상부 표면의 일부분만을 덮는 상변화 메모리 셀.
  9. 제 8 항에 있어서, 상기 상변화 물질이 상기 수직 라인 전극과 점 접촉하는
    상변화 메모리 셀.
  10. 제 9 항에 있어서, 상기 상변화 물질이 점 접촉 지점에서 상기 유전체 상에 활성 영역을 포함하는
    상변화 메모리 셀.
  11. 제 8 항에 있어서, 상기 상변화 메모리 셀은 상기 수직 라인 전극의 측부 표면을 둘러싸는 스페이서를 포함하는
    상변화 메모리 셀.
  12. 제 8 항에 있어서, 상기 상부 전극은 데이터 라인을 포함하는
    상변화 메모리 셀.
  13. 제 8 항에 있어서, 상기 수직 트랜지스터는 금속 옥사이드 반도체 전계 효과 트랜지스터(MOSFET)인
    상변화 메모리 셀.
  14. 상변화 메모리 셀의 어레이에 있어서,
    수직 트랜지스터들의 어레이 상의 유전체와,
    상기 유전체 상의 전극과,
    공통 평면에 의해 상기 유전체 및 상기 전극과 접촉하는, 상기 유전체 및 상기 전극 상의, 상변화 물질
    을 포함하며, 상기 상변화 물질은 수직 트랜지스터들의 어레이의 복수의 수직 트랜지스터들 상에 위치하고, 상기 복수의 수직 트랜지스터들과 접촉하는
    상변화 메모리 셀의 어레이.
  15. 제 14 항에 있어서, 상기 상변화 메모리 셀의 어레이는 유전체 및 전극의 제거된 부분을 포함하고, 제거된 부분들은 나머지 유전체 및 전극의 일 특징부 폭 간격만큼 분리되며, 나머지 유전체 및 전극은 특정 수직 트랜지스터 위의 위치로부터, 제 1 방향으로 상기 특정 수직 트랜지스터와 인접 수직 트랜지스터 사이의 위치까지 걸쳐있는
    상변화 메모리 셀의 어레이.
  16. 제 15 항에 있어서, 상기 상변화 물질은 적어도 상기 전극의 측부 상에, 상기 유전체의 측부 상에, 그리고 상기 수직 트랜지스터의 어레이 상에, 위치하는
    상변화 메모리 셀의 어레이.
  17. 제 16 항에 있어서, 상기 어레이는 상변화 물질 상의 추가적인 유전체를 포함하고,
    상기 상변화 물질 및 상기 추가적인 유전체의 제거된 부분은, 형성된 추가적인 유전체 및 상변화 물질의 두께와 동일한 깊이로 연장되는
    상변화 메모리 셀의 어레이.
  18. 제 17 항에 있어서, 상기 상변화 물질 및 추가적인 유전체의 제거된 부분은 제 1 수직 트랜지스터의 말단 에지 위로부터, 제 2 방향으로 상기 제 1 수직 트랜지스터에 인접한 제 2 수직 트랜지스터의 근접 에지까지 연장되는
    상변화 메모리 셀의 어레이.
  19. 수직 트랜지스터와 접촉하도록 전극 및 유전체를 따라 연장되는 전극의 측부의 일부분 및 유전체의 측부의 일부분 상에 상변화 물질의 수직 스트립을 형성하는 단계; 및
    상기 수직 트랜지스터의 대향 측부 표면들 상에 측부 게이트들을 형성하는 단계
    를 포함하는 상변화 메모리 셀 처리 방법.
  20. 제 19 항에 있어서, 상기 방법은, 상기 전극 및 유전체의 일부분을 제거하는 단계를 포함하고, 제거된 부분은 제 1 방향으로 2개의 특징부 폭만큼 이격되는
    상변화 메모리 셀 처리 방법.
  21. 제 19 항에 있어서, 상변화 물질의 수직 스트립을 형성하는 단계는, 적어도 상기 전극의 상부에, 전극의 측부 상에, 상기 유전체의 측부 상에, 그리고, 수직 트랜지스터의 상부에 상변화 물질을 등각으로(conformally) 형성하는 단계를 포함하는
    상변화 메모리 셀 처리 방법.
  22. 수직 트랜지스터의 노출 필라(exposed pillar) 상에 스페이서를 형성하는 단계,
    상기 수직 트랜지스터의 노출 필라 상의 스페이서 사이에 수직 라인 전극을 형성하는 단계, 및
    상기 수직 라인 전극 상에서, 상기 수직 라인 전극과 접촉하는 상변화 물질을 형성하는 단계 - 상기 상변화 물질은 제1 방향으로 상기 수직 라인 전극의 상부 표면 전체를 덮고 상기 제1 방향으로 상기 수직 라인 전극의 상기 상부 표면을 넘어서 연장되며, 상기 상변화 물질은 상기 제1 방향에 직교하는 제2 방향으로 상기 수직 라인 전극의 상기 상부 표면의 일부분만을 덮음 -
    를 포함하는 상변화 메모리 셀 처리 방법.
  23. 제 22 항에 있어서, 상기 상변화 물질을 형성하는 단계는, 유전체 및 상부 전극 상에서, 유전체 및 상부 전극과 접촉하도록 상기 상변화 물질을 형성하는 단계를 포함하는
    상변화 메모리 셀 처리 방법.
  24. 제 22 항에 있어서, 스페이서를 형성하는 단계는, 상기 수직 트랜지스터의 노출 필라의 내측 주변부 주위로 스페이서를 형성하는 단계를 포함하는
    상변화 메모리 셀 처리 방법.
  25. 필라 상에 하부 전극을 포함하는 수직 트랜지스터와,
    상부 전극의 측부 표면, 유전체의 측부 표면, 및 하부 전극의 상부 표면 상의 상변화 물질과,
    상기 수직 트랜지스터의 대향 측부 표면들 상의 측부 게이트들
    을 포함하는 상변화 메모리 셀.
  26. 제 25 항에 있어서,
    상기 상변화 물질은 상부 전극의 상부 표면으로부터 하부 전극의 상부 표면까지 연장되는
    상변화 메모리 셀.
  27. 수직 라인 전극을 포함하는 수직 트랜지스터와 - 상기 수직 라인 전극의 폭은 특징부 폭보다 작음 -,
    수직 라인 전극의 일부분의 상부 표면 상의 유전체와,
    상기 유전체의 상부 표면 상의 상부 전극과,
    상기 상부 전극의 측부 표면 상의 상변화 물질
    을 포함하는 상변화 메모리 셀.
  28. 제 27 항에 있어서, 상기 상변화 메모리 셀은 상기 수직 라인 전극의 측부 표면을 둘러싸는 스페이서를 포함하는
    상변화 메모리 셀.
KR1020127030051A 2010-04-19 2011-04-11 수직 트랜지스터 상변화 메모리 KR101384061B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/762,587 US8198160B2 (en) 2010-04-19 2010-04-19 Vertical transistor phase change memory
US12/762,587 2010-04-19
PCT/US2011/000650 WO2011133205A2 (en) 2010-04-19 2011-04-11 Vertical transistor phase change memory

Publications (2)

Publication Number Publication Date
KR20130006695A KR20130006695A (ko) 2013-01-17
KR101384061B1 true KR101384061B1 (ko) 2014-04-09

Family

ID=44787565

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127030051A KR101384061B1 (ko) 2010-04-19 2011-04-11 수직 트랜지스터 상변화 메모리

Country Status (8)

Country Link
US (3) US8198160B2 (ko)
EP (2) EP3309838B1 (ko)
JP (1) JP5626668B2 (ko)
KR (1) KR101384061B1 (ko)
CN (1) CN102870215B (ko)
SG (1) SG184932A1 (ko)
TW (1) TWI485813B (ko)
WO (1) WO2011133205A2 (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9673102B2 (en) 2011-04-01 2017-06-06 Micron Technology, Inc. Methods of forming vertical field-effect transistor with self-aligned contacts for memory devices with planar periphery/array and intermediate structures formed thereby
KR101957897B1 (ko) * 2012-04-26 2019-03-13 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
US8685799B1 (en) * 2012-09-12 2014-04-01 Globalfoundries Singapore Pte. Ltd. RRAM structure at STI with Si-based selector
US8772101B2 (en) * 2012-11-08 2014-07-08 Globalfoundries Inc. Methods of forming replacement gate structures on semiconductor devices and the resulting device
US9257647B2 (en) * 2013-03-14 2016-02-09 Northrop Grumman Systems Corporation Phase change material switch and method of making the same
US9337210B2 (en) * 2013-08-12 2016-05-10 Micron Technology, Inc. Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors
JP5675003B1 (ja) 2013-11-13 2015-02-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
US9076686B1 (en) 2014-01-10 2015-07-07 Micron Technology, Inc. Field effect transistor constructions and memory arrays
US9276134B2 (en) 2014-01-10 2016-03-01 Micron Technology, Inc. Field effect transistor constructions and memory arrays
US9263577B2 (en) 2014-04-24 2016-02-16 Micron Technology, Inc. Ferroelectric field effect transistors, pluralities of ferroelectric field effect transistors arrayed in row lines and column lines, and methods of forming a plurality of ferroelectric field effect transistors
US9472560B2 (en) 2014-06-16 2016-10-18 Micron Technology, Inc. Memory cell and an array of memory cells
US9159829B1 (en) 2014-10-07 2015-10-13 Micron Technology, Inc. Recessed transistors containing ferroelectric material
US9276092B1 (en) 2014-10-16 2016-03-01 Micron Technology, Inc. Transistors and methods of forming transistors
US9305929B1 (en) 2015-02-17 2016-04-05 Micron Technology, Inc. Memory cells
US10134982B2 (en) 2015-07-24 2018-11-20 Micron Technology, Inc. Array of cross point memory cells
US9853211B2 (en) 2015-07-24 2017-12-26 Micron Technology, Inc. Array of cross point memory cells individually comprising a select device and a programmable device
US10700270B2 (en) 2016-06-21 2020-06-30 Northrop Grumman Systems Corporation PCM switch and method of making the same
KR102537248B1 (ko) 2016-07-06 2023-05-30 삼성전자주식회사 3차원 반도체 메모리 장치
US10396145B2 (en) 2017-01-12 2019-08-27 Micron Technology, Inc. Memory cells comprising ferroelectric material and including current leakage paths having different total resistances
US10541272B2 (en) 2017-10-11 2020-01-21 International Business Machines Corporation Steep-switch vertical field effect transistor
KR102664403B1 (ko) 2019-02-18 2024-05-09 삼성전자주식회사 반도체 장치 및 이를 제조하는 방법
FR3096827A1 (fr) * 2019-05-28 2020-12-04 Stmicroelectronics (Crolles 2) Sas Mémoire à changement de phase
US11170834B2 (en) 2019-07-10 2021-11-09 Micron Technology, Inc. Memory cells and methods of forming a capacitor including current leakage paths having different total resistances
US11393920B2 (en) 2020-09-28 2022-07-19 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US11342382B1 (en) * 2020-12-11 2022-05-24 Micron Technology, Inc. Capacitive pillar architecture for a memory array
US11546010B2 (en) 2021-02-16 2023-01-03 Northrop Grumman Systems Corporation Hybrid high-speed and high-performance switch system
US11588104B2 (en) 2021-06-14 2023-02-21 International Business Machines Corporation Resistive memory with vertical transport transistor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229537A (ja) 2002-02-01 2003-08-15 Hitachi Ltd 半導体記憶装置及びその製造方法
US20070176261A1 (en) * 2006-01-30 2007-08-02 Macronix International Co., Ltd. Vertical Side Wall Active Pin Structures in a Phase Change Memory and Manufacturing Methods
KR100805857B1 (ko) * 2006-03-02 2008-02-21 키몬다 아게 자기-정렬된 처리를 이용하여 제조된 상 변화 메모리

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003280600A (ja) * 2002-03-20 2003-10-02 Hitachi Ltd 表示装置およびその駆動方法
US20060108667A1 (en) * 2004-11-22 2006-05-25 Macronix International Co., Ltd. Method for manufacturing a small pin on integrated circuits or other devices
US7598512B2 (en) 2005-06-17 2009-10-06 Macronix International Co., Ltd. Thin film fuse phase change cell with thermal isolation layer and manufacturing method
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
TWI291745B (en) 2005-11-30 2007-12-21 Ind Tech Res Inst Lateral phase change memory with spacer electrodes and method of manufacturing the same
JP4591833B2 (ja) 2006-01-17 2010-12-01 エルピーダメモリ株式会社 相変化メモリ装置および相変化メモリ装置の製造方法
US8896045B2 (en) 2006-04-19 2014-11-25 Infineon Technologies Ag Integrated circuit including sidewall spacer
JP2008124775A (ja) 2006-11-13 2008-05-29 Trinc:Kk ホコリ捕捉装置を備えたディジタルカメラ
US7638357B2 (en) * 2006-08-25 2009-12-29 Micron Technology, Inc. Programmable resistance memory devices and systems using the same and methods of forming the same
US7359226B2 (en) 2006-08-28 2008-04-15 Qimonda Ag Transistor, memory cell array and method for forming and operating a memory device
US20080099814A1 (en) * 2006-10-30 2008-05-01 Qimonda Ag Integrated circuit and method for production
US7759764B2 (en) 2006-10-31 2010-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Elevated bipolar transistor structure
KR100780964B1 (ko) * 2006-11-13 2007-12-03 삼성전자주식회사 셀 다이오드를 구비하는 상변화 메모리 소자 및 그의제조방법
US7800093B2 (en) 2007-02-01 2010-09-21 Qimonda North America Corp. Resistive memory including buried word lines
US7932167B2 (en) 2007-06-29 2011-04-26 International Business Machines Corporation Phase change memory cell with vertical transistor
US8513637B2 (en) 2007-07-13 2013-08-20 Macronix International Co., Ltd. 4F2 self align fin bottom electrodes FET drive phase change memory
CN101355137B (zh) * 2007-07-23 2012-07-04 茂德科技股份有限公司 相变存储器装置及其制造方法
KR101258268B1 (ko) * 2007-07-26 2013-04-25 삼성전자주식회사 비휘발성 메모리 소자의 낸드형 저항성 메모리 셀 스트링들및 그 제조방법들
US8338812B2 (en) 2008-01-16 2012-12-25 Micron Technology, Inc. Vertical spacer electrodes for variable-resistance material memories and vertical spacer variable-resistance material memory cells
US7754522B2 (en) 2008-08-06 2010-07-13 Micron Technology, Inc. Phase change memory structures and methods
JP5701477B2 (ja) * 2008-09-18 2015-04-15 マイクロンメモリジャパン株式会社 電界効果トランジスタ、メモリセル、および電界効果トランジスタの製造方法
WO2010104918A1 (en) * 2009-03-10 2010-09-16 Contour Semiconductor, Inc. Three-dimensional memory array comprising vertical switches having three terminals

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229537A (ja) 2002-02-01 2003-08-15 Hitachi Ltd 半導体記憶装置及びその製造方法
US7341892B2 (en) * 2002-02-01 2008-03-11 Hitachi, Ltd. Semiconductor memory cell and method of forming same
US20070176261A1 (en) * 2006-01-30 2007-08-02 Macronix International Co., Ltd. Vertical Side Wall Active Pin Structures in a Phase Change Memory and Manufacturing Methods
KR100805857B1 (ko) * 2006-03-02 2008-02-21 키몬다 아게 자기-정렬된 처리를 이용하여 제조된 상 변화 메모리

Also Published As

Publication number Publication date
CN102870215B (zh) 2016-08-03
US8198160B2 (en) 2012-06-12
EP2561546B1 (en) 2017-12-13
US20120248398A1 (en) 2012-10-04
EP3309838B1 (en) 2020-06-03
CN102870215A (zh) 2013-01-09
KR20130006695A (ko) 2013-01-17
SG184932A1 (en) 2012-11-29
EP2561546A4 (en) 2014-08-06
JP2013528935A (ja) 2013-07-11
JP5626668B2 (ja) 2014-11-19
TW201203469A (en) 2012-01-16
US20110253965A1 (en) 2011-10-20
EP2561546A2 (en) 2013-02-27
WO2011133205A3 (en) 2012-02-02
TWI485813B (zh) 2015-05-21
US9024290B2 (en) 2015-05-05
EP3309838A1 (en) 2018-04-18
US8816316B2 (en) 2014-08-26
US20140353571A1 (en) 2014-12-04
WO2011133205A2 (en) 2011-10-27

Similar Documents

Publication Publication Date Title
KR101384061B1 (ko) 수직 트랜지스터 상변화 메모리
US10777743B2 (en) Memory cell with independently-sized electrode
CN107731816B (zh) 三维存储器阵列架构
US7671356B2 (en) Electrically rewritable non-volatile memory element and method of manufacturing the same
KR100504700B1 (ko) 고집적 상변환 램
US9136472B2 (en) Resistive memory and methods of processing resistive memory
US11476304B2 (en) Phase change memory device with voltage control elements
US7541607B2 (en) Electrically rewritable non-volatile memory element and method of manufacturing the same
US20070259479A1 (en) Forming phase change memory arrays
JP7038198B2 (ja) 三次元メモリアレイ
US7671354B2 (en) Integrated circuit including spacer defined electrode
KR20130050989A (ko) 상변화 메모리 구조 및 방법
KR102301774B1 (ko) 반도체 장치 및 그 제조 방법
KR20100034240A (ko) 가변 저항 메모리 장치 및 그 제조 방법
CN210897286U (zh) 内存单元及nand型内存
US20100163836A1 (en) Low-volume phase-change material memory cell

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170322

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180328

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190322

Year of fee payment: 6