KR101378987B1 - A semiconductor device comprising nmos and pmos transistors with embedded si/ge material for creating tensile and compressive strain - Google Patents

A semiconductor device comprising nmos and pmos transistors with embedded si/ge material for creating tensile and compressive strain Download PDF

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Abstract

제 1 능동 영역(105A, 205A, 305A, 405A)에 실질적으로 연속적이고 균일한 반도체 합금(107, 207, 307, 407)을 형성하고 그리고 제 2 능동 영역(105B, 205B, 3O5B, 405B)에서 반도체 합금(107, 207, 307, 407)을 패턴닝하여 그 중앙 부분에 베이스 반도체 물질(113B, 213B, 313B, 401)을 제공함으로써, 다른 타입의 스트레인이 일어날 수 있고, 그리고 베이스 반도체 물질의 대응하는 커버 층(113A, 213A, 313A, 413A)을 제공한 이후에, 게이트 유전체(122, 322, 422)를 형성하기 위한 잘 확립된 프로세스 기술이 사용될 수 있다. 일부 예시적 실시예에서, 실질적으로 자기 정렬되는 프로세스가 제공되고, 여기서 게이트 전극(121, 221, 321, 421)은 층(208, 308)을 기반으로 형성될 수 있고, 이 층은 또한 능동 영역들(205B, 305B) 중 하나의 베이스 반도체 물질로 된 중앙 부분(213B, 313B)을 정의하기 위해 사용된다. 따라서, 단일 반도체 합금(107, 207, 307, 407)을 사용함으로써, 서로 다른 전도성 타입의 트랜지스터들(120A, 120B)의 성능은 개별적으로 강화될 수 있다.Forming substantially continuous and uniform semiconductor alloys 107, 207, 307, and 407 in the first active regions 105A, 205A, 305A, and 405A and forming semiconductors in the second active regions 105B, 205B, 3O5B, and 405B. By patterning alloys 107, 207, 307, and 407 to provide base semiconductor materials 113B, 213B, 313B, and 401 in their central portions, other types of strain can occur, and corresponding types of base semiconductor materials After providing cover layers 113A, 213A, 313A, and 413A, well-established process techniques for forming gate dielectrics 122, 322, and 422 can be used. In some demonstrative embodiments, a substantially self-aligned process is provided wherein gate electrodes 121, 221, 321, 421 may be formed based on layers 208, 308, which may also be active regions It is used to define the central portions 213B and 313B of the base semiconductor material of one of the fields 205B and 305B. Thus, by using a single semiconductor alloy 107, 207, 307, 407, the performance of transistors 120A and 120B of different conductivity types can be individually enhanced.

Description

인장성 스트레인 및 압축성 스트레인을 생성시키기 위한 임베드된 Ｓｉ/Ｇｅ 물질을 갖는 ＮＭＯＳ 및 ＰＭＯＳ 트랜지스터를 포함하는 반도체 디바이스{A SEMICONDUCTOR DEVICE COMPRISING NMOS AND PMOS TRANSISTORS WITH EMBEDDED SI/GE MATERIAL FOR CREATING TENSILE AND COMPRESSIVE STRAIN}A SEMICONDUCTOR DEVICE COMPRISING NMOS AND PMOS TRANSISTORS WITH EMBEDDED SI / GE MATERIAL FOR CREATING TENSILE AND COMPRESSIVE STRAIN}

일반적으로, 본 발명은 집적 회로의 제조에 관한 것으로, 특히 트랜지스터들의 채널 영역들에 전하 캐리어 이동도가 강화되도록 임베드된 실리콘/게르마늄(Si/Ge)을 사용함으로써 스트레인드 채널 영역(strained channel region)들을 갖는 트랜지스터를 형성하는 것에 관한 것이다.In general, the present invention relates to the manufacture of integrated circuits, in particular strained channel regions by using silicon / germanium (Si / Ge) embedded to enhance charge carrier mobility in the channel regions of the transistors. It relates to forming a transistor having

복합 집적 회로를 제조할 때 많은 개수의 트랜지스터 소자들이 제공될 필요가 있으며, 이러한 트랜지스터 소자들은 로직 회로 내에서 효율적인 스위치들로서 사용되고, 그리고 로직 회로들을 설계하기 위한 주도적인 회로 소자를 나타낸다. 일반적으로, 복수의 프로세스 기술이 현재 실행되고 있으며, 여기서 마이크로프로세서, 저장 칩 등과 같은 복합 회로에 있어, CMOS 기술은, 동작 속도 및/또는 전력 소비 및/또는 비용 효율성 측면에서의 월등한 특성으로 인해, 현재 가장 유망한 방법이다. CMOS 회로에서, 상보적 트랜지스터들, 즉 P-채널 트랜지스터들 및 N-채널 트랜지스터들이, 인버터들 및 다른 로직 게이트들과 같은 회로 소자들을 형성하기 위해 사용되어 CPU, 저장 칩 등과 같은 높은 복잡도의 회로 조립체가 설계된다. CMOS 기술을 사용하여 복합 집적 회로를 제조 하는 동안, 수백만 개의 트랜지스터들, 즉 N-채널 트랜지스터 및 P-채널 트랜지스터가 결정성 반도체 층을 포함하는 기판 상에 형성된다.A large number of transistor elements need to be provided when manufacturing complex integrated circuits, which are used as efficient switches in logic circuits and represent leading circuit elements for designing logic circuits. In general, a plurality of process technologies are currently implemented, where in complex circuits such as microprocessors, storage chips, etc., CMOS technology is due to superior characteristics in terms of operating speed and / or power consumption and / or cost efficiency. It is the most promising way at present. In CMOS circuits, complementary transistors, i.e., P-channel transistors and N-channel transistors, are used to form circuit elements such as inverters and other logic gates, so that high complexity circuit assemblies such as CPUs, storage chips, etc. Is designed. During the fabrication of complex integrated circuits using CMOS technology, millions of transistors, N-channel transistors and P-channel transistors, are formed on a substrate comprising a crystalline semiconductor layer.

N-채널 트랜지스터가 고려되는지 혹은 P-채널 트랜지스터가 고려되는지에 상관없이, 전계 효과 트랜지스터 혹은 MOS 트랜지스터는 고밀도로 도핑된 드레인과 소스 영역의 인터페이스에 의해 형성되는 소위 PN 접합을 포함하는데, 여기서 드레인 영역과 소스 영역 사이에는 반대로 도핑된 채널 영역이 배치된다. 채널 영역의 전도도, 즉, 전도성 채널의 구동 전류 능력은 채널 영역에 근접하여 형성되며 아울러 얇은 절연 층에 의해 이로부터 분리되는 게이트 전극에 의해 제어된다. 게이트 전극에 적절한 제어 전압의 인가로 인한 전도성 채널의 형성 시, 채널 영역의 전도도는, 도핑 농도, 다수 전하 캐리어의 이동도에 따라 다르고, 그리고 트랜지스터 폭 방향으로의 채널 영역의 소정의 연장에 대해, 채널 길이로도 불리는 소스 영역과 드레인 영역 간의 길이에 따라 다르다. 따라서, 제어 전압을 게이트 전극에 인가시 절연 층 아래의 전도성 채널을 매우 빠르게 생성하는 능력과 결합하여, 채널 영역의 전체 전도도는 실질적으로 MOS 트랜지스터의 성능을 결정한다. 따라서, 채널 길이가 감소하면 이와 관련된 채널 저항도가 감소되기 때문에, 채널 길이는 집적 회로의 동작 속도를 증가시키기 위한 중요한 설계 기준이 된다.Regardless of whether N-channel transistors are considered or P-channel transistors are considered, field effect transistors or MOS transistors include a so-called PN junction formed by the interface of a heavily doped drain and source region, where the drain region The doped channel region is arranged in contrast between the and source region. The conductivity of the channel region, ie the drive current capability of the conductive channel, is formed in close proximity to the channel region and controlled by the gate electrode separated therefrom by a thin insulating layer. In the formation of a conductive channel due to the application of an appropriate control voltage to the gate electrode, the conductivity of the channel region depends on the doping concentration, the mobility of the majority charge carriers, and for a predetermined extension of the channel region in the transistor width direction, It depends on the length between the source and drain regions, also called the channel length. Thus, in combination with the ability to generate a conductive channel very quickly below the insulating layer when applying a control voltage to the gate electrode, the overall conductivity of the channel region substantially determines the performance of the MOS transistor. Therefore, since the channel resistance associated therewith is reduced when the channel length is reduced, the channel length becomes an important design criterion for increasing the operation speed of the integrated circuit.

그러나, 트랜지스터의 치수가 계속적으로 감소하면, MOS 트랜지스터들의 채널 길이를 꾸준히 감소시킴으로써 얻어지는 장점이 부당하게 상쇄되지 않도록 처리되야만 하는 여러 관련 문제들이 나타나게 된다. 예를 들어, 수직 방향에서 뿐만 아니라 측면 방향에서의 매우 정교한 도펀트 프로파일들이, 요구된 채널 제어도와 함께 낮은 시트 저항 및 콘택 저항을 제공하기 위해 드레인 및 소스 영역에서 요구된다. 더욱이, 요구된 채널 제어도를 유지하기 위해 게이트 유전체 물질이 또한, 감소된 채널 길이에 대해 조절될 수 있다. 그러나, 높은 채널 제어도를 획득하기 위한 일부 매커니즘은 또한 트랜지스터의 채널 영역에서의 전하 캐리어 이동도에 부정적인 영향을 미칠 수 있고, 이로 인해 채널 길이의 감소에 의해 획득되는 장점이 부분적으로 상쇄된다.However, as the dimensions of the transistors continue to decrease, there are a number of related problems that must be addressed so that the benefits obtained by steadily reducing the channel length of the MOS transistors must be dealt with unfairly. For example, very sophisticated dopant profiles in the vertical direction as well as in the lateral direction are required in the drain and source regions to provide low sheet resistance and contact resistance with the required channel control. Moreover, the gate dielectric material may also be adjusted for reduced channel length to maintain the required channel control. However, some mechanisms for obtaining high channel control may also negatively affect the charge carrier mobility in the channel region of the transistor, which partly offsets the benefits obtained by the reduction in channel length.

임계 치수, 즉, 트랜지스터의 게이트 길이의 계속적인 크기 감소는, 조절 및 바람직하게는 복잡도 높은 프로세스 기술의 새로운 개발을 필요로 하고, 그리고 이동도 감소로 인해 성능 이득이 감소되기 때문에, 소정의 채널 길이에 대해 채널 영역에서의 전하 캐리어 이동도를 증가시킴으로써 트랜지스터 소자의 채널 전도도를 강화시키는 것이 제안되고 있으며, 이로 인해 장래 기술 단계보다 앞선 기술과 비교가능한 성능 향상을 달성할 수 있으며 동시에 디바이스 스케일링과 관련된 프로세스 조절의 많은 부분을 피할 수 있거나 혹은 적어도 연기할 수 있다. 전하 캐리어 이동도를 증가시키는 한가지 효율적인 매커니즘은, 예를 들어 채널 영역 가까이 인장성 혹은 압축성 스트레스를 생성시킴으로써, 채널 영역에서의 격자 구조를 변경하는 것인데, 이경우 채널 영역에 대응하는 스트레인이 만들어지며, 이로 인해 전자와 홀 각각에 대한 이동도가 변경된다. 예를 들어, 능동 실리콘 물질의 표준 결정학적 구성(즉, <110> 방향으로 정렬된 채널 길이를 갖는 (100) 표면 배향)을 위해 채널 영역에 인장성 스트레인을 생성하는 것은, 전자들의 이동도를 증가시키고, 이것은 또한 전도도에서의 대응하는 증가로 바로 나타날 수 있다. 반면에, 채널 영역에서의 압축성 스트레인은 홀들의 이동도를 증가시킬 수 있고, 그럼으로써 P-타입 트랜지스터들의 성능을 강화시킬 수 있다. 집적 회로 제조에 있어 스트레스 혹은 스트레인 공학을 도입하는 것은 또 다른 디바이스 발생을 위한 매우 유망한 방법인데, 왜냐하면 스트레인드 실리콘(strained silicon)은 "새로운" 타입의 반도체 물질로서 고려될 수 있기 때문이며, 이것은 고비용의 반도체 물질을 요구함 없이 고속의 강력한 반도체 디바이스의 제조를 가능하게 할 수 있으며, 그리고 잘 확립된 여러 제조 기술들도 여전히 사용될 수 있다.The critical dimension, i.e. the continuous reduction in the gate length of the transistor, requires a new development of regulation and, preferably, a more complex process technology, and the desired gain in channel length, as the performance gain is reduced due to reduced mobility. It has been proposed to increase the channel conductivity of transistor devices by increasing the charge carrier mobility in the channel region, which can achieve performance improvements comparable to those of future technologies and at the same time a process associated with device scaling. Many of the adjustments can be avoided or at least postponed. One efficient mechanism for increasing charge carrier mobility is to change the lattice structure in the channel region, for example by creating tensile or compressive stress near the channel region, in which case a strain corresponding to the channel region is created. This changes the mobility for each of the electrons and holes. For example, creating a tensile strain in the channel region for the standard crystallographic composition of the active silicon material (ie, (100) surface orientation with the channel length aligned in the <110> direction) may result in the mobility of the electrons. Increasing, which can also manifest directly as a corresponding increase in conductivity. On the other hand, compressive strain in the channel region can increase the mobility of the holes, thereby enhancing the performance of the P-type transistors. Incorporating stress or strain engineering into integrated circuit fabrication is a very promising way to generate another device, because strained silicon can be considered as a "new" type of semiconductor material, which is expensive. It is possible to manufacture high speed powerful semiconductor devices without requiring semiconductor materials, and many well established manufacturing techniques can still be used.

결과적으로, 예를 들어 압축성 스트레스(이로인해 결과적으로 대응하는 스트레인이 일어날 수 있음)를 유발시키기 위해 채널 영역 다음에 실리콘/게르마늄 층을 도입하는 것이 제안되었다. P-채널 트랜지스터들의 트랜지스터 성능은 채널 영역 옆의 스트레스-생성 층들의 도입에 의해 크게 강화될 수 있다. 이러한 것을 위해, 스트레인드 실리콘/게르마늄(Si/Ge) 층이 트랜지스터들의 드레인 및 소스 영역들에 형성될 수 있고, 여기서 압축성 스트레인드 드레인 및 소스 영역들은 인접한 실리콘 채널 영역에 단축 스트레인을 생성한다. Si/Ge 층을 형성할 때, PMOS 트랜지스터들의 드레인 및 소스 영역들은 선택적으로 리세스(recess)되고, 반면에 NMOS 트랜지스터들은 마스킹되며, 그리고 후속적으로 실리콘/게르마늄 층이 에피택셜 성장에 의해 PMOS 트랜지스터 내에 선택적으로 형성된다. 이러한 기술이 비록 PMOS 트랜지스터의 성능 이득 더 나아가 전체 CMOS 디바이스의 성능 이득 면에서 상당한 이점을 제공하지만, PMOS 트랜지스터의 성능 이득에 의해 야기되는 차이에 대해 균형을 잡는 적절한 설계가 사용되어야 할 것이고, 반면에 NMOS 트랜지스터는 전체 디바이스 성능에 효과적으로 영향을 미치지 않을 수 있다.As a result, it has been proposed to introduce a silicon / germanium layer after the channel region, for example in order to cause compressive stress, whereby a corresponding strain can occur. Transistor performance of P-channel transistors can be greatly enhanced by the introduction of stress-generating layers next to the channel region. To this end, a strained silicon / germanium (Si / Ge) layer may be formed in the drain and source regions of the transistors, where the compressible strain drain and source regions create a uniaxial strain in adjacent silicon channel regions. When forming the Si / Ge layer, the drain and source regions of the PMOS transistors are selectively recessed, while the NMOS transistors are masked, and subsequently the silicon / germanium layer is epitaxially grown to form the PMOS transistor. Optionally formed within. Although this technique provides significant benefits in terms of the performance gain of the PMOS transistors and further the performance gain of the entire CMOS device, an appropriate design must be used to balance the differences caused by the performance gains of the PMOS transistors, while NMOS transistors may not effectively affect overall device performance.

본 개시 내용은 앞서 확인된 하나 또는 그 이상의 문제점들의 영향을 피할 수 있거나, 혹은 적어도 감소시킬 수 있는 다양한 방법 및 디바이스에 관한 것이다.The present disclosure is directed to various methods and devices that can avoid or at least reduce the impact of one or more of the problems identified above.

다음의 설명은 본 발명의 일부 실시형태의 기본적 이해를 제공하기 위한 본 발명의 간략한 개요를 나타낸다. 이러한 개요가 본 발명의 모든 개요를 나타내는 것은 아니다. 또한 본 발명의 핵심적인 요소 혹은 중요한 요소를 나타내려 하거나 또는 본 발명의 범위를 규정하려는 것도 아니다. 그 유일한 목적은 이후 설명되는 더 상세한 설명에 앞서 간략한 형태로 일부 개념을 제공하려는 것이다.The following description presents a brief overview of the invention in order to provide a basic understanding of some embodiments of the invention. This summary does not represent all the overview of the invention. Nor is it intended to represent key or critical elements of the invention or to delineate the scope of the invention. Its sole purpose is to present some concepts in a simplified form prior to the more detailed description that is described later.

일반적으로, 본 명세서에서 개시되는 것은 서로 다른 타입의 능동 영역들을 포함하는 반도체 디바이스에 관한 것이고, 여기서 각각의 게이트 절연체 층 가까이 위치한 적어도 채널 영역에서, 능동 영역들에 반도체 합금을 제공함으로써, 서로 다른 타입의 스트레인이 유발될 수 있는데, 예시적 실시예에서, 반도체 합금은 서로 다른 능동 영역들에서 동일 원자 종을 기반으로 형성될 수 있다. 따라서, N-채널 트랜지스터들 및 P-채널 트랜지스터들과 같은 서로 다른 트랜지스터 타입을 위한 효과적인 스트레인 유발 매커니즘은 실리콘 기반의 물질과 결합된 임베드된 반도체 합금을 기반으로 달성될 수 있으며, 여기서 단일 타입의 반도체 합금은 양쪽 트랜지스터 타입에 대해 각각의 성능 이득을 획득하기에 충분할 수 있다. 결과적으로, 증가된 전체 성능 이득은 종래 방법과 비교하여 N-채널 디바이스와 P-채널 디바이스 간의 성능 이득에 있어 월등한 균형를 달성할 수 있고, 종래 기술에서는 실리콘/게르마늄 합금이 오로지 P-채널 트랜지스터들의 성능만을 강화시키기 위해 사용된다.In general, what is disclosed herein relates to a semiconductor device comprising different types of active regions, wherein at least in a channel region located near each gate insulator layer, different types are provided by providing a semiconductor alloy in the active regions. Strain may be induced, in an exemplary embodiment, the semiconductor alloy may be formed based on the same atomic species in different active regions. Thus, an effective strain inducing mechanism for different transistor types, such as N-channel transistors and P-channel transistors, can be achieved based on embedded semiconductor alloys combined with silicon based materials, where a single type of semiconductor The alloy may be sufficient to obtain respective performance gains for both transistor types. As a result, the increased overall performance gain can achieve a superior balance in performance gain between N-channel and P-channel devices compared to conventional methods, where silicon / germanium alloys are the only P-channel transistors in the prior art. Used to enhance performance only.

본 명세서에 개시되는 하나의 예시적 실시예에 따르면, 반도체 디바이스가 제 1 능동 영역을 포함하는 제 1 전도성 타입의 제 1 트랜지스터를 포함하며, 제 1 능동 영역 위에는 제 1 게이트 전극이 형성된다. 제 1 능동 영역은 제 1 능동 영역에 접하고 있는 분리 구조 사이에서 측면으로 연장하는 실질적으로 연속적인 반도체 합금을 포함한다. 제 1 능동 영역은 또한 제 1 반도체 합금 상에 형성되는 반도체 물질로 된 층을 포함하고, 여기서 제 1 반도체 합금은 반도체 물질로 된 층에 제 1 타입의 스트레인을 발생시킨다. 반도체 디바이스는 또한 제 2 능동 영역을 포함하는 제 2 전도성 타입의 제 2 트랜지스터를 포함하며, 제 2 능동 영역 위에는 제 2 게이트 전극이 형성된다. 제 2 능동 영역은 제 1 부분과 제 2 부분에 제공되는 제 2 반도체 합금을 포함하고, 제 1 부분과 제 2 부분은 반도체 물질로부터 형성된 영역에 의해 분리되고, 여기서 제 1 부분과 제 2 부분은 이들 사이에 형성된 영역에 제 2 타입의 스트레인을 발생시킨다.According to one exemplary embodiment disclosed herein, the semiconductor device comprises a first transistor of a first conductivity type comprising a first active region, wherein a first gate electrode is formed over the first active region. The first active region comprises a substantially continuous semiconductor alloy extending laterally between the isolation structures in contact with the first active region. The first active region also includes a layer of semiconductor material formed on the first semiconductor alloy, where the first semiconductor alloy generates a first type of strain in the layer of semiconductor material. The semiconductor device also includes a second transistor of a second conductivity type comprising a second active region, over which the second gate electrode is formed. The second active region comprises a second semiconductor alloy provided in the first portion and the second portion, wherein the first portion and the second portion are separated by a region formed from the semiconductor material, where the first portion and the second portion are The second type of strain is generated in the region formed between them.

본 명세서에서 개시되는 또 다른 예시적 실시예에 따르면, 반도체 디바이스의 제 1 능동 영역과 제 2 능동 영역에 반도체 합금을 형성하는 것을 포함하는 방법이 제공된다. 또한, 반도체 합금의 일부가 제 2 능동 영역에서 선택적으로 제거되어 반도체 합금의 제 1 부분과 제 2 부분 사이에 형성되는 중앙 영역이 정의된다. 상기 방법은 또한 제 1 능동 영역의 적어도 일부분 상에 반도체 물질로 된 층을 형성하는 것과, 그리고 중앙 영역을 반도체 물질로 채우는 것을 포함한다.According to another exemplary embodiment disclosed herein, a method is provided that includes forming a semiconductor alloy in a first active region and a second active region of a semiconductor device. In addition, a central region is defined in which a portion of the semiconductor alloy is selectively removed in the second active region to be formed between the first portion and the second portion of the semiconductor alloy. The method also includes forming a layer of semiconductor material on at least a portion of the first active region, and filling the central region with the semiconductor material.

본 명세서에서 개시되는 또 다른 예시적 실시예에 따르면, 반도체 디바이스의 제 1 능동 영역에 두 개의 원자 종에 의해 정의되는 제 1 반도체 합금으로 된 층을 형성하는 것을 포함한다. 또한, 반도체 물질로 된 층이 제 1 반도체 합금으로 된 층을 포함하는 제 1 능동 영역 상에 형성된다. 상기 방법은 또한 반도체 디바이스의 제 2 능동 영역에 제 1 리세스 및 제 2 리세스를 형성하여 제 2 능동 영역에 반도체 물질로 된 중앙 영역을 정의하는 것을 포함한다. 마지막으로 제 1 리세스와 제 2 리세스는 두 개의 원자 종에 의해 정의되는 제 2 반도체 합금으로 채워진다.According to another exemplary embodiment disclosed herein, forming a layer of a first semiconductor alloy defined by two atomic species in a first active region of a semiconductor device. In addition, a layer of semiconductor material is formed on the first active region that includes the layer of first semiconductor alloy. The method also includes forming a first recess and a second recess in the second active region of the semiconductor device to define a central region of semiconductor material in the second active region. Finally, the first and second recesses are filled with a second semiconductor alloy defined by two atomic species.

본 명세서는 첨부되는 도면과 함께 다음의 상세한 설명을 참조하여 이해될 수 있을 것이며, 도면에서 동일한 참조 번호는 동일한 요소를 나타낸다.The present specification may be understood with reference to the following detailed description in conjunction with the accompanying drawings, in which like reference numerals designate like elements.

도 1a ~ 1j는 본 명세서에서 개시되는 예시적인 실시예에 따른, 반도체 합금을 기반으로 서로 다른 스트레인드 능동 영역을 형성함에 있어 다양한 제조 단계 동안의 반도체 디바이스의 단면도를 도식적으로 나타낸 것이다.1A-1J schematically illustrate cross-sectional views of semiconductor devices during various fabrication steps in forming different strained active regions based on semiconductor alloys, in accordance with exemplary embodiments disclosed herein.

도 2a ~ 2f는, 본 발명의 예시적 실시예 따른, 서로 다른 스트레인드 능동 영역들을 형성함에 있어 다양한 제조 단계 동안의 반도체 디바이스의 단면도를 도식적으로 나타낸 것이고, 여기서, 상부 반도체 층이 하나의 능동 영역에 형성되고, 그리고 후속적으로 반도체 물질로 된 중앙 부분이 다른 타입의 능동 영역에 형성된다.2A-2F schematically depict cross-sectional views of semiconductor devices during various fabrication steps in forming different strained active regions in accordance with an exemplary embodiment of the present invention, wherein the upper semiconductor layer is one active region. And a central portion of semiconductor material subsequently formed in another type of active region.

도 3a ~ 3g는, 또 다른 예시적인 실시예에 따른, 서로 다른 스트레인드 능동 영역들과 각각의 게이트 전극들을 형성하기 위한 다양한 제조 단계 동안의 반도체 디바이스의 단면도를 도식적으로 나타내는데, 여기서, 게이트 전극은 마스크 층을 기반으로 형성된다.3A-3G schematically illustrate cross-sectional views of a semiconductor device during various fabrication steps to form different strained active regions and respective gate electrodes, according to another exemplary embodiment, wherein the gate electrode is It is formed based on the mask layer.

도 4a ~ 4e는, 본 발명의 또 다른 실시예에 따른, 서로 다른 스트레인드 능동 영역들을 형성함에 있어 다양한 제조 단계 동안의 반도체 디바이스의 단면도를 도식적으로 나타낸 것이고, 여기서 각각의 반도체 합금이 서로 다른 제조 단계에서 형성될 수 있다.4A-4E schematically illustrate cross-sectional views of semiconductor devices during various fabrication steps in forming different strained active regions in accordance with another embodiment of the present invention, wherein each semiconductor alloy is fabricated differently. It can be formed in a step.

본 명세서에서 개시되는 본 발명의 다양한 수정 및 대안적 형태가 가능하고, 그 특정 실시예들이 도면에서 예시적으로 도시되고, 본 명세서에서 상세히 설명된다. 그러나, 이해해야만 하는 것으로, 특정 실시예들에 관한 본 명세서에서의 설명을 통해 본 발명을 이처럼 개시되는 특정 형태에 한정하려는 것이 아니며, 이와는 반대로, 본 발명은 첨부되는 특허청구범위에 의해 정의되는 바와 같이, 본 바발명의 사상 및 범위 내에 있는 모든 수정물, 등가물, 및 대안물을 포괄한다.Various modifications and alternative forms of the invention disclosed herein are possible, and specific embodiments thereof are shown by way of example in the drawings and are described in detail herein. It should be understood, however, that the description herein is not intended to limit the invention to the specific form so disclosed, and on the contrary, the invention is defined by the appended claims. Likewise, it includes all modifications, equivalents, and alternatives falling within the spirit and scope of the present invention.

본 발명의 다양한 예시적 실시예들이 아래에서 개시된다, 명확한 설명을 위해, 실제 구현시의 모든 특징들이 본 명세서에서 개시되지는 않았다. 당연히 이해할 것으로서, 임의의 이러한 실제 실시예의 개발에 있어, 실시예마다 달라질 수 있는 시스템 관련 제약 및 비즈니스 관련 제약을 따르는 것과 같은 개발자의 특정 목 적을 달성하기 위해 수 많은 구현 별 결정이 이루어져야만 한다. 더욱이, 이해할 것으로 이러한 개발 노력은 복잡하고 시간 소모적이지만, 그럼에도 불구하고 본 명세서에 의해 혜택을 받는 본 발명의 기술분야에서 통상의 기술을 가진 자들에게는 일상적으로 해야하는 것들이다.Various exemplary embodiments of the invention are disclosed below, for purposes of clarity, not all features of an actual implementation are disclosed herein. As will be appreciated, in the development of any such practical embodiment, numerous implementation-specific decisions must be made to achieve the developer's specific goals, such as following system- and business-specific constraints that may vary from embodiment to embodiment. Moreover, as will be understood, such development efforts are complex and time consuming, but are nevertheless routine to those of ordinary skill in the art that would benefit from this specification.

본 발명은 이제 첨부된 도면을 참조하여 설명된다. 다양한 구조, 시스템 및 디바이스가 단지 설명의 목적으로 그리고 본 발명의 기술분야에서 숙련된 기술을 가진 자들에게는 잘 알려진 세부적 사항들로 본 개시 내용이 모호하게 되지 않도록 도식적으로 도면에 나타나있다. 그럼에도 불구하고, 첨부된 도면은 본 개시 내용의 예시적 설명과 기술을 위해 포함되었다. 본 명세서에서 사용되는 단어 및 어구는 관련 기술분야에서 숙련된 기술을 가진 자들이 그러한 단어 및 어구를 이해하는 바와 일치하는 의미를 가지는 것으로 이해되고 해석되어야만 한다. 용어 혹은 어구의 그 어떠한 특별한 정의, 즉 본원발명의 기술분야에서 숙련된 자들이 이해하는 보통의 통상적인 의미와는 다른 정의는 본 명세서의 용어 혹은 어구의 일관된 사용에 있어 암시되도록 의도되지 않았다. 용어 혹은 어구가 특별한 의미, 즉 숙련된 기술자들이 이해하는 바와 다른 의미를 가지도록 의도된 경우에는, 그러한 특별한 정의는 그 용어 혹은 어구의 특별한 정의를 직접적으로 그리고 모호하지 않게 제공하는 정의하는 방식으로 본 명세서에서 명확하게 설명된다.The invention is now described with reference to the accompanying drawings. Various structures, systems and devices are schematically depicted in the drawings for purposes of explanation only and so as to not obscure the present disclosure with details that are well known to those skilled in the art. Nevertheless, the attached drawings are included for illustrative purposes and description of the disclosure. The words and phrases used herein are to be understood and interpreted to have a meaning consistent with the understanding of those words and phrases by those skilled in the art. Any particular definition of a term or phrase, that is, a definition different from the usual ordinary meaning understood by those skilled in the art, is not intended to be implied in the consistent use of the term or phrase herein. Where a term or phrase is intended to have a special meaning, that is, to have a meaning that is different from what one skilled in the art would understand, such particular definition may be viewed in a way that defines a particular definition of that term or phrase directly and unambiguously. It is clearly described in the specification.

일반적으로, 본 명세서에서 개시되는 것은 서로 다른 트랜지스터 타입의 트랜지스터 성능을 개별적으로 강화시키기 위해 임베드된 반도체 합금을 기반으로 서로 다른 능동 영역에 서로 다른 타입의 스트레인을 생성시키기 위한 기술에 관한 것이다. 앞서 설명된 바와 같이, 실리콘/게르마늄 물질(이것은 P-채널 트랜지스터에 스트레인을 제공하기 위해 종종 사용되는 반도체 합금을 나타냄)은 또한, P-채널 트랜지스터들을 위해 개발된 잘 확립된 프로세스 기술이 N-채널 트랜지스터에서의 전하 캐리어 이동도를 강화시키기 위해 효과적으로 사용될 수 있도록, N-채널 트랜지스터를 위한 각각의 스트레인을 획득하기 위해 효과적으로 사용될 수 있다. 따라서, 일부 예시적 실시예에서, 실리콘/게르마늄 형태의 임베드된 반도체 합금이 N-채널 트랜지스터의 각각의 채널 영역의 적어도 상부에 인장성 스트레인을 유발하도록 적절한 구성으로 사용될 수 있고, 그리고 다른 한편으로 각각의 압축성 스트레인이 P-채널 트랜지스터의 채널 영역에 생성될 수 있다. 실리콘/게르마늄의 경우에, 잘 확립된 선택적 에피택셜 성장 기술이, 요구된 타입의 스트레인을 유발하고 동시에 종래의 프로세스 기술과의 높은 프로세스 호환도를 제공하도록 적절한 구성으로 반도체 합금을 제공하기 위해 개선된 마스킹 방법과 함께 사용될 수 있다. 이러한 점에서 보면, 일부 예시적 실시예에서, 반도체 합금은 공통 프로세스 시퀀스에서 양쪽 능동 영역들에 형성될 수 있고, 이후 능동 영역들 중 하나에서, 대응하는 패터닝 시퀀스가 수행되어, 서로 다른 능동 영역들에서 각각 유발된 스트레인에서의 요구된 차이를 획득하기 위해 반도체 합금 및 베이스 반도체 물질의 요구된 기하학적 구성이 형성될 수 있다.In general, what is disclosed herein relates to a technique for generating different types of strain in different active regions based on embedded semiconductor alloys to individually enhance transistor performance of different transistor types. As described above, silicon / germanium materials (which represent semiconductor alloys often used to provide strain to P-channel transistors) also provide a well-established process technology developed for P-channel transistors in N-channel. It can be effectively used to obtain each strain for an N-channel transistor, so that it can be effectively used to enhance charge carrier mobility in the transistor. Thus, in some exemplary embodiments, embedded semiconductor alloys in the form of silicon / germanium may be used in suitable configurations to induce tensile strain at least on top of each channel region of the N-channel transistor, and on the other hand, respectively A compressive strain of can be generated in the channel region of the P-channel transistor. In the case of silicon / germanium, well-established selective epitaxial growth techniques have been improved to provide semiconductor alloys in suitable configurations to induce the desired type of strain and at the same time provide high process compatibility with conventional process technologies. Can be used with masking methods. In this regard, in some exemplary embodiments, the semiconductor alloy may be formed in both active regions in a common process sequence, and then in one of the active regions, a corresponding patterning sequence is performed, so as to form different active regions. The desired geometry of the semiconducting alloy and the base semiconducting material can be formed in order to obtain the required difference in each induced strain at.

예를 들어, N-채널 트랜지스터의 능동 영역에 실질적 연속적인 실리콘/게르마늄 합금을 제공하고, 그리고 그 위에 실리콘 기반의 물질을 형성함으로써, 적어도 상부 반도체 물질 내에 정도가 높은 인장성 스트레인이 유발될 수 있고, 그럼으로써 전자 이동도가 크게 증가한다. 반면에, P-채널 트랜지스터의 능동 영역에서의 실리콘/게르마늄 합금은 적절하게 패터닝될 수 있고, 그리고 반도체 물질로 다시 채워질 수 있으며, 이것은 그 안의 홀 이동도를 강화시키도록 정도가 높은 압축성 스트레인을 겪을 수 있다. 다른 프로세스 방법에서, 서로 다른 능동 영역들에 각각의 반도체 합금이 개별 프로세스 시퀀스에서 형성될 수 있고, 그럼으로써 프로세스 유연도가 증가될 수 있다. 또 다른 예시적 실시예에서, 대응하는 마스킹 방법이 능동 영역들 중 하나에 반도체 합금을 선택적으로 리세스시키기 위해 사용될 수 있고, 여기서 대응하는 마스크 방법이 또한 각각의 게이트 전극을 형성하기 위해 사용될 수 있고, 그럼으로써 적어도 능동 영역들 중 하나에, 대응하는 게이트 전극들을 하부의 스트레인드 반도체 물질 부분에 맞추어 정렬시키는 높은 정렬도가 획득될 수 있다. 앞서 설명되고 아래에서 더 상세히 설명되는 프로세스 방법에 근거하여, 효율적인 스트레인 유발 매커니즘이 제공될 수 있고, 이것은 전체 디바이스 성능을 훨씬 더 강화시키기 위해 스트레스받은 상부층, 스트레스받은 측벽 스페이서 등과 같은 부가적 기술과도 결합될 수 있다.For example, by providing a substantially continuous silicon / germanium alloy in the active region of an N-channel transistor, and forming a silicon based material thereon, a high degree of tensile strain in at least the upper semiconductor material can be induced and This greatly increases electron mobility. On the other hand, the silicon / germanium alloy in the active region of the P-channel transistor can be properly patterned and refilled with semiconductor material, which will undergo a high degree of compressive strain to enhance hole mobility therein. Can be. In other process methods, each semiconductor alloy in different active regions can be formed in a separate process sequence, thereby increasing process flexibility. In another exemplary embodiment, a corresponding masking method can be used to selectively recess the semiconductor alloy in one of the active regions, where the corresponding mask method can also be used to form each gate electrode. Thus, in at least one of the active regions, a high degree of alignment can be obtained that aligns the corresponding gate electrodes with the underlying strained semiconductor material portion. Based on the process method described above and described in more detail below, an efficient strain induction mechanism can be provided, which is also compatible with additional techniques such as stressed top layers, stressed sidewall spacers, etc. to further enhance overall device performance. Can be combined.

이해해야만 하는 것으로, 본 명세서에서 개시되는 것은 실리콘/게르마늄 반도체 합금과 결합하여 많은 이점이 존재하는데, 왜냐하면 이러한 물질에 대해 복수의 잘 확립된 선택적 에피택셜 성장 기술이 가용하기 때문이다. 이후 상세히 설명되는 바와 같이, 본 명세서에서 개시되는 원리는 실리콘/카본 등과 같은 임의 타입의 반도체 합금에도 적용될 수 있는데, 여기서 스트레인에 있어 대응하는 차이가, 실리콘/게르마늄 물질이 사용될 수 있는 실시예들과 비교하여 반대인 기학학적 구 성으로 달성될 수도 있다. 또한 이해해야만 하는 것으로, 선택적 에피택셜 성장 기술에 추가하여 혹은 그 대안으로 주입과 같은 반도체 합금을 형성하기 위한 다른 프로세스들이 본 명세서 개시되는 것과 함께 사용될 수 있고, 여기서 실질적으로 동일한 마크킹 방법이 사용될 수 있다. 이러한 경우, 각각의 에피택셜 성장 프로세스들 중 하나 또는 그 이상이 대응하는 이온 주입 프로세스로 대체될 수 있다. 예를 들어, 실리콘/카본 합금이 정교한 사전-비정질화 방법 및 어닐링 기술과 함께 이온 주입 프로세스를 기반으로 효과적으로 발생될 수 있고, 그럼으로써 실리콘/카본은 본 개시 내용과 결합되어 매우 유망한 반도체 합금이 되며, 비록 이러한 합금에 대한 각각의 에피택셜 성장 기술이 현 CMOS 프로세스에서 구현되기에는 현재 어려울 수 있을지라도 그러하다.It should be understood that what is disclosed herein has a number of advantages in combination with silicon / germanium semiconductor alloys because a number of well-established selective epitaxial growth techniques are available for these materials. As will be described in detail below, the principles disclosed herein may be applied to any type of semiconductor alloy, such as silicon / carbon, etc., where the corresponding differences in strain, with embodiments in which silicon / germanium materials may be used, It can also be achieved with the opposite geometrical configuration. It should also be understood that other processes for forming semiconductor alloys, such as implantation, in addition to or as an alternative to selective epitaxial growth techniques, can be used with the disclosure herein, wherein substantially the same marking method can be used. have. In this case, one or more of the respective epitaxial growth processes may be replaced with a corresponding ion implantation process. For example, silicon / carbon alloys can be effectively generated based on an ion implantation process with sophisticated pre-amorphization methods and annealing techniques, whereby silicon / carbon is combined with the present disclosure to become a very promising semiconductor alloy. This is true even though individual epitaxial growth techniques for these alloys may be difficult to implement in current CMOS processes.

도 1a ~ 1j를 참조하면, 각각의 실시예들이 이제 설명되고, 여기서 특정 타입의 반도체 합금, 예를 들어 실리콘/게르마늄이 제 1 능동 영역과 제 2 능동 영역에서 공통 프로세스 시퀀스로 형성될 수 있으며, 여기서 이후 제조 단계에서, 실리콘과 같은 반도체 물질이 실질적으로 연속적인 층으로서 능동 영역들 중 하나의 영역 상에 형성될 수 있고, 반면에 제 2 능동 영영 내에, 게이트 전극에 대응하는 영역이 반도체 물질을 수용할 수 있다.1A-1J, respective embodiments are now described, where a particular type of semiconductor alloy, for example silicon / germanium, may be formed in a common process sequence in the first active region and the second active region, Here, in a subsequent fabrication step, a semiconductor material such as silicon can be formed on one of the active regions as a substantially continuous layer, whereas within the second active region, the region corresponding to the gate electrode is formed of the semiconductor material. I can accept it.

도 1a는 기판(101)을 포함하는 반도체 디바이스(100)를 도식적으로 나타낸 것이고, 기판은 기판 상에 반도체 층(102)이 형성되는 임의의 적당한 캐리어 물질을 나타낼 수 있다. 일부 예시적 실시예에서, 기판(101)은 실리콘-온-절연체(Silicon-On-Insulator, SOI) 기판일 수 있고, 이것은 매립된 실리콘 다이옥사이 드 층(미도시)과 같은 매립된 절연체 층을 포함하는 실리콘과 같은 임의의 적절한 캐리어 물질을 포함할 수 있고, 상기 매립된 절연체 층 상에는 반도체 층(102)이 형성될 수 있고, 이것은 일부 예시적 실시예에서 실리콘 물질로 나타내질 수 있다. 다른 예시적 실시예에서, 기판(101)은 반도체 벌크 기판을 나타낼 수 있고, 그 상부는 반도체 층(102)을 형성할 수 있다. 이러한 점에서, 이해해야만 하는 것으로, 임의의 위치적 언급, 예를 들어 "위에", "아래에", "측면", "수직" 등은 기판(101)을 기준으로 한 상대적 위치 정보로서 이해되어야 하고, 이것은 참고용으로 고려될 수 있다. 이러한 의미에서, 반도체 층(102)은 기판(101) "위에" 위치할 수 있고, "측면으로" 연장할 수 있으며, 이것은 반도체 층(102)이 기판(101)의 표면(101S)과 병행하게 연장한다는 것을 나타낸다. 유사하게, 반도체 층(102)의 두께는 표면(101S)에 실질적으로 수직인 방향에서 반도체 층(102)의 연장을 나타낼 수 있다.1A schematically illustrates a semiconductor device 100 comprising a substrate 101, which may represent any suitable carrier material on which a semiconductor layer 102 is formed. In some demonstrative embodiments, the substrate 101 may be a Silicon-On-Insulator (SOI) substrate, which may include a buried insulator layer, such as a buried silicon dioxide layer (not shown). It may comprise any suitable carrier material, such as containing silicon, and a semiconductor layer 102 may be formed on the buried insulator layer, which may be represented as a silicon material in some exemplary embodiments. In another exemplary embodiment, the substrate 101 may represent a semiconductor bulk substrate, on top of which may form a semiconductor layer 102. In this regard, it should be understood that any positional reference, such as "above", "below", "side", "vertical", etc., should be understood as relative positional information relative to the substrate 101. Which may be considered for reference. In this sense, the semiconductor layer 102 may be located “above” and extend “laterally” to the substrate 101, such that the semiconductor layer 102 is parallel to the surface 101S of the substrate 101. To extend. Similarly, the thickness of semiconductor layer 102 may represent an extension of semiconductor layer 102 in a direction substantially perpendicular to surface 101S.

반도체 디바이스(100)는 이러한 제조 단계에서 복수의 분리 구조들(103), 예를 들어 얕은 트렌치 분리 등을 더 포함할 수 있고, 이것은 제 1 능동 영역(105A)과 제 2 능동 영역(105B)에 접하고 따라서 제 1 능동 영역(105A)과 제 2 능동 영역(105B)을 정의하도록 반도체 층(102) 내에 형성될 수 있다. 이러한 점에세, 능동 영역은 반도체 영역으로서 이해될 수 있는데, 이 영역에는 전도도를 대응하여 조절하기 위해 특정 도펀트 분포가 형성되거나 또는 수용된다. 본 개시 내용에 따르면, 능동 영역은 반도체 영역으로 이해될 수 있는데, 이 영역에는 능동 영역 내의 특정 영역에 PN 접합이 형성되도록 도펀트 프로파일이 형성되거나 수용된다. 예를 들어, 도 1a에 도시된 실시예에서, 능동 영역들(105A, 105B)에는, P-타입 전도도 및 N-타 입 전도도가 각각 제공되도록 각각의 도펀트 농도가 통합될 수 있다. 예를 들어, 제 1 능동 영역(105A)은 N-채널 트랜지스터를 위한 능동 영역을 나타낼 수 있고, 따라서 그 안에 P-타입 도펀트가 통합될 수 있다. 유사하게, 이러한 경우, 제 2 능동 영역(105B)에는 N-도펀트가 통합될 수 있어, 그 안에 P-채널 트랜지스터를 형성하는데 적합한 N-타입 전도도가 제공될 수 있다. 더욱이, 다른 예시적 실시예에서는 다른 구성이 고려될 수 있다.The semiconductor device 100 may further comprise a plurality of isolation structures 103, such as shallow trench isolation, in this fabrication step, which may be applied to the first active region 105A and the second active region 105B. And may be formed in the semiconductor layer 102 to define the first active region 105A and the second active region 105B. In this regard, the active region can be understood as a semiconductor region, in which a specific dopant distribution is formed or accommodated to correspondingly adjust the conductivity. According to the present disclosure, an active region may be understood as a semiconductor region, in which a dopant profile is formed or accommodated such that a PN junction is formed in a specific region within the active region. For example, in the embodiment shown in FIG. 1A, the active regions 105A and 105B may incorporate respective dopant concentrations to provide P-type conductivity and N-type conductivity, respectively. For example, the first active region 105A may represent an active region for an N-channel transistor, and thus a P-type dopant may be incorporated therein. Similarly, in this case, an N-dopant may be incorporated in the second active region 105B, thereby providing an N-type conductivity suitable for forming a P-channel transistor therein. Moreover, other configurations may be contemplated in other example embodiments.

도 1a에 도시된 바와 같이 반도체 디바이스(100)는 잘 확립된 프로세스 기술(예를 들어 각각의 트렌치들의 패터닝, 및 적절한 유전체 물질, 예를 들어 실리콘 다이옥사이드, 실리콘 나이트라이드 등으로 트렌치들을 후속적으로 다시 채우기)을 기반으로 형성될 수 있다.As shown in FIG. 1A, the semiconductor device 100 subsequently backs up the trenches with a well-established process technique (e.g., patterning the respective trenches, and a suitable dielectric material such as silicon dioxide, silicon nitride, etc.). Fill).

도 1b는 더 진행된 제조 단계에서의 반도체 디바이스(100)를 도식적으로 나타낸 것이다. 여기서, 디바이스(100)는, 각각의 개구(106A, 106B)를 제공하기 위해 제 1 능동 영역(105A)과 제 2 능동 영역(105B)으로부터 물질을 선택적으로 제거하도록 선택적 에칭 분위기(106)에 노출된다. 에칭 프로세스(106)는 분리 구조들(103)에 대해 영역들(105A, 105B)의 물질을 선택적으로 제거하기 위해 잘 확립된 방법을 기반으로 수행될 수 있다. 예를 들어, 실리콘 다이옥사이드, 실리콘 나이트라이드 등에 대해 실리콘 선택도가 높은 에칭 방법이 사용가능하다. 에칭 프로세스(106)는 반도체 층(102)의 베이스 물질의 적어도 일부가 유지될 수 있도록 제어될 수 있다. 따라서 105로 표시된 대응하는 결정성 템플릿 층은, 후속 프로세스 단계에서 대응하는 반도체 합금을 에피택셜 성장시키기도록 대응하는 반도체 메트릭스(semiconductor matrix)를 제공하기 위해 남겨 질 수 있다. 이해해야만 하는 것으로, SOI 구성에서, 매립된 절연체 층(미도시)이 수평 방향에서 반도체 층(102)에 접할 수 있고, 분리 구조(103)는 매립된 절연체 층까지 아래로 연장할 수 있다. 이 경우, 에칭 프로세스(106)는 매립된 절연체 층을 노출시키기 이전에 정지될 수 있고, 반면에, 벌크 구성에서, 에칭 프로세스(106)의 대응하는 제어는 덜 중요할 수 있는데, 왜냐하면 기판(101)의 물질이 대응하는 템플릿 물질로서 동작할 수도 있기 때문이다. 각각의 개구(106A, 106B)의 형성 이후에, 적절한 프로세스 단계들이 후속적인 에피택셜 성장 프로세스 동안 템플릿 층(105)의 표면을 준비하기 위해 수행될 수 있다. 예를 들어, 잘 확립된 프로세스 방법이 실리콘/게르마늄에 대해 이용가능하고, 여기서 증착된 실리콘/게르마늄 물질의 에피택셜 성장은 후속적으로 템플릿 층(105)의 노출 표면으로 실질적으로 제한될 수 있고, 반면에 분리 구조들(103)과 같은 다른 노출 표면 부분들 상의 상당한 양의 물질 증착은 크게 억제된다.1B schematically illustrates a semiconductor device 100 at a further stage of fabrication. Here, device 100 is exposed to selective etching atmosphere 106 to selectively remove material from first active region 105A and second active region 105B to provide respective openings 106A, 106B. do. The etching process 106 may be performed based on a well established method for selectively removing material of regions 105A and 105B for isolation structures 103. For example, an etching method with high silicon selectivity for silicon dioxide, silicon nitride, and the like can be used. The etching process 106 can be controlled such that at least a portion of the base material of the semiconductor layer 102 can be maintained. Thus, the corresponding crystalline template layer, denoted 105, may be left to provide a corresponding semiconductor matrix to epitaxially grow the corresponding semiconductor alloy in subsequent process steps. As should be appreciated, in an SOI configuration, a buried insulator layer (not shown) may abut the semiconductor layer 102 in the horizontal direction, and the isolation structure 103 may extend down to the buried insulator layer. In this case, the etching process 106 may be stopped prior to exposing the buried insulator layer, whereas in bulk configuration, the corresponding control of the etching process 106 may be less important because the substrate 101 This is because the substance of) may act as the corresponding template substance. After formation of each opening 106A, 106B, appropriate process steps may be performed to prepare the surface of the template layer 105 during the subsequent epitaxial growth process. For example, well established process methods are available for silicon / germanium, where epitaxial growth of the deposited silicon / germanium material may subsequently be limited to the exposed surface of the template layer 105, On the other hand, significant amount of material deposition on other exposed surface portions, such as isolation structures 103, is greatly suppressed.

도 1c는 앞서 설명된 선택적 에피택셜 성장 프로세스 이후의 반도체 디바이스(100)를 도식적으로 나타낸 것이다. 따라서 디바이스(100)는 제 1 능동 영역(105A)과 제 2 능동 영역(105B) 내에 반도체 합금(107)을 포함하며, 이것은 예시적 실시예에서는 실리콘/게르마늄으로 구성될 수 있다. 예시적 실시예에서, 반도체 합금(107)은 실질적으로 진성인 반도체 물질의 형태로 제공될 수 있고, 여기서 능동 영역들(105A, 105B) 내의 요구된 도펀트 프로파일은, 각각의 능동 영역들이 정의될 때, 종래의 디바이스들에서 또한 사용될 수 있는, 대응하는 마스크 방법에 기반을 둔 이온 주입 프로세스를 기반으로 제공될 수 있다. 다른 예시적 실시예들에 서, 반도체 합금(107)은, 능동 영역들(105A, 105B) 중 적어도 하나에 대해 적합한 기본 도펀트 농도를 제공하기 위해 인 시츄 도핑 물질(in situ doped material)의 형태로 증착될 수 있다. 후속적으로, 대응하는 주입 프로세스가, 요구된 타입의 전도도를 제공하도록 능동 영역들(105A, 105B) 중 다른 하나에 상당한 양의 카운터 도펀트(counter dopant)들을 도입하기 위해, 수행될 수 있다. 일부 예시적 실시예에서, 반도체 합금(107)은 가변 농도의 원자 종을 가질 수 있는데, 예를 들어, 실리콘과 게르마늄 원자의 비율은, 요구된 스트레인 특성을 획득하기 위해 수직 방향에서 변할 수 있다. 예를 들어, 게르마늄 농도는 하부에서 상부로 증가할 수 있고, 그럼으로써 템플릿 층(105)에 대해 격자 부정합의 양이 또한 증가하고, 그래서 에피택셜 성장 프로세스 동안 결정성 흠결의 개수가 낮은 레벨에서 유지될 수 있다. 그러나, 다를 경우에 있어, 임의의 수직 농도 프로파일은 디바이스 요건에 따라 선택적 에피택셜 성장 프로세스 동안 생성될 수 있다.1C schematically illustrates a semiconductor device 100 after the selective epitaxial growth process described above. Thus, device 100 includes semiconductor alloy 107 in first active region 105A and second active region 105B, which may be comprised of silicon / germanium in an exemplary embodiment. In an exemplary embodiment, the semiconductor alloy 107 may be provided in the form of a substantially intrinsic semiconductor material, where the required dopant profile in the active regions 105A, 105B is defined as the respective active regions are defined. It can be provided based on an ion implantation process based on the corresponding mask method, which can also be used in conventional devices. In other exemplary embodiments, the semiconductor alloy 107 is in the form of an in situ doped material to provide a suitable basic dopant concentration for at least one of the active regions 105A, 105B. Can be deposited. Subsequently, a corresponding implantation process may be performed to introduce a significant amount of counter dopants into the other of the active regions 105A, 105B to provide the required type of conductivity. In some demonstrative embodiments, semiconductor alloy 107 may have varying concentrations of atomic species, for example, the ratio of silicon to germanium atoms may vary in the vertical direction to obtain the required strain characteristics. For example, the germanium concentration may increase from bottom to top, thereby increasing the amount of lattice mismatch with respect to the template layer 105, so that the number of crystalline defects during the epitaxial growth process remains at a low level. Can be. In other cases, however, any vertical concentration profile may be generated during the selective epitaxial growth process, depending on the device requirements.

도 1d는 예를 들어 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 프로세스를 기반으로 수행된, 그럼으로써 반도체 합금(107)의 임의의 과다 물질을 효율적으로 제거하는 평탄화 프로세스 이후의 반도체 디바이스(100)를 도식적으로 나타낸 것이다. 또한, 실질적으로 평탄한 표면 형태(107S)가 디바이스(100)의 후속 프로세싱 동안 제공될 수 있다.FIG. 1D illustrates a semiconductor device 100 after a planarization process performed for example based on a Chemical Mechanical Polishing (CMP) process, thereby efficiently removing any excess material of the semiconductor alloy 107. It is shown schematically. In addition, a substantially flat surface form 107S may be provided during subsequent processing of the device 100.

도 1e는 더 진행된 제조 단계에서 반도체 디바이스(100)를 도식적으로 나타낸 것이다. 이 단계에서, 마스크 층(108)은, 제 2 능동 영역(105B)을 덮지만 제 1 능동 영역(105A)을 에칭 분위기(109)에 노출시키도록 형성될 수 있다. 에칭 프로세스(109) 동안, 제 1 능동 영역(105A)에서의 노출된 반도체 합금 물질(107)의 일부는, 특정 깊이까지 제거될 수 있고, 후속적으로 실리콘과 같은 반도체 물질로 된 층(이것은 반도체 합금(107)의 리세스된 부분(107R) 상에 형성될 수 있음)의 충분한 두께가 이후 제조 단계에서 획득될 수 있도록 선택될 수 있다. 에칭 프로세스(109)가 잘 확립된 프로세스 방식을 기반으로 수행될 수 있고, 여기서 반도체 합금(107)은 마스크 층(108)에 대해 선택적으로 제거될 수 있고, 마스크 층(108)은 실리콘 나이트라이드, 실리콘 다이옥사이드 등과 같은 임의의 적절한 유전체 물질로 구성될 수 있다. 예를 들어, 화학적 기상 증착(Chemical Vapor Deposition, CVD)에 의해 적절한 마스크 물질의 증착 및 레지스트 마스크를 기반으로 마스크 층(108)을 대응하여 패터닝하는 포토리소그래피 프로세스를 포함하는 잘 확립된 기술을 기반으로, 마스크 층(108)이 형성되고 패터닝될 수 있다.1E schematically illustrates the semiconductor device 100 at a further stage of manufacture. In this step, the mask layer 108 may be formed to cover the second active region 105B but expose the first active region 105A to the etching atmosphere 109. During the etching process 109, a portion of the exposed semiconductor alloy material 107 in the first active region 105A may be removed to a certain depth, and subsequently a layer of semiconductor material such as silicon (this is a semiconductor Sufficient thickness of the alloy 107, which may be formed on the recessed portion 107R, may be selected to be obtained in a later manufacturing step. The etching process 109 may be performed based on a well established process scheme, where the semiconductor alloy 107 may be selectively removed relative to the mask layer 108, and the mask layer 108 may be formed of silicon nitride, And any suitable dielectric material, such as silicon dioxide. Based on well-established techniques, including, for example, a photolithography process for corresponding patterning of the mask layer 108 based on the deposition of a suitable mask material and a resist mask by chemical vapor deposition (CVD). Mask layer 108 may be formed and patterned.

도 1f는 추가적인 마스크 층(110)을 갖는 반도체 디바이스(100)를 도식적으로 나타낸 것이고, 이 추가적인 마스크 층(110)은 실리콘 나이트라이드, 실리콘 다이옥사이드, 등과 같은 임의의 적절한 물질로 구성될 수 있다. 일 예시적 실시예에서, 마스크 층(110)은 마스크 층(108)의 물질에 대해 높은 에칭 선택도를 갖는 물질로 구성될 수 있다. 예를 들어, 층(108)이 실리콘 나이트라이드로 구성될 수 있을 때, 마스크 층(110)은 실리콘 다이옥사이드 물질로서 제공될 수 있다. 이후에, 마스크 층들(108 및 110)은, 제 2 능동 영역(105B) 위에 각각의 개구를 정의하기 위해 패턴닝될 수 있는데, 이것은 대응하여 설계된 리소그래피 프로세스를 기반으로 달성될 수 있다.1F schematically illustrates a semiconductor device 100 having an additional mask layer 110, which may be comprised of any suitable material, such as silicon nitride, silicon dioxide, or the like. In one exemplary embodiment, mask layer 110 may be comprised of a material having a high etch selectivity relative to the material of mask layer 108. For example, when layer 108 may be composed of silicon nitride, mask layer 110 may be provided as a silicon dioxide material. The mask layers 108 and 110 can then be patterned to define respective openings over the second active region 105B, which can be achieved based on a correspondingly designed lithography process.

도 1g는 대응하는 패터닝 프로세스 이후의 반도체 디바이스(100)를 도식적으로 나타낸 것이고, 그래서 대응하는 개구(110A)가 제 2 능동 영역(105B)에서 반도체 합금(107)의 일부를 노출시킬 수 있다. 예시적 실시예에서, 개구(110A)는 크기 및 위치에 있어, 이후의 제조 단계에서 제 2 능동 영역(105B) 위에 형성될, 게이트 전극에 실질적으로 대응할 수 있다. 다른 예시적 실시예에서, 개구(110A)의 크기(도 1g에서 개구(110A)의 수평 치수)는, 각각의 게이트 전극을 형성하는 이후의 제조 프로세스 동안 정렬 불확실성을 수용할 목적으로 충분한 프로세스 마진을 제공하기 위해 대응하는 게이트 길이보다 더 크도록 선택될 수 있다. 다른 경우에, 개구(110A)의 증가된 측면 치수는 각각의 게이트 절연체 층을 형성함에 있어 높은 호환도를 제공할 수 있고, 각각의 게이트 절연체 층은 그 다음에 또한 형성될 게이트 전극의 각각의 측벽을 넘어 연장할 수 있고, 여기서 게이트 절연체 층의 각각의 특성은, 대응하는 게이트 전극의 측벽들에서 조차, 반도체 합금(107)의 특성으로부터 실질적으로 독립되어 제공될 수 있다. 예를 들어, 만약 각각의 게이트 절연체 층이 산화 프로세스를 기반으로 형성되어야 한다면, 각각의 옥사이드가, 아래에서 더 상세히 설명되는 바와 같이, 게이트 전극의 측벽들의 영역에서 조차 높은 품질로 신뢰가능하게 형성될 수 있다.1G schematically illustrates the semiconductor device 100 after a corresponding patterning process, so that the corresponding opening 110A may expose a portion of the semiconductor alloy 107 in the second active region 105B. In an exemplary embodiment, the opening 110A, in size and position, may substantially correspond to the gate electrode, which will be formed over the second active region 105B in a later manufacturing step. In another exemplary embodiment, the size of opening 110A (horizontal dimension of opening 110A in FIG. 1G) provides sufficient process margin for the purpose of accommodating alignment uncertainty during subsequent fabrication processes of forming each gate electrode. It may be chosen to be larger than the corresponding gate length to provide. In other cases, the increased lateral dimension of the opening 110A can provide high compatibility in forming each gate insulator layer, with each gate insulator layer then each sidewall of the gate electrode to be formed as well. And wherein each characteristic of the gate insulator layer can be provided substantially independent of the characteristics of the semiconductor alloy 107, even at the sidewalls of the corresponding gate electrode. For example, if each gate insulator layer should be formed based on an oxidation process, each oxide would be reliably formed with high quality even in the region of the sidewalls of the gate electrode, as described in more detail below. Can be.

더욱이, 반도체 디바이스(100)가, 개구(110A)를 기반으로 반도체 합금(107)의 일부를 제거하기 위해 에칭 분위기(111)에 노출되며, 그럼으로써 제 2 의 능동 영역(105B)에는 후속 프로세스 단계에서 반도체 물질를 수용할 수 있는 중앙 영역(107B)이 정의된다. 일부 예시적 실시예들에서, 에칭 프로세스(111)가, 대응하는 개구가 템플릿 층(105)까지 형성될 수 있도록 제어되고, 반면에 다른 실시예에서, 최종 개구의 깊이는 덜 중요한데, 왜냐하면 반도체 합금(107)의 임의의 남아있는 물질은 템플릿 물질(105)과 비교하여 실질적으로 동일한 격자 간격을 가질 수 있기 때문이며, 그럼으로써 템플릿 층(105)과 비교하여 격자 간격에 대해 실질적으로 동일한 결정학적 특성을 갖는 결정성 템플릿이 제공될 수 있다.Moreover, the semiconductor device 100 is exposed to an etching atmosphere 111 to remove a portion of the semiconductor alloy 107 based on the opening 110A, thereby allowing subsequent processing steps in the second active region 105B. A central region 107B is defined in which a semiconductor material can be accommodated. In some example embodiments, the etching process 111 is controlled such that a corresponding opening can be formed up to the template layer 105, while in other embodiments, the depth of the final opening is less important because the semiconductor alloy This is because any remaining material of 107 may have substantially the same lattice spacing as compared to the template material 105, thereby providing substantially the same crystallographic properties for the lattice spacing as compared to the template layer 105. Having a crystalline template can be provided.

도 1h는 더 진행된 제조 단계에서의 반도체 디바이스(100)를 도식적으로 나타낸 것이다. 여기서, 개구(107B)는 각각의 중앙 영역을 정의하기 위해 반도체 합금(107) 내에 형성된다. 더욱이, 마스크 층(110)은 제 1 능동 영역(105A)을 노출시키기 위해 제거될 수 있다. 이러한 것을 위해, 대응하는 선택적 에칭 프로세스가 수행될 수 있고, 여기서 마스크 층(110)의 물질은 층(108)에 대해 그리고 템플릿 층(106)의 물질에 대해 선택적으로 제거될 수 있다. 예를 들어, 실리콘 다이옥사이드, 실리콘 나이트라이드, 및 실리콘에 대한 각각의 선택적 에칭 방식이 본 발명의 기술분야에서 잘 확립되어 있다. 더욱이, 디바이스(100)는, 실리콘과 같은 반도체 물질로 개구(107B)를 다시 채우기 위해, 선택적 에피택셜 성장 프로세스(112)에 놓일 수 있고, 반면에 제 1 능동 영역(105A) 내에, 107R로 표시된, 두께가 감소된 반도체 합금 위에 각각의 반도체 물질이 또한 성장할 수 있다. 선택적 에피택셜 성장 프로세스(112) 동안, 결정성 반도체 합금(107R)은 템플릿으로서 동작할 수 있고, 여기서 하부 템플릿 층(105) 간의 격자 부정합의 정도에 따라, 실리콘과 같은 새롭게 증착된 반도체 물질이, 물질(107R)에 의해 주어진 결정학적 구성을 실질적으로 나타낼 수 있도록 증착될 수 있고, 그럼으로써 새롭게 성장한 반도체 물질에 일정 정도의 스트레인이 제공될 수 있다. 예를 들어, 반도체 합금(107R)이, 템플릿 층(105) 상에서 즉, 실질적으로 왜곡되지 않은 실리콘 물질 상에서 성장한, 실리콘/게르마늄으로 실질적으로 구성될 수 있을 때, 반도체 합금은 본래의 격자 간격과 비교하여 약간 감소된 격자 간격을 가질 수 있다. 따라서, 반도체 합금(107R)은 팽창하는 경향이 있을 수 있고, 따라서 대응하는 스트레스를 새롭게 성장한 반도체 물질로 전달할 수 있는데, 따라서 새롭게 성장한 반도체 물질은 일정 정도의 인장성 스트레인을 수용할 수 있고, 이러한 인장성 스트레인은 대응하는 성장된 반도체 층에서 전자 이동도를 증가시킬 수 있는 장점을 가질 수 있다. 반면에, 개구(107B) 내에서 점점 성장하는 반도체 물질은 템플릿 물질(105) 및 적절한 스트레인드 반도체 합금(107)으로 인해 압축성 스트레인드 결정학적 구성을 나타낼 수 있다. 따라서, 개구(107B) 내에서의 새롭게 성장한 반도체 물질에서, 앞서 특정된 상황에 있어 홀 이동도가 증가할 수 있다. 다른 경우에 있어, 반도체 합금(107R, 107)이 실리콘의 본래의 격자 간격과 비교하여 더 작은 본래의 격자 간격을 갖는 물질 조성을 나타낼 때, 유발될 스트레인은 반대의 구성을 가질 수 있는데, 즉, 제 1 능동 영역(105A)에서의 반도체 물질은 압축성 스트레인을 수용할 수 있고 반면에 영역(107B)은 인장성 스트레인으로 다시 성장할 수 있다. 예를 들어, 실리콘/카본이 이러한 경우에 사용될 수 있다.1H schematically illustrates a semiconductor device 100 at a further stage of fabrication. Here, openings 107B are formed in the semiconductor alloy 107 to define each central region. Moreover, mask layer 110 may be removed to expose first active region 105A. To this end, a corresponding selective etching process may be performed, wherein the material of the mask layer 110 may be selectively removed with respect to the layer 108 and with respect to the material of the template layer 106. For example, respective selective etching schemes for silicon dioxide, silicon nitride, and silicon are well established in the art. Furthermore, device 100 may be placed in selective epitaxial growth process 112 to refill opening 107B with a semiconductor material, such as silicon, while in first active region 105A, denoted 107R. Each semiconductor material can also be grown on a semiconductor alloy with reduced thickness. During the selective epitaxial growth process 112, the crystalline semiconductor alloy 107R can operate as a template, where a newly deposited semiconductor material such as silicon, depending on the degree of lattice mismatch between the lower template layer 105, The material 107R may be deposited to substantially represent the crystallographic composition given, whereby some degree of strain may be provided to the newly grown semiconductor material. For example, when the semiconductor alloy 107R can be substantially composed of silicon / germanium grown on the template layer 105, ie on a substantially undistorted silicon material, the semiconductor alloy compares to the original lattice spacing. Can have a slightly reduced lattice spacing. Thus, the semiconductor alloy 107R may tend to expand, thus transferring the corresponding stress to the newly grown semiconductor material, so that the newly grown semiconductor material can accommodate a certain amount of tensile strain, and this tension Sex strain can have the advantage of increasing electron mobility in the corresponding grown semiconductor layer. On the other hand, the increasingly growing semiconductor material within the opening 107B may exhibit compressive strain crystallographic construction due to the template material 105 and the appropriate strained semiconductor alloy 107. Thus, in the newly grown semiconductor material in the opening 107B, the hole mobility may increase in the situation specified above. In other cases, when the semiconductor alloys 107R, 107 exhibit a material composition having a smaller original lattice spacing compared to the original lattice spacing of silicon, the strain to be induced may have the opposite configuration, i.e., The semiconductor material in one active region 105A may receive compressive strain while region 107B may grow back into tensile strain. For example, silicon / carbon may be used in this case.

도 1i는 더 진행된 제조 단계에서의 반도체 디바이스(100)를 도식적으로 나타낸다. 도시된 바와 같이, 반도체 물질로 된 층(113A)이 반도체 합금(107R) 상에 형성되고, 그리고 대응하는 반도체 물질(113B)이 중앙 부분(107B) 내에 형성되고, 이것은 이제 영역(113B)로 언급될 것이다. 더욱이, 마스크 층(108)은 제거될 수 있고, 그리고 최종 표면 형태는 예를 들어 CMP 프로세스를 기반으로 평탄화될 수 있다. 마스크 층(108)의 대응하는 평탄화 및 제거 동안, 이전에 수행된 에피택셜 성장 프로세스(112) 동안 발생된 임의의 과다 물질도 또한 효과적으로 제거될 수 있다. 이후에, 예를 들어, 능동 영역(105A, 105B) 내에서의 요구된 수직 도펀트 프로파일을 확립하는 것에 관한 임의의 요구된 프로세스 단계가 수행될 수 있으며, 여기서 각각의 마스킹 방식이 종래의 프로세스 방식에서 또한 전형적으로 사용된 바와 같이 사용될 수 있다. 결과적으로, 층(113A)의 형태로 그리고 제 2 능동 영역(105B)에서, 물질(113B)의 형태로, 적어도 중앙 영역에서의 실리콘 기반 반도체 물질은 후속 프로세싱을 위해 제공될 수 있고, 그럼으로써 종래의 CMOS 방식과의 높은 호환도를 제공할 수 있다. 결과적으로, 산화 및/또는 증착을 기반으로 요구된 게이트 절연체 층의 제조를 포함하는 잘 확립된 게이트 패터닝 프로세스가 적용될 수 있다.1I schematically shows a semiconductor device 100 in a further manufacturing stage. As shown, a layer 113A of semiconductor material is formed on the semiconductor alloy 107R, and a corresponding semiconductor material 113B is formed in the central portion 107B, which is now referred to as region 113B. Will be. Moreover, the mask layer 108 can be removed, and the final surface morphology can be planarized based on, for example, a CMP process. During the corresponding planarization and removal of the mask layer 108, any excess material generated during the epitaxial growth process 112 previously performed may also be effectively removed. Thereafter, for example, any required process steps relating to establishing the required vertical dopant profile in the active regions 105A, 105B may be performed, where each masking scheme is in a conventional process scheme. It can also be used as is typically used. As a result, silicon-based semiconductor material in the form of layer 113A and in the second active region 105B, in the form of material 113B, at least in the central region, can be provided for subsequent processing, thereby It can provide high compatibility with CMOS. As a result, a well-established gate patterning process can be applied that includes the manufacture of the required gate insulator layer based on oxidation and / or deposition.

도 1j는 더 진행된 제조 단계에서 반도체 디바이스(100)를 도식적으로 나타낸 것이다. 도시된 바와 같이, 제 1 트랜지스터(120A)가 제 1 능동 영역(105A) 내에 그리고 위에 형성되고, 반면에 제 2 트랜지스터(120B)가 제 2 능동 영역(105B) 내에 그리고 위에 형성된다. 트랜지스터들(120A, 120B)은 서로 다른 전도성 타입이고, 그리고 각각 N-채널 트랜지스터 및 P-채널 트랜지스터를 나타낼 수 있으며, 반면에 반도체 합금들(107R 및 107)은, 각각 전자 이동도 및 홀 이동도를 강화시키기 위해, 각각의 능동 영역에 스트레인을 제공한다. 제 1 트랜지스터(120A) 및 제 2 트랜지스터(120B)는 각각의 채널 영역(125) 위에 형성되는 게이트 전극(121)을 포함할 수 있으며, 이경우 대응하는 게이트 절연체 층(122)은 채널 영역(125)으로부터 게이트 전극(121)을 전기적으로 절연시킨다. 더욱이, 적절한 측벽 스페이서 구조(123)가, 프로세스 요건에 따라, 제공될 수 있고, 그리고 각각의 드레인 및 소스 영역들(124)이 능동 영역들(105A, 105B) 내에 정의될 수 있다. 앞서 설명된 바와 같이, 트랜지스터들(120A, 120B)을 형성하기 위한 제조 시퀀스는 종래의 CMOS 프로세스에 기반을 두고 있을 수 있는데, 왜냐하면, 특히, 게이트 절연체 층(122) 및 게이트 전극(121)을 형성하는 것이 잘 확립된 방식을 기반으로 수행될 수 있기 때문이다. 이후에, 드레인 및 소스 영역들(124)은 가능하게는, 요구된 측면 도펀트 프로파일 및 수직 도펀트 프로파일이 획득되도록 측벽 스페이서(123)의 각각의 중간 제조 상태와 함께, 적절한 주입 시퀀스를 기반으로 수행될 수 있다. 이해해야만 하는 것으로, 요구된 도펀트 프로파일을 획득하기 위한 각각의 주입 프로세스를 설계하는 경우, 능동 영역들(105A, 105B)의 변경된 구성이 고려될 수 있다.1J schematically illustrates the semiconductor device 100 in a further manufacturing step. As shown, a first transistor 120A is formed in and over the first active region 105A, while a second transistor 120B is formed in and over the second active region 105B. Transistors 120A and 120B are of different conductivity types, and may represent N-channel transistors and P-channel transistors, respectively, while semiconductor alloys 107R and 107 have electron mobility and hole mobility, respectively. In order to enhance the power, strain is provided in each active area. The first transistor 120A and the second transistor 120B may include a gate electrode 121 formed over each channel region 125, in which case the corresponding gate insulator layer 122 is a channel region 125. The gate electrode 121 is electrically insulated therefrom. Moreover, suitable sidewall spacer structures 123 may be provided, depending on process requirements, and respective drain and source regions 124 may be defined within active regions 105A and 105B. As described above, the fabrication sequence for forming the transistors 120A, 120B may be based on a conventional CMOS process, in particular, forming the gate insulator layer 122 and the gate electrode 121. This can be done based on a well-established way. Thereafter, drain and source regions 124 may be performed based on the appropriate implantation sequence, possibly with each intermediate fabrication state of sidewall spacer 123 such that the required side dopant profile and vertical dopant profile are obtained. Can be. As should be appreciated, when designing each implantation process to obtain the required dopant profile, a modified configuration of the active regions 105A, 105B may be considered.

이후에, 임의의 후속 제조 프로세스가 수행될 수 있고, 예를 들어, 금속 실리사이드 영역(미도시)이, 필요에 따라, 드레인 및 소스 영역들(124) 및 게이트 전극(121)에 제공될 수 있다. 반도체 층(113A)으로 인해, 종래 디바이스들에서와 같은 대응하는 프로세스 시퀀스가 트랜지스터(120A)에 대해 사용될 수 있고, 반면에 트랜지스터(120B)에 대해, 잘 확립된 프로세스 기술이 적용될 수 있고, 이것은 반도체 합금(107R, 107)이 실리콘 및 게르마늄으로 구성될 수 있을 때, 임베드된 실리콘/게르마늄 물질을 기반으로 CMOS 강화를 위해 사용된다. 다른 반도체 합금, 예를 들어 게르마늄과 비교하여 더 큰 공유결합 반지름을 갖는 원자 종 또는 실리콘과 비교하여 감소된 공유결합 반지름을 갖는 원자 종에 대해서도, 높은 프로세스 호환도가 유지될 수 있는데, 왜냐하면, 각각의 게이트 절연체 층들이 제 2 트랜지스터(120B)에 대해서도 잘 확립된 프로세스 조건을 기반으로 형성될 수 있기 때문이다. 따라서, 개개의 트랜지스터 성능 이득이, 단일 타입의 반도체 합금을 기반으로, 프로세스를 부적절하게 복잡하게 함이 없이, 제 1 트랜지스터(120A) 및 제 2 트랜지스터(120B)에 대해 달성될 수 있다.Thereafter, any subsequent fabrication process may be performed, for example, a metal silicide region (not shown) may be provided in the drain and source regions 124 and the gate electrode 121 as needed. . Due to the semiconductor layer 113A, a corresponding process sequence as in conventional devices can be used for the transistor 120A, while for transistor 120B, a well established process technique can be applied, which is a semiconductor When alloys 107R and 107 can be composed of silicon and germanium, they are used for CMOS enhancement based on embedded silicon / germanium materials. High process compatibility can also be maintained for other semiconductor alloys, for example atomic species having a larger covalent radius compared to germanium or atomic species having a reduced covalent radius compared to silicon, because This is because the gate insulator layers may be formed based on well established process conditions for the second transistor 120B. Thus, individual transistor performance gains can be achieved for the first transistor 120A and the second transistor 120B, based on a single type of semiconductor alloy, without inappropriately complicating the process.

도 2a ~ 2f를 참조하면, 또 다른 예시적 실시예가 이제 설명되는데, 여기서 제 2 트랜지스터의 중앙 영역에서의 반도체 물질의 증착과 비교하여 제 1 트랜지스터에 반도체 물질의 개별적 증착으로 인해 높은 유연도가 달성될 수 있다.2A-2F, another exemplary embodiment is now described, where high flexibility is achieved due to the individual deposition of semiconductor material in the first transistor as compared to the deposition of semiconductor material in the central region of the second transistor. Can be.

도 2a는 기판(201)을 포함하는 반도체 디바이스(200)를 도식적으로 나타낸 것이고, 기판 위에는 반도체 층(202)이 형성되고, 여기에 각각의 분리 구조들(203)이 제공되며, 이것은 제 1 능동 영역(205A) 및 제 2 능동 영역(205B)을 정의한다. 제 1 능동 영역(205A) 및 제 2 능동 영역(205B)은 반도체 합금(207)을 포함할 수 있고, 이것은 일부 예시적 실시예에서, 반도체 층(202)의 결정성 물질을 타나내는 각각의 템플릿 층(205) 상에 형성될 수 있다. 지금까지 설명된 반도체 디바이스(200)의 컴포넌트들에 관하여, 실질적으로 동일한 기준이 반도체 디바이스(100)에 관하여 이전에 설명된 바와 동일한 기준이 적용될 수 있다. 따라서, 이러한 컴포넌트들의 더 상세한 설명은 여기서 생략될 것이다. 더욱이, 마스크 층(208)이 제 1 능동 영역(205A) 및 제 2 능동 영역(205B) 위에 형성될 수 있으며, 여기서 마스 크 층(208)은 제 1 능동 영역(205A)에서 반도체 합금(207)을 노출시키고, 반면에 제 2 능동 영역(205B)에서의 합금(207)을 덮는다.2A schematically illustrates a semiconductor device 200 comprising a substrate 201, on which a semiconductor layer 202 is formed, which is provided with respective isolation structures 203, which are first active. Area 205A and second active area 205B are defined. The first active region 205A and the second active region 205B may comprise a semiconductor alloy 207, which, in some exemplary embodiments, each template representing a crystalline material of the semiconductor layer 202. May be formed on layer 205. With respect to the components of the semiconductor device 200 described so far, substantially the same criteria may apply to the same criteria as previously described with respect to the semiconductor device 100. Thus, a more detailed description of these components will be omitted here. Furthermore, a mask layer 208 can be formed over the first active region 205A and the second active region 205B, where the mask layer 208 is the semiconductor alloy 207 in the first active region 205A. Is exposed, while covering the alloy 207 in the second active region 205B.

도 2a에 도시된 바와 같은 반도체 디바이스(200)를 형성하기 위한 전형적인 프로세스 흐름은 도 1a ~ 1d에 도시된 바와 같은 디바이스(100)를 참조하여 설명된 것과 유사한 프로세스를 포함할 수 있다. 반도체 합금(207)을 제공하는 것에 대해, 또한 유의할 것으로, 임의의 적절한 물질 조성이, 제 1 능동 영역(205A) 및 제 2 능동 영역(205B) 내에서의 요구된 스트레인 특성을 획득하기 위해, 선택될 수 있다. 따라서, 임의의 선택적 에피택셜 성장 방식이 실리콘/게르마늄, 실리콘/카본 등과 같은 적절한 반도체 합금을 형성하는데 사용될 수 있다. 다른 예시적 실시예에서, 반도체 합금(107)은 이온 주입을 기반으로 형성될 수 있고, 여기서 반도체 층(202)은, 예를 들어 실리콘에 기반하여 비정질화 주입에 노출될 수 있어, 실리콘과 같은 대응하는 반도체 물질을 템플릿 층(205)의 높이 위치에 실질적으로 대응하는 깊이까지 실질적으로 비정질화시킬 수 있다. 이후, 카본과 같은 적절한 원자 종이, 제 1 능동 영역(205A) 및 제 2 능동 영역(205B)에 적당하게 높은 농도를 제공하기 위해 적절한 도즈 및 에너지를 사용하여 이온 주입에 의해 도입될 수 있다. 이온 주입은, 주입된 종의 요구된 측면 프로파일을 제공하기 위해 레지스트 마스크를 기반으로 수행될 수 있기 때문에, 서로 다른 농도 및 농도 구배가 제 1 능동 영역(205A) 및 제 2 능동 영역(205B)에서 쉽게 발생될 수 있다. 격자 구조를 변경하기 위해 원자 종을 각각 도입한 이후, 여기서 대응하는 주입 시퀀스는 또한 적절한 도펀트 종의 각각의 통합을 포함할 수 있고, 반도체 디바이스(200)는, 도 2a에 도시된 바와 같은 반도체 합금(207)을 얻기 위해 원자 종을 포함하는 실질적으로 비정질화된 부분을 재결정화하기 위한 어닐링 프로세스에 놓일 수 있다. 이후에, 마스크 층(208)이 잘 확립된 기술을 기반으로 형성될 수 있다.An exemplary process flow for forming semiconductor device 200 as shown in FIG. 2A may include a process similar to that described with reference to device 100 as shown in FIGS. 1A-1D. It should also be noted that for providing the semiconductor alloy 207, any suitable material composition is selected to obtain the required strain characteristics in the first active region 205A and the second active region 205B. Can be. Thus, any optional epitaxial growth scheme can be used to form suitable semiconductor alloys such as silicon / germanium, silicon / carbon, and the like. In another exemplary embodiment, the semiconductor alloy 107 may be formed based on ion implantation, where the semiconductor layer 202 may be exposed to an amorphous implant, for example based on silicon, such as silicon The corresponding semiconductor material may be substantially amorphous to a depth substantially corresponding to the height position of the template layer 205. Thereafter, suitable atomic species such as carbon, first active region 205A and second active region 205B may be introduced by ion implantation using suitable dose and energy to provide a reasonably high concentration. Since ion implantation can be performed based on a resist mask to provide the desired side profile of the implanted species, different concentrations and concentration gradients may be applied in the first active region 205A and the second active region 205B. Can be easily generated. After each introduction of the atomic species to alter the lattice structure, the corresponding implantation sequence may also include incorporation of each of the appropriate dopant species, and the semiconductor device 200 may be a semiconductor alloy as shown in FIG. 2A. The 207 may be subjected to an annealing process to recrystallize the substantially amorphous portion containing the atomic species. Thereafter, the mask layer 208 may be formed based on well established techniques.

도 2b는 207R로도 언급되는, 제 1 능동 영역(205A)에서의 반도체 합금(207)의 일부를 선택적으로 제거하기 위한 에칭 프로세스(206) 동안의 반도체 디바이스(200)를 도식적으로 나타낸다.2B schematically illustrates a semiconductor device 200 during an etching process 206 to selectively remove a portion of the semiconductor alloy 207 in the first active region 205A, also referred to as 207R.

도 2c는 선택적 에피택셜 성장 프로세스(212A) 동안의 반도체 디바이스(200)를 도식적으로 나타내며, 여기서 요구된 양의 반도체 물질이 반도체 합금(207R) 상에서 성장할 수 있다. 이전에 설명된 바와 같이, 반도체 합금(207R)의 특성에 따라, 대응하는 스트레인이 새롭게 성장한 반도체 물질(213A) 내에서 유발될 수 있다. 성장 프로세스(212A)는, 층(213A)에 대한 추가적인 물질이 디바이스(200)의 후속 프로세싱에 대해 적절한 것으로 고려될 수 있을 때, 점선으로 표시된 바와 같은 대응하는 과다 두께가 생기도록 제어될 수 있다. 예를 들어, 마스크 층(208)은 선택적 에칭 프로세스 및/또는 CMP 프로세스를 기반으로 제거될 수 있고, 여기서 층(213A)의 과다 물질은 이러한 프로세스 시퀀스 동안 강화된 층 무결성을 제공할 수 있다.2C schematically illustrates a semiconductor device 200 during a selective epitaxial growth process 212A, where the required amount of semiconductor material may be grown on the semiconductor alloy 207R. As previously described, depending on the nature of the semiconductor alloy 207R, a corresponding strain may be induced in the newly grown semiconductor material 213A. Growth process 212A may be controlled such that a corresponding excess thickness, as indicated by dashed lines, occurs when additional material for layer 213A may be considered appropriate for subsequent processing of device 200. For example, mask layer 208 may be removed based on a selective etching process and / or a CMP process, where excess material of layer 213A may provide enhanced layer integrity during this process sequence.

도 2d는 후속 제조 단계에서의 반도체 디바이스(200)를 도식적으로 나타낸 것이며, 여기서, 예를 들어, 실리콘 나이트라이드 층 등의 형태로 후속 마스크 층(210)이 제공되는데, 이것은 제 2 능동 영역(205B)에 중앙 영역 혹은 개구(207B)를 정의할 수 있고, 반면에 제 1 능동 영역(205A)은 마스크 층(210)으로 덮힌다. 더욱이, 중앙 영역(207B)에서 반도체 합금(207)의 일부를 제거하기 위해 디바이스가 에칭 분위기(211)에 노출되고, 여기서 중앙 영역은 이후의 제조 단계에서 대응하는 게이트 전극이 형성되어야만 하는 위치에 실질적으로 대응할 수 있다.2D schematically illustrates a semiconductor device 200 in a subsequent fabrication step, where a subsequent mask layer 210 is provided, for example in the form of a silicon nitride layer, which is the second active region 205B. May define a central region or opening 207B, while the first active region 205A is covered with a mask layer 210. Moreover, the device is exposed to the etching atmosphere 211 to remove a portion of the semiconductor alloy 207 in the central region 207B, where the central region is substantially at the position where the corresponding gate electrode should be formed in a later manufacturing step. Can be responded to.

도 2e는 실리콘과 같은 적절한 반도체 물질(213B)로 중앙 영역(207B)을 다시 채우기 위한 선택적 에피택셜 성장 프로세스 동안의 반도체 디바이스(200)를 도식적으로 나타낸 것이고, 상기 적절한 반도체 물질(213B)은 채널 물질로서 동작할 수 있으며, 주변 반도체 합금(207)의 특성에 따라 대응하는 타입의 스트레인을 수용할 수 있다. 이후에, 마스크 층(210)이, 선택적 에칭, CMP 등과 같은 임의의 적절한 프로세스 기술을 기반으로 제거될 수 있고, 반면에 실질적으로 평평한 표면 형태가 또한 획득될 수 있다. 결과적으로, 이러한 프로세스 시퀀스 이후, 반도체 층(213A)이, 후속 프로세싱을 위해, 평탄화되고 노출된 반도체 물질(213B)과 함께, 노출될 수 있고 이용가능할 수 있으며, 그럼으로써 게이트 절연 물질 및 각각의 게이트 전극을 형성함에 있어 종래의 프로세스 기술과의 프로세스 호환도가 높아질 수 있다.2E schematically depicts a semiconductor device 200 during a selective epitaxial growth process to refill the central region 207B with a suitable semiconductor material 213B, such as silicon, wherein the suitable semiconductor material 213B is a channel material. It can operate as a semiconductor device, and can accommodate strain of a corresponding type according to the characteristics of the peripheral semiconductor alloy 207. Thereafter, the mask layer 210 may be removed based on any suitable process technique, such as selective etching, CMP, etc., while a substantially flat surface shape may also be obtained. As a result, after this process sequence, the semiconductor layer 213A may be exposed and available, along with the planarized and exposed semiconductor material 213B, for subsequent processing, whereby the gate insulating material and each gate In forming the electrode, process compatibility with conventional process technologies can be increased.

도 2f는 더 진행된 제조 단계에서의 반도체 디바이스(200)를 도식적으로 나타낸 것이고, 여기서 각각의 제 1 트랜지스터 및 제 2 트랜지스터의 게이트 전극(221)이 각각의 게이트 절연체 층(222) 상에 형성되며, 게이트 절연체 층은 대응하는 게이트 전극(221)을 각각의 채널 영역(225)으로부터 분리시킨다. 앞서 설명된 바와 같이, 각각의 채널 영역(225)은 제 1 능동 영역(205A) 및 제 2 능동 영역(205B)에서의 반도체 합금(207)의 타입에 따라 제 1 능동 영역(205A) 및 제 2 능동 영역(205B)에 대해 서로 다른 타입의 스트레인을 가질 수 있다.2F schematically illustrates a semiconductor device 200 in a further fabrication step, wherein gate electrodes 221 of each first and second transistor are formed on each gate insulator layer 222, The gate insulator layer separates the corresponding gate electrode 221 from each channel region 225. As described above, each channel region 225 may have a first active region 205A and a second, depending on the type of semiconductor alloy 207 in the first active region 205A and the second active region 205B. Different types of strain may be present for the active region 205B.

결과적으로, 개별적 에피택셜 성장 프로세스에서 반도체 층(213A) 및 중앙 영역(213B)을 형성함으로써, 유연도가 강화될 수 있는데, 왜냐하면 각각의 성장 파라미터들이, 요구된 프로세스 결과를 획득하기 위해, 구체적으로 선택될 수 있기 때문이다. 예를 들어, 반도체 물질(213B)은 특정 트랜지스터 특성을 조절하기 위해 특정 도펀트 종을 포함하도록 성장할 수 있다. 개별적 증착 프로세스(212A, 212B)가 서로로부터 분리되기 때문에, 요구된 과다 물질의 대응하는 양은 개별적으로 조절될 수 있으며, 그럼으로써 또한 임의의 과다 물질을 제거하고 표면 형태를 평탄화하기 위한 후속 프로세스 단계의 복잡도가 감소될 수 있다.As a result, by forming the semiconductor layer 213A and the central region 213B in separate epitaxial growth processes, flexibility can be enhanced, because the respective growth parameters are specifically designed to obtain the required process results. Because it can be chosen. For example, semiconductor material 213B may be grown to include certain dopant species to control certain transistor characteristics. Since the individual deposition processes 212A and 212B are separated from each other, the corresponding amount of excess material required can be adjusted individually, thereby also allowing subsequent process steps to remove any excess material and planarize the surface morphology. Complexity can be reduced.

도 3a ~ 3g를 참조하면, 또 다른 예시적 실시예가 이제 더 상세히 설명되며, 여기서 서로 다른 타입의 스트레인이 단일 타입의 반도체 합금을 기반으로 발생될 수 있고, 여기서 추가적으로, 이전에 성장한 반도체 물질에 대해 게이트 전극의 정렬 정확도의 증가가 달성될 수 있다.3A-3G, another exemplary embodiment is now described in more detail, where different types of strain can be generated based on a single type of semiconductor alloy, where additionally, for previously grown semiconductor materials An increase in the alignment accuracy of the gate electrode can be achieved.

도 3a는 기판(301)을 포함하는 반도체 디바이스(300)를 도식적으로 나타내고, 기판 위에는 반도체 층(302)이 형성되고, 여기서 각각의 분리 구조들(303)은 제 1 능동 영역(305A) 및 제 2 능동 영역(305B)을 정의한다. 더욱이, 각각의 반도체 합금(307)이, 반도체 층(302)의 잔류 물질을 나타낼 수 있는 각각의 템플릿 층(305) 상에 형성될 수 있다. 지금까지 설명된 컴포넌트에 관하여, 반도체 디바이스들(100 및 200)에 대해 앞서 설명된 바와 동일한 기준이 적용된다. 따라서, 반도체 합금(307)은 반도체 합금을 형성하기 위한 임의의 적절한 종을 포함할 수 있는데, 이것은 반도체 층(302)의 실리콘 기반의 물질과 함께, 앞서 설명된 바와 같이 서로 다른 타입의 스트레인을 발생시키기 위해 사용될 수 있는 요구된 격자 부정합을 나타낼 수 있다. 일부 예시적 실시예에서, 반도체 합금(307)은, 앞서 설명된 바와 같이 선택적 에칭 기술 및 에피택셜 성장 프로세스를 기반으로 형성될 수 있다. 다른 경우에, 합금(307)은 도 2a를 참조하여 설명된 바와 같이 주입 및 어닐링 시퀀스를 기반으로 형성될 수 있다.3A schematically illustrates a semiconductor device 300 including a substrate 301, on which a semiconductor layer 302 is formed, wherein each isolation structure 303 is formed of a first active region 305A and a first active region. 2 defines active region 305B. Furthermore, each semiconductor alloy 307 may be formed on each template layer 305, which may represent a residual material of the semiconductor layer 302. With regard to the components described so far, the same criteria as described above for the semiconductor devices 100 and 200 apply. Thus, the semiconductor alloy 307 may comprise any suitable species for forming a semiconductor alloy, which, together with the silicon-based material of the semiconductor layer 302, generates different types of strain as described above. It can represent the required lattice mismatch that can be used to make. In some example embodiments, the semiconductor alloy 307 may be formed based on the selective etching technique and epitaxial growth process as described above. In other cases, alloy 307 may be formed based on the implantation and annealing sequences as described with reference to FIG. 2A.

도 3b는 반도체 디바이스(300)를 도식적으로 나타내고 있으며, 반도체 디바이스(300) 상에는 마스크 층(308)이 형성되고, 이것은 실리콘 나이트라이드, 실리콘 다이옥사이드 혹은 그 임의의 조합과 같은 임의의 적절한 물질로 구성될 수 있다. 마스크 층(308)은 적절한 두께(308T)를 가질 수 있는데, 이것은 제 1 능동 영역(305A) 및 제 2 능동 영역(305B) 위에 형성될 게이트 전극의 요구된 설계 높이와 비교하여 더 크거나 또는 적어도 동일할 수 있다. 이러한 제조 단계에서, 마스크 층(308)은 제 2 능동 영역(305B) 내에 반도체 합금(307)으로 된 중앙 영역을 노출시키기 위한 각각의 개구(308B)를 포함할 수 있다. 도시된 바와 같이 마스크 층(308)을 형성하기 위한 제조 시퀀스에 대해, 예를 들어, 실리콘 나이트 라이드와 같은 적절한 물질의 증착, 이후 적절한 마스크를 기반으로 층(308)을 패터닝하기 위한 대응하는 포토리소그래피 프로세스를 포함하는 임의의 적절한 잘 확립된 기술이 사용될 수 있다.3B schematically illustrates a semiconductor device 300, wherein a mask layer 308 is formed on the semiconductor device 300, which may be composed of any suitable material, such as silicon nitride, silicon dioxide, or any combination thereof. Can be. The mask layer 308 may have a suitable thickness 308T, which is larger or at least compared to the required design height of the gate electrode to be formed over the first active region 305A and the second active region 305B. May be the same. In this manufacturing step, the mask layer 308 may include respective openings 308B to expose a central region of the semiconductor alloy 307 in the second active region 305B. For the fabrication sequence for forming the mask layer 308 as shown, for example, deposition of a suitable material, such as silicon nitride, followed by corresponding photolithography for patterning the layer 308 based on the appropriate mask. Any suitable well established technique, including a process, can be used.

도 3c는 반도체 합금(307)의 일부를 제거하기 위한 에칭 프로세스(311) 동안의 반도체 디바이스(300)를 도식적으로 나타낸 것이고, 그럼으로써 능동 영역(305B)에 중앙 영역(307B)이 정의된다. 에칭 프로세스(311)는 선택성 높은 에칭 프로세스로서 설계될 수 있으며, 여기서 반도체 합금(307)의 물질은, 에칭 마스크(308)에 대하여 선택적으로 제거될 수 있고, 분리 영역에서의 과도한 물질의 제거를 피하기 위해, 분리 구조(303)의 물질에 대해 선택적으로 제거될 수 있고, 여기에 게이트 전극이 형성되는데, 하지만 분리 물질에서 각각의 트렌치는 바람직하지 않을 수 있다. 예를 들어, 실리콘 기반의 물질을 위한 선택성 높은 에칭 방식이 실리콘 나이트라이드, 실리콘 다이옥사이드, 및 다른 많은 유전체 물질에 대해 이용가능할 수 있다.3C schematically illustrates a semiconductor device 300 during an etching process 311 to remove a portion of the semiconductor alloy 307, thereby defining a central region 307B in the active region 305B. The etching process 311 can be designed as a highly selective etching process, wherein the material of the semiconductor alloy 307 can be selectively removed relative to the etching mask 308 to avoid removing excessive material in the isolation region. To this end, it can be selectively removed relative to the material of the isolation structure 303, where a gate electrode is formed, but each trench in the isolation material may be undesirable. For example, a highly selective etch scheme for silicon based materials may be available for silicon nitride, silicon dioxide, and many other dielectric materials.

도 3d는 중앙 영역(307B)을 대응하는 반도체 물질(313B)로 다시 채우기 위한 선택적 에피택셜 성장 프로세스(312B) 동안의 반도체 디바이스(300)를 도식적으로 나타낸다. 이러한 경우에 또한, 증착 프로세스(312B)의 높은 선택도가 개구(307B)에서 높은 증착 속도를 유리하게 제공할 수 있고, 반면에 개구(308B)에 의해 노출될 수 있는 분리 구조(303)의 영역에서의 반도체 물질의 임의의 증착을 실질적으로 억제한다. 그러나, 이러한 영역에서의 약간의 반도체 증착은, 임의의 요구된 정도의 과다 물질과 함께 제공될 수 있는 반도체 물질(313B)에 부당하게 영향을 미치지 않을 수 있는 후속적 짧은 에칭 프로세스에 의해 보상될 수 있고, 반면에 임의의 요구되지 않은 반도체 물질은 유전체 표면으로부터 제거될 수 있다. 앞서 설명된 바와 같이, 성장 프로세스(312B)는 제 2 능동 영역(305B)에서 트랜지스터 특성에 대해 특정적으로 설계될 수 있고, 따라서 만약 필요하다면, 물질(313B)에의 특정 수직 도펀트 프로파일의 증착을 포함할 수 있다. 더욱이, 프로세스(312)는 물질(313B)의 높이를 제한하도록 제어될 수 있다.3D schematically illustrates the semiconductor device 300 during the selective epitaxial growth process 312B to refill the central region 307B with the corresponding semiconductor material 313B. In this case also, the high selectivity of the deposition process 312B can advantageously provide a high deposition rate in the opening 307B, while the area of the isolation structure 303 can be exposed by the opening 308B. Substantially inhibits any deposition of semiconductor material at However, some semiconductor deposition in this area may be compensated by a subsequent short etching process that may not unduly affect semiconductor material 313B, which may be provided with any desired degree of excess material. On the other hand, any undesired semiconductor material can be removed from the dielectric surface. As described above, the growth process 312B may be specifically designed for transistor characteristics in the second active region 305B, and thus, if desired, involves the deposition of a particular vertical dopant profile on the material 313B. can do. Moreover, process 312 can be controlled to limit the height of material 313B.

도 3e는 더 진행된 제조 단계에서의 반도체 디바이스(300)를 도식적으로 나타낸다. 여기서, 후속 마스크 층(311)이, 개구(308B)를 채우고 제 1 능동 영역(305A)의 중앙 부분을 노출시키도록 마스크 층(308) 위에 제공될 수 있다. 예를 들어, 마스크 층(311)은 폴리머 물질, 포토 레지스트 물질 등과 같은 임의의 적절한 물질의 형태로 제공될 수 있고, 이것은 잘 확립된 리소그래피 기술을 기반으로 패터닝될 수 있다. 이후에, 마스크 층(308)이, 제 1 능동 영역(305A)에서 반도체 합금(307)을 노출시키는 각각의 개구(308A)을 형성하기 위해, 마스크 층(311)을 기반으로 패터닝될 수 있다. 이후에, 마스크 층(311)은 제거될 수 있고, 그리고 제 1 능동 영역(305A) 및 제 2 능동 영역(305B)의 대응하는 노출 부분은 후속적인 선택적 에피택셜 성장 프로세스를 위해 준비될 수 있고, 여기에 요구된 양의 반도체 물질이 증착될 수 있고, 이것은 제 1 능동 영역(305A)에서의 반도체 합금(307) 상에서 성장할 수 있고, 반면에 제 2 능동 영역(305B)에서 물질(313B)은 결정성 템플릿으로서 동작할 수 있다. 각각의 반도체 물질을 형성함으로써, 디바이스(300)의 후속 프로세싱은 잘 확립된 기술에 기반을 둘 수 있으며, 예를 들어, 요구된 실리콘 기반의 표면이, 특정 게이트 유전체 물질의 제조를 위해 이용가능할 수 있다.3E schematically illustrates a semiconductor device 300 in a further manufacturing stage. Here, a subsequent mask layer 311 may be provided over the mask layer 308 to fill the opening 308B and expose the central portion of the first active region 305A. For example, the mask layer 311 may be provided in the form of any suitable material, such as a polymeric material, photoresist material, or the like, which may be patterned based on well-established lithography techniques. Thereafter, the mask layer 308 may be patterned based on the mask layer 311 to form respective openings 308A exposing the semiconductor alloy 307 in the first active region 305A. Thereafter, the mask layer 311 can be removed, and the corresponding exposed portions of the first active region 305A and the second active region 305B can be prepared for subsequent selective epitaxial growth process, The amount of semiconductor material required here can be deposited, which can grow on the semiconductor alloy 307 in the first active region 305A, while in the second active region 305B the material 313B is crystallized. Can act as a surname template. By forming each semiconductor material, subsequent processing of the device 300 may be based on well-established techniques, for example, the required silicon based surface may be available for the manufacture of a particular gate dielectric material. have.

도 3f는 앞서 설명된 프로세스 시퀀스 이후의 반도체 디바이스(300)를 도식적으로 나타낸 것이다. 따라서, 반도체 층(313A)은 반도체 합금(307) 위에 형성되고, 반면에 제 2 능동 영역(305B)에서의 물질(313B)의 높이는 이에 대응하여 증가한다. 더욱이, 각각의 게이트 유전체 층(322)이 각각의 반도체 물질(313A, 313B) 상에 형성될 수 있다. 예를 들어, 게이트 절연체 층(322)이 잘 확립된 프로세스 기 술에 따라 산화 프로세스를 기반으로 형성될 수 있다. 더욱이, 앞서 설명된 바와 같이, 반도체 층(313A)은, 반도체 합금(307)의 존재로 인해 그 안에 요구된 타입의 스트레인을 나타낼 수 있으며, 반면에 물질(313B)은 반도체 합금(307)이 에워싸고 있어 다른 타입의 스트레인을 나타낼 수 있다.3F schematically illustrates a semiconductor device 300 after the process sequence described above. Thus, the semiconductor layer 313A is formed over the semiconductor alloy 307, while the height of the material 313B in the second active region 305B increases correspondingly. Moreover, each gate dielectric layer 322 may be formed on each semiconductor material 313A, 313B. For example, gate insulator layer 322 may be formed based on an oxidation process according to well established process technology. Moreover, as described above, the semiconductor layer 313A may exhibit a strain of the type required therein due to the presence of the semiconductor alloy 307, while the material 313B is surrounded by the semiconductor alloy 307. It is cheap and can represent different types of strains.

도 3g는 더 진행된 반도체 제조 단계에서의 반도체 디바이스(300)를 도식적으로 나타낸 것이다. 도시된 바와 같이, 디바이스(300)는 개구(308A, 308B)에 적절한 게이트 전극 물질을 채우기 위해 증착 프로세스(314)에 놓이고, 그럼으로써 각각의 게이트 전극(321)이 형성된다. 결과적으로, 제 2 능동 영역(305B) 위에 형성되는 게이트 전극(321)은 반도체 물질(313B)을 포함하는 대응하는 중앙 영역에 "자기-정렬"된다. 일부 실시예들에서, 증착 프로세스(314)는 적당하게 선택적인 증착 프로세스로서 설계될 수 있고, 여기서 각각의 게이트 절연체 층(322)의 유전체 물질 및 분리 구조(303)의 노출 부분의 물질 상의 증착 속도는 마스크 층(308) 상의 증착 속도와 비교하여 더욱 두드러질 수 있다. 다른 예시적 실시예에서, 높은 갭 채움 능력을 나타내는 임의의 적절한 증착 프로세스가 수행될 수 있고, 여기서 임의의 과다 물질이 CMP 등을 기반으로 제거될 수 있다. 예를 들어, 저압 CVD 프로세스가 개구(308A, 308B) 내에 다결정 실리콘을 증착시키기 위해 사용될 수 있으며, 여기서 과다 물질이 CMP에 의해 제거될 수 있고, 여기서 마스크 층(308)이 또한 효과적인 CMP 정지 층으로서 동작할 수 있다. 이후에, 마스크 층(308)이, 게이트 전극(321)을 노출시키기 위해, 예를 들어 고온 인산 등을 기반으로 선택적 에칭 프로세스에 의해 제거될 수 있다. 후속적으로, 후속 프로세싱이 각각의 스페이서 요소 를 형성하고 그리고 각각의 능동 영역들(305A, 305B)에 요구된 도펀트 종을 통합시킴으로써 계속될 수 있다.3G schematically illustrates a semiconductor device 300 at a further semiconductor manufacturing stage. As shown, the device 300 is placed in the deposition process 314 to fill the appropriate gate electrode material in the openings 308A, 308B, whereby each gate electrode 321 is formed. As a result, the gate electrode 321 formed over the second active region 305B is “self-aligned” to the corresponding central region containing the semiconductor material 313B. In some embodiments, the deposition process 314 can be designed as a suitably selective deposition process, where the deposition rate on the material of the dielectric material of each gate insulator layer 322 and the exposed portion of the isolation structure 303 May be more pronounced compared to the deposition rate on the mask layer 308. In other exemplary embodiments, any suitable deposition process that exhibits high gap fill capability may be performed, where any excess material may be removed based on CMP and the like. For example, a low pressure CVD process can be used to deposit polycrystalline silicon in the openings 308A, 308B, where excess material can be removed by CMP, where the mask layer 308 is also an effective CMP stop layer. It can work. Thereafter, the mask layer 308 may be removed by a selective etching process, for example based on high temperature phosphoric acid or the like, to expose the gate electrode 321. Subsequently, subsequent processing may continue by forming each spacer element and incorporating the dopant species required in the respective active regions 305A, 305B.

도 3h는 또 다른 예시적 실시예에 따른 반도체 디바이스(300)를 도식적으로 나타내며, 여기서 각각의 측벽 스페이서들(315)이, 게이트 전극 물질의 증착 이전에 개구들(308A, 3O8B) 내에 형성될 수 있다. 측벽 스페이서들(315)이 마스크 층(308)의 물질에 대해 높은 에칭 선택도를 갖는 물질로부터 형성될 수 있고, 그럼으로써 마스크 층(308)의 제거 동안 게이트 전극 물질의 강화된 무결성이 제공될 수 있다. 이러한 것을 위해, 실리콘 다이옥사이드와 같은 적절한 물질이 컨포멀하게 증착될 수 있고, 그리고 후속적으로 이방성 에칭될 수 있으며, 그럼으로써 측벽 스페이서들(315)을 유지하면서 수평 부분으로부터 물질이 제거될 수 있다. 이후에 임의의 세정 프로세스가 수행될 수 있고, 그리고 후속적으로 디바이스(300)는, 앞서 설명된 바와 같이, 산화 프로세스 및/또는 증착 프로세스를 포함할 수 있는 게이트 절연체 층(322)을 형성하기 위한 제조 시퀀스에 놓여질 수 있다. 이후에 증착 프로세스(314)는 게이트 전극(321)을 획득하기 위해 수행될 수 있다. 스페이서(315)는 게이트 전극(321)의 최종적으로 요구된 게이트 길이를 정의하기 위해 임의의 적절한 두께로 수행될 수 있다. 이러한 방식으로, 게이트 길이는, 개구(308A, 308B)를 적절하게 패터닝하기 위한 이전의 리소그래피 프로세스를 기반으로 하기 보다는 오히려 증착 프로세스를 기반으로 최종적으로 조절될 수 있다.3H schematically illustrates a semiconductor device 300 according to another exemplary embodiment, wherein respective sidewall spacers 315 may be formed in openings 308A, 3O8B prior to deposition of the gate electrode material. have. Sidewall spacers 315 may be formed from a material having a high etch selectivity with respect to the material of mask layer 308, thereby providing enhanced integrity of the gate electrode material during removal of mask layer 308. have. For this purpose, a suitable material such as silicon dioxide can be conformally deposited and subsequently anisotropically etched, thereby removing material from the horizontal portion while maintaining the sidewall spacers 315. Any cleaning process may then be performed, and subsequently device 300 may be used to form gate insulator layer 322, which may include an oxidation process and / or a deposition process, as described above. Can be placed in a manufacturing sequence. Deposition process 314 may then be performed to obtain gate electrode 321. Spacer 315 may be performed at any suitable thickness to define the finally required gate length of gate electrode 321. In this way, the gate length can be finally adjusted based on the deposition process rather than based on previous lithography processes to properly pattern the openings 308A, 308B.

또 다른 예시적 실시예에서, 각각의 개구(308A, 308B)(도 3b, 3e)의 패터닝은 또한, 관련 포토리소그래피 프로세스에 부가된 임의의 제약을 완화시키기 위해 하나 또는 그 이상의 스페이서 형성 프로세스들을 포함할 수 있고, 그럼으로써 관련 패터닝 프로세스들의 전체 분해능이 크게 개선될 수 있다. 예를 들어, 개구(308B)(도 3b)는 제 1 단계에서 포토리소그래피를 기반으로 형성될 수 있고, 이후 하나 또는 그 이상의 증착 및 이방성 에칭 단계가 수행되어, 그 해당하는 개구(308B)의 최종적으로 요구된 폭이 획득된다. 결과적으로, 최종적으로 획득된 게이트 길이는 증착 프로세스를 기반으로 실질적으로 결정될 수 있고, 그럼으로써 게이트 패터닝 프로세스의 능력도 늘어날 수 있다. 유사하게, 개구(308A)가 하나 또는 그 이상의 증착 및 이방성 에칭 프로세스를 기반으로 형성될 수 있다. 결과적으로, 반도체 물질(313B)에 대하여 게이트 전극(321)을 정렬시키기 위한 높은 자기 정렬 프로세스 기술에 추가하여, 게이트 전극에 대해 대응하는 패터닝 프로세스가 이방성 에칭 프로세스와 함께 컨포멀 증착 기술을 사용함으로써 강화될 수 있다.In another exemplary embodiment, the patterning of each opening 308A, 308B (FIGS. 3B, 3E) also includes one or more spacer formation processes to mitigate any constraints added to the associated photolithography process. In doing so, the overall resolution of the relevant patterning processes can be greatly improved. For example, opening 308B (FIG. 3B) may be formed based on photolithography in a first step, and then one or more deposition and anisotropic etching steps are performed to finalize the corresponding opening 308B. The required width is obtained. As a result, the finally obtained gate length can be substantially determined based on the deposition process, thereby increasing the capability of the gate patterning process. Similarly, opening 308A may be formed based on one or more deposition and anisotropic etching processes. As a result, in addition to the high self-aligning process technique for aligning the gate electrode 321 with respect to the semiconductor material 313B, the corresponding patterning process for the gate electrode is enhanced by using conformal deposition techniques in conjunction with the anisotropic etching process. Can be.

스페이서(315)를 형성하고 개구(3O8A, 3O8B)를 게이트 전극 물질로 채운 후에 그리고 과다 물질을 제거하고 표면 형태를 평탄화하는 임의의 프로세스 이후에, 마스크 층(308)은 신뢰가능하게 제거될 수 있고, 여기서 게이트 전극(321)의 측벽은 스페이서(315)에 의해 신뢰가능하게 보호되어 게이트 전극(321)의 임의의 물질 침식이 감소하게 된다. 필요하다면, 반도체 합금(307)과 각각의 반도체 물질(313A 및 313B) 간의 높이 차이는 감소될 수 있거나 혹은 추가적인 선택적 에피택셜 성장 프로세스를 수행함으로써 보상될 수 있거나 과보상될 수 있고, 그럼으로써 제 1 능동 영역(305A) 및 제 2 능동 영역(305B)에 실질적으로 연속적인 반도체 물질이 제공될 수 있다. 이후에, 후속 프로세싱이 앞서 설명된 바와 같이 계속될 수 있다.After forming the spacer 315 and filling the openings 30OA, 3O8B with the gate electrode material and after any process of removing excess material and flattening the surface shape, the mask layer 308 can be reliably removed Here, the sidewalls of the gate electrode 321 are reliably protected by the spacer 315 such that any material erosion of the gate electrode 321 is reduced. If desired, the height difference between the semiconductor alloy 307 and the respective semiconductor materials 313A and 313B can be reduced or compensated or overcompensated by performing an additional selective epitaxial growth process, whereby the first Substantially continuous semiconductor material may be provided in the active region 305A and the second active region 305B. Subsequently, subsequent processing may continue as described above.

결과적으로, 도 1a ~ 3h를 참조하여 설명된 예시적 실시예들은 단일 타입의 반도체 합금을 기반으로 P-채널 트랜지스터 및 N-채널 트랜지스터에 효과적인 스트레인 유발 매커니즘을 제공할 수 있고, 반면에 그럼에도 불구하고 게이트 유전체의 형성에 대해 높은 프로세스 호환도를 유지할 수 있으며, 여기서 일부 경우에, 요구된 게이트 길이에 대한 강화된 패터닝 능력도 달성될 수 있다.As a result, the exemplary embodiments described with reference to FIGS. 1A-3H can provide an effective strain induction mechanism for P-channel transistors and N-channel transistors based on a single type of semiconductor alloy, while nevertheless High process compatibility can be maintained for the formation of the gate dielectric, where in some cases, enhanced patterning capability for the required gate length can also be achieved.

도 4a ~ 4e를 참조하면, 또 다른 예시적인 실시예들이 이제 설명되며, 여기서 실질적으로 연속적인 반도체 합금이 하나의 능동 영역에 형성될 수 있으며, 반면에 또 다른 능동 영역에는, 실리콘/게르마늄과 같은 임베드된 반도체 합금을 형성하기 위한 잘 확립된 프로세스 시퀀스가 적용될 수 있다. 4A-4E, yet another exemplary embodiment is now described, where a substantially continuous semiconductor alloy may be formed in one active region, while in another active region, such as silicon / germanium Well-established process sequences for forming embedded semiconductor alloys can be applied.

도 4a는 반도체 디바이스(400)를 도식적으로 나타낸 것이고, 이것은 기판(401)을 포함할 수 있고, 기판 위에는 반도체 층(402)이 형성될 수 있고, 여기서 각각의 분리 구조들(403)은 제 1 능동 영역(405A) 및 제 2 능동 영역(405B)을 정의할 수 있다. 지금까지 설명된 컴포넌트들에 관해, 반도체 디바이스들(100, 200, 및 300)을 참조하여 앞서 설명된 바와 동일한 기준이 적용된다. 더욱이, 디바이스(400)는 템플릿 층(405)을 기반으로 제 1 능동 영역(405A)에 형성되는 반도체 합금(407)을 포함할 수 있다. 하나의 예시적 실시예에서, 반도체 합금(407)은 실리콘/게르마늄으로 구성될 수 있고, 반면에 다른 실시예들에서, 다른 적절한 물질이 앞서 설명된 바와 같이 사용될 수 있다. 반도체 합금(407)은, 제 1 능동 영역(405A)을 선택적으로 리세스시키고 후속적으로 영역(405A)을 선택적 에피택셜 성장 프로세스를 기반으로 반도체 합금으로 다시 채우기 위해 사용될 수 있는 대응하는 마스크 층(408)을 기반으로 형성될 수 있다. 반도체 합금(407)이 개별적으로 제 1 능동 영역(405A)에 제공될 수 있기 때문에, 농도 프로파일, 도펀트 콘텐츠(dopant content) 등에 관한 대응하는 조성이 제 1 능동 영역(405A)에서의 요구된 트랜지스터 특성을 획득하기 위해 특정적으로 설계될 수 있다. 예를 들어, 일정 양의 도펀트 농도가 반도체 합금(407)에 제공될 수 있고, 여기서 도펀트 농도는 디바이스 요건에 의해 요구되는 대로 높이에 따라 변할 수 있다. 유사하게, 게르마늄 콘텐츠와 같은 원자 종의 수직 농도는 요구된 스트레인 프로파일을 획득하기 위해 디바이스 요건에 따라 조절될 수 있다. 선택적 에피택셜 성장 프로세스 혹은 반도체 합금(407)을 형성하기 위한 임의의 다른 프로세스, 예를 들어 앞서 설명된 바와 같은 이온 주입 프로세스 이후에, 마스크 층(408)이 제거될 수 있고, 그리고 필요하다면, 최종 표면 형태가 평탄화될 수 있다.4A schematically illustrates a semiconductor device 400, which may include a substrate 401, on which a semiconductor layer 402 may be formed, wherein each isolation structure 403 may be a first one. An active region 405A and a second active region 405B may be defined. With respect to the components described so far, the same criteria as described above with reference to semiconductor devices 100, 200, and 300 apply. Furthermore, device 400 may include a semiconductor alloy 407 formed in first active region 405A based on template layer 405. In one exemplary embodiment, the semiconductor alloy 407 may be composed of silicon / germanium, while in other embodiments, other suitable materials may be used as described above. The semiconductor alloy 407 may comprise a corresponding mask layer (which may be used to selectively recess the first active region 405A and subsequently refill the region 405A with the semiconductor alloy based on a selective epitaxial growth process). 408 may be formed based on this. Since the semiconductor alloy 407 can be provided separately in the first active region 405A, the corresponding composition regarding the concentration profile, the dopant content, etc., requires the desired transistor characteristics in the first active region 405A. It can be specifically designed to obtain. For example, an amount of dopant concentration may be provided to the semiconductor alloy 407, where the dopant concentration may vary with height as required by the device requirements. Similarly, the vertical concentration of atomic species, such as germanium content, can be adjusted according to the device requirements to obtain the required strain profile. After the selective epitaxial growth process or any other process for forming the semiconductor alloy 407, for example an ion implantation process as described above, the mask layer 408 can be removed and, if necessary, the final The surface shape can be flattened.

도 4b는 제 1 능동 영역(405A) 및 제 2 능동 영역(405B) 상에 반도체 층(413A 및 413B)을 형성하기 위한 선택적 에피택셜 성장 프로세스(412) 동안의 반도체 디바이스(400)를 도식적으로 나타낸 것이다. 일부 예시적 실시예에서, 증착 프로세스(412) 이전에, 능동 영역들(405A, 405B)에서의 물질은 증착 프로세스(412) 이후 실질적으로 평탄한 표면 형태를 제공하기 위해 선택적으로 리세스될 수 있다. 또 다른 예시적 실시예에서, 도 4b에 도시된 바와 같은 디바이스(400)의 표면 형태는, 만약 요구된다면, 실리콘 나이트라이드, 실리콘 다이옥사이드 등과 같은 임의의 적절한 유전체 물질을 증착시키고, 그리고 임의의 과다 물질을 제거함으로써, 평탄화될 수 있으며, 그럼으로써 층(413A, 413B)이 신뢰가능하게 노출되고, 반면에 평평한 표면 형태가 또한 획득될 수 있다.4B schematically illustrates a semiconductor device 400 during an optional epitaxial growth process 412 for forming semiconductor layers 413A and 413B on first active region 405A and second active region 405B. will be. In some example embodiments, prior to the deposition process 412, the material in the active regions 405A, 405B may be selectively recessed to provide a substantially flat surface form after the deposition process 412. In another exemplary embodiment, the surface morphology of the device 400 as shown in FIG. 4B deposits any suitable dielectric material, such as silicon nitride, silicon dioxide, and the like, if desired, and any excess material. By removing N, it can be planarized, whereby layers 413A and 413B are reliably exposed, while a flat surface shape can also be obtained.

도 4c는 더 진행된 제조 단계에서의 반도체 디바이스(400)를 도식적으로 나타낸 것이다. 도시된 바와 같이. 각각의 게이트 전극(421)은 각각의 능동 영역(405A, 405B) 위에 대응하는 게이트 절연체 층(422) 상에 형성되고, 여기서 제 2 능동 영역(405B)에서의 게이트 전극(421)은 각각의 스페이서(415) 및 적절한 캡 층(416)에 의해 캡슐링된다. 반면에, 제 1 능동 영역(405A)은 마스크 층(411)으로 완전히 덮힐 수 있다.4C schematically illustrates a semiconductor device 400 at a further stage of fabrication. As shown. Each gate electrode 421 is formed on a corresponding gate insulator layer 422 over each active region 405A, 405B, where the gate electrode 421 in the second active region 405B is a respective spacer. 415 and an appropriate cap layer 416. On the other hand, the first active region 405A may be completely covered with the mask layer 411.

도 4c에 도시된 바와 같은 반도체 디바이스(400)는 다음의 프로세스를 기반으로 형성될 수 있다. 반도체 층들(413A, 413B)을 기반으로, 게이트 전극들(421) 및 게이트 절연체 층들(422)이 잘 확립된 CMOS 기술을 기반으로 형성될 수 있으며, 여기서 층들(413A, 413B)은 높은 프로세스 호환도를 제공한다. 더욱이, 게이트 전극들(421)의 패터닝 동안, 각각의 캡 층(416)이 또한 형성될 수 있고, 이후에 측벽 스페이서들(415)이 잘 확립된 기술에 근거하여 형성될 수 있다. 다음으로, 마스크 층(411)이 형성될 수 있고, 그리고 잘 확립된 리소그래피 기술을 기반으로 패터닝될 수 있다.The semiconductor device 400 as shown in FIG. 4C may be formed based on the following process. Based on the semiconductor layers 413A and 413B, the gate electrodes 421 and the gate insulator layers 422 can be formed based on well-established CMOS technology, where the layers 413A and 413B have high process compatibility. To provide. Moreover, during patterning of the gate electrodes 421, each cap layer 416 may also be formed, after which the sidewall spacers 415 may be formed based on well established techniques. Next, a mask layer 411 may be formed and patterned based on well established lithography techniques.

도 4d는 측벽 스페이서(415)에 의해 정의되는 대응하는 오프셋으로 게이트 전극(421)에 인접한 각각의 리세스(417A, 417B)를 생성하기 위한 에칭 프로세스(417) 동안의 반도체 디바이스(400)를 도식적으로 나타낸다. 이후에 디바이스(400)는, 제 2 능동 영역(405B)의 남아있는 부분에 요구된 타입의 스트레인을 유발시키기 위해, 반도체 합금의 선택적 에피택셜 증착을 위해 준비될 수 있다. 일부 예시적 실시예에서, 제 1 능동 영역(405A)에서의 물질(407)에 대해 제공된 것과 실질적으로 동일한 반도체 합금이 리세스(417A, 417B)에 증착될 수 있다. 예를 들어, 실리콘/게르마늄을 위한 각각의 선택적 에피택셜 성장 기술이 종래 기술에서 잘 확립되어 있고, 그리고 리세스(417A, 417B)를 다시 채우기 위해 사용될 수 있다. 대응하는 물질 증착 동안, 임의의 적절한 게르마늄 콘텐츠 및 도펀트 농도가 디바이스 특성에 의해 요구된 대로 통합될 수 있다. 따라서, 비록 동일 타입의 반도체 합금이 제 1 능동 영역(405A) 및 제 2 능동 영역(405B)에 대해 사용되고 있지만, 그럼에도 불국하고 대응하는 특성은 개별적으로 조절될 수 있다. 따라서, 제 1 능동 영역(405A) 및 제 2 능동 영역(405B)에서의 스트레인을 적절하게 설계함에 있어서의 높은 유연도가 달성될 수 있다. 다른 예시적 실시예에서, 전체 디바이스 요건에 따라, 다른 타입의 반도체 합금도 사용될 수 있다.4D schematically illustrates a semiconductor device 400 during an etching process 417 to create respective recesses 417A, 417B adjacent to the gate electrode 421 at a corresponding offset defined by the sidewall spacer 415. Represented by The device 400 may then be prepared for selective epitaxial deposition of the semiconductor alloy to cause the desired type of strain in the remaining portion of the second active region 405B. In some demonstrative embodiments, substantially the same semiconductor alloy may be deposited in recesses 417A and 417B provided for material 407 in first active region 405A. For example, each selective epitaxial growth technique for silicon / germanium is well established in the prior art and can be used to refill recesses 417A and 417B. During the corresponding material deposition, any suitable germanium content and dopant concentration may be integrated as required by the device characteristics. Thus, although the same type of semiconductor alloy is used for the first active region 405A and the second active region 405B, the corresponding properties can nevertheless be adjusted individually. Therefore, high flexibility in properly designing the strain in the first active region 405A and the second active region 405B can be achieved. In other exemplary embodiments, other types of semiconductor alloys may also be used, depending on the overall device requirements.

도 4e는 더 진행된 제조 단계에서의 반도체 디바이스(400)를 도식적으로 나타낸 것이다. 여기서 각각의 반도체 합금(407C)이 각각의 리세스(417A, 417B)에 형성되고, 여기서 디바이스 요건에 따라, 어느 정도의 과다 높이가 반도체 물질(413B)의 중앙 부분에 대해 제공될 수 있다. 더욱이, 마스크 층(411)뿐만 아니라 측벽 스페이서(415) 및 캡 층(416)이 제거될 수 있다. 이러한 목적을 위해, 선택성 높은 에칭 방식이 사용될 수 있고, 이것은 종래 기술에서 잘 확립되어 있다. 도 4e에 도시된 바와 같은 디바이스 구성에 근거하여, 후속 프로세싱이 잘 확립된 방식을 기반으로 계속될 수 있는 데, 즉, 각각의 드레인 및 소스 영역이, 트랜지스터 구조를 완성시키기 위해 제 1 능동 영역(405A) 및 제 2 능동 영역(405B)에 정의될 수 있다.4E schematically illustrates a semiconductor device 400 in a further manufacturing step. Here, each semiconductor alloy 407C is formed in each recess 417A, 417B, where some degree of excess height may be provided for the central portion of the semiconductor material 413B, depending on the device requirements. Moreover, sidewall spacers 415 and cap layers 416 as well as mask layers 411 can be removed. For this purpose, a highly selective etching scheme can be used, which is well established in the prior art. Based on the device configuration as shown in FIG. 4E, subsequent processing may continue based on a well-established manner, i.e., each drain and source region may be formed of a first active region to complete the transistor structure. 405A and a second active region 405B.

결과적으로, 본 명세서에서 개시되는 것은, 적어도 각각의 채널 영역의 일부에서의 요구된 타입의 스트레인을 제공하는 임베드된 반도체 합금 물질을 기반으로 N-채널 트랜지스터 및 P-채널 트랜지스터의 트랜지스터 성능을 개별적으로 강화시키기 위한 기술을 제공한다. 일부 예시적 실시예에서, 단일 타입의 반도체 합금이 실리콘 기반의 아키텍처와 함께 사용될 수 있고, 여기서 SOI 벌크 구성이 고려되는지 안되는지에 상관없이 실질적으로 연속적인 반도체 합금이, 예를 들어 대응하는 분리 구조들 사이에 각각의 반도체 합금을 제공하고 그리고 초기 반도체 물질의 각각의 캡핑 층을 형성함으로써, 능동 영역들 중 하나에 형성될 수 있고, 그럼으로써 종래 방법과의 높은 프로세스 호환도가 제공될 수 있다. 다른 능동 영역에서, 반도체 합금이 능동 영역의 중앙 부분에 실리콘 기반의 물질을 채우도록 적절하게 패터닝될 수 있고, 그럼으로써 서로 다른 타입의 스트레인이 생성될 수 있으며, 반면에 그럼에도 불구하고 적어도 능동 영역의 중안 부분에서 종래 게이트 패터닝 및 게이트 유전체 형성 프로세스와의 높은 프로세스 호환도가 제공될 수 있다. 결과적으로, 강화된 전체 디바이스 성능이 프로세스를 부당하게 복잡하게 하지 않으면서 획득될 수 있다. 하나의 예시적 실시예에서, 반도체 합금이 실리콘/게르마늄으로 구성될 수 있고, 여기서 실질적으로 연속적인 실리콘/게르마늄 합금이, 실리콘을 기반으로 한 상부 반도체 층과 함께 제공될 수 있고, N-채널 트랜지스터에 대한 성능 이득, 그리고 P-채널 트랜지스터의 능동 영역에서의 패터닝된 실리콘/게르마늄 합금은 홀 이동도를 강화시킬 수 있다. 다른 예시적 실시예에서, 실리콘과 비교하여 본래 격자 상수가 작은 반도체 합금이 사용될 수 있고, 그럼으로써 실리콘/게르마늄 합금과 비교하여 반대의 스트레인 특성이 만들어 질 수 있다. 일부 예시적 실시예들에서, 제 1 능동 영역 및 제 2 능동 영역에 반도체 합금을 형성하는 것은 공통 프로세스 시퀀스로 수행될 수 있고, 그럼으로써 프로세스 복잡도가 감소되고, 반면에 다른 예시적 실시예에서, 도펀트 농도, 합금의 타입, 농도 구배에 대한 각각의 특성을 설계함에 있어서의 강화된 유연도가 서로 다른 트랜지스터 타입에 각각의 반도체 합금을 개별적으로 제공함으로써 달성될 수 있다. 이러한 것을 위해, 일부 예시적 실시예들에서, 효율적인 선택적 에피택셜 성장 기술이 공통 프로세스에서 능동 영역들 중 하나 혹은 그 이상을 리세스시키는 선택적 에칭 단계 및 후속적으로 적절한 반도체 합금으로 리세스를 다시 채우는 것과 함께 사용될 수 있다. 또 다른 예시적 실시예에서, 반도체 합금은 이온 주입 프로세스를 기반으로 형성될 수 있고, 여기서 적절한 사전 비정질화 단계가, 반도체 합금을 형성하기 위해 요구된 원자 종을 통합시킨 이후 능동 영역을 재결정화시키기 위한 개선된 어닐링 기술과 함께 사용될 수 있다. 이러한 것을 위해, 도 1a ~ 4e를 참조하여 앞서 설명된 바와 동일한 마스킹 방식이 사용될 수 있고, 그러나 여기서 능동 영역을 선택적으로 리세스시켜 다시 채우는 것 대신에, 대응하는 마스크가, 능동 영역의 물질의 선택적 제거를 요구함 없이, 주입 프로세스를 위해 사용될 수 있다. 더욱이, 이러한 경우에, 대응하는 마스크 층이 레지스트 마스크의 형태로 제공될 수 있고, 그럼으로써 프로세스 복잡도가 감소될 수 있다.As a result, what is disclosed herein individually determines the transistor performance of N-channel transistors and P-channel transistors based on embedded semiconductor alloy materials that provide the desired type of strain in at least a portion of each channel region. Provide technology to enhance In some demonstrative embodiments, a single type of semiconductor alloy may be used with a silicon-based architecture, where a substantially continuous semiconductor alloy is, for example, corresponding isolation structures, whether or not SOI bulk configuration is considered. By providing each semiconductor alloy in between and forming each capping layer of the initial semiconductor material, it can be formed in one of the active regions, thereby providing a high process compatibility with the conventional method. In other active regions, the semiconductor alloy can be suitably patterned to fill a silicon-based material in the central portion of the active region, whereby different types of strain can be produced, while nevertheless at least in the active region In the central region, high process compatibility with conventional gate patterning and gate dielectric formation processes can be provided. As a result, enhanced overall device performance can be obtained without unduly complicating the process. In one exemplary embodiment, the semiconductor alloy may be comprised of silicon / germanium, where a substantially continuous silicon / germanium alloy may be provided with a silicon based upper semiconductor layer, and an N-channel transistor The performance gains, and the patterned silicon / germanium alloy in the active region of the P-channel transistor, can enhance hole mobility. In another exemplary embodiment, semiconductor alloys with inherently lower lattice constants compared to silicon may be used, whereby opposite strain characteristics may be made as compared to silicon / germanium alloys. In some example embodiments, forming the semiconductor alloy in the first active region and the second active region may be performed in a common process sequence, thereby reducing process complexity, while in other example embodiments, Enhanced flexibility in designing the respective properties for dopant concentration, type of alloy, and concentration gradient can be achieved by individually providing each semiconductor alloy to a different transistor type. To that end, in some exemplary embodiments, an efficient selective epitaxial growth technique may be employed to selectively refill the recess with a suitable etch step and subsequently a suitable semiconductor alloy to recess one or more of the active regions in a common process. Can be used together. In another exemplary embodiment, the semiconductor alloy may be formed based on an ion implantation process, where appropriate pre-amorphization steps recrystallize the active region after incorporating the atomic species required to form the semiconductor alloy. Can be used in conjunction with an improved annealing technique. For this purpose, the same masking scheme as described above with reference to FIGS. 1A-4E can be used, but instead of selectively recessing and refilling the active region, a corresponding mask is used to select the material of the active region. Without requiring removal, it can be used for the implantation process. Moreover, in this case, the corresponding mask layer can be provided in the form of a resist mask, thereby reducing the process complexity.

앞서 설명된 특정 실시예들은 단지 예시적인 것인데, 왜냐하면, 본 발명은 본 명세서에서의 설명을 통해 혜택을 받는 종래 기술분야에서 숙련된 기술을 가진 자들에게는 명백한 것으로 다르지만 등가적인 방법으로 수정 및 실시될 수 있기 때문이다. 예를 들어, 앞서 설명된 프로세스 단계들은 다른 순서로 수행될 수 있다. 더욱이 아래의 특허청구범위에서 설명된 바와 다른 것으로, 본 명세서에서 보여진 구성 혹은 설계의 세부적인 그 어떤 것도 본 발명을 한정하는 의미로 해석되어서는 안된다. 따라서, 명백한 것으로, 앞서 개시되는 특정 실시예들은 변경 혹은 수정될 수 있고, 그리고 이러한 모든 변형들은 본 발명의 범위 및 사상 내에 있는 것으로 고려된다. 이에 따라, 본 명세서에서 추구하는 보호 범위는 아래의 특허청구범위에서 설명되는 바와 같다.The specific embodiments described above are merely exemplary, since the invention is apparent to those skilled in the art that would benefit from the description herein, but may be modified and practiced in an equivalent manner. Because there is. For example, the process steps described above may be performed in a different order. Moreover, other than as set forth in the claims below, nothing in detail of the construction or design shown herein should be construed as limiting the invention. Therefore, it is apparent that the specific embodiments disclosed above may be changed or modified, and all such modifications are considered to be within the scope and spirit of the present invention. Accordingly, the protection scope pursued herein is as described in the claims below.

Claims (14)

반도체 디바이스의 제 1 능동 영역과 제 2 능동 영역을 선택적 에칭 분위기에 노출시켜, 상기 제 1 능동 영역과 상기 제 2 능동 영역을 정의하는 분리 구조(isolation structure)에 대해 상기 제 1 능동 영역과 상기 제 2 능동 영역의 물질을 선택적으로 제거함으로써, 상기 제 1 능동 영역에는 제 1 개구를 형성하고, 상기 제 2 능동 영역에는 제 2 개구를 형성하는 단계와;Exposing the first active region and the second active region to a selective etching atmosphere to define an isolation structure that defines the first active region and the second active region; Selectively removing material in the second active region to form a first opening in the first active region and a second opening in the second active region; 상기 제 1 개구 및 상기 제 2 개구에 반도체 합금을 형성하는 단계와;Forming a semiconductor alloy in the first opening and the second opening; 상기 제 2 능동 영역에서의 상기 반도체 합금의 일부를 선택적으로 제거하여 상기 반도체 합금의 제 1 부분과 제 2 부분 사이에 형성되는 중앙 영역을 정의하는 단계와;Selectively removing a portion of the semiconductor alloy in the second active region to define a central region formed between the first portion and the second portion of the semiconductor alloy; 상기 제 1 능동 영역의 적어도 일부분 상에 반도체 물질로 된 층을 형성하는 단계와; 그리고Forming a layer of semiconductor material on at least a portion of the first active region; And 상기 반도체 물질로 상기 중앙 영역을 채우는 단계를 포함하는 것을 특징으로 하는 방법.Filling the central region with the semiconductor material. 제1항에 있어서,The method of claim 1, 상기 제 1 능동 영역 위에 제 1 게이트 전극을 형성하고 상기 제 2 능동 영역 위에 제 2 게이트 전극을 형성하는 단계를 더 포함하며,Forming a first gate electrode over the first active region and forming a second gate electrode over the second active region, 상기 제 2 게이트 전극은 상기 중앙 영역 위에 위치하는 것을 특징으로 하는 방법.And the second gate electrode is located above the central region. 제1항에 있어서,The method of claim 1, 상기 제 1 능동 영역 상에 상기 반도체 물질로 된 층을 형성하는 단계는, 상기 제 1 능동 영역을 리세스(recess)하고 상기 제 1 능동 영역에 상기 반도체 합금을 포함시키는 것을 포함하는 것을 특징으로 하는 방법.Forming a layer of the semiconductor material on the first active region comprises recessing the first active region and including the semiconductor alloy in the first active region. Way. 제1항에 있어서,The method of claim 1, 상기 반도체 물질로 된 층을 형성하는 단계는, 제 1 마스크 층(mask layer)을 기반으로 수행되고,The forming of the layer of the semiconductor material is performed based on a first mask layer, 상기 중앙 영역을 채우는 단계는, 제 2 마스크 층을 기반으로 수행되는 것을 특징으로 하는 방법.Filling the central region is performed based on a second mask layer. 제2항에 있어서,3. The method of claim 2, 상기 제 1 능동 영역 위에서 제 1 개구를 가지며 상기 중앙 영역 위에서 제 2 개구를 갖는 마스크 층을 제공하고 상기 마스크 층의 제 1 개구와 상기 마스크 층의 제 2 개구를 게이트 전극 물질로 채움으로써, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극이 형성되는 것을 특징으로 하는 방법.Providing a mask layer having a first opening above the first active region and having a second opening above the central region and filling the first opening of the mask layer and the second opening of the mask layer with a gate electrode material; And a first gate electrode and the second gate electrode are formed. 제5항에 있어서,The method of claim 5, 상기 마스크 층의 제 2 개구를 통과하는 상기 중앙 영역을 정의하는 단계를 더 포함하는 것을 특징으로 하는 방법.Defining the central region passing through the second opening of the mask layer. 제6항에 있어서,The method according to claim 6, 상기 마스크 층의 제 2 개구를 덮는 제 2 마스크 물질을 기반으로 상기 마스크 층의 제 1 개구를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.Forming a first opening of the mask layer based on a second mask material covering the second opening of the mask layer. 제7항에 있어서,The method of claim 7, wherein 상기 마스크의 제 2 개구를 통해 상기 반도체 물질로 상기 중앙 영역을 채우는 단계와; 그리고Filling the central region with the semiconductor material through the second opening of the mask; And 상기 제 1 능동 영역 위에 상기 반도체 물질로 된 층을 형성하는 단계와; 그리고Forming a layer of the semiconductor material over the first active region; And 상기 제 2 능동 영역 위에 상기 반도체 물질로 된 또 하나의 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.Forming another layer of said semiconductor material over said second active region. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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