KR101371438B1 - 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자 및 그 제조방법 - Google Patents

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서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자가 개시되며, 상기 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자는 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자로서, 제1 전극층; 상기 제1 전극층 상에 형성되는 저항변화층; 상기 저항변화층 상에 형성되는 다중 전극층; 및 상기 다중 전극층 상에 형성되는 제2 전극층을 포함하되, 상기 다중 전극층은 전기적으로 분리 형성되는 복수의 전극을 포함하고, 상기 복수의 전극은 그 각각에 대하여 상기 저항변화층이 서로 다른 동작 전압을 가지도록 서로 다른 물질로 형성될 수 있다.

Description

서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자 및 그 제조방법{MULTI-BIT RESISTIVE SWITCHING MEMORY WITH DIFFERENT ELECTRODES AND FABRICATION METHOD THEREOF}
본원은 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자 및 그 제조방법에 관한 것이다.
최근, 스마트폰, 태블릿 PC 등의 휴대용 전자제품의 급속한 발전으로 이들 제품의 주요 저장매체로서 플래시 메모리의 수요가 증가하고 있다. 고집적 플래시 메모리를 구현하기 위해서는 메모리 셀의 크기를 줄이는 것이 가장 일반적인 방법이다. ITRS(International technology road-map for semiconductors)에서는 현재 주류인 부유게이트(floating gate) 플래시 메모리의 셀 크기를 더 감소하는 것이 한계에 도달할 것이라고 예상하고 있다.
이를 대체할 차세대 비휘발성 메모리 소자는 3차원 CTF(Charge Trap Flash), 강유전체 커패시터를 이용한 FRAM(Ferroelectric Random Access Memory), TMR(Tunneling magneto-resistive) 막을 이용한 MRAM(Magnetic RAM), 칼코게나이트계 화합물(chalcogenide alloys)을 이용한 PRAM(Phase Change RAM), 그리고 저항 변화를 이용한 ReRAM(Resistance Switching RAM) 등이 주목받고 있다.
이 중, ReRAM 소자는 금속-절연막-금속(MIM: Metal-Insulator-Metal)의 간단한 구조로 공정이 단순하여 나노 사이즈로 소자를 제작, 고집적에 유리하며 저전압(<5V)/고속(<100ns) 동작이 가능하고 더욱이 동일한 저항변화 물질에서도 인가하는 전압의 크기에 따라서 단일 레벨 동작(Single-Level Operation)뿐만 아니라 1셀의 2비트 이상의 여러 비트로 동작할 수 있는 멀티비트 동작(multi-bit Operation)을 통하여 초고집적이 가능하다.
이러한 ReRAM의 장점으로 관련 연구가 많이 진행되었으나, 현재까지의 연구 방향이 소자의 속도 및 소모 전력 등의 동작성능 개선 및 집적도 향상에 초점이 맞추어져 있고, ReRAM의 멀티비트 동작 연구는 제한 전류(Compliance Current) 변화와 인가전압의 변화에 따른 저항 변화 현상에 초점이 맞춰져 있다.
특히, 멀티비트 저항변화 메모리 소자를 구현하기 위해서 제한 전류(Compliance Current), 또는 인가전압의 변화를 주어 멀티비트를 구현하였던 기존의 방식이 재현성이 떨어지고 레벨간 미세한 저항값 차이와 시간의 경과에 따른 저항값의 변화로 인하여 오동작을 일으키는 문제가 있었다. 따라서 멀티비트 저항변화 메모리 소자에 있어서, 재현성 및 신뢰성을 확보할 수 있는 멀티비트 동작에 대한 연구가 필요한 시점이다.
본원은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 재현성 및 신뢰성이 높고 고집적이 가능하며 효율적인 제조 공정을 통해 제조될 수 있는 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본원의 제1 측면에 따른 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자는 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자로서, 제1 전극층; 상기 제1 전극층 상에 형성되는 저항변화층; 상기 저항변화층 상에 형성되는 다중 전극층; 및 상기 다중 전극층 상에 형성되는 제2 전극층을 포함하되, 상기 다중 전극층은 전기적으로 분리 형성되는 복수의 전극을 포함하고, 상기 복수의 전극은 그 각각에 대하여 상기 저항변화층이 서로 다른 동작 전압을 가지도록 서로 다른 물질로 형성될 수 있다.
또한, 상기한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본원의 제2 측면에 따른 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자 제조방법은 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자 제조방법으로서, (a) 기판 상에 제1 전극층, 저항변화층, 및 절연체를 순차적으로 적층하는 단계; (b) 상기 절연체를 패터닝하고 패터닝된 부분에 복수의 전극 중 하나에 대응하는 물질을 증착하는 공정을 반복하여 상기 절연체를 사이에 두고 서로 이격되는 복수의 전극을 형성함으로써 다중 전극층을 구비하는 단계; 및 (c) 상기 다중 전극층 상에 제2 전극층을 적층하는 단계를 포함하되, 상기 복수의 전극은 그 각각에 대하여 상기 저항변화층이 서로 다른 동작 전압을 가지도록 서로 다른 물질로 형성될 수 있다.
전술한 본원의 과제 해결 수단에 의하면, 저항변화층 상부에 서로 다른 재질로 형성되는 복수의 전극을 전기적으로 분리 배치하고 이러한 복수의 전극을 모두 덮는 제2 전극층을 구비함으로써, 저항변화층이 인접하는 상부 전극의 재질에 따라 서로 다른 동작 전압을 갖는 재료적인 특성에 따라 멀티비트 동작이 구조적, 재료적으로 구현될 수 있어, 전기적인 제어를 통한 멀티비트 동작의 구현에 비하여 재현성, 신뢰성 및 안정성이 크게 향상될 수 있다.
또한, 전술한 본원의 과제 해결 수단에 의하면, 본 멀티비트 저항변화 메모리 소자는 새로운 창안임에도 이를 제조함에 있어서 기존의 제조 공정 기술을 그대로 이용할 수 있어 효율적인 제조가 이루어질 수 있고, 이에 따라 높은 시장성이 확보될 수 있다.
도 1은 본원의 일 실시예에 따른 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자의 개략적인 단면도이다.
도 2 내지 도 5는 본원의 일 실시예에 따른 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자 제조방법을 단계적으로 설명하기 위한 개략적인 단면도이다.
도 6은 본원의 일 실시예에 따른 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자 제조방법의 흐름도이다.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. 본원 명세서 전체에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 본원 명세서 전체에서 사용되는 정도의 용어 "~(하는) 단계" 또는 "~의 단계"는 "~ 를 위한 단계"를 의미하지 않는다.
본원 명세서 전체에서, 마쿠시 형식의 표현에 포함된 “이들의 조합”의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.
이하에서는 본원의 일 실시예에 따른 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자(이하 '본 멀티비트 저항변화 메모리 소자'라 함)에 대해 설명한다.
도 1은 본원의 일 실시예에 따른 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자의 개략적인 단면도이다.
도 1을 참조하면, 본 멀티비트 저항변화 메모리 소자는 제1 전극층(1)을 포함한다.
도1을 참조하면, 제1 전극층(1)은 하부 전극(bottom electrode)일 수 있다. 예시적으로, 제1 전극층(1)은 Al, Pt, Ru, Ir, Ni, TiN, Ti, Co, Cr, W, Cu, Hf 또는 이들의 조합으로 이루어질 수 있다.
또한, 본 멀티비트 저항변화 메모리 소자는 저항변화층(3)을 포함한다.
도 1을 참조하면, 저항변화층(3)은 제1 전극층(1) 상에 형성된다.
저항변화층(3)은 저항변화물질(resistive switching material)을 포함하는 층이다. 제1 전극층(1) 및 제2전극층(7)에 소정의 바이어스(bias)가 인가되면, 인가되는 바이어스에 따라 저항변화층(3) 내부의 공공(vacancy)에 의하여 필라멘트 전류 경로(filamentary current path)가 생성되거나 또는 기생성된 필라멘트 전류 경로가 소멸된다.
이러한 필라멘트 전류 경로의 생성 또는 소멸에 의하여 저항변화층(3)이 서로 구별되는 두 저항상태를 갖게 된다. 즉, 필라멘트 전류 경로가 생성된 경우 저항이 낮은 상태가 되고, 필라멘트 전류 경로가 소멸된 경우 저항이 높은 상태가 된다. 이 때, 특정 전압을 인가하여 저항변화층(3) 내에 필라멘트 전류 경로를 생성시켜 저항변화층(3)이 저항이 낮은 상태가 되게 하는 것이 셋(set) 동작이고 필라멘트 전류 경로가 생성된 저항이 낮은 상태가 셋(set) 상태이며, 상기 특정 전압이 셋 전압이다. 또한, 다른 특정 전압을 인가하여 기생성된 필라멘트 전류 경로를 소멸시켜 저항변화층이 저항이 높은 상태가 되게 하는 것이 리셋(reset) 동작이고 필라멘트 전류 경로가 소멸된 저항이 높은 상태가 리셋(reset) 상태이며, 상기 다른 특정 전압이 리셋 전압이다.
예시적으로, 저항변화층이 셋(set) 상태인 경우 해당 저항변화 비휘발성 메모리 소자에는 1이 저장된 것으로 인식될 수 있고, 저항변화층이 리셋(reset) 상태인 경우 해당 저항변화 비휘발성 메모리 소자에는 0이 저장된 것으로 인식될 수 있다.
저항변화층(3)은 바이어스 인가에 따라 두 가지 이상의 저항 특성을 가지는 저항변화물질로 형성될 수 있다. 예시적으로, 저항변화층(3)은 전이금속 산화물(TMO: Transition Metal Oxide), 페로브스카이트(perovskite) 계열의 물질 또는 칼코지나이드(calcogenide) 계열의 물질 등을 통해 형성될 수 있다.
페로브스카이트 계열의 물질인 경우 STO(SrTiO), PCMO(PrCaMnO) 또는 GST(GeSbTe) 등일 수 있으며, 칼코지나이드 계열의 물질인 경우 Ag, Cu 등이 도핑된 GeSe, Ag2S 또는 Cu2S 등일 수 있다. 또한, 전이금속 산화물인 경우 NiO, TiO2, HfO, Nb2O5, ZnO, ZrO2, WO3 또는 CoO 등일 수 있다.
이러한 저항변화층(3)은 후술할 서로 다른 재질을 갖는 복수의 전극(51, 52, 53) 각각에 대하여 서로 다른 동작 전압(셋 전압 및 리셋 전압)을 가질 수 있다. 이에 대해서는 다중 전극층(5)의 구성을 설명하면서 복수의 전극(51, 52, 53)과 연계하여 보다 구체적으로 설명하기로 한다.
또한, 본 멀티비트 저항변화 메모리 소자는 다중 전극층(5)을 포함한다.
도 1을 참조하면, 다중 전극층(5)은 저항변화층(3) 상에 형성된다.
다중 전극층(5)은 전기적으로 분리 형성되는 복수의 전극(51, 52, 53)을 포함한다. 도 1을 참조하면, 복수의 전극(51, 52, 53)이 전기적으로 분리 형성된다는 것은 복수의 전극(51, 52, 53) 각각이 저항변화층(3) 및 제2 전극층(7)에 개별적으로 연결되고, 복수의 전극(51, 52, 53)끼리는 그 사이마다 절연체(55) 등을 두어 전기적으로 차단되도록 형성됨을 의미할 수 있다.
즉, 복수의 전극(51, 52, 53)은 저항변화층(3) 및 제2 전극층(7)과 개별적으로 맞닿도록 서로 이격되어 형성될 수 있다. 또한 도 1을 참조하면, 다중 전극층(5)은 복수의 전극(51, 52, 53) 사이에 개재되는 절연체(55)를 포함할 수 있다.
이러한 복수의 전극(51, 52, 53)은 그 각각에 대하여 저항변화층(3)이 서로 다른 동작 전압을 가지도록 서로 다른 물질로 형성된다. 여기서 동작 전압이라 함은, 저항변화층(3)을 앞서 살핀 셋(set) 상태 또는 리셋(reset) 상태로 전환시켜주는데 필요한 전압일 수 있다. 동작 전압은 셋 전압 및 리셋 전압을 동시에 의미할 수도 있지만, 셋 전압만을 의미할 수도 있다. 이를테면 복수의 전극(51, 52, 53)은 그 각각에 대하여 저항변화층(3)이 서로 다른 셋 전압을 가지도록 서로 다른 물질로 형성될 수 있다.
보다 구체적으로, 복수의 전극(51, 52, 53)은 서로 다른 일 함수를 갖는 금속으로 형성될 수 있다. 저항변화 메모리 소자에 있어서, 저항변화층(3)에 포함되는 저항변화물질의 동작 전압은 인접하는 상부 금속의 일 함수 값에 따라 달라진다. 본원은 저항변화물질의 이 같은 특성을 활용하여, 저항변화층(3)과 제2 전극층(7) 사이에 절연체(55) 등에 의해 분리(isolation)되고 서로 다른 종류의 물질(즉, 서로 다른 일 함수를 갖는 물질)로 이루어진 복수의 전극(51, 52, 53)을 구비함으로써, 저항변화 메모리 소자에 인가되는 전압의 크기에 따라 저항변화층(3)에 필라멘트 전류 경로가 단계적으로 형성(set)되거나 제거(reset)될 수 있게 하였다.
이와 같이 복수의 전극(51, 52, 53) 각각의 재료적인 특성(일 함수)에 따라, 저항변화층(3) 중 복수의 전극(51, 52, 53) 각각과 맞닿아 대응되는 부분에 필라멘트 전류 경로가 형성(set)되거나 제거(reset)되게 하는 동작 전압이 달라지게 되므로, 서로 다른 크기의 동작 전압 인가를 통해 단일 셀 멀티비트(multi-bit) 동작이 쉽게 이루어질 수 있다.
특히, 복수의 전극(51, 52, 53) 자체의 재료적인 특성에 따라 서로 구분되는 셋 전압 값을 갖도록 구조적인 배치를 함으로써, 기존과 같이 전압 인가 등의 미세한 제어를 통해 불안정한 멀티비트가 구현되는 것이 아니라, 명확하게 구분되는 각각의 셋 전압 및 리셋 전압에 맞춘 전압 인가에 따라 단계적으로 멀티비트가 구현될 수 있어, 재현성 및 신뢰성이 크게 향상될 수 있다.
예시적으로 도 1에 나타난 바와 같이, 복수의 전극(51, 52, 53)은 제1 셋 전압(V1)을 갖는 제1 전극(51), 제2 셋 전압(V2)을 갖고 제1 전극(51)과 이격되어 형성되는 제2 전극(52), 및 제3 셋 전압(V3)을 갖고 제2 전극과 이격되어 형성되는 제3 전극(53)일 수 있다. 또한 도 1에 나타난 바와 같이, 다중 전극층(5)은 제1 전극(51)과 제2 전극(52)의 사이 및 제2 전극(52)과 제3 전극(53)의 사이에 개재되는 절연층(55)을 포함할 수 있다.
이렇게 서로 다른 재료적인 특성(일 함수)를 갖는 3개의 전극(51, 52, 53)을 통한 멀티비트(2비트) 동작을 도 1을 참조하여 예시적으로 설명하면 다음과 같다.
먼저, V1, V2, V3는 V1<V2<V3의 관계에 있는 것으로 가정한다. 여기서, V1, V2, V3 각각은 특정 값일 수도 있지만, 특정 수치 범위일 수도 있다. 이는 저항변화 메모리에 있어서, 셋 전압과 리셋 전압이 특정한 값이라기보다는 소정의 산포(distribution)를 갖는 수치 범위일 수 있기 때문이다.
첫째로, 리셋 상태에서는 저항변화층(3)에 필라멘트 전류 경로가 형성되지 않는다. 둘째로, V1의 셋 전압이 본 멀티비트 저항변화 메모리 소자에 인가되면, 제1 전극(51)과 맞닿아 대응되는 부분(도 1에서 보았을 때 저항변화층(3)의 왼쪽 부분)에 필라멘트 전류 경로가 형성된다. 셋째로, V2의 셋 전압이 본 멀티비트 저항변화 메모리 소자에 인가되면, 제2 전극(52)과 맞닿아 대응되는 부분(도 1에서 보았을 때 저항변화층(3)의 중앙 부분)에 필라멘트 전류 경로가 형성된다. 넷째로, V3의 셋 전압이 본 멀티비트 저항변화 메모리 소자에 인가되면, 제3 전극(53)과 맞닿아 대응되는 부분(도 1에서 보았을 때 저항변화층(3)의 오른쪽 부분)에 필라멘트 전류 경로가 형성된다. 이러한 셋 전압 인가를 통해 단일 셀 2비트 동작이 구현될 수 있다.
또한, 본 멀티비트 저항변화 메모리 소자는 제2 전극층(7)을 포함한다.
도 1을 참조하면, 제2 전극층(7)은 다중 전극층(5) 상에 형성된다.
도1을 참조하면, 제2 전극층(7)은 상부 전극(top electrode)일 수 있다. 예시적으로, 제2 전극층(7)은 Al, Pt, Ru, Ir, Ni, TiN, Ti, Co, Cr, W, Cu, Hf 또는 이들의 조합으로 이루어질 수 있다.
이와 같이, 본원은 기존 저항변화 메모리의 구조인 금속-절연막-금속(MIM: Metal-Insulator-Metal)을 기반으로 하되, 저항변화물질이 상부에 인접하는 금속에 따라 다른 셋 전압 및 리셋 전압을 갖는 특성을 이용하여 멀티비트 동작을 신뢰성 및 재현성 높게 구현하고자 한 것이다.
보다 구체적으로, 본원의 서로 다른 종류의 상부 물질(금속)을 사용하여 동일한 셀 내에서 각각 동작 전압이 다른 저항변화 메모리를 구조적, 재료적으로 구현함으로써, 기존의 멀티비트 저항변화 메모리 소자를 구현하는 방법인 제한 전류(Compliance Current) 변화 또는 인가전압을 변화시키는 방식보다 신뢰성이 높고 안정적인 멀티비트 동작을 할 수 있는 저항변화 메모리가 제공될 수 있다.
이하에서는 본원의 일 실시예에 따른 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자 제조방법이하 '본 멀티비트 저항변화 메모리 소자 제조방법'이라 함 에 대해 설명한다. 다만, 이는 앞서 설명한 본원의 일 실시예에 따른 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자를 제조하는 방법에 관한 것이므로, 앞서 살핀 구성과 동일하거나 유사한 구성에 대하여는 동일한 도면 부호를 사용하고, 중복되는 설명은 간략히 하거나 생략하기로 한다.
도 2 내지 도 5는 본원의 일 실시예에 따른 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자 제조방법을 단계적으로 설명하기 위한 개략적인 단면도이고, 도 6은 본원의 일 실시예에 따른 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자 제조방법의 흐름도이다.
도 2 및 도 6을 참조하면, 본 멀티비트 저항변화 메모리 소자 제조방법은 기판(도면에는 도시되지 않음) 상에 제1 전극층(1), 저항변화층(3), 및 절연체(55)를 순차적으로 적층하는 단계(S1)를 포함한다. 이러한 순차적인 적층은 스퍼터링, 이빔(E-beam), 증발기(evaporator), CVD, ALD 등에 의한 증착을 통해 이루어질 수 있다.
참고로, 도 2는 절연체(55) 상에 후술할 패시베이션(passivation) 층(91) 및 포토레지스트(photoresist)까지 형성된 상태를 도시하고 있다.
또한 도 2, 도 3a 내지 도 5b, 및 도 6을 참조하면, 본 멀티비트 저항변화 메모리 소자 제조방법은 절연체(55)를 패터닝하고 패터닝된 부분에 복수의 전극(51, 52, 53) 중 하나에 대응하는 물질을 증착하는 공정을 반복하여 절연체(55)를 사이에 두고 서로 이격되는 복수의 전극(51, 52, 53)을 형성함으로써 다중 전극층(5)을 구비하는 단계(S2)를 포함한다.
앞서 본 멀티비트 저항변화 메모리 소자를 설명하면서 살핀 바와 같이, 복수의 전극(51, 52, 53)은 그 각각에 대하여 저항변화층(3)이 서로 다른 동작 전압을 가지도록 서로 다른 물질로 형성된다.
보다 구체적으로 도 2를 참조하면, S2 단계는 절연체(55) 상에 패시베이션 층(91)을 증착하고 포토레지스트(93)를 도포하는 단계(S2 단계 중 제1 단계)를 포함할 수 있다. 다음으로 도 3a, 도 4a, 및 도 5a를 참조하면, S2 단계는 포토리소그래피 공정 및 에칭 공정을 통해 절연체(55)의 복수의 전극(51, 52, 53) 중 하나에 대응하는 부분을 패터닝하는 단계(S2 단계 중 제2 단계)를 포함할 수 있다. 다음으로 도 3b, 도 4b, 및 도 5b를 참조하면, S2 단계는 패터닝된 부분에 복수의 전극(51, 52, 53) 중 하나에 대응하는 물질을 증착하고 패시베이션 층(91)을 제거하는 단계(S2 단계 중 제3 단계)를 포함할 수 있다.
그리고, S2 단계에 포함되는 제1 내지 제3 단계는 복수의 전극(51, 52, 53)이 도 5b에 나타난 바와 같이 전부 형성될 때까지 반복될 수 있다.
여기서, 증착 공정, 포토리소그래피 공정, 에칭 공정 등은 반도체 분야의 통상의 기술자에게 자명한 공정이므로 상세한 설명은 생략하기로 한다. 즉, 본 멀티비트 저항변화 메모리 소자는 단일 셀 멀티비트 동작 구현을 재료적, 구조적인 관점에서 접근한 새로운 창안임에도, 이를 제조함에 있어서 기존의 제조 공정 기술을 그대로 이용할 수 있어 효율적인 제조가 이루어질 수 있고, 이에 따라 높은 시장성이 확보될 수 있다.
또한 도 1 및 도 6을 참조하면, 본 멀티비트 저항변화 메모리 소자 제조방법은 다중 전극층(5) 상에 제2 전극층(7)을 적층하는 단계(S3)를 포함한다. 이러한 적층 또한 스퍼터링, 이빔(E-beam), 증발기(evaporator), CVD, ALD 등에 의한 증착을 통해 이루어질 수 있다.
이하에서는 도 2 및 도 3a 내지 도 5b에 도시된 실시예에 따라 본 멀티비트 저항변화 메모리 소자 제조방법을 보다 구체적으로 설명한다.
우선 도 2에 나타난 바와 같이, 준비된 기판(도면에는 도시되지 않음) 상에 제1 전극층(1), 저항변화층(3), 및 절연체(55)를 순차적으로 증착한다(S1 단계).
다음으로, 절연체(55) 상에 패시베이션 층(91)을 증착하고 포토레지스트(93)를 도포한다(S2 단계 중 제1 단계). 그러고 나서 도 3a에 나타난 바와 같이, 포토리소그래피 공정 및 에칭 공정을 통해 절연체(55)의 제1 전극(51)에 대응하는 왼쪽 부분을 패터닝한다(S2 단계 중 제2 단계). 즉, S2 단계 중 제2 단계에서는, 제1 전극(51)이 증착될 공간이 형성되도록 절연체(55)를 패터닝하는 것이다. 그 다음으로 도 3b에 나타난 바와 같이, 패터닝된 부분에 제1 전극(51) 에 대응하는 물질을 증착하고 패시베이션 층(91)을 제거한다(S2 단계 중 제3 단계). 이로써 3개의 전극(51, 52, 53) 중 제1 전극(51)의 형성이 완료된다.
다음으로 도면에는 도시되지 않았으나 도 2 및 도 3b를 참조하여 설명하면, 도 3b에 나타난 절연체(55)와 제1 전극(51) 상에 도 2와 같은 패시베이션 층(91)을 증착하고 포토레지스트(93)를 도포한다(S2 단계 중 제1 단계). 그러고 나서 도4a에 나타난 바와 같이, 포토리소그래피 공정 및 에칭 공정을 통해 절연체(55)의 제2 전극(52)에 대응하는 중앙 부분을 패터닝한다(S2 단계 중 제2 단계). 즉, S2 단계 중 제2 단계에서는, 제2 전극(52)이 증착될 공간이 형성되도록 절연체(55)를 패터닝하는 것이다. 그러고 나서 도 4b에 나타난 바와 같이, 패터닝된 부분에 제2 전극(52) 에 대응하는 물질을 증착하고 패시베이션 층(91)을 제거한다(S2 단계 중 제3 단계). 이로써 제2 전극(52)의 형성이 완료된다.
다음으로 도면에는 도시되지 않았으나 도 2 및 도 4b를 참조하여 설명하면, 도 4b에 나타난 절연체(55), 제1 전극(51) 및 제2 전극(52) 상에 도 2와 같은 패시베이션 층(91)을 증착하고 포토레지스트(93)를 도포한다(S2 단계 중 제1 단계). 그러고 나서 도5a에 나타난 바와 같이, 포토리소그래피 공정 및 에칭 공정을 통해 절연체(55)의 제3 전극(53)에 대응하는 오른쪽 부분을 패터닝한다(S2 단계 중 제2 단계). 즉, S2 단계 중 제2 단계에서는, 제3 전극(53)이 증착될 공간이 형성되도록 절연체(55)를 패터닝하는 것이다. 그러고 나서 도 5b에 나타난 바와 같이, 패터닝된 부분에 제3 전극(53) 에 대응하는 물질을 증착하고 패시베이션 층(91)을 제거한다(S2 단계 중 제3 단계). 이로써 제3 전극(53)의 형성이 완료된다.
이렇게 S2 단계의 제1 내지 제3 단계가 3회 반복되고 나면, 제1 전극(51), 제2 전극(52), 및 제3 전극(53)의 형성이 완료되고, 각 전극들의 사이마다 절연체(55)가 배치되어 다중 전극층(5)이 저항변화층(3) 상에 형성되게 된다(도 5b 참조).
다음으로, 다중 전극층(5) 상에 제2 전극층(7)을 증착함으로써, 도 1에 나타난 바와 같은 본 멀티비트 저항변화 메모리 소자 의 제조가 완료된다(S3 단계).
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.
1: 제1 전극층 3: 저항변화층
5: 다중 전극층 51: 제1 전극
52: 제2 전극 53: 제3 전극
55: 절연체 7: 제2 전극층
91: 패시베이션 층 93: 포토레지스트

Claims (8)

  1. 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자로서,
    제1 전극층;
    상기 제1 전극층 상에 형성되는 저항변화층;
    상기 저항변화층 상에 형성되는 다중 전극층; 및
    상기 다중 전극층 상에 형성되는 제2 전극층을 포함하되,
    상기 다중 전극층은 전기적으로 분리 형성되는 복수의 전극을 포함하고,
    상기 복수의 전극은 그 각각에 대하여 상기 저항변화층이 서로 다른 동작 전압을 가지도록 서로 다른 일 함수를 갖는 물질로 형성되는 것인 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자.
  2. 제1항에 있어서,
    상기 동작 전압은 셋(set) 전압 및 리셋(reset) 전압인 것인 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자.
  3. 삭제
  4. 제1항에 있어서,
    상기 복수의 전극은 상기 저항변화층 및 상기 제2 전극층과 개별적으로 맞닿도록 서로 이격되어 형성되는 것인 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자.
  5. 제1항에 있어서,
    상기 다중 전극층은 상기 복수의 전극 사이에 개재되는 절연체를 더 포함하는 것인 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자.
  6. 제1항에 있어서,
    상기 복수의 전극은 제1 셋 전압을 갖는 제1 전극, 제2 셋 전압을 갖고 상기 제1 전극과 이격되어 형성되는 제2 전극, 및 제3 셋 전압을 갖고 상기 제2 전극과 이격되어 형성되는 제3 전극이고,
    상기 다중 전극층은 상기 제1 전극과 상기 제2 전극의 사이 및 상기 제2 전극과 상기 제3 전극의 사이에 개재되는 절연층을 더 포함하는 것인 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자.
  7. 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자 제조방법으로서,
    (a) 기판 상에 제1 전극층, 저항변화층, 및 절연체를 순차적으로 적층하는 단계;
    (b) 상기 절연체를 패터닝하고 패터닝된 부분에 복수의 전극 중 하나에 대응하는 물질을 증착하는 공정을 반복하여 상기 절연체를 사이에 두고 서로 이격되는 복수의 전극을 형성함으로써 다중 전극층을 구비하는 단계; 및
    (c) 상기 다중 전극층 상에 제2 전극층을 적층하는 단계를 포함하되,
    상기 복수의 전극은 그 각각에 대하여 상기 저항변화층이 서로 다른 동작 전압을 가지도록 서로 다른 일 함수를 갖는 물질로 형성되는 것인 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자 제조방법.
  8. 제7항에 있어서,
    상기 (b) 단계는,
    (b1) 상기 절연체 상에 패시베이션 층을 증착하고 포토레지스트를 도포하는 단계;
    (b2) 포토리소그래피 공정 및 에칭 공정을 통해 상기 절연체의 상기 복수의 전극 중 하나에 대응하는 부분을 패터닝하는 단계; 및
    (b3) 상기 패터닝된 부분에 상기 복수의 전극 중 하나에 대응하는 물질을 증착하고 상기 패시베이션 층을 제거하는 단계를 포함하되,
    상기 (b1) 내지 (b3) 단계는 상기 복수의 전극이 모두 형성될 때까지 반복되는 것인 서로 다른 종류의 전극을 이용한 멀티비트 저항변화 메모리 소자 제조방법.
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