KR101367671B1 - 마이크로전자 패키지 및 그 제조 방법 - Google Patents

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Abstract

마이크로전자 패키지는 제 1 표면 영역(125)을 갖는 제 1 기판(120)과 제 2 표면 영역(135)을 갖는 제 2 기판(130)을 포함한다. 제 1 기판은 제 1 표면(121)에서 제 1 피치(127)를 갖는 제 1 세트의 상호접속부(126)와 제 2 표면(222)에서 제 2 피치(129)를 갖는 제 2 세트의 상호접속부(128)를 포함한다. 제 2 기판은 제 2 세트의 상호접속부를 이용하여 제 1 기판에 연결되고 제 3 피치(237)를 갖는 제 3 세트의 상호접속부(236)와 마이크로비아(240)에 의해 서로 접속된 내부 도전층(233, 234)를 포함한다. 제 1 피치는 제 2 피치보다 작고, 제 2 피치는 제 3 피치보다 작으며, 제 1 표면 영역은 제 2 표면 영역보다 작다.

Description

마이크로전자 패키지 및 그 제조 방법{MICROELECTRONIC PACKAGE AND METHOD OF MANUFACTURING SAME}
본 발명의 개시된 실시예는 일반적으로 마이크로 전자 디바이스를 위한 패키징에 관한 것이고, 더 구체적으로는 고밀도 마이크로전자 패키지 내의 전기 배선의 분배에 관한 것이다.
집적 회로 다이(die) 및 다른 마이크로전자 디바이스는 통상적으로 패키지 내에 포함되어, 다른 기능 중에서, 전기 접속이 다이 및 소켓, 마더보드, 또는 다른 다음 단계 컴포넌트 사이에서 이루어지는 것을 가능하게 한다. 다이 크기는 줄어들고 상호접속 밀도는 증가함에 따라, 이러한 전기 접속은 다이에서 통상적으로 발견되는 더 작은 피치(pitch)와 다음 레벨 컴포넌트에서 통상적으로 발견되는 더 큰 피치(pitch) 모두를 매칭시키기 위해 크기조정(scale)되어야만 한다.
마이크로전자 패키지 내에서의 상호접속 크기조정(interconnect scaling)에 대한 하나의 기존 해결책은 다이 범프 피치(die bump pitch)로부터의 공간 변형(space transformation)을 처리(handle)하기 위한 단일의 고밀도 상호접속부(High Density Interconnect;HDI) 기판을 사용하는 것이고, 여기서 통상적인 피치 값은 시스템 보드 레벨 피치에 대해 150마이크로미터(마이크론 또는 μm)가 될 수 있고, 여기서 통상적인 피치 값은 1000μm, 즉, 1.0밀리미터(mm)가 될 수 있다. 이 해결책은 다이 라우팅(die routing)을 가능하게 하기 위해 매우 정교한 라인, 공간 비아 디자인 룰을 초래하고, 시스템 보드 레벨 피치에서의 인터페이스를 위해 매우 큰 기판 몸체 크기를 초래한다.
개시된 실시예는 첨부한 도면과 함께 다음의 발명의 상세한 설명을 판독하여 명확하게 이해될 것이다.
도 1은 본 발명의 실시예에 따른 마이크로전자 패키지의 평면도이다.
도 2는 본 발명의 실시예에 따른 도 1의 마이크로전자 패키지의 단면도이다.
도 3은 본 발명의 실시예에 따른 마이크로전자 패키지를 제조하는 방법을 도시하는 흐름도이다.
도 4는 본 발명의 다른 실시예에 따라 마이크로전자 패키지를 제조하는 방법을 도시하는 흐름도이다.
도시의 단순함 및 명료성을 위해, 도면은 구성을 대체적으로(general manner) 도시하고 있고, 본 발명의 설명된 실시예의 논의를 불필요하게 모호하게 하는 것을 피하기 위해 잘 알려진 기능 및 기술의 설명 및 상세는 생략될 수 있다. 또한, 도면에서의 요소는 반드시 일정 비율로 축소 또는 확대되어 도시되지 않는다. 예를 들어, 본 발명의 실시예의 이해를 향상시키는 것을 돕기 위해 도면에서의 일부 요소의 크기는 다른 요소에 비해 상대적으로 과장될 수 있다. 상이한 도면에서 동일한 참조 번호는 동일한 요소를 나타내고, 반면 유사한 참조 번호는 유사한 요소를 나타낼 수 있지만, 반드시 그런 것은 아니다.
설명 및 청구항에서 "제 1", 제 2", "제 3", "제 4"라는 용어 및 기타 유사용어는, 있다면, 유사한 요소를 구분하기 위해 사용되고 반드시 특정한 순차적 또는 시간적 순서를 설명하기 위한 것은 아니다. 이렇게 사용된 용어는 적절한 상황 하에서 상호교환가능하여서 본 명세서에서 설명된 본 발명의 실시예는 예를 들어, 본 명세서에서 도시된 아니면 설명된 것과는 다른 순서대로 작동이 가능함을 이해하여야한다. 유사하게, 방법이 일련의 단계를 포함한다고 본 명세서에서 설명된다면, 본 명세서에서 나타난 바와 같은 이러한 단계의 순서는 반드시 이러한 단계가 수행될 수 있는 유일한 순서가 아니며, 언급된 단계 중 어떤 것은 누락될 수도 있고/또는 본 명세서에서 설명되지 않은 어떤 다른 단계는 방법에 추가될 수도 있다. 또한, "구비하는", "포함하는", "갖는"이라는 용어 및 이들의 임의의 변형은 비배타적인 포함을 포괄하도록 의도되어서, 여러 요소를 포함하는 프로세스, 방법, 제품, 또는 장치는 이러한 요소에 반드시 제한되지는 않고, 명시적으로 열거되지 않거나 이러한 프로세스, 방법, 제품, 또는 장치에 고유하지 않은 다른 요소를 포함할 수도 있다.
설명 및 청구항에서 "좌측", "우측", "정면", "후면", "상부", "하부", "위", "아래"라는 용어 및 기타 유사용어는, 있다면, 설명적인 목적을 위해 사용되고 반드시 영구적인 상대적 위치를 설명하기 위한 것은 아니다. 이렇게 사용된 용어는 적절한 상황 하에서 상호교환가능하여서 본 명세서에서 설명된 본 발명의 실시예는 예를 들어, 본 명세서에서 도시된 아니면 설명된 것과는 다른 방향으로 작동이 가능함이 이해될 것이다. 본 명세서에서 사용된 "연결된"이라는 용어는, 전기적 또는 비전기적인 방식으로 직접적으로 또는 간접적으로 연결되는 것으로서 정의된다. 서로 "인접한" 것으로서 본 명세서에서 설명된 객체는 그 단어가 사용된 콘텍스트에 따라 적절하게, 서로 물리적 접촉을 하거나, 서로 매우 근접하거나, 서로 동일한 일반 구역 또는 영역에 있을 수 있다. 본 명세서에서 "일 실시예에서"라는 표현은 반드시 모두가 동일할 실시예를 지칭하는 것은 아니다.
본 발명의 일 실시예에서, 마이크로전자 패키지는 제 1 표면 영역을 갖는 제 1 기판과 제 2 표면 영역을 갖는 제 2 기판을 포함한다. 제 1 기판은 제 1 표면에서의 제 1 피치를 갖는 제 1 세트의 상호접속부(a first set of interconnects)와 제 2 표면에서 제 2 피치를 갖는 제 2 세트의 상호접속부를 포함한다. 제 2 기판은 제 2 세트의 상호접속부를 사용하여 제 1 기판에 연결되고 제 3 피치를 갖는 제 3 세트의 상호접속부 및 마이크로비아(microvia)와 함께 서로 연결되는 제 1 내부 도전층(internal electrically conductive layer) 및 제 2 내부 도전층을 포함한다. 제 1 피치는 제 2 피치보다 작고, 제 2 피치는 제 3 피치보다 작으며, 제 1 표면 영역은 제 2 표면 영역보다 작다.
다이 범프 피치로부터 시스템 보드 레벨 피치로의 공간 변형을 처리하기 위해 기존 마이크로전자 패키징 솔루션은 HDI 기판을 이용한다고 상술되었다. HDI 기판의 비용구조는 최소―및 구현하기에 더 비싼―디자인 룰을 달성하기 위해 필요한 기술에 의해 주로 결정된다. 하지만, 이들 최소 디자인 규칙은 실제로 다이 섀도우(shadow) 아래 영역 및 다이 에지로부터의 신호 라우팅의 처음 몇 밀리미터에서만 필요하다. 따라서, 기존 접근방식에서, 비용은 기판의 총 영역 중 오직 약 20%영역의 요구사항(requirements)에 의해 초래된다.
본 발명의 실시예는 HDI 기판(substrate) 및 HDI PCB(Printed Circuit Board) 기술을 조합하여 패키징 솔루션―중앙 처리 장치(Central Processing Unit;CPU) 및 칩셋 패키징 및 기타 유사 구성요소에 대해 유용함―을 야기하고 이 솔루션은 전술한 기존 패키징 솔루션보다 훨씬 더 비용 효과적이다. 이를 달성하기 위해, 본 발명의 실시예는 공간 변형을 두 가지 레벨로 나누어(break), 각각이 기본적으로 상이한 비용 구조를 갖는다. 시스템 레벨 인터페이스는 HDI PCB 디자인 규칙 및 재료를 사용하여 제조되는 제 1 기판에 의해 처리된다. 다이 레벨 인터페이스는 제 2 기판에 의해 처리되며, 이의 크기는, 더 제한적인 다이 레벨 디자인 규칙 및 재료를 사용하여 제조된, HDI PCB 기판 레벨에서 상호접속을 지원하기 위해 요구되는 최소한으로 제한될 수 있다. 다이 레벨 디자인 규칙의 비용은 PCB 디자인 규칙의 비용을 10배 혹은 그 이상 초과할 수 있기 때문에, 본 발명의 실시예는 기존 기술의 비용 구조보다 현저하게 적은 비용 구조를 산출한다.
본 발명의 실시예는 비용 절감 및 다른 요인의 면에서, 하이엔드 서버 CPU 또는 그래픽 처리 유닛(Graphic Processing Unit;GPU) 패키징 기술의 환경에서 특히 가치있을 수 있다. 이러한 기술 영역은 제품 필요조건을 만족시키기 위해 매우 큰 형상 계수(form factors) 및 층 카운트(layer counts)를 필요로 하며, 기존 패키징 프로세스 하에서는 매우 비싼 HDI 기판을 야기한다. 이하에서 자세하게 설명되는 바와 같이, 패키징 공간 변형을 두 기판에 걸쳐 나눔으로써, 전체적으로 더 낮은 비용 구조가 달성될 수 있다.
본 발명의 소정 실시예에서 다이가 최종 패키지에서 부착되기 이전에 제 1 기판 및 제 2 기판이 제조되고 서로 부착된다. 이는 양호한 다이를 낭비하는 것 없이 산출될 기판층 및 다른 곳에서의 결점이 처리되도록 허용하고, 따라서 비용을 감소시키고 효율성을 증가시킨다. 추가적으로, 다이 및 기판 제조는 병렬로 수행될 수 있어서, 처리량 시간(throughtput time)을 감소시킨다.
이제 도면을 참조하면, 도 1은 본 발명의 실시예에 따른 마이크로전자 패키지(100)의 평면도이고 도 2는 단면도이다. 도 1 및 도 2에서 도시된 바와 같이, 마이크로전자 패키지(100)는 마이크로전자 다이(110), 기판(120), 및 기판(130)을 포함한다. 기판(120)은 표면 영역(125)을 갖는 표면(121), 표면(121)에 대향하는 표면(222), 표면(121)에서 피치(227)를 갖는 상호접속부의 세트(a set of interconnects)(226), 표면(222)에서 피치(229)를 갖는 상호접속부의 세트(228)를 갖는다. 기판(130)은 표면 영역(135)을 갖는 표면(131), 표면(131)에 대향하는 표면(232), 피치(237)를 갖는 상호접속부의 세트(236), 및 마이크로비아(140)에 의해 서로 접속되는 내부 도전층(233 및 234)을 갖는다.
피치(227)은 피치(229)보다 작고, 피치(229)는 피치(237)보다 작고, 표면 영역(125)는 표면 영역(135)보다 작다. 따라서, 기판(120)은 정교한 라인, 공간 및 비아 디자인 규칙을 갖고 전형적인 제어된 붕괴 칩 접속(C4) 피치(typical controlled collapse chip connect pitches)에서 다이(110)로의 접속을 허용한다. 기판(120)은 다이로부터 나온 입력/출력(IO), 전원, 및 접지 범프를 기판(130)으로 나타난 HDI PCB 기판상에 마운팅되기에 충분히 거친 더 큰 피치로 재분배한다. 서술된 바와 같이, 기판(130)은 일 면 상에서 기판(120)과 특정 피치에서 인터페이싱하는 것뿐만 아니라, 다른 면 상에서 소켓 또는 마더보드 또는 기타 유사 구성요소와 더 큰 피치에서 인터페이스한다. 본 발명의 실시예에 따라, 기판 어셈블리로서 지칭될 수 있는 조합인, 기판(120 및 130)의 조합은, CPU 또는 칩셋 패키지에서의 "기판"으로서의 역할을 할 수 있다.
마이크로비아(240)는, 이 용어의 통상적인 의미대로, 기판(130) 내의 두 인접한 층 사이에서만 흐르는(running) 접속임에 유의하여야한다. 이는 기판층의 전체 스택(an entire stack of substrate layers)을 거쳐 흐르는, PTH(Plated Through Hole)와 구별된다.
다이(110)는 상호접속부(226)를 사용하여 기판(120)에 연결되고, 기판(130)은 상호접속부(228)를 사용하여 기판(120)에 연결된다. 상호접속부(226)는 마이크로전자 패키지(100)를 소켓 또는 유사한 컴포넌트(또한 도시되지 않음)를 통해 마더보드 또는 기타 유사 구성요소(도시되지 않음)와 접속시킬 수 있다. 소켓 접속부는 임의의 핀 그리드 어레이(Pin Grid Array;PGA), 랜드 그리드 어레이(Land Grid Array;LGA), 볼 그리드 어레이(Ball Grid Array)를 포함하는, 임의의 적절한 타입이 될 수 있다.
상호접속부(226)는, 다이(110)의 밖으로 나오는 접속부의 제 1 레벨을 형성하는 상호접속부이며, 제 1 레벨 상호접속부(First Level Interconnect), 또는 FLI 로서 전통적으로 지칭된다. 유사하게, 상호접속부(236)는, 다이 패키지를 마더보드 또는 유사한 컴포넌트에 부착시키는 상호접속부이며, 제 2 레벨 상호접속부(Second Level Interconnect), 또는 SLI로서 전통적으로 지칭된다. 상호접속부(228)는 신규 상호접속 레벨을 나타내는데 이들은 기존 마이크로전자 패키지의 부분이 아닌 컴포넌트(기판(120))로의 접속을 형성하기 때문이다. 제 1 레벨 상호접속부 및 제 2 레벨 상호접속부에 대해 이미 존재하는 명명 스킴(naming scheme)에 따라, 상호접속부(228)에 대한 명칭으로서 "중간 레벨 상호 접속(Mid Level Interconnect)"("MLI")이 본 명세서에서 제안된다.
마이크로전자 디바이스의 제조사가 직면한 도전과제는 큰 다이에 대해 정교한 범프 피치(fine bump pitches)에서 고수율(high yielding) 어셈블리 프로세스를 제공하는 것이 가능한 프로세스를 개발하는 것이다. 검토되고 있는 일 프로세스는 열 압착(Thermo-Compression Bonding;TCB)이다. TCB 프로세스는 두껍고, 단단한 기판보다는 유연한 기판(예를 들어, 코어없는 기판)을 갖는 것으로부터 이점을 얻을 것이다. 따라서, 일 실시예에서, 기판(120)은 PTH 또는 다른 관통 홀이 없고 대신 마이크로비아가 모든 층을 접속시키는 코어없는 기판(coreless substrate)이다. 반면, 집적 전압 조절기 또는 기타 유사한 구성요소를 갖는 기판 어셈블리에 대한 요구는 기판(120)이 코어를 갖도록 요구할 수 있다. 따라서, 도시된 실시예에서, 기판(120)은 코어(225)를 포함한다.
소정 실시예에서, 마이크로전자 패키지(100)는 기판(120) 및 기판(130) 중 적어도 하나에 위치된 집적 패시브(passive) 디바이스(245)를 더 포함한다. 도시된 실시예에서, 집적 패시브 디바이스(245)는 기판(130)에 위치된다. 일례로서, 집적 패시브 디바이스(245)는 완전 집적형 전압 조절기(fully integrated voltage regulator) 또는 기타 유사한 구성요소에서 컴포넌트로서의 역할을 할 수 있다.
기판(120)이 코어 기판인 일부 실시예에서, 코어 자체는 400마이크로미터보다 크지 않은 두께를 갖는다. 동일한 또는 다른 실시예에서, 도 2에 도시된 바와 같이, 기판(120)은 200μm보다 크지 않은 지름을 갖는 복수의 관통 홀(251)을 포함한다. 동일한 또는 다른 실시예에서, 도 1에 도시된 바와 같이, 기판(120)은 도전성 트레이스(152)(단지 이의 두 개만 도시됨)를 포함하며 각각은 15마이크로미터보다 크지 않은 두께를 갖고 15마이크로미터보다 크지 않은 스페이스(153)에 의해 서로 분리된다. 동일한 또는 다른 실시예에서, 기판(130)은 도전성 트레이스(162)(단지 이의 두 개만 도시됨)를 포함하며 각각은 75마이크로미터보다 크지 않은 두께를 갖고 75마이크로미터보다 크지 않은 스페이스(163)에 의해 서로 분리된다.
도 3은 본 발명의 일 실시예에 따라 마이크로전자 패키지를 제조하는 방법(300)을 도시하는 흐름도이다. 일례로서, 방법(33)은 다이(110)를 포함하지 않는, 도 1에서 첫 번째로 도시된 마이크로전자 패키지(100)와 유사한 마이크로전자 패키지의 성형을 야기할 수 있다.
방법(300)의 단계(310)는 제 1 기판을 제공하는 것이다. 일례로서, 제 1 기판은 도 1에서 첫 번째로 도시된 기판(120)과 유사할 수 있다. 따라서, 일 실시예에서, 제 1 기판은 제 1 표면 영역을 갖고 제 1 표면에서의 제 1 피치를 갖는 제 1 세트의 상호접속부 및 제 2 표면에서 제 2 피치를 갖는 제 2 세트의 상호접속부를 포함하며, 제 1 피치는 제 2 피치보다 더 작다.
방법(300)의 단계(320)는 제 2 기판이 마이크로비아에 의해 서로 접속되는 제 1 및 제 2 내부 도전층을 갖는 기판 어셈블리를 형성하도록 제 1 기판을 제 2 기판에 부착시키는 것이다. 일례로서, 기판 어셈블리는 제 1 기판 및 제 2 기판에 유사한 기판의 조합(a combination of substrates)을 나타낼 수 있다. 일례로서, 마이크로비아는 도 2에서 도시된 마이크로비아(240)와 유사할 수 있다. 다른 예로서, 제 2 기판은 도 1에서 처음 도시된 기판(130)과 유사할 수 있다. 따라서, 일 실시예에서, 제 2 기판은 제 2 표면 영역을 가질 수 있고, 제 2 세트의 상호접속부를 사용하여 제 1 기판에 연결되며 제 3 피치를 갖는 제 3 세트의 상호접속부를 포함한다. 이 실시예에서, 제 2 피치는 제 3 피치보다 더 작고 제 1 표면 영역은 제 2 표면 영역보다 작다.
전술한 바와 같이, 본 발명의 소정 실시예에서 기판(120)은 코어없는 기판이다. 이들 실시예의 적어도 일부 및 기판(120)이 상대적으로 얇고 유연한 혹은 얇거나 유연한 다른 실시예에서, 기판은 손상 없이 처리하기가 어려울 수 있다. 이는 코어없는(및 다른) 패키지 어셈블리 프로세스에 대해 중요한 도전과제를 나타낼 수 있다. 단계(320)에서 설명된 바와 같은 기판(130)에 대해 사전 부착한(pre-attaching) 기판(120)은 강성 이슈(rigidity issue)를 해결하고 기존 어셈블리 및 테스트 방법이 사용되도록 허용한다. 단계(320)는 표준 플립 칩 또는 BGA 어셈블리 기술을 사용하여 수행될 수 있다.
방법(300)의 선택적(optional) 단계(330)는 기판 어셈블리를 보강(reinforce)하는 것이다. 일례로서, 선택적 단계(33)는 언더필(underfill) 재료 또는 코너 접착제 또는 유사한 요소를 기판 어셈블리에 추가하는 것을 포함할 수 있다.
방법(300)의 단계(340)는 테스트 결과를 획득하기 위해 기판 어셈블리에 대해 테스트를 수행하는 것이다. 이 단계는 다이 부착 이전에 발생하여, 본 명세서에 다른 곳에서 설명된 바와 같은 비용 절감 및 다른 장점을 야기한다는 것에 유의해야한다.
방법(300)의 단계(350)는 테스트 결과가 사전결정된 조건을 만족시키는 경우에만, 다이를 기판 어셈블리에 부착하는 것이다. 일례로서, 사전결정된 조건은 테스트 동작의 바람직한 또는 합격한 결과가 될 수 있다.
도 4는 본 발명의 실시예에 따라 마이크로전자 패키지를 제조하는 방법(400)을 도시하는 흐름도이다. 일례로서, 방법(400)은 다이(110)를 포함하는, 도 1에서 처음 도시된 마이크로전자 패키지(100)와 유사한 마이크로전자 패키지의 형성을 야기할 수 있다.
방법(400)의 단계(410)는 다이를 제공하는 것이다. 일례로서, 다이는 도 1에서 처음 도시된 다이(110)와 유사할 수 있다.
방법(400)의 단계(420)는 다이 어셈블리를 형성하기 위해 제 1 기판에 다이를 부착시키는 것이다. 일례로서, 제 1 기판은 도 1에서 첫 번째로 도시된 기판(120)과 유사할 수 있다. 따라서, 일 실시예에서, 제 1 기판은 제 1 표면 영역을 갖고 제 1 표면에서 제 1 피치를 갖는 제 1 세트의 상호접속부 및 제 2 표면에서 제 2 피치를 갖는 제 2 세트의 상호접속부를 포함하고 제 1 피치는 제 2 피치보다 작다. 다른 예시로서, 다이 어셈블리는 다이와 제 1 기판의 조합(combination)과 유사할 수 있다.
방법(400)의 선택적(optional) 단계(430)는 다이 어셈블리를 보강하는 것이다. 일례로서, 선택적 단계(430)는 언더필 재료 또는 코너 접착제 또는 기타 유사한 구성요소를 다이 어셈블리에 추가하는 것을 포함할 수 있다.
방법(400)의 단계(440)는 테스트 결과를 획득하기 위해 다이 어셈블리 상에서 테스트를 수행하는 것이다.
방법(400)의 단계(450)는 테스트 결과가 사전결정된 조건을 만족시키는 것을 필요충분조건으로(if and only of), 마이크로비아에 의해 서로 접속된 제 1 및 제 2 내부 도전층을 갖는 제 2 기판에 다이 어셈블리를 부착시키는 것이다. 일례로서, 마이크로비아는 도 2에서 도시된 마이크로비아(240)와 유사할 수 있다. 방법(300)에서와 같이, 사전결정된 조건은, 일례로서, 테스트 동작의 바람직한 또는 합격한 결과일 수 있다.
일례로서, 제 2 기판은 도 1에서 처음 도시된 기판(230)과 유사할 수 있다. 따라서, 일 실시예에서, 제 2 기판은 제 2 표면 영역을 갖고, 제 2 세트의 상호접속부를 사용하여 제 1 기판에 연결되며, 제 3 피치를 갖는 제 3 세트의 상호접속부를 포함한다. 이 실시예에서, 제 2 피치는 제 3 피치보다 작고 제 1 표면 영역은 제 2 표면 영역보다 더 작다.
본 발명이 특정 실시예를 참조하여 설명되었지만, 다양한 변형이 본 발명의 사상 또는 범위를 벗어남 없이 이루어질 수 있음이 당업자에 의해 이해될 것이다. 따라서, 본 발명의 실시예의 개시는 본 발명의 범위의 예시가 되도록 의도되며 제한되는 것으로서 의도되지 않는다. 본 발명의 범위가 첨부된 청구항에 의해 필요한 정도까지만 제한될 수 있음이 의도된다. 예를 들어, 당업자에게, 본 명세서에서 논의된 마이크로전자 패키지 및 관련된 구조 및 방법이 다양한 실시예에서 구현될 수 있으며, 특정한 이들 실시예의 이전 논의는 모든 가능한 실시예의 완전한 설명을 반드시 나타내지 않음이 쉽게 납득될 것이다.
추가적으로, 이점, 다른 장점 및 문제점에 대한 솔루션은 특정 실시예와 관련하여 설명되었다. 이점, 장점, 문제점에 대한 솔루션, 및 임의의 이점, 장점 또는 솔루션을 발생시킬 수 있는 임의의 요소 또는 요소들은, 임의의 또는 모든 청구항의 중요하고, 필요한, 또는 필수적인 특징 또는 요소로서 해석되어서는 안된다.
또한, 본 명세서에 개시된 실시예 및/또는 제한은, (1) 이들이 청구항에서 명시적으로 청구되지 않았고, (2) 균등론 하에 청구항의 명시적 요소 및/또는 제한의 균등물이라면, 본 명세서에서 개시된 실시예 및 제한은 전용(dedication)의 원리 하에서 대중에게 전용되지 않는다.
100 : 마이크로전자 패키지 110 : 다이
120,130 : 기판 121,222,131,232 : 표면
125,135 : 표면 영역 225 : 코어
226,228 : 상호접속부의 세트 227,229,237 : 피치
233,234 : 내부 도전층 240 : 마이크로비아
245 : 집적 패시브 디바이스

Claims (13)

  1. 제 1 표면 영역, 복수의 제 1 도전성 트레이스, 제 1 표면에서 제 1 피치를 갖는 제 1 세트의 상호접속부, 및 제 2 표면에서 제 2 피치를 갖는 제 2 세트의 상호접속부를 포함하는 제 1 기판 - 상기 복수의 제 1 도전성 트레이스 중 인접한 트레이스는 제 1 스페이스에 의해 분리됨 - 과,
    제 2 표면 영역 및 복수의 제 2 도전성 트레이스를 포함하고, 상기 제 2 세트의 상호접속부를 사용하여 상기 제 1 기판에 연결되는 제 2 기판 - 상기 복수의 제 2 도전성 트레이스 중 인접한 트레이스는 상기 제 1 스페이스보다 큰 제 2 스페이스에 의해 분리됨 - 을 포함하되,
    상기 제 2 기판은
    제 3 피치를 갖는 제 3 세트의 상호접속부와,
    마이크로비아(a microvia)에 의해 서로 접속되는 제 1 내부 도전층 및 제 2 내부 도전층을 포함하고,
    상기 제 1 피치는 상기 제 2 피치보다 작고,
    상기 제 2 피치는 상기 제 3 피치보다 작고,
    상기 제 1 표면 영역은 상기 제 2 표면 영역보다 작은
    마이크로전자 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 기판은 200마이크로미터보다 크지 않은 직경을 갖는 복수의 관통 홀을 포함하고,
    상기 복수의 제 1 도전성 트레이스 각각은 15마이크로미터보다 크지 않은 두께를 갖고,
    상기 제 1 스페이스는 15마이크로미터보다 크지 않은
    마이크로전자 패키지.
  3. 제 1 항에 있어서,
    상기 복수의 제 2 도전성 트레이스 각각은 75마이크로미터보다 크지 않은 두께를 갖고,
    상기 제 2 스페이스는 75마이크로미터보다 크지 않은
    마이크로전자 패키지.
  4. 제 1 항에 있어서,
    상기 제 1 기판 및 상기 제 2 기판 중 적어도 하나에 위치된 집적 패시브 디바이스(an integrated passive device)를 더 포함하는
    마이크로전자 패키지.
  5. 제 1 항에 있어서,
    상기 제 1 기판은 코어없는 기판(coreless substrate)인
    마이크로전자 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 기판은 400마이크로미터보다 크지 않은 두께를 갖는 코어를 포함하는
    마이크로전자 패키지.
  7. 마이크로전자 다이와,
    제 1 표면 영역, 복수의 제 1 도전성 트레이스, 제 1 표면에서 제 1 피치를 갖는 제 1 세트의 상호접속부, 및 제 2 표면에서 제 2 피치를 갖는 제 2 세트의 상호접속부를 포함하는 제 1 기판 - 상기 복수의 제 1 도전성 트레이스 중 인접한 트레이스는 제 1 스페이스에 의해 분리됨 - 과,
    제 2 표면 영역 및 복수의 제 2 도전성 트레이스를 포함하고, 상기 제 2 세트의 상호접속부를 사용하여 상기 제 1 기판에 연결되는 제 2 기판 - 상기 복수의 제 2 도전성 트레이스 중 인접한 트레이스는 상기 제 1 스페이스보다 큰 제 2 스페이스에 의해 분리됨 -
    을 포함하되,
    상기 제 2 기판은
    제 3 피치를 갖는 제 3 세트의 상호접속부와,
    마이크로비아에 의해 서로 접속되는 제 1 내부 도전층 및 제 2 내부 도전층을 포함하고,
    상기 제 1 피치는 상기 제 2 피치보다 작고,
    상기 제 2 피치는 상기 제 3 피치보다 작고,
    상기 제 1 기판은 상기 제 1 세트의 상호접속부를 사용하여 상기 마이크로전자 다이에 연결되고,
    상기 제 1 표면 영역은 상기 제 2 표면 영역보다 작은
    마이크로전자 패키지.
  8. 제 7 항에 있어서,
    상기 제 1 기판은 400마이크로미터보다 크지 않은 두께를 갖고,
    상기 제 1 기판은 200마이크로미터보다 크지 않은 직경을 갖는 복수의 관통 홀을 포함하고,
    상기 복수의 제 1 도전성 트레이스 각각은 15마이크로미터보다 크지 않은 두께를 갖고,
    상기 제 1 스페이스는 15마이크로미터보다 크지 않은
    마이크로전자 패키지.
  9. 제 7 항에 있어서,
    상기 복수의 제 2 도전성 트레이스 각각은 75마이크로미터보다 크지 않은 두께를 갖고,
    상기 제 2 스페이스는 75마이크로미터보다 크지 않은
    마이크로전자 패키지.
  10. 마이크로전자 패키지를 제조하는 방법에 있어서,
    상기 방법은
    제 1 기판을 제공하는 단계와,
    기판 어셈블리를 형성하기 위해 상기 제 1 기판을 제 2 기판에 부착시키는 단계 - 상기 제 2 기판은 마이크로비아에 의해 서로 접속되는 제 1 내부 도전층 및 제 2 내부 도전층을 가짐 - 와,
    테스트 결과를 획득하기 위해 상기 기판 어셈블리에 대해 테스트를 수행하는 단계와,
    상기 테스트 결과가 사전결정된 조건을 만족시키는 경우에만, 다이를 상기 기판 어셈블리에 부착시키는 단계를 포함하되,
    상기 제 1 기판은 제 1 표면 영역, 복수의 제 1 도전성 트레이스, 제 1 표면에서 제 1 피치를 갖는 제 1 세트의 상호접속부, 및 제 2 표면에서 제 2 피치를 갖는 제 2 세트의 상호접속부를 포함하며,
    상기 복수의 제 1 도전성 트레이스 중 인접한 트레이스는 제 1 스페이스에 의해 분리되고,
    상기 제 2 기판은 제 2 표면 영역 및 복수의 제 2 도전성 트레이스를 포함하고, 상기 제 2 기판은 상기 제 2 세트의 상호접속부를 사용하여 상기 제 1 기판에 연결되며,
    상기 복수의 제 2 도전성 트레이스 중 인접한 트레이스는 상기 제 1 스페이스보다 큰 제 2 스페이스에 의해 분리되는
    마이크로전자 패키지 제조 방법.
  11. 제 10 항에 있어서,
    상기 기판 어셈블리를 보강(reinforcing)하는 단계를 더 포함하는
    마이크로전자 패키지 제조 방법.
  12. 제 10 항에 있어서,
    상기 제 1 피치는 상기 제 2 피치보다 작은
    마이크로전자 패키지 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 2 기판은 제 3 피치를 갖는 제 3 세트의 상호접속부를 포함하고,
    상기 제 2 피치는 상기 제 3 피치보다 작고,
    상기 제 1 표면 영역은 상기 제 2 표면 영역보다 작은
    마이크로전자 패키지 제조 방법.
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