KR101355624B1 - A transparent and flexible non-volatile memory cell with common oxide semiconductor channel and manufacturing method for the same - Google Patents

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Abstract

본 발명은 구동 트랜지스터와 전하 축적층을 갖는 메모리 트랜지스터가 적층 구조로 형성되고, 산화물 반도체 채널층을 구동 트랜지스터와 메모리 트랜지스터가 공통으로 이용하여 집적도를 향상시키면서 투명하고 유연한 메모리 소자를 구현할 수 있는 비휘발성 메모리 셀 및 그 제조 방법에 관한 것으로, 투명한 기판; 상기 투명한 기판 상에 형성된 제1 게이트 전극; 상기 제1 게이트 전극 상부의 제1 게이트 절연막층 상에 형성된 소스 및 드레인 전극; 상기 소스 및 드레인 전극 사이에 형성되고 채널이 형성된 산화물 반도체 박막; 상기 산화물 반도체 박막 상에 형성된 보조 절연막; 상기 소스 및 드레인 전극과 상기 산화물 반도체 박막 상부의 제2 게이트 절연막층 상에 형성된 제2 게이트 전극; 및 적어도 상기 제1 게이트 전극과 상기 산화물 반도체 박막 사이 또는 상기 제2 게이트 전극과 상기 산화물 반도체 박막 사이의 상기 게이트 절연막층 내에 위치하여 전하를 축적하는 전하 축적층을 포함한다.According to the present invention, a memory transistor having a driving transistor and a charge storage layer is formed in a stacked structure, and the oxide semiconductor channel layer is commonly used by the driving transistor and the memory transistor to improve the degree of integration, and thus to implement a non-volatile memory device. A memory cell and a method of manufacturing the same, comprising: a transparent substrate; A first gate electrode formed on the transparent substrate; Source and drain electrodes formed on the first gate insulating layer on the first gate electrode; An oxide semiconductor thin film formed between the source and drain electrodes and having a channel formed thereon; An auxiliary insulating film formed on the oxide semiconductor thin film; A second gate electrode formed on the source and drain electrodes and a second gate insulating layer on the oxide semiconductor thin film; And a charge accumulation layer positioned in the gate insulating film layer between at least the first gate electrode and the oxide semiconductor thin film or between the second gate electrode and the oxide semiconductor thin film.

Description

공통 산화물 반도체 채널을 갖는 투명 유연 비휘발성 메모리 셀 및 그 제조 방법{A transparent and flexible non-volatile memory cell with common oxide semiconductor channel and manufacturing method for the same}A transparent and flexible non-volatile memory cell with common oxide semiconductor channel and manufacturing method for the same

본 발명은 투명 유연 비휘발성 메모리 셀 및 그 제조 방법에 관한 것으로, 더욱 자세하게는 구동 트랜지스터와 전하 축적층을 갖는 메모리 트랜지스터가 적층 구조로 형성되고, 산화물 반도체 채널층을 구동 트랜지스터와 메모리 트랜지스터가 공통으로 이용하여 집적도를 향상시키면서 투명하고 유연한 메모리 소자를 구현할 수 있는 비휘발성 메모리 셀 및 그 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transparent flexible nonvolatile memory cell and a method of manufacturing the same, and more particularly, a memory transistor having a driving transistor and a charge storage layer is formed in a stacked structure, and an oxide semiconductor channel layer is commonly used for a driving transistor and a memory transistor. The present invention relates to a nonvolatile memory cell and a method of manufacturing the same, which can implement a transparent and flexible memory device with improved integration.

현재까지의 전자 산업은 실리콘 소재를 기반으로 한 소재 및 소자 기술의 진보를 통해 발전해 왔다. 이 분야를 구성하는 전자 부품은 수많은 실리콘 단위 소자로 이루어져 있으며, 부품의 성능을 향상시키기 위해 소자의 미세화를 통해 가급적 많은 수의 소자를 단위 면적에 집적하는 방법을 채용하고 있다.The electronics industry to date has evolved through advances in material and device technology based on silicon materials. The electronic components constituting this field are made up of a number of silicon unit elements. In order to improve the performance of the components, a method of integrating a large number of elements as much as possible through the miniaturization of the elements is adopted.

최근 전자 산업의 기술 발전 경향은 과거와는 조금 다른 방향으로 전개되고 있음을 알 수 있는데, 상기 기술한 실리콘 전자의 경향을 추종하는 분야와 지금까지는 존재하지 않던 새로운 개념이 도입된 신규 분야가 공존하는 형태로 발전하기 시작한 점이다.It can be seen that the trend of technological development in the electronic industry has recently developed somewhat differently from the past. In the field of following the trend of silicon electronics described above and the new field in which new concepts that have not existed so far exist coexist It is the point that it started to develop in form.

새로운 개념이 도입된 신규 분야란 구체적으로 다음과 같은 특징을 가진다. 첫 번째는 기존의 실리콘 전자가 가지던 단단하고 깨지기 쉽다는 성질을 벗어나, 유연성을 가진 기판 위에 전자 소자 및 시스템을 제작하는 경향이다. 두 번째는 기존의 실리콘 기판 위에 또는 실리콘 소재를 기반으로 제작되는 소자가 가시광 영역에서 불투명하다는 성질을 벗어나, 투명한 전자 소자 및 시스템을 제작하는 경향이다. 이러한 두 가지 경향은 최근 소비자들의 요구가 점차 세분화되고 다양화되면서, 기존의 소자 개념으로는 대응이 불가능한 상황이 발생하고 있다는 점 및 개인 휴대기기가 급속하게 증가하고 멀티미디어 콘텐츠가 탑재된 세트 어플리케이션이 속속 등장하고 있다는 점과 밀접한 관련이 있다.The new field in which the new concept is introduced has the following characteristics specifically. The first is a tendency to manufacture electronic devices and systems on a flexible substrate beyond the rigid and fragile nature of existing silicon electrons. The second is the tendency to fabricate transparent electronic devices and systems on the existing silicon substrates, or beyond the fact that devices fabricated on silicon substrates are opaque in the visible region. These two trends are due to the recent fragmentation and diversification of consumers' needs, the fact that they can not cope with existing device concepts, and the increasing number of portable personal devices and set applications with multimedia contents And is closely related to its appearance.

즉, 지금까지 고성능을 달성하기 위해 발전해 온 실리콘 전자에 대한 요구 이외에, 저비용, 일회용, 휴대성, 디자인 지향, 웰빙 지향 등과 같은 키워드를 실현하기 위한 새로운 전자에 대한 개념이 요청되고 있는 상황이다.In other words, there is a demand for a new electronic concept to realize keywords such as low cost, disposable, portable, design oriented, well-being oriented in addition to the demand for silicon electrons developed so far to achieve high performance.

상기 첫 번째 분야는 유연 기판을 사용한다는 점에서 플렉서블 전자로 언급되고 있으며, 상기 두 번째 분야는 시스템이 투명하다는 점에서 투명 전자로 언급되고 있다. 최근 이 두 가지 분야의 기술 발전이 학계 및 산업계에서 매우 빠른 속도로 이루어지고 있으며, 센서, 디스플레이, 전자회로, 전지 등 다양한 어플리케이션 실현을 목표로 연구 개발이 진행 중이다.The first field is referred to as a flexible electron in that it uses a flexible substrate, and the second field is referred to as a transparent electron in that the system is transparent. In recent years, the development of technology in these two fields has been progressing very rapidly in academia and industry, and R & D is ongoing to realize various applications such as sensors, displays, electronic circuits, and batteries.

상기 언급한 투명 전자 분야의 경우, 투명 박막 트랜지스터 기술 및 상기 소자를 구동회로로 사용하는 투명 디스플레이 기술이 빠른 속도로 개발되어 실용화를 위한 기술 성숙도 제고와 타겟 어플리케이션의 고안 단계에 진입해 있는 상태이며, 상기 투명 트랜지스터를 이용하여 투명 전자회로를 다양한 기판 위에 구현하기 위한 기술개발이 진행되고 있는 상황이다.In the above-mentioned transparent electronic field, the transparent thin film transistor technology and the transparent display technology using the device as a driving circuit have been developed at a high speed, so that the technology maturity for commercialization has been advanced and the target application has been entered into the design stage. A technology for realizing a transparent electronic circuit on various substrates using the transparent transistor is under development.

이와 같이 정보의 표시와 처리를 투명한 소자를 이용하여 구현하고자 하는 기술 개발이 비교적 활발하게 진행되고 있는 반면, 정보의 저장을 위한 메모리 소자의 경우, 관련 기술의 개발이 매우 뒤쳐진 형편이다. 물론 정보 저장 소자인 메모리 소자의 경우, 시스템 외부에 장착하여 소정의 기능을 실현할 수 있기 때문에 정보 표시 및 처리 소자에 비해 투명성의 확보 필요성이 상대적으로 적은 것은 사실이나, 만약 적절한 성능을 갖는 비휘발성 투명 메모리 소자를 시스템 내부에 탑재하여 제작할 수 있다면, 소자 기능 운용 및 소비전력 측면은 물론 실장 측면에서의 저비용화를 촉진시킴으로써 매우 새로운 기능을 갖는 시스템이 출현할 수 있을 것으로 기대된다.While the development of techniques to implement the display and processing of information using transparent devices has been relatively active, in the case of a memory device for storing information, the development of related technologies is far behind. Of course, in the case of a memory element which is an information storage element, since it is possible to realize a predetermined function by being mounted outside the system, the necessity of securing transparency is relatively smaller than that of an information display and processing element. However, if a nonvolatile transparent If a memory device can be manufactured by mounting it in a system, it is expected that a system having a very new function will be able to appear by facilitating the device function operation and power consumption as well as the mounting cost.

이와 같은 요구에 따라 최근 산화물 반도체를 이용한 비휘발성 메모리 소가자 제안되고 있다.In order to meet such demands, nonvolatile memory devices using oxide semiconductors have recently been proposed.

일본 특허공개공보 2011-124563호에는 채널 형성 영역을 구성하는 반도체 재료로 산화물 반도체를 이용한 비휘발성 메모리 소자가 제안되어 있다. 2011-124563호에 제안된 비휘발성 메모리 소자는 제어 게이트와, 상기 제어 게이트 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 상기 제어 게이트가 겹치는 위치에 형성되는 전하 축적층과, 상기 전하 축적층 상에 형성된 제2 절연막과, 상기 제2 절연막 상에 상기 전하 축적층과 겹치는 위치에 형성되고, 산화물 반도체 재료를 이용해 형성되며, 채널 형성 영역을 가지는 산화물 반도체층을 포함한다.Japanese Patent Laid-Open No. 2011-124563 proposes a nonvolatile memory device using an oxide semiconductor as a semiconductor material constituting a channel formation region. A nonvolatile memory device proposed in 2011-124563 includes a control gate, a first insulating film formed on the control gate, a charge accumulation layer formed at a position where the control gate overlaps on the first insulating film, and the charge accumulation. And a second insulating film formed on the layer, and an oxide semiconductor layer formed on the second insulating film at a position overlapping with the charge storage layer, formed using an oxide semiconductor material, and having a channel forming region.

또한 일본 특허공개공보 2011-124563호는 전하 축적층을 갖는 메모리 트랜지스터와 상기 메모리 트랜지스터를 구동하기 위한 구동 트랜지스터가 동일 평면상에 형성된다. Also, Japanese Patent Laid-Open No. 2011-124563 has a memory transistor having a charge storage layer and a driving transistor for driving the memory transistor formed on the same plane.

이와 같이 2011-124563호에 제안된 비휘발성 메모리 소자는 메모리 트랜지스터와 구동 트랜지스터가 동일 평면상에 존재하기 때문에 집적도 측면에서 많은 면적을 차지하는 문제점이 있다. 또한 2011-124563에 제안된 비휘발성 메모리 소자는 전하 축적층이 단층으로 구성되어 있어, 전하를 효과적으로 주입하는데 긴 시간이 필요할 뿐만 아니라 주입된 전하를 소거하고자 하는 경우 매우 큰 소거 전압을 인가하지 않으면 주입된 전하가 방출되지 않는 문제점이 있다.
As described above, the nonvolatile memory device proposed in 2011-124563 has a problem in that it occupies a large area in terms of integration degree because the memory transistor and the driving transistor exist on the same plane. In addition, the nonvolatile memory device proposed in 2011-124563 is composed of a single layer of charge storage layer, which requires a long time to effectively inject charges, and when the erased charges are to be erased, a very large erase voltage is not applied. There is a problem that the charged charges are not released.

[문헌1] JP 2011-124563[Document 1] JP 2011-124563

따라서 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 구동 트랜지스터와 전하 축적층을 갖는 메모리 트랜지스터가 적층 구조로 형성되고, 산화물 반도체 채널층을 구동 트랜지스터와 메모리 트랜지스터가 공통으로 이용하여 집적도를 향상시키면서 투명하고 유연한 메모리 소자를 구현할 수 있는 비휘발성 메모리 셀 및 그 제조 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been proposed to solve the above problems of the prior art, in which a memory transistor having a driving transistor and a charge storage layer is formed in a stacked structure, and an oxide semiconductor channel layer is commonly used for the driving transistor and the memory transistor. Accordingly, an object of the present invention is to provide a nonvolatile memory cell and a method of manufacturing the same, which can implement a transparent and flexible memory device while improving the integration degree.

본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
The objects of the present invention are not limited to the above-mentioned objects, and other objects and advantages of the present invention which are not mentioned can be understood by the following description, and will be more clearly understood by the embodiments of the present invention. It will also be readily apparent that the objects and advantages of the invention may be realized and attained by means of the instrumentalities and combinations particularly pointed out in the appended claims.

상기 목적을 달성하기 위한 본 발명에 따른 비휘발성 메모리 셀은, 투명한 기판; 상기 투명한 기판 상에 형성된 제1 게이트 전극; 상기 제1 게이트 전극 상부의 제1 게이트 절연막층 상에 형성된 소스 및 드레인 전극; 상기 소스 및 드레인 전극 사이에 형성되고 채널이 형성된 산화물 반도체 박막; 상기 산화물 반도체 박막 상에 형성된 보조 절연막; 상기 소스 및 드레인 전극과 상기 산화물 반도체 박막 상부의 제2 게이트 절연막층 상에 형성된 제2 게이트 전극; 및 적어도 상기 제1 게이트 전극과 상기 산화물 반도체 박막 사이 또는 상기 제2 게이트 전극과 상기 산화물 반도체 박막 사이의 상기 게이트 절연막층 내에 위치하여 전하를 축적하는 전하 축적층을 포함한다.A nonvolatile memory cell according to the present invention for achieving the above object, a transparent substrate; A first gate electrode formed on the transparent substrate; Source and drain electrodes formed on the first gate insulating layer on the first gate electrode; An oxide semiconductor thin film formed between the source and drain electrodes and having a channel formed thereon; An auxiliary insulating film formed on the oxide semiconductor thin film; A second gate electrode formed on the source and drain electrodes and a second gate insulating layer on the oxide semiconductor thin film; And a charge accumulation layer positioned in the gate insulating film layer between at least the first gate electrode and the oxide semiconductor thin film or between the second gate electrode and the oxide semiconductor thin film.

상기 목적을 달성하기 위한 본 발명에 따른 메모리 트랜지스터와 구동 트랜지스터를 갖는 비휘발성 메모리 셀의 제조 방법은, 투명한 기판 상에 구동 트랜지스터를 위한 제1 게이트 전극을 형성하는 단계; 상기 제1 게이트 전극을 감싸는 형태로 상기 기판 상에 제1 게이트 절연막층을 형성하는 단계; 상기 제1 게이트 절연막층 상에 채널 형성 영역을 사이에 두고 소스 및 드레인 전극을 형성하는 단계; 상기 소스 및 드레인 전극 사이에 산화물 반도체 박막으로 구성되는 채널층을 형성하는 단계; 상기 소스 및 드레인 전극과 상기 산화물 반도체 박막 상에 제2 게이트 절연막층을 형성하는 단계; 상기 제2 게이트 절연막층 상에 주입된 전하를 축적하거나 소거 가능한 전하 축적층을 형성하는 단계; 상기 전하 축적층을 감싸는 형태로 상기 제2 게이트 절연막층 상에 제3 게이트 절연막층을 형성하는 단계; 및 상기 제3 게이트 절연막층 상에 메모리 트랜지스터를 위한 제2 게이트 전극을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a nonvolatile memory cell having a memory transistor and a driving transistor, the method including: forming a first gate electrode for the driving transistor on a transparent substrate; Forming a first gate insulating layer on the substrate so as to surround the first gate electrode; Forming a source and a drain electrode on the first gate insulating layer with the channel formation region interposed therebetween; Forming a channel layer composed of an oxide semiconductor thin film between the source and drain electrodes; Forming a second gate insulating layer on the source and drain electrodes and the oxide semiconductor thin film; Forming a charge accumulation layer capable of accumulating or erasing charge injected on the second gate insulating layer; Forming a third gate insulating layer on the second gate insulating layer to surround the charge accumulation layer; And forming a second gate electrode for the memory transistor on the third gate insulating layer.

또한 상기 목적을 달성하기 위한 본 발명에 따른 메모리 트랜지스터와 구동 트랜지스터를 갖는 비휘발성 메모리 셀의 제조 방법은, 투명한 기판 상에 메모리 트랜지스터를 위한 제1 게이트 전극을 형성하는 단계; 상기 제1 게이트 전극을 감싸는 형태로 상기 기판 상에 제1 게이트 절연막층을 형성하는 단계; 상기 제1 게이트 절연막층 상에 주입된 전하를 축적하거나 소거 가능한 전하 축적층을 형성하는 단계; 상기 전하 축적층을 감싸는 형태로 상기 제1 게이트 절연막층 상에 제2 게이트 절연막층을 형성하는 단계; 상기 제2 게이트 절연막층 상에 채널 형성 영역을 사이에 두고 소스 및 드레인 전극을 형성하는 단계; 상기 소스 및 드레인 전극 사이에 산화물 반도체 박막으로 구성되는 채널층을 형성하는 단계; 상기 소스 및 드레인 전극과 상기 산화물 반도체 박막 상에 제3 게이트 절연막층을 형성하는 단계; 상기 제3 게이트 절연막층 상에 구동 트랜지스터를 위한 제2 게이트 전극을 형성하는 단계를 포함한다.In addition, a method of manufacturing a nonvolatile memory cell having a memory transistor and a driving transistor according to the present invention for achieving the above object comprises the steps of forming a first gate electrode for the memory transistor on a transparent substrate; Forming a first gate insulating layer on the substrate so as to surround the first gate electrode; Forming a charge accumulation layer that accumulates or erases the injected charge on the first gate insulating layer; Forming a second gate insulating layer on the first gate insulating layer to surround the charge accumulation layer; Forming a source and a drain electrode on the second gate insulating layer with the channel formation region interposed therebetween; Forming a channel layer composed of an oxide semiconductor thin film between the source and drain electrodes; Forming a third gate insulating layer on the source and drain electrodes and the oxide semiconductor thin film; Forming a second gate electrode for the driving transistor on the third gate insulating layer.

바람직하게는 상기 전하 축적층은, 상기 게이트 절연막층 상에 형성되고 도전성 물질로 형성되는 제1 층; 상기 제1 층 상에 형성되고 상기 제1 층보다 도전성이 낮은 물질로 형성되는 제2 층; 및 상기 제2 층 상에 형성되고 상기 제1 층과 동일한 도전성 물질로 형성되는 제3 층을 포함한다.Preferably, the charge accumulation layer may include a first layer formed on the gate insulating layer and formed of a conductive material; A second layer formed on the first layer and formed of a material having a lower conductivity than the first layer; And a third layer formed on the second layer and formed of the same conductive material as the first layer.

바람직하게는 상기 제1 층 및 제3 층은 전극층으로 이용되고 산화물 반도체의 조성물로 구성되고, 상기 제2 층은 전하 축적층으로 이용되고 상기 제1 및 제3 층보다 낮은 전도성 또는 절연성을 갖는 산화물 반도체 박막층으로 구성된다.Preferably, the first layer and the third layer are used as an electrode layer and composed of a composition of an oxide semiconductor, and the second layer is used as a charge storage layer and has a lower conductivity or insulation than the first and third layers. It consists of a semiconductor thin film layer.

바람직하게는 상기 제1 및 제2 게이트 전극은 가시광에 투명한 도전성 산화물 전극층 또는 도전성 유기물 전극층으로 구성된다.
Preferably, the first and second gate electrodes are composed of a conductive oxide electrode layer or a conductive organic electrode layer transparent to visible light.

상기와 같은 본 발명은 구동 트랜지스터와 메모리 트랜지스터를 적층 구조로 형성하고 산화물 반도체 채널층을 구동 트랜지스터와 메모리 트랜지스터가 공통으로 사용하도록 함으로써 집적도를 향상시킬 수 있을 뿐만 아니라 산화물 반도체 박막층을 이용해 트랜지스터를 구성함으로써 저온 공정이 가능하고 저렴하게 제작이 가능하다.As described above, the present invention can improve the degree of integration by forming the driving transistor and the memory transistor in a stacked structure and by using the oxide semiconductor channel layer in common with the driving transistor and the memory transistor, and by configuring the transistor using the oxide semiconductor thin film layer. Low temperature process is possible and production is inexpensive.

또한 본 발명은 메모리 트랜지스터에 복층의 전하 축적층 구조를 채용함으로써 메모리 박막 트랜지스터의 동작 전압을 낮출 수 있고, 동작 신뢰성을 향상시킬 수 있으며, 복층의 전하 축적층을 이용해 다치 정보를 저장할 수 있어 메모리의 집적도를 향상시킬 수 있는 효과가 있다.
In addition, the present invention can reduce the operating voltage of the memory thin film transistor, improve the reliability of operation, and store multi-value information by using the multi-layer charge accumulation layer by employing a multi-layer charge accumulation layer structure in the memory transistor. There is an effect that can improve the degree of integration.

도 1은 본 발명의 제1 실시예에 따른 비휘발성 메모리 셀의 단면도.
도 2a 내지 2k는 본 발명의 제1 실시예에 따른 비휘발성 메모리 셀의 제조 방법을 설명하기 위한 공정 단면도.
도 3은 본 발명의 제2 실시예에 따른 비휘발성 메모리 셀의 단면도.1 is a cross-sectional view of a nonvolatile memory cell according to the first embodiment of the present invention.
2A to 2K are cross-sectional views illustrating a method of manufacturing a nonvolatile memory cell according to the first embodiment of the present invention.
3 is a cross-sectional view of a nonvolatile memory cell according to the second embodiment of the present invention.

상술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되어 있는 상세한 설명을 통하여 보다 명확해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features and advantages of the present invention will become more apparent from the following detailed description of the present invention when taken in conjunction with the accompanying drawings, It can be easily carried out. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 비휘발성 메모리 셀의 단면도를 나타낸다.1 illustrates a cross-sectional view of a nonvolatile memory cell in accordance with the present invention.

도 1에 도시된 바와 같이, 본 발명에 따른 비휘발성 메모리 셀은 구동 트랜지스터(20)와 전하 축적층(200)을 갖는 메모리 트랜지스터(10)로 구성되며, 구동 트랜지스터와 메모리 트랜지스터(10)는 동일 평면 상에 존재하는 것이 아니라 수직 형태로 적층된 구조를 갖는다. 이에 따라 본 발명에 따른 비휘발성 메모리 셀은 구동 트랜지스터의 경우 버텀 게이트 구조를 갖게 되며, 메모리 트랜지스터의 경우 탑 게이트 구조를 갖게 된다.As shown in FIG. 1, a nonvolatile memory cell according to the present invention is composed of a memory transistor 10 having a driving transistor 20 and a charge storage layer 200, and the driving transistor and the memory transistor 10 are the same. It does not exist on a plane but has a stacked structure in a vertical form. Accordingly, the nonvolatile memory cell according to the present invention has a bottom gate structure in the case of a driving transistor, and a top gate structure in the case of a memory transistor.

도 1을 참조하면, 비휘발성 메모리 셀은, 투명 유연 기판(100) 상에 형성된 제1 게이트 전극(102)과, 상기 제1 게이트 전극(102)을 감싸는 형태로 상기 기판(100) 상에 형성된 제1 게이트 절연막층(104)과, 상기 제1 게이트 절연막층(104) 상에 형성되고 소스 및 드레인 전극(106)과 산화물 반도체 박막층(108)으로 구성된 산화물 반도체 채널과, 상기 산화물 반도체 박막층(108) 상에 형성된 보조 절연막층(110)과, 상기 보조 절연막층(110) 및 상기 소스 및 드레인 전극(106) 상에 형성된 제2 게이트 절연막층(112)과, 상기 제2 게이트 절연막층(112) 상에 형성된 단층 또는 복층 구조의 전하 축적층(200), 상기 전하 축적층(200)을 감싸는 형태로 상기 제2 게이트 절연막층(112) 상에 형성된 제3 게이트 절연막층(114) 및 상기 제3 게이트 절연막층(114) 상에 형성된 제2 게이트 전극(120)을 포함한다.Referring to FIG. 1, a nonvolatile memory cell is formed on the substrate 100 in a form surrounding the first gate electrode 102 and the first gate electrode 102 formed on the transparent flexible substrate 100. An oxide semiconductor channel formed on the first gate insulating film layer 104, the first gate insulating film layer 104, the source and drain electrodes 106, and the oxide semiconductor thin film layer 108, and the oxide semiconductor thin film layer 108. ) An auxiliary insulating layer 110 formed on the second insulating layer 110, a second gate insulating layer 112 formed on the auxiliary insulating layer 110, the source and drain electrodes 106, and the second gate insulating layer layer 112. The charge accumulation layer 200 having a single layer or a multilayer structure formed thereon, the third gate insulation layer 114 formed on the second gate insulation layer 112 in a form surrounding the charge accumulation layer 200, and the third The second gate electrode 120 formed on the gate insulating layer 114 is It should.

또한 본 발명은 상기 소스 및 드레인 전극(106)에 각각 연결된 복수의 콘택 플러그(116) 및 상기 복수의 콘택 플러그(116)를 통해 상기 소스 및 드레인 전극(106)에 각각 연결된 소스 및 드레인 전극 패드(118)를 더 포함한다.In addition, the present invention provides a plurality of contact plugs 116 connected to the source and drain electrodes 106 and source and drain electrode pads respectively connected to the source and drain electrodes 106 through the plurality of contact plugs 116. 118).

기판(100)은 가시광에서 투명한 기판 또는 구부림이 가능한 유연한 기판으로, 유리 기판 또는 플라스틱 기판일 수 있다.The substrate 100 may be a transparent substrate or a flexible substrate that can be bent in visible light, and may be a glass substrate or a plastic substrate.

상기 기판(100) 상에 구동 트랜지스터를 위한 제1 게이트 전극(102)이 형성된다. 여기서 제1 게이트 전극(102)은 가시광에서 투명한 특징을 갖는 도전성 산화물 전극층 또는 도전성 유기물 전극층으로 구성될 수 있다.The first gate electrode 102 for the driving transistor is formed on the substrate 100. The first gate electrode 102 may be formed of a conductive oxide electrode layer or a conductive organic electrode layer having a transparent characteristic in visible light.

상기 기판(100) 상부에는 상기 제1 게이트 전극(102)을 감싸는 형태로 제1 게이트 절연막층(104)이 형성된다. 상기 제1 게이트 절연막층(104)은 가시광에서 투명한 산화물 절연막층 또는 유기물 절연막층으로 구성될 수 있다. 상기 제1 게이트 절연막층(104)은 본 발명의 메모리 셀을 구성하는 구동 트랜지스터의 게이트 절연막층의 역할을 수행한다.The first gate insulating layer 104 is formed on the substrate 100 to surround the first gate electrode 102. The first gate insulating layer 104 may be formed of an oxide insulating layer or an organic insulating layer that is transparent to visible light. The first gate insulating layer 104 serves as a gate insulating layer of the driving transistor constituting the memory cell of the present invention.

상기 제1 게이트 절연막층(104) 상부에는 소스 및 드레인 전극(106)이 형성된다. 상기 소스 및 드레인 전극(106)은 본 발명의 메모리 셀을 구성하는 버텀 게이트 구조의 구동 트랜지스터 및 탑 게이트 구조의 메모리 트랜지스터에서 공통의 소스 및 드레인 전극의 역할을 한다. 상기 소스 및 드레인 전극(106)은 가시광에서 투명한 특성을 갖는 도전성 산화물 전극 또는 도전성 유기물 전극 등으로 구성될 수 있다. 여기서 소스 및 드레인 전극(106)은 제1 게이트 절연막층(104) 상에 전기적으로 분리된 두 개의 영역에 소정 간격으로 형성된 소스 전극 및 드레인 전극으로 구성된다. 소스 전극과 드레인 전극(106) 사이의 제1 게이트 절연막층(104)이 트랜지스터의 채널 영역이 된다. 따라서, 소스 및 드레인 전극(106)의 패턴 폭 및 패턴 간 거리에 의해 트랜지스터의 채널 폭 및 길이가 결정된다.Source and drain electrodes 106 are formed on the first gate insulating layer 104. The source and drain electrodes 106 serve as common source and drain electrodes in a bottom gate structure driving transistor and a top gate structure memory transistor constituting the memory cell of the present invention. The source and drain electrodes 106 may be formed of a conductive oxide electrode or a conductive organic electrode having transparent properties in visible light. The source and drain electrodes 106 may include a source electrode and a drain electrode formed at predetermined intervals in two regions electrically separated from each other on the first gate insulating layer 104. The first gate insulating layer 104 between the source electrode and the drain electrode 106 becomes a channel region of the transistor. Therefore, the channel width and length of the transistor are determined by the pattern width and the distance between the patterns of the source and drain electrodes 106.

상기 소스 및 드레인 전극(106) 사이에는 산화물 반도체 박막층(108)이 형성된다. 상기 산화물 반도체 박막층(108)의 일부는 상기 제1 게이트 절연막층(104)과 직접 접촉하고, 또한 일부는 양단에서 상기 소스 및 드레인 전극(106)과 접촉된다. 상기 산화물 반도체 박막층(108)은 본 발명의 비휘발성 메모리 셀을 구성하는 구동 트랜지스터 및 메모리 트랜지스터의 채널층의 역할을 한다.An oxide semiconductor thin film layer 108 is formed between the source and drain electrodes 106. A portion of the oxide semiconductor thin film layer 108 is in direct contact with the first gate insulating layer 104, and a portion is in contact with the source and drain electrodes 106 at both ends. The oxide semiconductor thin film layer 108 serves as a driving transistor and a channel layer of the memory transistor constituting the nonvolatile memory cell of the present invention.

상기 산화물 반도체 박막층(108)은 가시광에서 투명한 산화물 반도체로 구성되며, 200oC 이하의 온도에서 형성되는 것이 바람직하다. 다시 말해, 산화물 반도체 박막층(108)은 에너지 밴드 갭이 넓어 가시광 영역에서 투명한 성질을 갖는 산화물이면서 전기적으로 반도체의 성질을 갖는 투명한 전도성 산화물 박막으로 형성되는 것이 바람직하다. 예를 들어, 아연 산화물(ZnO), 인듐-갈륨-아연 산화물(In-Ga-Zn-O), 아연-주석 산화물(Zn-Sn-O)로 형성되거나, 아연, 인듐, 갈륨, 주석, 알루미늄 중 적어도 두 개 이상의 원소를 포함하는 산화물로 형성될 수 있다. 또는 앞서 언급한 산화물에 다양한 원소를 도핑하여 형성될 수 있다.The oxide semiconductor thin film layer 108 is composed of an oxide semiconductor that is transparent to visible light, and is preferably formed at a temperature of 200 ° C. or less. In other words, the oxide semiconductor thin film layer 108 is preferably formed of a transparent conductive oxide thin film having an energy characteristic of a semiconductor and an oxide having a wide energy band gap and having transparent properties in the visible light region. For example, zinc oxide (ZnO), indium-gallium-zinc oxide (In-Ga-Zn-O), zinc-tin oxide (Zn-Sn-O), or zinc, indium, gallium, tin, aluminum It may be formed of an oxide containing at least two elements. Alternatively, the above-mentioned oxide may be formed by doping various elements.

상기 산화물 반도체 박막층(108) 상부에는 보조 절연막층(110)이 형성된다. 상기 보조 절연막층(110)은 상기 산화물 반도체 박막층(108)의 패턴 형성 공정에서 산화물 반도체 박막층(108)의 물리적인 특성을 보호하는 역할 및 산화물 반도체 박막층(108)의 특성을 개선하는 역할을 하며, 본 발명에서 제안하는 산화물 반도체를 이용한 전하 주입형 메모리 박막 트랜지스터를 구성하는 중요한 특징 중의 하나이다.An auxiliary insulating layer 110 is formed on the oxide semiconductor thin film layer 108. The auxiliary insulating layer 110 serves to protect the physical characteristics of the oxide semiconductor thin film layer 108 and improve the characteristics of the oxide semiconductor thin film layer 108 in the pattern formation process of the oxide semiconductor thin film layer 108, It is one of the important features constituting the charge injection type memory thin film transistor using the oxide semiconductor proposed in the present invention.

상기 보조 절연막층(110)은 절연 특성이 우수한 산화물 절연막으로 구성할 수 있으며, 막 두께는 10nm 이내로 한다. 즉, 상기 보조 절연막층(110)은 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘산질화막(SiON) 등의 실리콘 계열 절연막으로 형성되거나, 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 마그네슘 산화막(MgO), 티타늄 산화막(TiO2), 탄탈륨 산화막(Ta2O5), 란타늄 산화막(La2O3), 스트론튬-티타늄 산화막(SrTiO3)으로 형성될 수 있다. 또는 앞서 언급된 산화물을 구성하는 금속 원소와 실리콘이 혼합된 실리케이트 절연막으로 형성될 수 있다. 물론, 일반적인 박막 트랜지스터의 제작에 있어서 게이트 절연막 재료로 사용 가능한 절연막 소재들로 형성될 수 있다.The auxiliary insulating layer 110 may be formed of an oxide insulating film having excellent insulating properties, and has a film thickness of 10 nm or less. That is, the auxiliary insulating layer 110 is formed of a silicon-based insulating film, such as a silicon oxide film (SiO 2), a silicon nitride film (SiN), a silicon oxynitride film (SiON), or an aluminum oxide film (Al 2 O 3), hafnium oxide film (HfO 2), or zirconium. It may be formed of an oxide film ZrO 2, a magnesium oxide film MgO, a titanium oxide film TiO 2, a tantalum oxide film Ta 2 O 5, a lanthanum oxide film La 2 O 3, or a strontium-titanium oxide film SrTiO 3. Alternatively, it may be formed of a silicate insulating film in which the metal element and silicon constituting the aforementioned oxide are mixed. Of course, it can be formed of insulating material that can be used as a gate insulating material in the manufacture of a general thin film transistor.

상기 보조 절연막층(110) 상부 및 상기 소스 및 드레인 전극(106) 상부에는 제2 게이트 절연막층(112)이 형성된다. 상기 제2 게이트 절연막층(112)은 본 발명의 전하 주입형 메모리 박막 트랜지스터의 터널 절연막층(tunneling oxide)의 역할을 한다. 상기 제2 게이트 절연막층(112)은 가시광에서 투명한 산화물 절연막층 또는 유기물 절연막층으로 구성될 수 있다.A second gate insulating layer 112 is formed on the auxiliary insulating layer 110 and on the source and drain electrodes 106. The second gate insulating layer 112 serves as a tunneling oxide layer of the charge injection type memory thin film transistor of the present invention. The second gate insulating layer 112 may include an oxide insulating layer or an organic insulating layer that is transparent to visible light.

상기 제2 게이트 절연막층(112) 상부에는 단층 또는 복층 구조의 전하 축적층(200)이 형성된다. 상기 전하 축적층이 복층 구조로 형성되는 경우, 상기 전하 축적층(200)은 하부 전극층(제1 층), 중간 전하 축적층(제2 층), 상부 전극층(제3 층)의 형태로 구성될 수 있다. 상기 전하 축적층을 구성하는 하부 전극층 및 상부 전극층은 산화물 반도체의 조성물로 구성될 수 있으며, 중간 전하 축적층에 비해 높은 전도성을 갖는다. 상기 전하 축적층을 구성하는 중간 전하 축적층은 상부 및 하부 전극층보다 낮은 전도성 물질 또는 절연성을 갖는 산화물 반도체 박막층으로 구성될 수 있다. 상기 전하 축적층(200)은 상기 소스 및 드레인 전극(106)의 간격으로 결정되는 게이트 길이에 해당하는 크기의 패턴으로 형성된다.A charge accumulation layer 200 having a single layer or a multilayer structure is formed on the second gate insulating layer 112. When the charge accumulation layer is formed in a multilayer structure, the charge accumulation layer 200 may be configured in the form of a lower electrode layer (first layer), an intermediate charge accumulation layer (second layer), and an upper electrode layer (third layer). Can be. The lower electrode layer and the upper electrode layer constituting the charge accumulation layer may be composed of a composition of an oxide semiconductor, and have a higher conductivity than the intermediate charge accumulation layer. The intermediate charge accumulation layer constituting the charge accumulation layer may be formed of an oxide semiconductor thin film layer having a lower conductive material or insulation than the upper and lower electrode layers. The charge accumulation layer 200 is formed in a pattern having a size corresponding to a gate length determined by an interval between the source and drain electrodes 106.

상기 제2 게이트 절연막층(112) 상부에는 상기 전하 축적층(200)을 감싸는 형태로 제3 게이트 절연막층(114)이 형성된다. 상기 제3 게이트 절연막층(114)은 본 발명의 전하 주입형 메모리 박막 트랜지스터의 차단 절연막층(blocking oxide)의 역할을 한다. 상기 제3 게이트 절연막층(114)은 상기 제2 게이트 절연막층(112)과 동일한 소재로 구성될 수 있다.A third gate insulating layer 114 is formed on the second gate insulating layer 112 to surround the charge accumulation layer 200. The third gate insulating layer 114 serves as a blocking oxide layer of the charge injection type memory thin film transistor of the present invention. The third gate insulating layer 114 may be formed of the same material as the second gate insulating layer 112.

상기 소스 및 드레인 전극(106) 상부에는 상기 제2 게이트 절연막층(112) 및 상기 제3 게이트 절연막층(114)을 관통하는 형태로 콘택 플러그(116)가 형성된다. 상기 콘택 플러그(116)는 상기 제3 게이트 절연막층(114) 상부에 형성되는 소스 및 드레인 전극 패드(118)와 상기 소스 및 드레인 전극(106)을 전기적으로 연결하는 역할을 한다.The contact plug 116 is formed on the source and drain electrodes 106 to penetrate the second gate insulating layer 112 and the third gate insulating layer 114. The contact plug 116 electrically connects the source and drain electrode pads 118 and the source and drain electrodes 106 formed on the third gate insulating layer 114.

상기 제3 게이트 절연막층(114) 상부에 형성되는 소스 및 드레인 전극 패드(118)는 콘택 플러그(116)를 형성하기 위해 비아 홀을 도전 물질로 매립하면서 패드 형태로 형성된다.The source and drain electrode pads 118 formed on the third gate insulating layer 114 may be formed in a pad shape while filling the via holes with a conductive material to form the contact plug 116.

상기 제3 게이트 절연막층(114) 상부에는 상기 소스 및 드레인 전극(106)의 간격으로 결정되는 게이트의 길이 영역과 상기 전하 축적층(200)과 동시에 정렬되는 형태로 제2 게이트 전극(120)이 형성된다. 상기 제2 게이트 전극(120)은 메모리 트랜지스터의 게이트 전극으로 이용된다.The second gate electrode 120 is formed on the third gate insulating layer 114 at the same time as the length region of the gate determined by the interval between the source and drain electrodes 106 and the charge accumulation layer 200. Is formed. The second gate electrode 120 is used as a gate electrode of the memory transistor.

상기 소스 및 드레인 전극 패드(118)와 상기 제2 게이트 전극(120)은 가시광에서 투명한 특징을 갖는 도전성 산화물 전극층 또는 도전성 유기물 전극층으로 구성될 수 있다.The source and drain electrode pads 118 and the second gate electrode 120 may be formed of a conductive oxide electrode layer or a conductive organic electrode layer having a transparent characteristic in visible light.

한편, 이상에서 설명한 바와 같이 본 발명은 전하 축적층(200)을 상하층에 위치하는 상대적으로 도전성이 높은 제1 및 제3 층과 중앙에 위치하는 상기 제1 및 제3 층보다 도전성이 낮은 제2 층의 복층 구조로 구성함으로써, 프로그램 전압의 크기 또는 폭을 변경함에 따라 전하 축적층(200)에 저장되는 전하의 양을 정량적으로 조절할 수 있다.Meanwhile, as described above, the present invention provides the first and third layers having relatively high conductivity and the lower conductivity than the first and third layers positioned at the center of the charge accumulation layer 200. By configuring a two-layered multilayer structure, the amount of charge stored in the charge storage layer 200 can be quantitatively adjusted by changing the magnitude or width of the program voltage.

그 이유는 다음과 같이 설명할 수 있다. 제2 게이트 전극(120)에 인가되는 프로그램 전압에 의해 전하 축적층(200)에 주입되는 전하는 차단 절연막층인 제3 게이트 절연막층(114)과 전하 축적층(200) 사이에 형성되는 장벽 높이의 크기에 따라 그 양이 변화하게 되는데, 상기 장벽의 높이는 전하 축적층(200)의 도전성과 밀접한 관련이 있다. 즉, 도전성이 높은 경우에는 장벽의 높이가 낮아지고, 도전성이 낮은 경우에는 상대적으로 장벽의 높이가 높다. 따라서, 소정의 프로그램 전압에 의해 우선적으로 장벽의 높이가 낮은 도전성이 높은 전하 축적층(제1 및 제3 층)에 전하를 저장할 수 있으며, 이렇게 저장된 전하는 차단 절연막층인 제3 게이트 절연막층(114)과 도전성이 낮은 전하 축적층(제2 층) 사이의 안정된 에너지 준위에 위치하게 된다.The reason can be explained as follows. The charge injected into the charge accumulation layer 200 by the program voltage applied to the second gate electrode 120 has a barrier height formed between the third gate insulation layer 114, which is a blocking insulation layer, and the charge accumulation layer 200. The amount varies with size, and the height of the barrier is closely related to the conductivity of the charge storage layer 200. That is, when the conductivity is high, the height of the barrier is low, and when the conductivity is low, the height of the barrier is relatively high. Accordingly, charges may be stored in the highly conductive charge accumulation layers (first and third layers) having a low barrier height by a predetermined program voltage, and the stored charges may be the third gate insulating layer layer 114 as the blocking insulating layer. ) And the low charge-conducting layer (second layer).

전하 축적층에 저장할 전하의 양을 증가시키기 위해서는 프로그램 전압보다 높은 값의 전압을 인가함으로써, 상대적으로 높은 장벽을 갖는 도전성이 낮은 중앙의 전하 축적층(제2 층)에도 전하를 저장할 수 있게 된다. 이러한 방법을 이용하면 프로그램 전압 값의 변화를 통해 몇 단계의 전하 저장 상태를 구현할 수 있으며, 이를 통해 다치 정보 저장을 용이하게 구현할 수 있다.In order to increase the amount of charge to be stored in the charge storage layer, by applying a voltage higher than the program voltage, it is possible to store charge in the central charge storage layer (second layer) of low conductivity having a relatively high barrier. Using this method, several levels of charge storage state can be realized by changing the program voltage value, thereby facilitating multi-value information storage.

한편, 이러한 저장 전하의 조절은 프로그램 전압의 크기뿐만 아니라, 프로그램 전압 펄스의 폭을 변경하는 방법으로도 구현할 수 있다. 또한, 각 층에 저장되는 전하의 양은 각 층의 두께를 변경하는 방법으로도 조절할 수 있으며, 구현하고자 하는 다치 정보의 크기를 보다 용이하게 설계할 수 있는 구조를 제공할 수 있다.On the other hand, the control of the stored charge may be implemented by changing not only the magnitude of the program voltage but also the width of the program voltage pulse. In addition, the amount of charge stored in each layer can also be adjusted by changing the thickness of each layer, it can provide a structure that can more easily design the size of the multi-value information to be implemented.

여기서 복층 구조의 전하 축적층(200)에 다치 정보를 저장하는 방법에 대해 간단히 설명한다.Here, the method of storing the multi-value information in the charge accumulation layer 200 of the multilayer structure will be briefly described.

첫째, 본 발명의 전하주입형 메모리 박막 트랜지스터에 다치의 정보를 저장하기 위해 제2 게이트 전극(120)에 인가되는 프로그래밍 전압 펄스의 총 인가 시간을 조절할 수 있다. 구체적으로 설명하면, 프로그래밍 전압 펄스의 폭을 상기 전하 축적층(200)에 저장할 수 있는 전하의 포화량에 이르는 시간보다 매우 짧게 설정하고, 인가하는 펄스 신호의 수를 변경함으로써 저장되는 전하의 양을 조절할 수 있다. 결과적으로 저장되는 전하의 양을 조절함으로써 다치의 정보를 저장할 수 있다.First, the total application time of the programming voltage pulse applied to the second gate electrode 120 may be adjusted to store multi-valued information in the charge injection type memory thin film transistor of the present invention. Specifically, the width of the programming voltage pulse is set to be very shorter than the time to reach the saturation amount of the charge that can be stored in the charge accumulation layer 200, and the amount of charge stored is changed by changing the number of pulse signals to be applied. I can regulate it. As a result, multiple values of information can be stored by controlling the amount of charge stored.

둘째, 첫째 방법은 프로그래밍 전압 펄스의 폭 그 자체를 변경하는 방법으로도 실현될 수 있다. 구체적으로 설명하면, 본 발명의 전하주입형 메모리 박막 트랜지스터의 전하 축적층(200)에 저장되는 전하의 양을 변경하기 위해 프로그래밍 전압 펄스의 폭을 변경하여 전하의 주입 시간을 제어함으로써 저장 전하의 양을 조절할 수 있다. 결과적으로 저장되는 전하의 양을 조절함으로써 다치의 정보를 저장할 수 있다.Secondly, the first method can also be realized by changing the width of the programming voltage pulse itself. Specifically, in order to change the amount of charge stored in the charge accumulation layer 200 of the charge injection type memory thin film transistor of the present invention, the amount of stored charge is controlled by changing the width of the programming voltage pulse to control the injection time of the charge. Can be adjusted. As a result, multiple values of information can be stored by controlling the amount of charge stored.

셋째, 본 발명의 전하주입형 메모리 박막 트랜지스터에 다치의 정보를 저장하는 또 다른 방법은 제2 게이트 전극(120)에 인가되는 프로그래밍 전압 펄스의 크기를 조절하는 것이다. 구체적으로 설명하면, 상기 전하 축적층(200)에 전하를 주입하기 위해 필요한 충분한 시간의 폭을 가진 전압 펄스를 사용하고, 상기 전압 펄스의 전압 크기를 변경하면, 저장 전하의 양을 조절할 수 있다. 결과적으로 저장되는 전하의 양을 제어함으로써 다치의 정보를 저장할 수 있다.Third, another method of storing multi-valued information in the charge injection type memory thin film transistor of the present invention is to adjust the magnitude of the programming voltage pulse applied to the second gate electrode 120. Specifically, by using a voltage pulse having a sufficient time width necessary for injecting charge into the charge accumulation layer 200, and changing the voltage magnitude of the voltage pulse, it is possible to adjust the amount of stored charge. As a result, multiple values of information can be stored by controlling the amount of charge stored.

한편, 종래와 같이 단층 구조의 전하 축적층을 사용하는 경우, 차단 절연막층과 전하 축적층 사이에 형성되는 장벽의 높이는 상기 두 물질의 밴드 구조에 따라 결정되며, 이를 동적으로 변경할 수는 없다. 하지만, 본 발명과 같이 전하 축적층을 복층 구조로 형성하는 경우에는, 전하 주입에 따른 상대적인 장벽 높이를 낮추고, 결과적으로 게이트 전극에서 주입되는 전하를 차단 절연막층을 통과하여 전하 축적층으로 주입하기 쉽다. 이렇게 저장된 전하는 추가적인 프로그램 전압 인가에 의해 단계적으로 장벽을 넘어 중앙의 전하 축적층까지 도달할 수 있다. 중앙의 전하 축적층에 저장된 전하는 전하 주입 과정과 동일한 원리로부터 하부의 도전성이 높은 전하 축적층으로 방출하기 쉬운 구조를 제공할 수 있다.On the other hand, when using the charge accumulation layer having a single layer structure as in the prior art, the height of the barrier formed between the blocking insulating layer and the charge accumulation layer is determined according to the band structure of the two materials, and this cannot be changed dynamically. However, when the charge accumulation layer is formed in a multilayer structure as in the present invention, the relative barrier height due to charge injection is lowered, and as a result, charge injected from the gate electrode is easily injected through the blocking insulating layer layer into the charge accumulation layer. . This stored charge can reach the central charge storage layer over the barrier step by step by applying an additional program voltage. The charge stored in the central charge storage layer can provide a structure that is easy to be released to the lower conductive charge storage layer from the same principle as the charge injection process.

다시 말해, 본 발명은 상대적으로 높이가 낮은 두 단계 장벽 구조를 상하 대칭적으로 가지는 복층 구조의 전하 축적층을 제공함으로써, 전하 주입형 메모리 소자의 구동 과정에서 전하의 주입 및 방출 효율을 개선할 수 있다. 특히 전하 축적층을 산화물 반도체로 구성하는 경우, 도전성이 각각 다른 복층 구조의 전하 축적층을 산화물 반도체의 조성 변화에 따라 매우 용이하게 제공할 수 있다는 장점을 제공할 수 있다.In other words, the present invention can improve charge injection and emission efficiency during the driving of the charge injection type memory device by providing a charge accumulation layer having a multilayer structure having a two-step barrier structure having a relatively low height in a vertically symmetrical manner. have. In particular, when the charge storage layer is composed of an oxide semiconductor, it is possible to provide an advantage that a charge storage layer having a multilayer structure having different conductivity can be very easily provided in accordance with the composition change of the oxide semiconductor.

도 2a 내지 도 2k는 본 발명에 따른 비휘발성 메모리 셀의 제조 방법을 설명하기 위한 공정 단면도이다.2A to 2K are cross-sectional views illustrating a method of manufacturing a nonvolatile memory cell according to the present invention.

도 2a에 도시된 바와 같이, 메모리 트랜지스터 및 구동 트랜지스터를 집적시키기 위한 기판(100)을 제공한다. 여기서, 기판(100)은 앞서 설명한 바와 같이 유리 또는 플라스틱 기판일 수 있다. 플라스틱 기판일 경우, 기판(100) 자체의 평활도 개선을 위해 적절한 전처리 과정을 수행한 후에 제공되는 것이 바람직하다.As shown in FIG. 2A, a substrate 100 for integrating a memory transistor and a driving transistor is provided. Here, the substrate 100 may be a glass or plastic substrate as described above. In the case of a plastic substrate, it is preferably provided after performing an appropriate pretreatment process to improve the smoothness of the substrate 100 itself.

도 2b에 도시된 바와 같이, 투명 기판(100) 상에 게이트 전극용 도전층을 형성한 후, 이를 패터닝하여 구동 트랜지스터를 위한 제1 게이트 전극(102)을 형성한다. 여기서 제1 게이트 전극(102)은 가시광에서 투명한 특징을 갖는 도전성 산화물 전극층 또는 도전성 유기물 전극층으로 구성될 수 있다. 또한 게이트 전극용 도전층은 스퍼터링 방식에 의해 형성될 수 있으며, 패터닝 공정은 습식 식각 또는 건식 식각 공정에 의해 수행될 수 있다.As shown in FIG. 2B, the conductive layer for the gate electrode is formed on the transparent substrate 100, and then patterned to form the first gate electrode 102 for the driving transistor. The first gate electrode 102 may be formed of a conductive oxide electrode layer or a conductive organic electrode layer having a transparent characteristic in visible light. In addition, the conductive layer for the gate electrode may be formed by a sputtering method, and the patterning process may be performed by a wet etching or a dry etching process.

도 2c에 도시된 바와 같이, 상기 투명 기판(100) 상부에 상기 제1 게이트 전극(102)을 감싸는 형태로 제1 게이트 절연막층(104)을 형성한다. 상기 제1 게이트 절연막층(104)은 가시광에서 투명한 산화물 절연막층 또는 유기물 절연막층으로 구성될 수 있다. 상기 제1 게이트 절연막층(104)은 본 발명의 메모리 셀을 구성하는 구동 트랜지스터의 게이트 절연막층의 역할을 수행한다.As illustrated in FIG. 2C, the first gate insulating layer 104 is formed on the transparent substrate 100 to surround the first gate electrode 102. The first gate insulating layer 104 may be formed of an oxide insulating layer or an organic insulating layer that is transparent to visible light. The first gate insulating layer 104 serves as a gate insulating layer of the driving transistor constituting the memory cell of the present invention.

도 2d에 도시된 바와 같이, 상기 제1 게이트 절연막층(104) 상에 소스 및 드레인 전극용 도전막을 형성한 후, 이를 패터닝하여 복수의 소스 및 드레인 전극(106)을 형성한다. 여기서, 소스 및 드레인 전극(106)은 구동 트랜지스터(20) 및 메모리 트랜지스터(10)가 공동으로 사용한다. 소스 및 드레인 전극용 도전막은 스퍼터링 방식에 의해 형성될 수 있으며, 패터닝 공정은 습식 식각 또는 건식 식각 공정에 의해 수행될 수 있다.As illustrated in FIG. 2D, a conductive film for source and drain electrodes is formed on the first gate insulating layer 104, and then patterned to form a plurality of source and drain electrodes 106. Here, the source and drain electrodes 106 are commonly used by the driving transistor 20 and the memory transistor 10. The conductive films for the source and drain electrodes may be formed by a sputtering method, and the patterning process may be performed by a wet etching or a dry etching process.

도 2e에 도시된 바와 같이, 소스 및 드레인 전극(103)이 형성된 결과물의 전면을 따라 산화물 반도체 박막층(108)을 형성한 후, 상기 산화물 반도체 박막층(108) 상에 보조 절연막층(110)을 형성한다. 여기서, 산화물 반도체 박막층(108)의 두께는 메모리 트랜지스터 및 구동 트랜지스터의 동작 조건을 결정하는 중요한 소자 변수로 작용하므로, 다음을 고려하여 산화물 반도체 박막층(108)의 증착 두께를 결정하는 것이 바람직하다.As shown in FIG. 2E, after forming the oxide semiconductor thin film layer 108 along the entire surface of the resultant source and drain electrode 103 formed thereon, an auxiliary insulating layer 110 is formed on the oxide semiconductor thin film layer 108. do. Here, since the thickness of the oxide semiconductor thin film layer 108 serves as an important device parameter for determining the operating conditions of the memory transistor and the driving transistor, it is preferable to determine the deposition thickness of the oxide semiconductor thin film layer 108 in consideration of the following.

첫째, 메모리 트랜지스터 및 구동 트랜지스터의 동작 특성을 확보할 수 있는 범위 내에서 산화물 반도체 박막층(108)의 두께를 결정한다. 둘째, 메모리 트랜지스터의 메모리 동작이 보다 낮은 전압에서 수행될 수 있도록 산화물 반도체 박막층(108)의 두께를 결정하는 것이 바람직하다. 또한 상기 산화물 반도체 박막층(108)은 가시광에서 투명한 산화물 반도체 박막으로 200oC 이하의 온도에서 형성되는 것이 바람직하다.First, the thickness of the oxide semiconductor thin film layer 108 is determined within a range capable of securing operating characteristics of the memory transistor and the driving transistor. Second, it is desirable to determine the thickness of the oxide semiconductor thin film layer 108 so that the memory operation of the memory transistor can be performed at a lower voltage. In addition, the oxide semiconductor thin film layer 108 is a transparent oxide semiconductor thin film in the visible light is preferably formed at a temperature of 200 ° C or less.

또한, 보조 절연막층(110)의 두께는 메모리 트랜지스터의 동작 특성을 결정 짓는 중요한 소자 변수로 작용하므로, 다음의 사항을 고려하여 보조 절연막층(110)의 증착 두께를 결정하는 것이 바람직하다.In addition, since the thickness of the auxiliary insulating layer 110 serves as an important device variable for determining the operation characteristics of the memory transistor, it is preferable to determine the deposition thickness of the auxiliary insulating layer 110 in consideration of the following matters.

첫째, 메모리 트랜지스터의 동작 전압이 너무 증가시키지 않는 범위에서 결정되어야 한다. 즉, 보조 절연막층(110)의 두께가 너무 두꺼운 경우, 메모리 트랜지스터의 구동 전압의 일부가 트랜지스터의 게이트 스택의 일부를 구성하는 버퍼막에 의해 생기는 직렬 커패시터에서 소모되어 전체적으로 동작 전압을 상승시키는 원인이 될 수 있기 때문이다. 따라서, 첫 번째 사항을 고려할 때 보조 절연막층(110)의 두께는 10nm 이하의 범위에서 결정되는 것이 바람직하다.First, the operating voltage of the memory transistor must be determined in such a range that it does not increase too much. That is, when the thickness of the auxiliary insulating layer 110 is too thick, a part of the driving voltage of the memory transistor is consumed by the series capacitor generated by the buffer film constituting a part of the gate stack of the transistor, thereby raising the operating voltage as a whole. Because it can be. Therefore, in consideration of the first matter, the thickness of the auxiliary insulating layer 110 is preferably determined in a range of 10 nm or less.

둘째, 산화물 반도체 박막층(108)의 식각 공정 중 공정 열화를 충분히 억제할 수 있는 범위에서 결정되어야 한다. 이를 고려할 때 보조 절연막층(110)의 두께는 4nm 이상인 것이 바람직하다. 결과적으로 첫 번째 및 두 번째 사항을 동시에 고려할 때, 보조 절연막층(110)의 두께는 4 내지 10nm의 범위에서 결정되는 것이 바람직하다.Second, it should be determined in a range capable of sufficiently suppressing the process degradation during the etching process of the oxide semiconductor thin film layer 108. In consideration of this, the thickness of the auxiliary insulating layer 110 is preferably 4 nm or more. As a result, when considering the first and second points at the same time, the thickness of the auxiliary insulating layer 110 is preferably determined in the range of 4 to 10nm.

한편, 산화물 반도체 박막층(108) 및 보조 절연막층(110)은 반도체 장치 제조 공정에서 통상적으로 사용되는 박막 형성 방식에 의해 형성될 수 있는데, 예를 들어, 원자층 증착법(Atomic Layer Deposition;ALD), 화학 기상 증착법(Chemical Vapor Deposition;CVD), 반응성 스퍼터링법(Reactive Sputtering) 등에 의해 형성될 수 있다. 이때, 구체적인 공정 조건은 하부에 형성된 산화물 반도체 박막층(108)의 특성을 열화시키지 않도록 공정 온도, 플라즈마 사용 여부, 박막 형성 원료 등을 결정하는 것이 바람직하다. 특히, 산화물 반도체 박막층(108)과 보조 절연막층(110)의 형성 공정은 동일한 장비 내에서 연속적으로 수행되는 것이 더욱 바람직하다.On the other hand, the oxide semiconductor thin film layer 108 and the auxiliary insulating film layer 110 may be formed by a thin film formation method commonly used in the semiconductor device manufacturing process, for example, atomic layer deposition (ALD), It may be formed by Chemical Vapor Deposition (CVD), Reactive Sputtering, or the like. At this time, the specific process conditions, it is preferable to determine the process temperature, whether the plasma is used, the thin film forming raw material and the like so as not to deteriorate the characteristics of the oxide semiconductor thin film layer 108 formed below. In particular, the process of forming the oxide semiconductor thin film layer 108 and the auxiliary insulating film layer 110 is more preferably performed continuously in the same equipment.

도 2f에 도시된 바와 같이, 보조 절연막층(110) 및 산화물 반도체 박막층(108)을 식각하여, 메모리 트랜지스터 및 구동 트랜지스터를 위한 트랜지스터의 채널 영역 상에 보조 절연막(110A) 및 산화물 반도체 박막(108A)을 형성한다. 여기서, 식각 공정은 포토 리소그래피 공정에 의해 수행될 수 있다. 예를 들어, 소정의 습식 식각 용액을 사용하여 습식 식각 공정을 수행하거나, 플라즈마를 이용하여 건식 식각 공정을 수행할 수 있다. 이와 같은 식각 공정 수행시, 보조 절연막(110A)은 산화물 반도체 박막(108A)이 열화되는 것을 효과적으로 억제하는 역할을 한다.As shown in FIG. 2F, the auxiliary insulating layer 110 and the oxide semiconductor thin film layer 108 are etched to form the auxiliary insulating layer 110A and the oxide semiconductor thin film 108A on the channel region of the transistor for the memory transistor and the driving transistor. To form. Here, the etching process may be performed by a photolithography process. For example, the wet etching process may be performed using a predetermined wet etching solution, or the dry etching process may be performed using plasma. When the etching process is performed, the auxiliary insulating layer 110A effectively suppresses deterioration of the oxide semiconductor thin film 108A.

도 2g에 도시된 바와 같이, 산화물 반도체 박막(108A) 및 보조 절연막(110A)이 형성된 결과물의 전체 구조상에 제2 게이트 절연막층(112)을 형성한다. 제2 게이트 절연막층(112)은 가시광에서 투명한 산화물 절연막층 또는 유기물 절연막층으로 구성될 수 있으며, 통상의 반도체 장치 제조 공정에서 사용되는 박막 형성 공정 방법에 의해 형성될 수 있다.As shown in FIG. 2G, the second gate insulating layer 112 is formed on the entire structure of the resultant product in which the oxide semiconductor thin film 108A and the auxiliary insulating layer 110A are formed. The second gate insulating layer 112 may be formed of an oxide insulating layer or an organic insulating layer that is transparent to visible light, and may be formed by a thin film forming process method used in a conventional semiconductor device manufacturing process.

도 2h에 도시된 바와 같이, 제2 게이트 절연막층(112) 상부에 메모리 셀을 위한 전하 축적층(200)을 형성한다. 이때 전하 축적층(200)은 단층 또는 복층으로 구성될 수 있다. 바람직하게는 본 발명은 전하 축적층(200)을 복층으로 구성하는 것을 제안한다. 전하 축적층(200)을 복층으로 구성하기 위해 순차적으로 하부전극층(제1 층), 중간 전하 축적층(제2 층), 상부 전극층(제3 층)을 형성하고, 패터닝 공정을 통해 복층 구조의 전하 축적층(200)을 형성한다.As shown in FIG. 2H, the charge accumulation layer 200 for the memory cell is formed on the second gate insulating layer 112. In this case, the charge accumulation layer 200 may be composed of a single layer or a plurality of layers. Preferably, the present invention proposes to configure the charge accumulation layer 200 in multiple layers. In order to configure the charge accumulation layer 200 as a multilayer, a lower electrode layer (first layer), an intermediate charge accumulation layer (second layer), and an upper electrode layer (third layer) are sequentially formed, and the multilayer structure is formed through a patterning process. The charge accumulation layer 200 is formed.

도 2i에 도시된 바와 같이, 전하 축적층(200)이 형성된 제2 게이트 절연막층(112) 상부에 상기 전하 축적층(200)을 감싸도록 제3 게이트 절연막층(114)을 형성한다. 제3 게이트 절연막층(114)은 가시광에서 투명한 산화물 절연막층 또는 유기물 절연막층으로 구성될 수 있으며, 통상의 반도체 장치 제조 공정에서 사용되는 박막 형성 공정 방법에 의해 형성될 수 있다.As illustrated in FIG. 2I, a third gate insulating layer 114 is formed on the second gate insulating layer 112 on which the charge accumulation layer 200 is formed so as to surround the charge accumulation layer 200. The third gate insulating layer 114 may be formed of an oxide insulating layer or an organic insulating layer that is transparent to visible light, and may be formed by a thin film forming process method used in a conventional semiconductor device manufacturing process.

도 2j에 도시된 바와 같이, 제2 및 제3 게이트 절연막층(112, 114)을 식각하여 복수의 소스 및 드레인 전극(106)을 각각 노출시키는 복수의 비아 홀(H1)을 형성한다. 여기서, 비아 홀(H1)의 형성 공정은 포토 리소그래피를 이용한 식각 공정 및 소정의 습식 식각 용액을 이용한 습식 식각 공정에 의해 수행되는 것이 바람직하다.As illustrated in FIG. 2J, the second and third gate insulating layers 112 and 114 are etched to form a plurality of via holes H1 exposing the plurality of source and drain electrodes 106, respectively. Here, the process of forming the via hole H1 is preferably performed by an etching process using photolithography and a wet etching process using a predetermined wet etching solution.

도 2k에 도시된 바와 같이, 복수의 비아 홀(H1) 내에 도전막을 매립하여 복수의 소스 및 드레인 전극(106)과 각각 연결되는 복수의 콘택 플러그(116)를 형성한다. 여기서, 복수의 콘택 플러그(116)는 제2 및 제3 게이트 절연막층(112, 114)을 관통하도록 형성된다. 이어서, 복수의 콘택 플러그(116) 상에 복수의 소스 및 드레인 전극 패드(118)를 형성한다. 여기서, 복수의 소스 및 드레인 전극 패드(118)는 콘택 플러그(116)를 통해 복수의 소스 및 드레인 전극(106)과 전기적으로 각각 연결된다. 소스 및 드레인 전극 패드(118)는 스퍼터링 방법에 의해 형성될 수 있다.As shown in FIG. 2K, a plurality of contact plugs 116 connected to the plurality of source and drain electrodes 106 are formed by filling a conductive film in the plurality of via holes H1. Here, the plurality of contact plugs 116 are formed to penetrate through the second and third gate insulating layers 112 and 114. Next, a plurality of source and drain electrode pads 118 are formed on the plurality of contact plugs 116. Here, the plurality of source and drain electrode pads 118 are electrically connected to the plurality of source and drain electrodes 106 through the contact plugs 116, respectively. The source and drain electrode pads 118 may be formed by a sputtering method.

이어서, 메모리 트랜지스터의 게이트 전극 영역에 형성된 제3 게이트 절연막층(114) 상에 메모리 트랜지스터를 위한 제2 게이트 전극(120)을 형성한다.Next, a second gate electrode 120 for the memory transistor is formed on the third gate insulating layer 114 formed in the gate electrode region of the memory transistor.

이상에서 설명한 본 발명은 메모리 트랜지스터 부분이 구동 트랜지스터 부분의 상층에 적층되는 것으로 설명하였지만, 반대로 구동 트랜지스터 부분이 메모리 트랜지스터 부분의 상층에 적층되는 형태로 구현 가능하다.In the present invention described above, the memory transistor portion is described as being stacked on the upper portion of the driving transistor portion, but the driving transistor portion may be implemented in the form of being stacked on the upper layer of the memory transistor portion.

도 3은 본 발명의 제2 실시예에 따른 비휘발성 메모리 셀의 단면도이다.3 is a cross-sectional view of a nonvolatile memory cell according to a second embodiment of the present invention.

도 3을 참조하면, 투명 기판(100) 상에 메모리 트랜지스터(10)를 위한 제1 게이트 전극(202)이 형성된다. 그리고, 제1 게이트 전극(202)을 감싸는 형태로 기판(200) 상에 제1 게이트 절연막층(204)이 형성된다. 그리고 제1 게이트 절연막층(204) 상에 전하 축적층(300)이 마련되고, 제1 게이트 절연막층(204) 상에 전하 축적층(300)을 감싸는 형태로 제2 게이트 절연막층(206)이 형성된다.Referring to FIG. 3, a first gate electrode 202 for the memory transistor 10 is formed on the transparent substrate 100. The first gate insulating layer 204 is formed on the substrate 200 to surround the first gate electrode 202. The charge accumulation layer 300 is provided on the first gate insulation layer 204, and the second gate insulation layer 206 is formed to surround the charge accumulation layer 300 on the first gate insulation layer 204. Is formed.

다음 제2 게이트 절연막층(206) 상에 소스 및 드레인 전극(208)과 산화물 반도체 박막층(210)이 형성되며, 산화물 반도체 박막층(210) 상에 보조 절연막층(212)이 형성된다. 그리고 소스 및 드레인 전극(208)과 산화물 반도체층 상에 제3 게이트 절연막층(214)이 형성되고, 제3 게이트 절연막층(214) 상에 구동 트랜지스터(20)를 위한 제2 게이트 전극(220)이 형성된다.Next, the source and drain electrodes 208 and the oxide semiconductor thin film layer 210 are formed on the second gate insulating layer 206, and the auxiliary insulating layer 212 is formed on the oxide semiconductor thin film layer 210. The third gate insulating layer 214 is formed on the source and drain electrodes 208 and the oxide semiconductor layer, and the second gate electrode 220 for the driving transistor 20 is formed on the third gate insulating layer 214. Is formed.

또한 제3 게이트 절연막층(214)을 관통하여 상기 소스 및 드레인 전극(208)에 전기적으로 연결되는 콘택 플러그(216)가 형성되며, 상기 콘택 플러그(216)를 통해 상기 소스 및 드레인 전극(208)과 전기적으로 연결되는 소스 및 드레인 전극 패드(218)가 제3 게이트 절연막층(214) 상에 형성된다.Also, a contact plug 216 is formed through the third gate insulating layer 214 and electrically connected to the source and drain electrodes 208, and the source and drain electrodes 208 are formed through the contact plug 216. Source and drain electrode pads 218 electrically connected to each other are formed on the third gate insulating layer 214.

따라서 본 발명의 청구범위는 특정 실시예에 한정되는 것은 아니며, 본 발명과 관련하여 통상의 지식을 가진자에게 자명한 범위내에서 여러 가지의 대안, 수정 및 변경하여 실시할 수 있다. 따라서, 본 발명에 개시된 실시예 및 첨부된 도면들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예 및 첨부된 도면에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Accordingly, the claims of the present invention are not limited to the specific embodiments, and various alternatives, modifications, and changes can be made within the scope apparent to those skilled in the art. Accordingly, the embodiments disclosed in the present invention and the accompanying drawings are not intended to limit the technical spirit of the present invention but to describe the present invention, and the scope of the technical idea of the present invention is not limited by the embodiments and the accompanying drawings. . The protection scope of the present invention should be interpreted by the following claims, and all technical ideas within the equivalent scope should be interpreted as being included in the scope of the present invention.

Claims (20)

메모리 트랜지스터와 구동 트랜지스터를 갖는 비휘발성 메모리 셀에 있어서,
투명한 기판;
상기 투명한 기판 상에 형성된 제1 게이트 전극;
상기 제1 게이트 전극 상부의 제1 게이트 절연막층 상에 형성된 소스 및 드레인 전극;
상기 소스 및 드레인 전극 사이에 형성되고 채널이 형성된 산화물 반도체 박막;
상기 산화물 반도체 박막 상에 형성된 보조 절연막;
상기 소스 및 드레인 전극과 상기 산화물 반도체 박막 상부의 제2 게이트 절연막층 상에 형성된 제2 게이트 전극; 및
적어도 상기 제1 게이트 전극과 상기 산화물 반도체 박막 사이 또는 상기 제2 게이트 전극과 상기 산화물 반도체 박막 사이의 상기 게이트 절연막층 내에 위치하고, 복층 구조로 형성되며, 상기 복층 중 적어도 하나의 층은 다른 층에 비해 도전성이 낮은 물질로 구성된 전하를 축적하는 전하 축적층
을 포함하는 비휘발성 메모리 셀.
In a nonvolatile memory cell having a memory transistor and a driving transistor,
Transparent substrates;
A first gate electrode formed on the transparent substrate;
Source and drain electrodes formed on the first gate insulating layer on the first gate electrode;
An oxide semiconductor thin film formed between the source and drain electrodes and having a channel formed thereon;
An auxiliary insulating film formed on the oxide semiconductor thin film;
A second gate electrode formed on the source and drain electrodes and a second gate insulating layer on the oxide semiconductor thin film; And
It is located in the gate insulating film layer between at least the first gate electrode and the oxide semiconductor thin film or between the second gate electrode and the oxide semiconductor thin film, and is formed in a multilayer structure, at least one of the multilayers being in comparison with other layers. Charge accumulation layer that accumulates charges composed of materials of low conductivity
Nonvolatile memory cell comprising a.
삭제delete 제 1 항에 있어서,
상기 전하 축적층은,
상기 게이트 절연막층 상에 형성되고 도전성 물질로 형성되는 제1 층;
상기 제1 층 상에 형성되고 상기 제1 층보다 도전성이 낮은 물질로 형성되는 제2 층; 및
상기 제2 층 상에 형성되고 상기 제1 층과 동일한 도전성 물질로 형성되는 제3 층을 포함하는 비휘발성 메모리 셀.
The method of claim 1,
The charge storage layer,
A first layer formed on the gate insulating layer and formed of a conductive material;
A second layer formed on the first layer and formed of a material having a lower conductivity than the first layer; And
And a third layer formed on the second layer and formed of the same conductive material as the first layer.
제 3 항에 있어서,
상기 전하 축적층의 제1 층 및 제3 층은 전극층으로 이용되고 산화물 반도체의 조성물로 구성되는 비휘발성 메모리 셀.
The method of claim 3, wherein
And a first layer and a third layer of the charge storage layer are used as electrode layers and composed of a composition of an oxide semiconductor.
제 3 항에 있어서,
상기 전하 축적층의 제2 층은 전하 축적층으로 이용되고 상기 제1 및 제3 층보다 낮은 전도성 또는 절연성을 갖는 산화물 반도체 박막층으로 구성되는 비휘발성 메모리 셀.
The method of claim 3, wherein
And the second layer of the charge accumulation layer is composed of an oxide semiconductor thin film layer used as a charge accumulation layer and having lower conductivity or insulation than the first and third layers.
제 3 항에 있어서,
상기 전하 축적층은,
다치 정보를 저장하는 비휘발성 메모리 셀.
The method of claim 3, wherein
The charge storage layer,
A nonvolatile memory cell that stores multivalued information.
제 6 항에 있어서,
상기 전하 축적층에 저장되는 다치 정보는, 상기 제1 게이트 전극 또는 상기 제2 게이트 전극에 인가되는 프로그래밍 전압 펄스의 총 인가 시간을 조절하는 것에 의해 달성되는 비휘발성 메모리 셀.
The method according to claim 6,
The multi-valued information stored in the charge accumulation layer is achieved by adjusting a total application time of a programming voltage pulse applied to the first gate electrode or the second gate electrode.
제 6 항에 있어서,
상기 전하 축적층에 저장되는 다치 정보는, 상기 제1 게이트 전극 또는 상기 제2 게이트 전극에 인가되는 프로그래밍 전압 펄스의 폭을 변경하는 것에 의해 달성되는 비휘발성 메모리 셀.
The method according to claim 6,
The multi-valued information stored in the charge accumulation layer is achieved by changing a width of a programming voltage pulse applied to the first gate electrode or the second gate electrode.
제 6 항에 있어서,
상기 전하 축적층에 저장되는 다치 정보는, 상기 제1 게이트 전극 또는 상기 제2 게이트 전극에 인가되는 프로그래밍 전압 펄스의 크기를 조절하는 것에 의해 달성되는 비휘발성 메모리 셀.
The method according to claim 6,
The multi-valued information stored in the charge accumulation layer is achieved by adjusting a magnitude of a programming voltage pulse applied to the first gate electrode or the second gate electrode.
제 1 항에 있어서,
상기 제1 및 제2 게이트 전극은 가시광에 투명한 도전성 산화물 전극층 또는 도전성 유기물 전극층으로 구성되는 비휘발성 메모리 셀.
The method of claim 1,
And the first and second gate electrodes include a conductive oxide electrode layer or a conductive organic electrode layer transparent to visible light.
메모리 트랜지스터와 구동 트랜지스터를 갖는 비휘발성 메모리 셀의 제조 방법에 있어서,
(a) 투명한 기판 상에 구동 트랜지스터를 위한 제1 게이트 전극을 형성하는 단계;
(b) 상기 제1 게이트 전극을 감싸는 형태로 상기 기판 상에 제1 게이트 절연막층을 형성하는 단계;
(c) 상기 제1 게이트 절연막층 상에 채널 형성 영역을 사이에 두고 소스 및 드레인 전극을 형성하는 단계;
(d) 상기 소스 및 드레인 전극 사이에 산화물 반도체 박막으로 구성되는 채널층을 형성하는 단계;
(e) 상기 소스 및 드레인 전극과 상기 산화물 반도체 박막 상에 제2 게이트 절연막층을 형성하는 단계;
(f) 복층구조로 형성되고, 상기 복층 중 적어도 하나의 층은 다른 층에 비해 도전성이 낮은 물질로 구성되며, 상기 제2 게이트 절연막층 상에 주입된 전하를 축적하거나 소거 가능한 전하 축적층을 형성하는 단계;
(g) 상기 전하 축적층을 감싸는 형태로 상기 제2 게이트 절연막층 상에 제3 게이트 절연막층을 형성하는 단계; 및
(h)상기 제3 게이트 절연막층 상에 메모리 트랜지스터를 위한 제2 게이트 전극을 형성하는 단계
를 포함하는 비휘발성 메모리 셀의 제조방법.
A method of manufacturing a nonvolatile memory cell having a memory transistor and a driving transistor,
(a) forming a first gate electrode for the drive transistor on a transparent substrate;
(b) forming a first gate insulating layer on the substrate to surround the first gate electrode;
(c) forming source and drain electrodes on the first gate insulating layer with a channel formation region therebetween;
(d) forming a channel layer composed of an oxide semiconductor thin film between the source and drain electrodes;
(e) forming a second gate insulating layer on the source and drain electrodes and the oxide semiconductor thin film;
(f) a multi-layer structure, wherein at least one of the plurality of layers is formed of a material having a lower conductivity than other layers, and forms a charge accumulation layer capable of accumulating or erasing charge injected on the second gate insulating layer; Making;
(g) forming a third gate insulating layer on the second gate insulating layer to surround the charge accumulation layer; And
(h) forming a second gate electrode for the memory transistor on the third gate insulating layer
Method of manufacturing a nonvolatile memory cell comprising a.
삭제delete 제 11 항에 있어서,
상기 전하 축적층은,
상기 제2 게이트 절연막층 상에 형성되고 도전성 물질로 형성되는 제1 층;
상기 제1 층 상에 형성되고 상기 제1 층보다 도전성이 낮은 물질로 형성되는 제2 층; 및
상기 제2 층 상에 형성되고 상기 제1 층과 동일한 도전성 물질로 형성되는 제3 층을 포함하는 비휘발성 메모리 셀의 제조방법.
The method of claim 11,
The charge storage layer,
A first layer formed on the second gate insulating layer and formed of a conductive material;
A second layer formed on the first layer and formed of a material having a lower conductivity than the first layer; And
And a third layer formed on the second layer and formed of the same conductive material as the first layer.
제 13 항에 있어서,
상기 전하 축적층의 제1 층 및 제3 층은, 전극층으로 이용되고 산화물 반도체의 조성물로 구성되는 비휘발성 메모리 셀의 제조방법.
The method of claim 13,
A first layer and a third layer of the charge accumulation layer are used as electrode layers and are composed of a composition of an oxide semiconductor.
제 13 항에 있어서,
상기 전하 축적층의 제2 층은, 전하 축적층으로 이용되고 상기 제1 및 제3 층보다 낮은 전도성 또는 절연성을 갖는 산화물 반도체 박막층으로 구성되는 비휘발성 메모리 셀의 제조방법.
The method of claim 13,
And a second layer of the charge accumulation layer is composed of an oxide semiconductor thin film layer which is used as a charge accumulation layer and has lower conductivity or insulation than the first and third layers.
제 11 항에 있어서,
상기 제1 및 제2 게이트 전극은 가시광에 투명한 도전성 산화물 전극층 또는 도전성 유기물 전극층으로 구성되는 비휘발성 메모리 셀의 제조방법.
The method of claim 11,
The first and second gate electrodes are formed of a conductive oxide electrode layer or a conductive organic electrode layer transparent to visible light.
메모리 트랜지스터와 구동 트랜지스터를 갖는 비휘발성 메모리 셀의 제조 방법에 있어서,
(a) 투명한 기판 상에 메모리 트랜지스터를 위한 제1 게이트 전극을 형성하는 단계;
(b) 상기 제1 게이트 전극을 감싸는 형태로 상기 기판 상에 제1 게이트 절연막층을 형성하는 단계;
(c) 복층구조로 형성되고, 상기 복층 중 적어도 하나의 층은 다른 층에 비해 도전성이 낮은 물질로 구성되며, 상기 제1 게이트 절연막층 상에 주입된 전하를 축적하거나 소거 가능한 전하 축적층을 형성하는 단계;
(d) 상기 전하 축적층을 감싸는 형태로 상기 제1 게이트 절연막층 상에 제2 게이트 절연막층을 형성하는 단계;
(e) 상기 제2 게이트 절연막층 상에 채널 형성 영역을 사이에 두고 소스 및 드레인 전극을 형성하는 단계;
(f) 상기 소스 및 드레인 전극 사이에 산화물 반도체 박막으로 구성되는 채널층을 형성하는 단계;
(g) 상기 소스 및 드레인 전극과 상기 산화물 반도체 박막 상에 제3 게이트 절연막층을 형성하는 단계; 및
(h)상기 제3 게이트 절연막층 상에 구동 트랜지스터를 위한 제2 게이트 전극을 형성하는 단계
를 포함하는 비휘발성 메모리 셀의 제조방법.
A method of manufacturing a nonvolatile memory cell having a memory transistor and a driving transistor,
(a) forming a first gate electrode for the memory transistor on the transparent substrate;
(b) forming a first gate insulating layer on the substrate to surround the first gate electrode;
(c) a multi-layer structure, wherein at least one of the plurality of layers is formed of a material having a lower conductivity than other layers, and forms a charge accumulation layer capable of accumulating or erasing charge injected on the first gate insulating layer; Making;
(d) forming a second gate insulating layer on the first gate insulating layer to surround the charge accumulation layer;
(e) forming source and drain electrodes on the second gate insulating layer with a channel formation region interposed therebetween;
(f) forming a channel layer composed of an oxide semiconductor thin film between the source and drain electrodes;
(g) forming a third gate insulating layer on the source and drain electrodes and the oxide semiconductor thin film; And
(h) forming a second gate electrode for the driving transistor on the third gate insulating layer
Method of manufacturing a nonvolatile memory cell comprising a.
삭제delete 제 17 항에 있어서,
상기 전하 축적층은,
상기 제1 게이트 절연막층 상에 형성되고 도전성 물질로 형성되는 제1 층;
상기 제1 층 상에 형성되고 상기 제1 층보다 도전성이 낮은 물질로 형성되는 제2 층; 및
상기 제2 층 상에 형성되고 상기 제1 층과 동일한 도전성 물질로 형성되는 제3 층을 포함하는 비휘발성 메모리 셀의 제조방법.
The method of claim 17,
The charge storage layer,
A first layer formed on the first gate insulating layer and formed of a conductive material;
A second layer formed on the first layer and formed of a material having a lower conductivity than the first layer; And
And a third layer formed on the second layer and formed of the same conductive material as the first layer.
제 19 항에 있어서,
상기 전하 축적층의 제1 층 및 제3 층은, 전극층으로 이용되고 산화물 반도체의 조성물로 구성되고, 상기 제2 층은, 전하 축적층으로 이용되고 상기 제1 및 제3 층보다 낮은 전도성 또는 절연성을 갖는 산화물 반도체 박막층으로 구성되는 비휘발성 메모리 셀의 제조방법.The method of claim 19,
The first and third layers of the charge accumulation layer are used as electrode layers and are composed of a composition of an oxide semiconductor, and the second layer is used as a charge accumulation layer and is less conductive or insulating than the first and third layers. A method of manufacturing a nonvolatile memory cell composed of an oxide semiconductor thin film layer having a film.
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