KR101354650B1 - 연속 근사 아날로그-디지털 변환기 - Google Patents

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Abstract

본 발명은 최소한의 캐패시터만을 구비하여 아날로그-디지털 변환 동작을 수행될 수 있도록 함으로써, 감소된 정전 용량과 회로 면적을 가질 수 있을 뿐 만 아니라 공정 변화에도 매우 강한 특성을 가질 수 있도록 하는 연속 근사 아날로그-디지털 데이터 변환기에 관한 것으로, 상기 연속 근사 아날로그-디지털 데이터 변환기는 기준전류를 공급하는 기준전류 공급부; 상기 기준전류를 충전하여 생성되는 기준신호와 외부로부터 입력되는 입력신호를 저장하는 신호 저장부; 상기 기준신호와 상기 입력신호를 비교하는 비교부; 상기 비교부의 비교 결과를 기반으로 디지털 출력신호를 발생함과 동시에 상기 기준전류 공급부를 제어하여 상기 신호 저장부에 공급되는 기준전류의 공급량이 이진코드에 비례하여 변화되도록 하는 제어부를 포함할 수 있다.

Description

연속 근사 아날로그-디지털 변환기{Successive Approximation Analog-to-Digital Converter}
본 발명은 연속 근사 아날로그-디지털 변환기(Successive Approximation Analog-to-Digital Converter, 이하 SAR ADC)에 관한 것으로, 특히 공정 변화에 강한 특성을 가지며 작은 정전 용량 및 회로 면적을 가질 수 있도록 하는 SAR ADC에 관한 것이다.
본 발명은 지식경제부의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2008-F-008-02, 과제명: 차세대 무선 융합 단말용 Advanced Digital RF 기술 개발].
대부분의 통신 시스템은 아날로그 신호를 입력받아서 디지털적으로 신호를 처리하고 다시 아날로그 형태로 신호를 변환하여 출력한다.
이에 대부분의 통신 시스템은 필연적으로 아날로그-디지털 신호 변환기, 디지털-아날로그 신호 변환기를 필요로 한다. 아날로그-디지털 신호 변환기는 통신 시스템의 가장 첫 단에 위치하여 전체 시스템의 SNR(Signal to Noise Ratio)를 결정하므로, 가장 신경을 써서 설계해야 하는 아날로그 블록이고 전력 소비 또한 큰 블록이다.
SAR ADC 는 이와 같은 아날로그-디지털 신호 변환기의 한 종류로, 이는 비교적 중/저속 데이터 변환기에 주로 사용되며 전력 소모량이 상대적으로 작은 특징을 가진다.
도1은 종래의 기술에 따른 SAR ADC를 도시한 도면이다.
도1에 도시된 바와 같이, 종래의 SAR ADC는 이진에 비례하는(binary scale) 정전 용량을 가지는 다수개의 캐패시터(4C, 2C, C)를 구비하고, 다수개의 캐패시터(4C, 2C, C)의 크기 비율을 이용하여 이진 검색을 수행함으로써, 데이터 변환을 수행한다.
도1의 SAR ADC의 경우, 각 캐패시터의 크기 비율로서 SAR ADC의 해상도가 결정되는데, 공정 변화에 의해 다수개의 캐패시터(4C, 2C, C)의 크기 비율에 오차가 발생하는 경우, SAR ADC의 해상도는 크게 나빠지게 된다.
그리고 상대적으로 많은 면적을 차지하는 캐패시터를 다수개 구비해야 하므로, SAR ADC의 정전 용량과 회로 면적 또한 증가되는 문제도 가진다. 예를 들어, 10 비트의 해상도를 얻기 위해서는 단위 캐패시터의 1024배에 달하는 전기용량과 회로 면적을 필요로 하게 된다. 이는 큰 RC 시정수를 야기하고 각 단계의 신호가 안정화되는 데 매우 긴 시간이 걸리도록 한다. 따라서, 종래의 SAR ADC을 이용하여 고속 샘플링과 변환을 수행하기는 어렵게 된다.
만약, 단위 캐패시터를 최소화시키면, 샘플링과 변환 속도를 향상할 수 있기는 하나 단위 캐패시터의 크기가 작아지면 공정 오차가 매우 증가하므로, SAR ADC는 기본적으로 큰 캐패시터를 사용해야 한다.
이에 본 발명에서는 최소한의 캐패시터만을 구비하여 아날로그-디지털 변환 동작을 수행될 수 있도록 함으로써, 감소된 정전 용량과 회로 면적을 가질 수 있을 뿐 만 아니라 공정 변화에도 매우 강한 특성을 가질 수 있도록 하는 SAR ADC를 제공하고자 한다.
상기 과제를 해결하기 위한 수단으로서, 본 발명의 일 실시 형태에 따르면, 연속 근사 아날로그-디지털 데이터 변환기는 기준전류를 공급하는 기준전류 공급부; 상기 기준전류를 충전하여 생성되는 기준신호와 외부로부터 입력되는 입력신호를 저장하는 신호 저장부; 상기 기준신호와 상기 입력신호를 비교하는 비교부; 상기 비교부의 비교 결과를 기반으로 디지털 출력신호를 발생함과 동시에 상기 기준전류 공급부를 제어하여 상기 신호 저장부에 공급되는 기준전류의 공급량이 이진코드에 비례하여 변화되도록 하는 제어부를 포함할 수 있다.
상기 제어부는 상기 기준전류의 공급 시간 또는 공급 횟수가 이진코드에 비례하여 변화되도록 상기 기준전류 공급부를 제어할 수 있다.
상기 신호 저장부는 캐패시터; 및 입력신호 샘플링시에는 상기 캐패시터에 상기 입력신호가 인가되고, 기준전류 샘플링시에는 상기 캐패시터에 상기 기준전류 공급부가 연결되도록 하는 제1 스위치 회로를 포함할 수 있다.
상기 기준전류 공급부는 상기 캐패시터에 상기 기준전류를 공급하는 제1 전류원; 상기 캐패시터로부터 상기 기준전류를 빼오는 제2 전류원; 및 상기 캐패시터가 상기 제1 전류원에 연결되거나 상기 제2 전류원에 연결되도록 하는 제2 스위치회로를 포함할 수 있다.
상기 제어부는 상기 비교부의 비교 결과가 제1값이면 상기 캐패시터가 상기 제1 전류원에 연결되도록 하고, 상기 비교부의 비교 결과가 제2값이면 상기 캐패시터가 상기 제2 전류원에 연결되도록 할 수 있다.
또한 상기 신호 저장부는 제1 및 제2 캐패시터; 및 입력신호 샘플링시에는 상기 제1 및 제2 캐패시터에 입력신호쌍을 인가하고, 기준신호 샘플링시에는 상기 제2 캐패시터에 상기 기준전류 공급부의 전류를 인가하면서 상기 비교부가 제1 및 제 2 캐패시터에 충전된 전하를 비교하도록 하는 제1 스위치 회로를 포함할 수 있다.
상기 기준전류 공급부는 상기 제1 및 제2 캐패시터 각각에 상기 기준전류를 공급하는 제1 및 제2 전류원; 상기 제1 및 제2 캐패시터 각각으로부터 상기 기준전류를 빼오는 제3 및 제4 전류원; 및 상기 제1 캐패시터가 상기 제1 전류원에 연결되고 상기 제2 캐패시터가 상기 제4 전류원에 연결되거나, 상기 제1 캐패시터가 상기 제3 전류원에 연결되고 상기 제2 캐패시터가 상기 제2 전류원에 연결되도록 하는 제2 스위치 회로를 포함할 수 있다.
상기 제어부는 상기 비교부의 비교 결과가 제1값이면 상기 제1 캐패시터는 상기 제1 전류원에 연결되고 상기 제2 캐패시터는 제4 전류원에 연결되도록 하고, 상기 비교부의 비교 결과가 제2값이면 상기 제1 캐패시터가 상기 제3 전류원에 연결되고 상기 제2 캐패시터가 상기 제2 전류원에 연결되도록 할 수 있다.
또한 상기 신호 저장부는 샘플링 캐패시터; 연산 증폭기; 상기 연산 증폭기의 출력단과 제1 입력단자 사이에 연결된 홀딩 캐패시터; 상기 홀딩 캐패시터를 리셋시키는 리셋 스위치; 및 입력신호 샘플링시에 상기 샘플링 캐패시터가 상기 입력신호를 충전한 후 상기 홀딩 캐패시터에 충전 전압을 전달하고, 기준전류 샘플링시에 상기 샘플링 캐패시터가 상기 기준전류를 충전한 후 상기 홀딩 캐패시터에 충전 전압을 추가 전달하도록 하는 스위치 회로를 포함할 수 있다.
상기 신호 저장부는 상기 샘플링 캐패시터와 상기 홀딩 캐패시터는 동일한 정전 용량을 가질 수있다.
또한 상기 신호 저장부는 제1 및 제2 캐패시터; 및 입력신호 샘플링시에는 상기 제1 캐패시터에 상기 입력신호가 인가되고, 기준전류 샘플링시에는 상기 제2 캐패시터에 상기 기준전류 공급부가 연결되도록 하는 제1 스위치 회로를 포함할 수 있다.
상기 기준전류 공급부는 상기 제2 캐패시터에 상기 기준전류를 공급하는 제1 전류원; 상기 제2 캐패시터로부터 상기 기준전류를 빼오는 제2 전류원; 및 상기 제2 캐패시터가 상기 제1 전류원에 연결되거나 상기 제2 전류원에 연결되도록 하는 제2 스위치회로를 포함할 수 있다.
상기 제어부는 상기 비교부의 비교 결과가 제1값이면 상기 제2 캐패시터가 상기 제1 전류원에 연결되도록 하고, 상기 비교부의 비교 결과가 제2값이면 상기 제2 캐패시터가 상기 제2 전류원에 연결되도록 할 수 있다.
본 발명의 연속 근사 아날로그-디지털 데이터 변환기는 기준신호의 신호값을 소프트웨어적으로 조절하고, 이를 이용하여 입력신호를 이진 검색 방식으로 비교할 수 있도록 함으로써, 최소한의 캐패시터만을 구비할 수 있도록 한다. 이에 본 발명의 연속 근사 아날로그-디지털 데이터 변환기는 감소된 정전 용량과 회로 면적을 가질 수 있고, 다수개의 캐패시터를 구비함으로써 발생되던 캐패시터의 매칭 문제가 사라지므로 공정 변화에 매우 강한 특성을 가지게 된다.
그리고 연속 근사 아날로그-디지털 데이터 변환기에 구비되는 캐패시터간에 미스매치 문제가 발생하더라도 각 캐패시터에 제공되는 기준전류의 공급량을 조절함으로써, 이를 손쉽게 해결할 수 있도록 한다.
또한, 입력신호와 기준신호를 샘플링할 때에 하나의 캐패시터에 해당하는 전하만을 이용하면 되므로, 전력 소모량 또한 획기적으로 감소되게 된다.
도1은 종래의 기술에 따른 SAR ADC를 도시한 도면이다.
도2는 본 발명의 제1 실시예에 따른 SAR ADC의 구성을 도시한 도면이다.
도3은 본 발명의 실시예들에 따른 기준전류 공급량 제어 방법을 설명하기 위한 도면이다.
도4는 본 발명의 제1 실시예에 따른 SAR ADC의 상세 구성을 도시한 도면이다.
도5은 본 발명의 제2 실시예에 따른 SAR ADC를 도시한 도면이다.
도6은 본 발명의 제3 실시예에 따른 SAR ADC를 도시한 도면이다.
도7은 본 발명의 제4 실시예에 따른 SAR ADC를 도시한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.
그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도2는 본 발명의 제1 실시예에 따른 SAR ADC의 구성을 도시한 도면이다.
도2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 SAR ADC는 기준전류(또는 기준 전하)를 공급하는 기준전류 공급부(210), 상기 기준전류 공급부(210)로부터 공급되는 기준전류를 충전하여 생성되는 기준신호와 외부로부터 입력되는 아날로그 입력신호를 저장하는 신호 저장부(220), 상기 신호 저장부(220)에 저장된 기준신호와 입력신호를 비교하는 비교부(230), 및 상기 비교부(230)의 비교 결과를 기반으로 상기 기준전류 공급부(210)를 제어하여 상기 신호 저장부(220)에 공급되는 기준전류의 공급량이 이진코드에 비례하여 변화되도록 하는 제어부(240)를 포함하여 이루어진다.
이때, 상기 제어부(240)는 도3의 (a)에 도시된 바와 같이 기준전류의 공급 시간을 이진코드에 비례하여 변화되도록 조절하거나(즉, Tn+1=Tn/2), 도3의 (b)에 도시된 바와 같이 기준전류의 공급 횟수가 이진코드에 비례하여 변화되도록 조절함으로써(즉, Nn+1=Nn/2), 기준전류 공급부(210)에서 신호 저장부(220)로 공급되는 기준전류의 공급량을 조절한다.
또한, 신호 저장부(220)는 하나의 캐패시터를 구비하여 입력신호와 기준신호간의 신호값차만을 저장할 수도 있으며, 두 개의 캐패시터를 구비하여 입력신호와 기준신호를 개별적으로 저장할 수도 있다.
이하, 도2의 SAR ADC의 동작을 개략적으로 살펴보면 다음과 같다. 이때, 제어부(240)는 설명의 편이를 위해 기준전류의 공급 시간을 조절하여 기준전류의 공급량을 조절한다고 가정하기로 한다.
먼저, 외부로부터 입력되는 아날로그 신호를 디지털 신호로 변환하기 위해서, 신호 저장부(220)는 외부로부터 제공되는 입력신호를 샘플링하고 고정시킨다.
그리고 나서, 기준전류 공급부(210)는 제어부(240)의 제어하에 T1 시간 동안 기준전류를 신호 저장부(220)에 공급하고, 신호 저장부(220)는 T1 시간 동안 공급되는 기준전류를 모아 기준신호를 발생하고, 이를 입력신호와 비교한다.
비교부(230)의 비교 결과, 기준신호의 신호값이 입력신호의 신호값보다 작으면, 제어부(240)는 최상위 비트(MSB, Most-Significant Bit) bN-1(N은 목표 해상도의 비트 수)를 1로 설정하고, 기준전류 공급부(210)가 다음에는 T2(=T1/2) 시간 동안 기준전류를 공급하여 신호 저장부(220)에 저장되는 기준신호의 신호값이 변화되도록 한다.
반면, 기준 전압이 입력신호의 전압보다 크면, 제어부(240)는 MSB bN-1를 0으로 설정하고, 기준전류 공급부(210)가 T2시간 동안 기준전류를 빼내어 신호 저장부(220)에 저장되는 기준신호의 신호값이 변화되도록 한다.
기준전류 공급부(210)는 일정한 전류가 흐르는 전류원을 사용하기 때문에 신호 저장부(220)에 공급되거나 빼지는 기준전류의 량은 기준전류의 공급시간(또는 기준전류 공급부(210)와 신호 저장부(220)의 연결시간)에 정확하게 비례한다.
그러므로, 도3의 (a)와 같이 상기 기준전류의 공급 시간을 T1, T1/2, T1/4, …, T1/2N-1의 순서로 줄여 나가면, 신호 저장부(220)에 저장되는 기준신호의 신호값 또한 T1, T1/2, T1/4, …, T1/2N-1의 순서로 비례하여 변화하게 된다.
본 발명에서는 이러한 원리를 이용하여 이진 검색을 수행하고, 결국에는 입력신호의 신호값에 해당하는 디지털 값을 MSB bN-1부터 LSB b0까지 순차적으로 알아낼 수 있도록 한다.
도3은 본 발명의 실시예들에 따른 기준전류 공급량 제어 방법을 설명하기 위한 도면이다.
우선 (a)를 참조하면, 기준전류의 공급량은 기준전류의 공급 시간을 반씩 줄여 나감으로써 이진코드에 비례하여 변화될 수 있음을 알 수 있다. 즉, 기준전류의 공급 시간을 T1, T1/2, T1/4, …, T1/2N-1의 순서로 줄여 나감으로써, 기준전류의 공급량은 이진코드에 비례하여 변화될 수 있음을 알 수 있다
또한, (b)를 참조하면, 기준전류의 공급량은 기준전류의 공급 횟수를 반씩 줄여 나감으로써 이진코드에 비례하여 변화될 수도 있음을 알 수 있다. 즉, 기준전류의 공급 횟수를 N1, N1/2, N1/4, …, N1/2N-1의 순서로 줄여 나감으로써, 기준전류의 공급량은 이진코드에 비례하여 변화될 수도 있음을 알 수 있다
덧붙여, 본 발명에서는 기준전류 공급부(210)가 상기와 같은 기준전류를 공급하기 위해 사용되는 전류값이 매우 중요하며, 이는 MSB주기 동안 즉, T1 시간 동안 기준전류를 공급하여 신호 저장부(220)에 저장되는 기준신호의 신호값(즉, 기준전류를 최초로 공급받아 발생되는 기준신호의 신호값)이 아날로그-디지털 변환기의 최대 입력 값(Full-scale input)(Vfs)의 절반이 되도록 하는 전류값으로 설정되는 것이 바람직하다.
도4는 본 발명의 제1 실시예에 따른 SAR ADC의 상세 구성을 도시한 도면으로, 이때의 신호 저장부(220)는 입력신호와 기준신호의 차이를 저장하는 하나의 캐패시터를 포함하는 형태로 구현된다.
도4를 참조하면, 신호 저장부(220)는 캐패시터(421), 입력신호 샘플링시에는 캐패시터(421)에 입력신호(Vin)를 인가하고, 기준신호 샘플링시에는 캐패시터(421)에 기준전류 공급부(210)가 연결되도록 하는 제1 스위치 회로(422,423)를 포함하여 구성되고, 비교부(230)은 캐패시터(421)에 충전된 전압을 접지 전압과 비교하는 비교기로 구현된다.
그리고 기준전류 공급부(210)는 신호 저장부(220)에 구비된 캐패시터(421)에 기준전류(Iref)를 공급하는 제1 전류원(411), 상기 캐패시터(421)로부터 기준전류(Iref)를 빼오는 제2 전류원(412), 및 펄스신호(pul, pulb)가 제1 값을 가지면(즉, 펄스신호(pul)가 하이레벨이고, 펄스반전신호(pulb)가 로우레벨이면), 캐패시터(421)에 제1 전류원(411)을 연결하고, 펄스신호(pul, pulb)가 제2 값을 가지면(즉, 펄스신호(pul)가 로우레벨이고, 펄스반전신호(pulb)가 하이레벨이면), 캐패시터(421)에 제2 전류원(412)을 연결하는 제2 스위치 회로(413, 414)를 포함하여 구성된다.
그리고 제어부(240)는 비교부(230)의 비교 결과를 기반으로 디지털 출력신호(bits)를 발생함과 동시에 기준전류의 공급량을 가변하기 위한 펄스신호(pul, pulb)를 발생하도록 프로그래밍된 논리 회로로 구현된다. 또한 제어부(240)는 아날로그-디지털 데이터 변환기의 동작 상태를 결정 및 제어할 수 있도록 하는 다양한 부가 신호(예를 들어, 입력신호 샘플링 동작과 기준신호 샘플링 동작을 명령하는 동작 선택 신호(sel)를 발생할 수도 있다.
이하, 도4의 SAR ADC의 동작을 살펴보면 다음과 같다.
우선, 입력신호 샘플링 구간이 되면 캐패시터(421)의 일단에 연결된 스위치(422)는 접지와 연결되고 캐패시터(421)의 타단에 연결된 스위치(423)는 입력신호(Vin)에 연결되어, 캐패시터(421)에는 입력신호(Vin)가 저장된다.
이어서 기준신호 샘플링 구간이 되면, 상기 스위치(422)는 오픈 상태가 되고 상기 스위치(423)는 접지에 연결된다.
이러한 상태에서, 펄스신호(pul)에 의해 제1 전류원(411)에 연결된 스위치(413)가 T1시간 동안 턴온되면, 제1 전류원(411)는 캐패시터(421)에 T1시간 동안 기준전류(Iref)를 공급한다. 그러면 캐패시터(421)는 "-Vin+Iref * T1/C (여기서, Vin 는 캐패시터(421)에 기 저장되어 있던 입력신호, Iref는 기준전류, T1은 기준전류의 공급시간, C는 캐패시터(421)의 정전 용량)"의 값을 가지는 충전 전압을 발생한다. 이때, Iref * T1/C는 앞서 설명한 바와 같이 아날로그-디지털 데이터 변환기의 최대 입력 값(Vfs)의 절반에 해당하는 값을 가진다.
이어서 비교부(230)는 캐패시터(421)의 충전 전압이 양의 값인지 또는 음의 값인지를 판단한다. 그리고 제어부(240)는 캐패시터(421)의 충전 전압이 양의 값이면 입력신호가 기준신호보다 크다고 판단하고, MSB bN-1 값을 1로 설정하고, 다음에는 제1 전류원(411)에 연결된 스위치(413)를 T2(=T1/2)시간 동안 턴온시켜 제1 전류원(411)의 기준전류가 T2시간 동안만 공급되도록 한다. 반면, 충전 전압이 음의 값이면 입력신호가 기준신호보다 작다고 판단한 후 MSB bN-1 값을 0로 설정하고, 다음에는 제2 전류원(412)에 연결된 스위치(414)를 T2(=T1/2)시간 동안 턴온시켜 캐패시터(421)로부터 기준전류가 T2 동안 빠져 나가도록 한다. 이러한 경우, 캐패시터(421)의 전압은 "-Vin+(1/2-1/4*(-1)(bN-1))Vfs"가 된다. 그리고 나서 비교부(230)는 다시 캐패시터(421)의 충전 전압을 접지 전압과 비교하여 충전 전압이 양의 값인지 음의 값인지 판단한다. 그리고 제어부(240)도 입력신호가 기준신호보다 크면MSB bN-2 값을 1로 설정하고 기준전류가 캐패시터(421)에 T3(=T1/4)시간 동안만 추가 공급되도록 하되, 입력신호가 기준신호보다 작으면 MSB bN-2 값을 0로 설정하고 캐패시터(421)로부터 기준전류가 T3 시간 동안 빠져 나가도록 한다.
이와 같이, 도4의 SAR ADC는 상기와 같은 동작을 반복 수행하면서 캐패시터(421)에 저장되는 기준신호의 값이 이진코드에 비례하여 변화되도록 한다.
이에 도4의 SAR ADC는 이진코드에 비례하여 변화되는 기준신호의 값을 이용하여 입력신호를 이진 검색 방식으로 비교할 수 있게 되고, 이에 따라 MSB bN-1부터 LSB b0까지 디지털 출력신호의 값을 결정할 수 있게 된다.
도4의 SAR ADC는 공통 잡음에 매우 강한 특성을 가지도록 도5와 같은 차동 구조로 변환될 수 도 있다.
도5은 본 발명의 제2 실시예에 따른 SAR ADC를 도시한 도면이다.
도5를 참조하면, 본 발명의 제2 실시예에 따른 SAR ADC의 신호 저장부(220)는 제1 및 제2 캐패시터(521, 522), 입력신호 샘플링시에는 제1 및 제2 캐패시터(521, 522)에 입력신호쌍(+Vin,-Vin)을 인가하고, 기준신호 샘플링시에는 제1 및 제2 캐패시터(521, 522)에 기준전류 공급부(210)가 연결되도록 하는 제1 스위치 회로(523~526)를 포함하여 구성되고, 비교부(230)은 제1 캐패시터(521)에 충전된 전압과 제2 캐패시터(522)에 충전된 전압을 비교하는 비교기로 구현된다.
기준전류 공급부(210)는 신호 저장부(220)에 구비된 제1 및 제2 캐패시터(521,522) 각각에 기준전류를 공급하는 제1 및 제2 전류원(511, 512), 제1 및 제2 캐패시터(521,522) 각각으로부터 기준전류를 빼오는 제3 및 제4 전류원(513, 514), 및 펄스신호(pul, pulb)가 제1 값을 가지면, 제1 캐패시터(521)는 제1 전류원(511)에 연결되고 제2 캐패시터(522)는 제4 전류원(514)에 연결되며, 펄스신호(pul, pulb)가 제2 값을 가지면, 제1 캐패시터(521)는 제3 전류원(513)에 연결되고 제2 캐패시터(522)는 제2 전류원(514)에 연결되도록 하는 제2 스위치 회로(515~518)를 포함하여 구성됨을 알 수 있다.
그리고 제어부(240)는 비교부(230)의 비교 결과를 기반으로 디지털 출력신호(bits)를 발생함과 동시에 기준전류의 공급량을 가변하기 위한 펄스신호(pul, pulb)를 발생하도록 프로그래밍된 논리 회로로 구현된다. 또한 제어부(240)는 아날로그-디지털 데이터 변환기의 동작 상태를 결정 및 제어할 수 있도록 하는 다양한 부가 신호(예를 들어, 제1 및 제2 캐패시터(521, 522)가 교대로 입력신호와 기준신호의 차이를 저장하도록 명령하는 동작 선택 신호(sel))을 발생할 수도 있다.
이러한 경우, 도5의 SAR ADC는 두 개의 캐패시터(521, 522)를 이용하여 입력신호와 기준신호의 차이를 차동 방식으로 저장하고 이에 상응하는 디지털 출력 신호를 발생하도록 하되, 두 개의 캐패시터(521, 522) 각각에 저장되는 기준신호의 신호값은 도4에서와 동일한 방식으로 이진코드에 비례하여 변화되도록 함을 알 수 있다.
따라서, 도5의 SAR ADC 또한 도4의 SAR ADC에서와 같이 이진코드에 비례하여 변화되는 신호값을 가지는 기준신호를 입력신호를 이진 검색 방식으로 비교하고, 이에 따라 MSB bN-1부터 LSB b0까지 디지털 출력신호의 값을 결정할 수 있게 된다.
그리고 본 발명에서는 기준전류 공급부를 도6에 도시된 바와 같이 하나의 전류원만을 구비하도록 구현할 수도 있다. 이러한 경우, 두개의 전류원이 제공하는 전류값이 서로 상이하여 발생할 수 있는 동작 오차가 사전에 제거된다.
도6은 본 발명의 제3 실시예에 따른 SAR ADC를 도시한 도면으로, 이때의 기준전류 공급부는 하나의 전류원만을 구비하는 형태로 구현된다.
도6를 참조하면, 기준전류 공급부(210)는 하나의 전류원(610)만을 구비한다. 그리고 신호 저장부(220)는 샘플링 캐패시터(621), 연산 증폭기(622), 상기 연산 증폭기의 출력단과 제1 입력단자 사이에 연결된 홀딩 캐패시터(623), 홀딩 캐패시터(623)의 병렬 연결되어 홀딩 캐패시터(623)를 리셋시키는 리셋 스위치(624), 입력신호 샘플링시에 샘플링 캐패시터(621)가 입력신호(Vin)를 충전한 후 홀딩 캐패시터(623)에 충전 전압을 전달하고, 기준전류 샘플링시에 샘플링 캐패시터(621)가 기준전류를 충전한 후 홀딩 캐패시터(623)에 충전 전압을 추가 전달하도록 하는 스위치 회로(625, 626)를 포함하여 구성한다.
이때, 샘플링 캐패시터(621)와 홀딩 캐패시터(623)는 동일한 정전 용량을 가지는 것이 바람직하다. 또한, 샘플링 캐패시터(621)가 기준전류 공급부(210)에 연결될 때 항상 같은 극성으로 연결되고 홀딩 캐패시터(623)에 연결될 때 이전 비트의 값에 따라 극성이 바뀌어 연결되도록 되어 있으나, 홀딩 캐패시터(623)에는 항상 같은 방향으로 연결되고 기준전류 공급부(210)에는 이전 비트의 값에 따라 극성이 바뀌어 연결되도록 구성하는 것도 가능하다.
그리고 제어부(240)는 비교부(230)의 비교 결과에 상응하는 값을 가지는 디지털 출력신호(bits)와, SAR ADC의 동작 상태와 기준전류의 공급량을 동시에 제어하기 위한 펄스신호(pul1, pul2)를 발생하도록 프로그래밍된 논리 회로로 구현된다. 또한 제어부(240)는 아날로그-디지털 데이터 변환기의 동작 상태를 결정 및 제어할 수 있도록 하는 다양한 부가 신호(예를 들어, 홀딩 캐패시터를 리셋시키기 위한 리셋 신호(reset))도 발생할 수도 있다.
이하, 도6의 SAR ADC의 동작을 살펴보면 다음과 같다.
우선, 입력신호 샘플링 구간이 되면, 샘플링 캐패시터(621)의 일단에 연결된 스위치(625)는 접지와 연결되고 샘플링 캐패시터(621)의 타단에 연결된 스위치(626)는 입력신호(Vin)에 연결되고, 샘플링 캐패시터(621)는 입력신호(Vin)를 공급받아 저장한다. 그리고 홀딩 캐패시터(623)는 리셋 스위치(624)에 의해 리셋된다.
입력신호 샘플링이 완료되면, 상기 스위치(625)는 연산 증폭기(622)의 - 단자에 연결되고 상기 스위치(626)는 접지에 연결된 상태가 된다. 그러면 연산 증폭기(622)의 입력 단자는 가상 접지(virtual ground) 상태에 있게 되므로, 샘플링 캐패시터(621)와 홀딩 캐패시터(623)의 전기 용량이 같다면 샘플링 캐패시터(621)에 충전된 전압은 모두 홀딩 캐패시터(623)로 이동된다.
전하가 모두 전달된 후 기준신호 샘플링 구간이 되면, 상기 스위치(625)는 전류원(610)에 연결되고 상기 스위치(626)는 접지에 연결되고, 샘플링 캐패시터(621)은 전류원(610)로부터 공급되는 기준전류를 충전한다.
이때, 샘플링 캐패시터(621)와 전류원(610)의 연결 시간 또한 앞서 설명된 이진코드에 비례하도록 제어된다. 즉, 샘플링 캐패시터(621)와 전류원(610)의 연결시간 또한 T1, T1/2, T1/4, …, T1/2N-1의 순서로 감소된다.
그리고 T1 시간이 경과되면, 상기 스위치(625)는 다시 연산 증폭기(622)의 - 단자에 연결되고, 이에 따라 샘플링 캐패시터(621)에 충전된 전압이 모두 홀딩 캐패시터(623)로 다시 한번 더 이동된다.
그 결과, 홀딩 캐패시터(623)는 "Vin-Iref * T1/C(여기서, Vin 는 입력신호, C는 홀딩 캐패시터(623)의 정전 용량, Iref는 기준전류)"의 값을 가지는 전압을 발생한다. 이때, Iref * T1/C는 아날로그-디지털 데이터 변환기의 최대 입력 값(Vfs)의 절반에 해당하는 값을 가진다.
비교부(230)는 홀딩 캐패시터(623)의 양의 값(즉, 입력신호가 기준신호 보다 큰지를) 또는 음의 값인지(즉, 입력신호와 기준신호 보다 작은지를) 판단한다. 만약, 홀딩 캐패시터(623)의 충전 전압이 양의 값이면 MSB bN-1의 값이 1이 되고, 음의 값이면 MSB bN-1의 값이 0이 된다.
제어부(240)는 스위치(625)을 다시 전류원(610)에 T2(=T1/2)의 시간 동안 연결한다. 그리고 bN-1의 값이 1이면, 스위치(625)와 스위치(626) 각각을 연산 증폭기(622)의 - 단자와 접지에 연결하고, bN-1의 값이 0이면 스위치(625)와 스위치(626) 각각을 접지와 연산 증폭기(622)의 - 단자에 연결한다.
그러면 홀딩 캐패시터(623)의 충전 전압은 bN-1 값에 따라 Vin-(1/2-1/4*(-1)(bN-1))VFS가 되고, 이 값의 부호에 따라 MSB 다음 비트 bN-2 값이 정해진다. 이와 같은 과정을 MSB bN-1에서 LSB b0까지 순차적으로 수행함으로써 최종 디지털 출력 값을 모두 구할 수 있다.
이와 같이, 도6의 SAR ADC 또한 상기와 같은 동작을 반복 수행하면서 샘플링 캐패시터(621)에 공급되는 기준전류가 이진코드에 비례하여 변화되도록 한다.
따라서 도6의 SAR ADC 또한 이진코드에 비례하여 변화되는 기준전류를 이용하여 입력신호를 이진 검색 방식으로 비교함으로써, MSB bN-1부터 LSB b0까지 디지털 출력신호의 값을 결정할 수 있게 된다.
도7은 본 발명의 제4 실시예에 따른 SAR ADC를 도시한 도면으로, 이때의 신호 저장부(220)는 입력신호와 기준신호를 개별적으로 저장하는 두개의 캐패시터(721, 722)를 포함하는 형태로 구현된다.
도7을 참조하면, 신호 저장부(220)는 제1 및 제2 캐패시터(721, 722), 입력신호 샘플링시에 제1 캐패시터(721)에 입력신호(Vin)를 인가하고, 기준신호 샘플링시에는 제2 캐패시터(722)에 기준전류 공급부(210)의 전류를 인가하면서 비교부(230)가 제1 및 제 2 캐패시터(721, 722)에 충전된 전하를 비교하도록 하는 제1 스위치 회로(723, 724)를 포함하여 구성된다.
그리고 기준전류 공급부(210)는 제2 캐패시터(722)에 기준전류를 공급하는 제1 전류원(711), 제2 캐패시터(722)로부터 기준전류를 빼오는 제2 전류원(712), 펄스신호(pul, pulb)가 제1 값을 가지면(즉, 펄스신호(pul)가 하이레벨이고, 펄스반전신호(pulb)가 로우레벨이면), 제2 캐패시터(722)에 제1 전류원(711)을 연결하고, 펄스신호(pul, pulb)가 제2 값을 가지면(즉, 펄스신호(pul)가 로우레벨이고, 펄스반전신호(pulb)가 하이레벨이면), 제2 캐패시터(722)에 제2 전류원(712)을 연결하는 제2 스위치 회로(713, 714)를 포함하여 구성된다.
그리고 제어부(240)는 비교부(230)의 비교 결과를 기반으로 디지털 출력신호(bits)를 발생함과 동시에 기준전류의 공급량을 가변하기 위한 펄스신호(pul, pulb)를 발생하도록 프로그래밍된 논리 회로로 구현된다. 또한 제어부(240)는 아날로그-디지털 데이터 변환기의 동작 상태를 결정 및 제어할 수 있도록 하는 다양한 부가 신호(예를 들어, 입력신호 샘플링 동작과 기준신호 샘플링 동작을 명령하는 동작 선택 신호(sel)을 발생할 수도 있다.
이하, 도7의 SAR ADC의 동작을 살펴보면 다음과 같다.
우선, 입력신호 샘플링 구간이 되면 제1 캐패시터(721)는 스위치(723)를 통해 입력신호(Vin)에 연결되어, 제1 캐패시터(721)에는 입력신호(Vin)가 저장된다. 이때, 스위치(724)는 제2 캐패시터(722)를 접지에 연결시켜 제2 캐패시터(722)를 리셋(reset)시킨다.
그리고 기준신호 샘플링 구간이 되면, 제1 캐패시터(721)는 제1 스위치(723)를 통해 비교부(230)의 - 단자와 연결되고, 제2 캐패시터(722)는 스위치(724)를 통해 기준전류 공급부(210)의 출력단과 비교부(230)의 + 단자의 접점에 연결된다. 이러한 상태에서 제1 전류원(711)에 연결된 스위치(713)가 T1시간 동안 턴온되면, 제1 전류원(711)와 제2 캐패시터(722)는 서로 연결되어 제2 캐패시터(722)는 제1 전류원(711)의 기준전류(Iref)를 T1시간 동안 공급받아 기준신호를 저장하게 된다.
그러면 비교부(230)는 제1 캐패시터(721)와 제2 캐패시터(722)에 저장된 입력신호와 기준신호를 비교하고, 제어부(240)는 입력신호가 기준신호 보다 크면 MSB bN-1 값을 1로 설정하고, 다음에는 제1 전류원(711)에 연결된 스위치(713)를 T2(=T1/2)시간 동안 턴온시켜 제1 전류원(711)의 기준전류가 T2시간 동안만 공급되도록 한다. 반면, 입력신호가 기준신호 보다 작으면 MSB bN-1 값을 0로 설정하고, 다음에는 제2 전류원(712)에 연결된 스위치(714)를 T2(=T1/2)시간 동안 턴온시켜 제2 캐패시터(722)로부터 기준전류가 T2 동안 빠져 나가도록 한다.
그리고 나서 비교부(230)는 다시 제1 캐패시터(721)와 제2 캐패시터(722)에 저장된 입력신호와 기준신호를 비교하고, 제어부(240)도 입력신호가 기준신호 보다 크면 MSB bN-2 값을 1로 설정하고 기준전류가 제2 캐패시터(722)에 T3(=T1/4)시간 동안만 추가 공급되도록 하되, 입력신호가 기준신호 보다 작으면 제2 캐패시터(722)로부터 기준전류가 T3 시간 동안 빠져 나가도록 한다.
이와 같이, 도7의 SAR ADC는 상기와 같은 동작을 반복 수행하면서 제2 캐패시터(722)에 기준신호의 신호값이 이진코드에 비례하여 변화되도록 한다.
이에 도7의 SAR ADC 또한 이진코드에 비례하여 변화되는 기준신호를 이용하여 입력신호를 이진 검색 방식으로 비교함으로써, MSB bN-1부터 LSB b0까지 디지털 출력신호의 값을 결정할 수 있게 된다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
210: 기준전류 공급부 220: 신호 저장부
230: 비교부 240: 제어부

Claims (14)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 기준전류를 공급하는 기준전류 공급부;
    상기 기준전류를 충전하여 생성되는 기준신호와 외부로부터 입력되는 입력신호를 저장하는 신호 저장부;
    상기 기준신호와 상기 입력신호를 비교하는 비교부; 및
    상기 비교부의 비교 결과를 기반으로 디지털 출력신호를 발생함과 동시에 상기 기준전류 공급부를 제어하여 상기 신호 저장부에 공급되는 기준전류의 공급량이 이진코드에 비례하여 변화되도록 하는 제어부를 포함하며,
    상기 제어부는, 상기 기준전류의 공급 시간 또는 공급 횟수가 이진코드에 비례하여 변화되도록 상기 기준전류 공급부를 제어하고,
    상기 신호 저장부는,
    제1 및 제2 캐패시터; 및
    입력신호 샘플링시에는 상기 제1 및 제2 캐패시터에 입력신호쌍을 인가하고, 기준신호 샘플링시에는 상기 제2 캐패시터에 상기 기준전류 공급부의 전류를 인가하면서 상기 비교부가 제1 및 제 2 캐패시터에 충전된 전하를 비교하도록 하는 제1 스위치 회로를 포함하는 것을 특징으로 하는 연속 근사 아날로그-디지털 데이터 변환기.
  7. 제6항에 있어서, 상기 기준전류 공급부는
    상기 제1 및 제2 캐패시터 각각에 상기 기준전류를 공급하는 제1 및 제2 전류원;
    상기 제1 및 제2 캐패시터 각각으로부터 상기 기준전류를 빼오는 제3 및 제4 전류원; 및
    상기 제1 캐패시터가 상기 제1 전류원에 연결되고 상기 제2 캐패시터가 상기 제4 전류원에 연결되거나, 상기 제1 캐패시터가 상기 제3 전류원에 연결되고 상기 제2 캐패시터가 상기 제2 전류원에 연결되도록 하는 제2 스위치 회로를 포함하는 것을 특징으로 하는 연속 근사 아날로그-디지털 데이터 변환기.
  8. 제7항에 있어서, 상기 제어부는
    상기 비교부의 비교 결과가 제1값이면 상기 제1 캐패시터는 상기 제1 전류원에 연결되고 상기 제2 캐패시터는 제4 전류원에 연결되도록 하고, 상기 비교부의 비교 결과가 제2값이면 상기 제1 캐패시터가 상기 제3 전류원에 연결되고 상기 제2 캐패시터가 상기 제2 전류원에 연결되도록 하는 것을 특징으로 하는 연속 근사 아날로그-디지털 데이터 변환기.
  9. 기준전류를 공급하는 기준전류 공급부;
    상기 기준전류를 충전하여 생성되는 기준신호와 외부로부터 입력되는 입력신호를 저장하는 신호 저장부;
    상기 기준신호와 상기 입력신호를 비교하는 비교부; 및
    상기 비교부의 비교 결과를 기반으로 디지털 출력신호를 발생함과 동시에 상기 기준전류 공급부를 제어하여 상기 신호 저장부에 공급되는 기준전류의 공급량이 이진코드에 비례하여 변화되도록 하는 제어부를 포함하며,
    상기 제어부는, 상기 기준전류의 공급 시간 또는 공급 횟수가 이진코드에 비례하여 변화되도록 상기 기준전류 공급부를 제어하고,
    상기 신호 저장부는,
    샘플링 캐패시터;
    연산 증폭기;
    상기 연산 증폭기의 출력단과 제1 입력단자 사이에 연결된 홀딩 캐패시터;
    상기 홀딩 캐패시터를 리셋시키는 리셋 스위치; 및
    입력신호 샘플링시에 상기 샘플링 캐패시터가 상기 입력신호를 충전한 후 상기 홀딩 캐패시터에 충전 전압을 전달하고, 기준전류 샘플링시에 상기 샘플링 캐패시터가 상기 기준전류를 충전한 후 상기 홀딩 캐패시터에 충전 전압을 추가 전달하도록 하는 스위치 회로를 포함하는 것을 특징으로 하는 연속 근사 아날로그-디지털 데이터 변환기.
  10. 제9항에 있어서, 상기 신호 저장부는
    상기 샘플링 캐패시터와 상기 홀딩 캐패시터는 동일한 정전 용량을 가지는 것을 특징으로 하는 연속 근사 아날로그-디지털 데이터 변환기.
  11. 기준전류를 공급하는 기준전류 공급부;
    상기 기준전류를 충전하여 생성되는 기준신호와 외부로부터 입력되는 입력신호를 저장하는 신호 저장부;
    상기 기준신호와 상기 입력신호를 비교하는 비교부; 및
    상기 비교부의 비교 결과를 기반으로 디지털 출력신호를 발생함과 동시에 상기 기준전류 공급부를 제어하여 상기 신호 저장부에 공급되는 기준전류의 공급량이 이진코드에 비례하여 변화되도록 하는 제어부를 포함하며,
    상기 제어부는, 상기 기준전류의 공급 시간 또는 공급 횟수가 이진코드에 비례하여 변화되도록 상기 기준전류 공급부를 제어하고,
    상기 신호 저장부는,
    제1 및 제2 캐패시터; 및
    입력신호 샘플링시에는 상기 제1 캐패시터에 상기 입력신호가 인가되고, 기준전류 샘플링시에는 상기 제2 캐패시터에 상기 기준전류 공급부가 연결되도록 하는 제1 스위치 회로를 포함하는 것을 특징으로 하는 연속 근사 아날로그-디지털 데이터 변환기.
  12. 제11항에 있어서, 상기 기준전류 공급부는
    상기 제2 캐패시터에 상기 기준전류를 공급하는 제1 전류원;
    상기 제2 캐패시터로부터 상기 기준전류를 빼오는 제2 전류원; 및
    상기 제2 캐패시터가 상기 제1 전류원에 연결되거나 상기 제2 전류원에 연결되도록 하는 제2 스위치회로를 포함하는 것을 특징으로 하는 연속 근사 아날로그-디지털 데이터 변환기.
  13. 제12항에 있어서, 상기 제어부는
    상기 비교부의 비교 결과가 제1값이면 상기 제2 캐패시터가 상기 제1 전류원에 연결되도록 하고, 상기 비교부의 비교 결과가 제2값이면 상기 제2 캐패시터가 상기 제2 전류원에 연결되도록 하는 것을 특징으로 하는 연속 근사 아날로그-디지털 데이터 변환기.
  14. 삭제
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EP0530420A2 (en) * 1991-09-05 1993-03-10 John Fluke Mfg. Co., Inc. Charge-controlled integrating successive-approximation analog to-digital converter
KR20090054272A (ko) * 2007-11-26 2009-05-29 삼성전자주식회사 1/2 승수 기준 전압을 누적하는 아날로그 디지털 변환기

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