KR101343050B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명의 사상에 따른 반도체 패키지는, 반도체 칩이 실장되는 다이 패드부 및 상기 다이 패드부와 이격되어 형성된 리드부를 포함하는 리드 프레임; 상기 다이 패드부 상에 실장되고 상기 리드부에 전기적으로 연결된 반도체 칩; 상기 리드 프레임 및 상기 반도체 칩의 상부를 덮고, 상기 리드부의 일측면이 노출되도록 형성된 제1 몰딩부재; 및 상기 리드 프레임의 하부를 덮도록 형성된 제2 몰딩부재;를 포함한다.

Description

반도체 패키지{A semiconductor package}
본 발명은 반도체 패키지에 관한 것이며, 더욱 상세하게는, 리드의 일 측면이 외부로 노출된 형상의 반도체 패키지에 관한 것이다.
전자 제품은 점점 소형화되면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 커지고 있으나, 집적도의 증가는 한계에 다다르고 있다. 이에 따라 반도체 메모리 소자가 포함된 반도체 패키지가 고용량의 데이터 처리를 가능하도록 하기 위하여 여러 가지 방법들이 제안되고 있다.
고용량의 데이터 처리가 가능하도록 하기 위한 방법으로 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지도록 하는 3차원 구조가 제안되고 있으나, 제조상의 어려움으로 현실화에는 상당한 기간이 소요될 것으로 보이고 있다. 따라서, 기존의 반도체 제조 공정을 그대로 사용하면서도 고용량의 데이터 처리가 가능하도록 하기 위하여, 복수의 반도체 칩을 적층하는 적층 반도체 패키지가 제안되고 있다.
리드 프레임은 반도체 칩을 탑재하여 회로연결 및 지지기능을 구현하는 소켓의 일종으로서, 리드 프레임의 하면이 외부 장치와 전기적으로 연결된다. 이 경우, 외부 장치와 리드 프레임 하면이 오정렬 되어 접촉 불량이 일어나거나, 리드 프레임 하면이 오염되어 전기적 특성이 저하되는 문제점이 있다.
본 발명의 기술적 과제는 공정을 단순화하고 공정 비용을 절감할 수 있는 반도체 패키지를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 사상에 따른 반도체 패키지는, 반도체 칩이 실장되는 다이 패드부 및 상기 다이 패드부와 이격되어 형성된 리드부를 포함하는 리드 프레임; 상기 다이 패드부 상에 실장되는 반도체 칩; 상기 반도체 칩을 상기 리드부와 전기적으로 연결하는 본딩 와이어; 상기 리드 프레임, 상기 본딩 와이어 및 상기 반도체 칩의 상부를 덮고, 상기 리드부의 일측면이 노출되도록 형성된 제1 몰딩부재; 상기 노출된 리드부의 일측면에 형성된 도전성 표면처리부; 및 상기 리드 프레임의 하부를 덮도록 형성된 제2 몰딩부재;를 포함한다.
또한, 본 발명의 사상에 따르면, 상기 리드부의 노출된 일측면은 상기 반도체 칩의 전기적 연결경로를 제공할 수 있다.
또한, 본 발명의 사상에 따르면, 상기 다이 패드부 및 상기 리드부는 두께가 동일할 수 있다
또한, 본 발명의 사상에 따르면, 상기 리드부는, 상기 다이 패드부에 인접하여 형성된 내측부; 및 상기 내측부와 단차를 갖도록 형성되고 상기 제1 몰딩부재에 의해서 일측면이 노출된 외측부;를 포함할 수 있다.
또한, 본 발명의 사상에 따르면, 상기 내측부의 두께는, 상기 외측부의 두께 보다 더 작을 수 있다.
또한, 본 발명의 사상에 따르면, 상기 다이 패드부의 두께는, 상기 내측부의 두께와 동일할 수 있다.
또한, 본 발명의 사상에 따르면, 상기 도전성 표면처리부는, 주석 또는 주석합금 솔더일 수 있다.
또한, 본 발명의 사상에 따르면, 솔더를 통하여 상기 도전성 표면처리부와 접촉하는 기판;을 더 포함할 수 있다.
본 발명에 따른 반도체 패키지는 리드 프레임의 하면이 노출되지 않으므로 관리가 용이하며, 리드 프레임의 하면이 외부로부터 오염되는 것을 방지할 수 있다.
또한, 반도체 패키지는 리드부의 일측면이 노출되므로, 반도체 패키지간 측면 연결을 통하여 전기적으로 연결할 수 있다.
또한, 반도체 패키지는 일측면이 노출된 리드부를 통하여 전기적 성능 테스트를 용이하게 할 수 있다.
또한, 반도체 패키지를 소잉하는 공정에서 리드부의 일측면이 노출되므로, 공정을 단순화할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지(1)를 개략적으로 도시하는 단면도이다.
도 2는 본 발명의 실시예에 따른 도 1의 반도체 패키지(1)의 상면을 개략적으로 도시하는 사시도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지(2)를 개략적으로 도시하는 단면도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 도 1의 반도체 패키지(1)가 외부 장치와 전기적으로 연결되는 것을 개략적으로 도시하는 단면도이다.
도 6 내지 도 13은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 단계적으로 나타내는 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석돼서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, “포함한다” 또는 “갖는다” 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 실시예에 따른 반도체 패키지(1)를 개략적으로 도시하는 단면도이다.
도 1을 참조하면, 반도체 패키지(1)는 리드 프레임(110), 상기 리드 프레임(110) 상에 실장된 반도체 칩(132), 상기 리드 프레임(110)의 일 측면을 노출시키며, 상기 리드 프레임(110)의 상면 및 하면을 덮도록 형성된 몰딩부재(150)를 포함할 수 있다.
상기 리드 프레임(110)은 상기 반도체 칩(132)이 실장되는 다이 패드부(112), 및 제1 연결부재(142) 예를 들어, 본딩 와이어를 통하여 상기 반도체 칩(132)과 전기적으로 연결되는 리드부(114)를 포함할 수 있다. 상기 리드 프레임(110)은 예를 들어, 구리판과 같은 금속판을 패터닝 가공하여 형성될 수 있다. 그러나, 이에 한정되는 것은 아니다.
상기 다이 패드부(112) 및 상기 리드부(114)는 소정의 거리만큼 이격되어 형성되며, 상기 리드부(114)는 상기 다이 패드부(112)의 둘레에 배치되어 반도체 패키지(1)의 입출력 신호를 전달할 수 있다. 또한, 상기 다이 패드부(112) 및 상기 리드부(114)의 상부면은 동일선상에 있을 수 있다. 그러나, 이에 한정되는 것은 아니다.
상기 리드부(114)는 제1 연결부재(142)가 형성되는 영역으로, 상기 제1 연결부재(142)는 상기 반도체 칩(132)과 상기 리드 프레임(110)을 전기적으로 연결시킨다. 따라서, 상기 리드부(114) 상에 소정의 표면처리를 할 수 있다. 상기 표면처리는 예를 들어, 은(Ag) 도금 처리일 수 있다. 그러나, 이에 한정되는 것은 아니다.
상기 리드부(114)의 내측부(114b)는 제1 연결부재(142)를 통하여 상기 반도체 칩(132)과 전기적으로 연결된다. 또한, 상기 내측부(114b)의 두께는 상기 다이 패드부(112)의 두께와 동일할 수 있다.
또한, 외부로 노출되어 외부 장치와 전기적으로 연결되는 상기 외측부(114a)의 두께는 상기 내측부(114b)의 두께보다 더 두꺼울 수 있다. 상기 다이 패드부(112)의 두께 및 상기 내측부(114b)의 두께를 상기 외측부(114a)의 두께보다 더 작게 형성함으로써, 반도체 칩(132)을 포함하는 반도체 패키지(1)의 두께를 감소시킬 수 있다.
상기 외측부(114a)와 상기 내측부(114b)의 두께 차이는 하프 에칭 가공 또는 프레스 가공에 의해서 형성될 수 있다.
상기 다이 패드부(112) 상에 실장되는 상기 반도체 칩(132)은 상기 리드 프레임(110)의 하면을 통하여 외부 장치와 전기적으로 연결되는 것이 아니라, 도 1에 도시된 바와 같이(A) 제1 연결부재(142) 및 내측부(114b), 일측면이 외부로 노출되도록 형성된 외측부(114a)를 거쳐 외부 장치와 전기적으로 연결될 수 있다.
또한, 상기 리드부(114)의 일 측면이 외부로 노출되므로, 상기 반도체 패키지(1)의 전기적 테스트를 용이하게 할 수 있으며, 복수의 반도체 패키지(1)를 도전성 물질 예를 들어, 솔더를 이용하여 측면으로 연결할 수 있다.
또한, 상기 리드부(114)의 외부로 노출된 일측면 상에 외부 장치와 용이하게 연결하기 위하여, 솔더 코팅 공정(solder coating process)을 수행하여 도전성 표면처리부(162)를 더 포함할 수 있다. 상기 도전성 표면처리부(162)는 예를 들어, 주석 또는 주석합금 솔더일 수 있다. 그러나, 이에 한정되는 것은 아니다.
상기 다이 패드부(112) 상에는 접착부재(122)를 이용하여 반도체 칩(132)이 실장될 수 있다. 상기 접착부재(122)는 예를 들어, 액상 에폭시 또는 접착 테이프 등일 수 있다.
상기 반도체 칩(132)은 로직 반도체 칩 또는 메모리 반도체 칩일 수 있다. 상기 로직 반도체 칩은 마이크로 프로세서(micro-processor)일 수 있고, 예를 들어 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다. 또한, 상기 메모리 반도체 칩은 DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 휘발성 메모리, 또는 플래시 메모리 등과 같은 비휘발성 메모리일 수 있다. 또한, 도 1에서는 하나의 반도체 칩(132)을 예를 들어, 설명하였으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 즉, 상기 다이 패드부(112) 상에 복수의 반도체 칩들을 적층될 수 있으며, 상기 복수의 반도체 칩들은 동일한 종류이거나 서로 다른 종류일 수 있다. 예를 들어, 상기 복수의 반도체 칩은 하나 또는 그 이상의 로직 반도체 칩, 및 하나 또는 그 이상의 메모리 반도체 칩이 조합된 구성일 수 있다.
상기 반도체 칩(132)의 활성면에는 내부의 집적회로와 연결된 적어도 한 개 이상의 패드(134)를 포함할 수 있다. 상기 패드(134)는 예를 들어, 알루미늄(Al) 또는 구리(Cu), 은(Ag), 금(Au), 팔라듐(Pd) 등의 금속으로 형성될 수 있다. 그러나, 이에 한정되는 것은 아니다.
몰딩부재(150)는 상기 리드부(114)의 일 측면이 노출되도록, 상기 반도체 칩(132), 상기 리드 프레임(110)의 상부 및 하부를 덮으면서 형성될 수 있다.
상기 몰딩부재(150)는 제1 몰딩부재(150a) 및 제2 몰딩부재(150b)를 포함한다.
상기 제1 몰딩부재(150a)는 상기 리드 프레임(110)의 상부, 제1 연결부재(142) 및 상기 반도체 칩(132)을 덮으며, 상기 다이 패드부(112) 및 상기 리드부(114) 사이의 공간을 채우도록 형성될 수 있다. 또한, 상기 제2 몰딩부재(150b)는 상기 리드 프레임(110)의 하부를 덮도록 형성될 수 있다.
상기 제1 몰딩부재(150a)는 상기 반도체 칩(132)과 상기 리드 프레임(110)을 덮어 보호할 뿐만 아니라, 상기 리드 프레임(110)을 고정시켜주는 역할을 한다. 또한, 상기 제1 몰딩부재(150a)는 상기 리드부(114)의 일측면이 외부로 노출되도록 형성되므로, 상기 리드부(114)는 외부 장치와 전기적으로 연결될 수 잇다.
상기 제1 몰딩부재(150a)는 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있다. 이러한, 제1 몰딩부재(150a)는 레진과 같은 폴리머로 형성될 수 있는 것으로 예를 들어, EMC(Epoxy Molding Compound)로 형성될 수 있다.
상기 제2 몰딩부재(150b)는 상기 리드 프레임(110)의 하부를 덮어 상기 리드 프레임(110)을 보호할 뿐만 아니라, 상기 리드부(114의 하부면을 절연하는 역할을 한다. 따라서, 상기 리드 프레임(110)의 하면이 외부로 노출되지 않으므로 관리가 용이하며, 상기 리드 프레임(110)의 하면이 외부로부터 오염되는 것을 방지할 수 있다.
상기 제2 몰딩부재(150b)는 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드 내부에서 사출 성형될 수 있다. 이러한, 제2 몰딩부재(150b)는 레진과 같은 폴리머로 형성될 수 있는 것으로 예를 들어, EMC로 형성될 수 있다.
도 2는 본 발명의 실시예에 따른 도 1의 반도체 패키지(1)의 상면을 개략적으로 도시하는 사시도이다.
도 1 및 도 2를 함께 참조하면, 반도체 패키지(1)는 리드 프레임(110)의 상부 및 하부를 덮도록 형성된 몰딩부재(150)를 포함하며, 일 측면이 외부로 노출된 리드부(114)를 포함한다.
상기 외부로 노출된 리드부(114)의 일측면 상에 도전성 표면처리부(162)를 더 형성할 수 있으며, 상기 도전성 표면처리부(162)를 통하여, 외부장치와의 결합을 용이하게 할 수 있다.
즉, 외부로 노출된 리드부(114)를 외부 장치 예를 들어, PCB 기판 또는 매인보드와 전기적으로 연결할 수 있으며, 상기 리드부(114)의 노출된 일측면을 통하여 상기 반도체 패키지(1)의 전기적 테스트를 용이하게 할 수 있다.
또한, 반도체 칩(132)과 리드 프레임(110)을 덮는 몰딩 공정을 수행한 후, 각각의 반도체 패키지를 분리하는 소잉 공정에서 상기 리드부(114)가 노출된 반도체 패키지(1)가 형성되므로, 리드부를 형성하기 위한 추가의 공정을 생략할 수 있어 공정을 단순화할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지(2)를 개략적으로 도시하는 단면도이다. 도 1에서 전술한 중복되는 설명은 생략하기로 한다.
도 3을 참조하면, 반도체 패키지(2)는 도 1에 도시된 반도체 패키지(1)와 다른 형상의 리드 프레임(210)을 포함할 수 있다.
상기 리드 프레임(210)은 반도체 칩(232)이 실장되는 다이 패드부(212) 및 상기 반도체 패키지(2)를 외부 장치와 전기적으로 연결하는 리드부(214)를 포함한다. 상기 리드 프레임(210)은 상기 리드부(214)의 두께와 상기 다이 패드부(212)의 두께가 서로 동일하도록 형성될 수 있다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 도 1의 반도체 패키지(1)가 외부 장치와 전기적으로 연결되는 것을 개략적으로 도시하는 단면도이다.
도 4 및 도 5를 참조하면, 반도체 패키지(1)는 외부 장치, 예를 들어 기판(310)과 전기적으로 연결될 수 있다.
상기 기판(310)은 예를 들어, PCB 기판일 수 있다. 그러나, 이에 한정되는 것은 아니다. 또한, 상기 기판(310)은 상면에 상기 반도체 패키지(1)와 전기적으로 연결하기 위한 제1 기판패드(312) 및 외부 장치와 전기적으로 연결하기 위한 제2 기판패드(314) 및 외부단자(316)를 포함할 수 있다.
또한, 상기 기판(310)은 제1 기판패드(312)와 제2 기판패드(314)를 전기적으로 연결하는 배선(미도시)을 그 내부에 더 포함할 수 있다.
상기 반도체 패키지(1)는 기판(310) 상에 실장될 수 있으며, 일측면이 외부로 노출된 리드부(114)는 제3 연결부재(172)를 통하여 상기 기판(310)과 전기적으로 연결될 수 있다. 상기 제3 연결부재(172)는 예를 들어, 솔더일 수 있다. 그러나, 이에 한정되는 것은 아니다.
또한, 상기 외부로 노출된 리드부(114)의 일측면 상에 도전성 표면처리부(162)를 더 형성할 수 있으며, 상기 도전성 표면처리부(162)를 통하여, 상기 기판(310)과의 결합을 용이하게 할 수 있다.
상기 반도체 패키지(1)의 하면은 제2 몰딩부재(150b)가 형성되어 있으므로, 전기적으로 절연이 되며, 상기 반도체 패키지(1)의 측면에 노출된 리드부(114)를 통하여 기판(310)과 전기적으로 연결이 될 수 있다.
즉, 도 4에 도시된 바와 같이(A), 다이 패드부(112) 상에 실장된 반도체 칩(132)은 제1 연결부재(142)를 통하여 상기 리드부(114)와 전기적으로 연결되며, 상기 리드부(114)는 노출된 일측면을 통하여 상기 도전성 표면처리부(162), 상기 제3 연결부재(172) 및 상기 제1 기판패드(312)를 거쳐 상기 기판(310)과 전기적으로 연결될 수 있다.
또한, 상기 기판(310)은 제2 기판패드(314) 및 외부 단자(316)를 통하여 외부 장치와 전기적으로 연결할 수 있다.
또한, 도 4에서는 하나의 반도체 패키지(1)가 기판(310) 상에 실장되어 있는 것을 도시하였으나, 이에 한정되는 것은 아니며, 도 5에 도시된 바와 같이 복수의 반도체 패키지(1)가 기판(310) 상에 실장될 수 있다.
도 6 내지 도 13은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 단계적으로 나타내는 단면도들이다.
도 6을 참조하면, 리드 프레임(110)을 준비한다.
상기 리드 프레임(110)은 다이 패드부(112) 및 리드부(114)를 포함한다.
상기 리드 프레임(110)은 예를 들어, 구리판과 같은 금속판을 패터닝 가공하여 형성될 수 있다. 그러나, 이에 한정되는 것은 아니다.
상기 다이 패드부(112) 및 상기 리드부(114)는 소정의 거리만큼 이격되어 형성되며, 상기 리드부(114)는 상기 다이 패드부(112)의 둘레에 배치되어 반도체 패키지(미도시)의 입출력 신호를 전달할 수 있다. 또한, 상기 리드부(114)는 일측이 상기 다이 패드부(112)의 두께와 동일하며, 타측이 상기 다이 패드부(112)의 두께보다 두껍도록 형성될 수 있다.
도 7을 참조하면, 상기 리드 프레임(110) 상에 반도체 칩(132)을 실장한다.
상기 반도체 칩(132)은 접착부재(122) 예를 들어, 액상 에폭시 또는 접착 테이프 등을 이용하여 상기 리드 프레임(110) 상에 실장될 수 있다.
상기 반도체 칩(132)은 로직 반도체 칩 또는 메모리 반도체 칩일 수 있다. 상기 로직 반도체 칩은 마이크로 프로세서일 수 있고, 예를 들어 중앙처리장치, 컨트롤러, 또는 주문형 반도체 등일 수 있다. 또한, 상기 메모리 반도체 칩은 DRAM, SRAM 등과 같은 휘발성 메모리, 또는 플래시 메모리 등과 같은 비휘발성 메모리일 수 있다.
또한, 도 7에서는 하나의 반도체 칩(132)을 예를 들어, 설명하였으나 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 즉, 상기 다이 패드부(112) 상에 복수의 반도체 칩들을 적층될 수 있으며, 상기 복수의 반도체 칩들은 동일한 종류이거나 서로 다른 종류일 수 있다. 예를 들어, 상기 복수의 반도체 칩은 하나 또는 그 이상의 로직 반도체 칩, 및 하나 또는 그 이상의 메모리 반도체 칩이 조합된 구성일 수 있다.
상기 반도체 칩(132)의 활성면에는 내부의 집적회로와 연결된 적어도 한 개 이상의 패드(134)를 포함할 수 있다. 상기 패드(134)는 예를 들어, 알루미늄(Al) 또는 구리(Cu), 은(Ag), 금(Au), 팔라듐(Pd) 등의 금속으로 형성될 수 있다.
다음으로, 도 8을 참조하면, 상기 반도체 칩(132)은 제1 연결부재(142)를 통하여 상기 리드 프레임(110)과 전기적으로 연결될 수 있다. 상기 제1 연결부재(142)는 본딩 와이어일 수 있다.
상기 리드 프레임(110)의 상기 리드부(114)는 제1 연결부재(142)가 형성되는 영역이기 때문에 소정의 표면처리를 할 수 있다. 상기 표면처리는 예를 들어, 은(Ag) 도금 처리일 수 있다. 그러나, 이에 한정되는 것은 아니다.
다음으로, 도 9를 참조하면, 상기 리드 프레임(110)의 상부 및 상기 반도체 칩(132)을 덮으면서, 상기 리드부(114)와 상기 다이 패드부(112)의 사이의 공간이 충진되도록 상기 리드 프레임(110) 상에 제1 몰딩부재(150a)를 형성할 수 있다.
상기 제1 몰딩부재(150a)는 상기 반도체 칩(132)과 상기 리드 프레임(110)을 덮어 보호할 뿐만 아니라, 상기 리드 프레임(110)을 고정시켜주는 역할을 한다.
상기 제1 몰딩부재(150a)는 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있다. 이러한, 제1 몰딩부재(150a)는 레진과 같은 폴리머로 형성될 수 있는 것으로 예를 들어, EMC로 형성될 수 있다.
다음으로, 도 10을 참조하면, 상기 리드 프레임(110)의 하부를 덮도록, 상기 리드 프레임(110)의 하부에 제2 몰딩부재(150 b)를 형성할 수 있다.
상기 제2 몰딩부재(150b)는 상기 리드 프레임(110)의 하부를 덮어 상기 리드 프레임(110)을 보호할 뿐만 아니라, 상기 리드 프레임(110)을 전기적으로 절연하는 역할을 할 수 있다. 또한, 상기 리드 프레임(110)을 외부 오염으로부터 보호할 수 있을 뿐만 아니라, 반도체 패키지(1)를 보다 용이하게 관리할 수 있다.
상기 제2 몰딩부재(150b)는 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드 내부에서 사출 성형될 수 있다. 이러한, 제2 몰딩부재(150b)는 레진과 같은 폴리머로 형성될 수 있는 것으로 예를 들어, EMC로 형성될 수 있다.
다음으로, 도 11을 참조하면, 상기 리드부(114)의 일측면이 노출되도록 각각의 반도체 패키지를 분리하는 소잉 공정을 수행한다.
다음으로, 도 12를 참조하면, 일측면이 외부로 노출된 리드부(114) 상에 도전성 표면처리부(162)를 형성할 수 있다.
상기 도전성 표면처리부(162)는 솔더 코팅 공정(solder coating process)을 수행하여 형성될 수 있으며, 이를 통하여 외부로 일 측면이 노출된 상기 리드부(114)를 외부 장치와 용이하게 연결할 수 있다. 상기 도전성 표면처리부(162)는 예를 들어, 주석 또는 주석합금 솔더일 수 있다. 그러나, 이에 한정되는 것은 아니다.
다음으로, 도 13을 참조하면, 반도체 패키지(1)를 기판(310) 상에 실장할 수 있다.
상기 반도체 패키지(1)는 예를 들어 기판(310)과 전기적으로 연결될 수 있다. 상기 반도체 패키지(1)에서 외부로 노출된 리드부(114)는 제3 연결부재(172)를 통하여 상기 기판(310)과 전기적으로 연결될 수 있다. 상기 제3 연결부재(172)는 예를 들어, 솔더일 수 있다. 그러나, 이에 한정되는 것은 아니다.
상기 기판(310)은 예를 들어, PCB 기판일 수 있다. 그러나, 이에 한정되는 것은 아니다. 상기 기판(310)은 상면에 상기 반도체 패키지(1)와 전기적으로 연결하기 위한 제1 기판패드(312) 및 외부 장치와 전기적으로 연결하기 위한 제2 기판패드(314) 및 외부단자(316)를 포함할 수 있다.
또한, 상기 기판(310)은 제1 기판패드(312)와 제2 기판패드(314)를 전기적으로 연결하는 배선(미도시)을 그 내부에 더 포함할 수 있다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다. 도면들에 기재된 동일한 번호는 동일한 요소를 지칭한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
1, 2: 반도체 패키지 110: 리드 프레임 112: 패드부
114: 리드부 122: 접착부재 132: 반도체 칩
134: 패드 142, 242: 제1 연결부재 150: 몰딩부재
150a: 제1 몰딩부재 150b: 제2 몰딩부재 162: 코팅부
172: 제3 연결부재 210: 리드 프레임 212: 다이 패드부
214b: 내측부 214: 리드부 214a: 외측부
230: 제2 연결부재 232: 반도체 칩 310: 기판
312: 제1 기판패드 314: 제2 기판패드 320: 연결단자

Claims (8)

  1. 반도체 칩이 실장되는 다이 패드부 및 상기 다이 패드부와 이격되어 형성된 리드부를 포함하는 리드 프레임;
    상기 다이 패드부 상에 실장되는 반도체 칩;
    상기 반도체 칩을 상기 리드부와 전기적으로 연결하는 본딩 와이어;
    상기 리드 프레임, 상기 본딩 와이어 및 상기 반도체 칩의 상부를 덮고, 상기 리드부의 일측면이 노출되도록 형성된 제1 몰딩부재; 및
    상기 리드 프레임의 하면이 전기적으로 절연되도록, 상기 리드 프레임의 하부를 덮도록 형성된 제2 몰딩부재;를 포함하며,
    상기 리드부는,
    상기 다이 패드부에 인접하여 형성된 내측부; 및
    상기 내측부와 단차를 갖도록 형성되고 상기 제1 몰딩부재에 의해서 일측면이 노출된 외측부;를 포함하며,
    상기 내측부의 두께는, 상기 외측부의 두께 보다 더 작으며,
    상기 리드부의 노출된 일측면은 상기 반도체 칩의 전기적 연결경로를 제공하는 것을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 다이 패드부 및 상기 리드부는 두께가 동일한 것을 특징으로 하는 반도체 패키지.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 다이 패드부의 두께는, 상기 내측부의 두께와 동일한 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 노출된 리드부의 일측면에 형성되는 도전성 표면처리부;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    솔더를 통하여 상기 노출된 리드부의 일측면과 접촉하는 기판;
    을 더 포함하는 반도체 패키지.
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