KR101333352B1 - 에칭 방법 및 장치 - Google Patents

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Abstract

기판에 형성된 절연막을 에칭할 때, 절연막의 하층에 산소 플라즈마의 악영향이 생기는 것을 방지할 수 있는 에칭 방법을 제공한다. 본 발명의 에칭 방법은 절연막(222)을 플라즈마화한 처리 가스에 노출시켜, 절연막(222)을 두께 방향으로 도중까지 에칭하는 제 1 에칭 공정과, 제 1 에칭 공정의 종료 후에 잔존하는 절연막(222)을 산소 플라즈마에 노출시켜, 잔존하는 절연막(222)의 표면에 퇴적된 퇴적물을 제거하는 퇴적물 제거 공정과, 잔존하는 절연막(222)을 플라즈마화한 처리 가스에 노출시켜, 잔존하는 절연막(222)을 에칭하는 제 2 에칭 공정을 구비한다.

Description

에칭 방법 및 장치{ETCHING METHOD AND DEVICE}
본 발명은 기판에 형성된 절연막을 에칭하는 방법 및 장치에 관한 것이다．
반도체 디바이스의 제조 공정에 있어서, 기판에 형성된 절연막을 에칭할 때, 하층에 데미지를 주지 않는 선택비가 높은 에칭 공정이 필요하게 된다. 예를 들면, 듀얼 스트레스 라이너(Dual Stress Liner) 기술에 있어서는 기판에 형성된 산화 실리콘막을 에칭할 때, 하층의 질화 실리콘막에 데미지를 주지 않도록, 질화 실리콘막에 대한 산화 실리콘막의 선택비를 높인 에칭이 필요하게 된다.
듀얼 스트레스 라이너(Dual Stress Liner) 기술은 질화 실리콘막으로 N채널형 FET(Field Effect Transistor)를 덮어 N채널형 FET에 인장 응력(引張應力)을 부여하고, 질화 실리콘막으로 P채널형 FET를 덮어 P채널형 FET에 압축 응력(壓縮應力)을 부여하는 기술이다(예를 들면, 특허문헌 1 참조). 트랜지스터에 응력을 부여하는 것에 의해, 트랜지스터의 드레인 전류가 증대하므로, 트랜지스터의 성능을 향상시킬 수 있다.
이 듀얼 스트레스 라이너 기술에 있어서는 인장 응력을 부여하는 질화 실리콘막과 압축 응력을 부여하는 질화 실리콘막을 구별하여 형성하기 위해, 기판상에 차례로 (1) 산화 실리콘막, (2) 질화 실리콘막, (3) 산화 실리콘막이 적층된다. 그 후, (3) 산화 실리콘막 및 (2) 질화 실리콘막을 에칭하는 공정이 필요하게 된다. 에칭에는 처리 가스를 기밀한 처리용기에 도입하고, 처리 가스를 플라즈마화시키고, 에칭할 절연막을 플라즈마화한 처리 가스에 노출시키는 드라이 에칭이 이용된다. 상술한 바와 같이, (3) 산화 실리콘막을 에칭할 때에는 (2) 질화 실리콘막에 대한 (3) 산화 실리콘막의 선택비를 높게 할 필요가 있다. (2) 질화 실리콘막에 대한 (3) 산화 실리콘막의 선택비를 높게 하기 위해, 에칭 가스로서, 성막 반응과 에칭 반응을 동시에 실행하는 CF계 또는 CHF계의 에칭 가스가 이용된다. 그리고, CF계의 퇴적물의 퇴적과 에칭의 밸런스를 취하면서 에칭이 실행된다.
일본 특허 공개 공보 제 2007-88452 호
그러나, CF계 또는 CHF계의 에칭 가스를 이용하면, (3) 산화 실리콘막의 에칭을 종료했을 때(오버 에칭 종료시), (2) 질화 실리콘막의 표면에는 CF계의 퇴적물이 퇴적된 채로 된다. CF계의 퇴적물이 퇴적되면, 퇴적물이 에칭 마스크가 되어, 하층의 (2) 질화 실리콘막의 에칭이 국소적으로 진행하지 않는다고 하는 문제가 발생한다.
이 문제를 해결하기 위해, (3) 산화 실리콘막의 오버 에칭 종료시에, 산소 플라즈마를 발생시키고, 산소 플라즈마와 퇴적물을 반응시켜 퇴적물을 제거하는 애싱 기술을 이용하는 것이 고려된다.
그러나, 산소 플라즈마가 고에너지의 애싱인 경우, (2) 질화 실리콘막의 표면이 산소 플라즈마에 의해 산화되고, (2) 질화 실리콘막의 표면에 산화 실리콘막이 형성되어 버린다. 산화 실리콘막이 형성되면, 역시 다음 공정의 (2) 질화 실리콘막의 에칭이 진행하지 않게 되어 버린다.
또한, 게이트 전극의 측벽에 절연막을 형성하기 위한 에칭에 있어서도, 설계대로 디바이스를 생산하기 위해, 산소 플라즈마에 의해서 기판에 데미지(오목부)가 생기는 것을 방지하는 것이 필요하다.
본 발명은 기판에 형성된 절연막을 에칭할 때, 절연막의 하층에 산소 플라즈마의 악영향을 주는 것을 방지할 수 있는 에칭 방법 및 장치를 제공한다.
상기 과제를 해결하기 위해, 본 발명의 일 실시형태는 기판에 형성된 절연막을 에칭하는 방법으로서, 상기 절연막을 플라즈마화한 처리 가스에 노출시켜, 상기 절연막을 두께 방향의 도중까지 에칭하는 제 1 에칭 공정과, 제 1 에칭 공정의 종료시에 잔존하는 절연막을 산소 플라즈마에 노출시켜, 상기 잔존하는 절연막의 표면에 퇴적한 퇴적물을 제거하는 퇴적물 제거 공정과, 상기 잔존하는 절연막을 플라즈마화한 처리 가스에 노출시켜, 상기 잔존하는 절연막을 에칭하는 제 2 에칭 공정을 구비하는 에칭 방법이다.
본 발명의 다른 형태는 기판에 형성된 절연막을 에칭하는 장치로서, 기밀한 처리용기 내에 처리 가스를 도입하고, 상기 처리용기 내에 플라즈마를 발생시키는 것에 의해서, 상기 절연막을 플라즈마화한 처리 가스에 노출시켜, 상기 절연막을 두께 방향의 도중까지 에칭하고, 그 후, 상기 처리용기 내에 산소 가스를 도입하고, 상기 처리용기 내에 플라즈마를 발생시키는 것에 의해서, 상기 제 1 에칭 공정의 종료시에 잔존하는 절연막을 산소 플라즈마에 노출시켜, 상기 잔존하는 절연막의 위에 퇴적한 퇴적물을 제거하고, 그 후, 상기 처리용기 내에 처리 가스를 도입하고, 상기 처리용기 내에 플라즈마를 발생시키는 것에 의해서, 상기 잔존하는 절연막을 플라즈마화한 처리 가스에 노출시켜, 상기 잔존하는 절연막을 에칭하는 에칭 장치이다.
본 발명에 따르면, 산소 플라즈마에 의해서 절연막상의 퇴적물을 제거할 때, 하층의 표면이 잔존하는 절연막으로 덮여 있으므로, 하층에 산소 플라즈마에 의한 데미지 등의 악영향이 발생하는 것을 방지할 수 있다.
특히, 질화 실리콘막 위의 산화 실리콘막을 에칭하는 경우, 하층의 질화 실리콘막의 표면이 잔존하는 산화 실리콘막으로 덮여 있으므로, 질화 실리콘막이 산소 플라즈마에 의해서 산화되어 버리는 것을 방지할 수 있다. 또한, 산소 플라즈마에 의해서 산화 실리콘막상의 CF계의 퇴적물이 제거되어 있으므로, 퇴적물이 에칭 마스크로 되어 아래의 질화 실리콘막의 에칭이 국소적으로 진행하지 않게 되는 일도 방지할 수 있다.
도 1a~1f는 본 발명의 제 1 실시형태의 에칭 방법이 적용되는 CMOS 트랜지스터의 제조 방법의 공정도이다.
도 2는 본 발명의 제 1 실시형태의 에칭 방법의 공정도이다.
도 3a~3d는 다른 압력 하에서의 포토레지스트의 에칭 레이트의 실험 결과를 나타내는 도이다.
도 4a~4c는 다른 마이크로파 파워 하에서의 포토레지스트의 에칭 레이트의 실험 결과를 나타내는 도이다.
도 5a~5j는 본 발명의 제 2 실시형태의 에칭 방법이 적용되는 MOSFET의 제조 방법의 공정도이다.
도 6은 RLSA 에칭 장치의 개략 단면도이다.
도 7은 RLSA 에칭 장치의 유전체창으로부터의 거리 Z와 플라즈마의 전자 온도의 관계를 나타내는 그래프이다.
도 8은 슬롯 안테나의 슬롯 패턴의 일예를 나타내는 평면도이다.
이하, 첨부 도면을 참조하여, 본 발명의 에칭 방법의 제 1 실시형태를 설명한다. 도면에 있어서 동일한 구성요소에는 동일한 부호가 붙어 있다.
도 1a~1f에는 본 발명의 제 1 실시형태의 에칭 방법이 적용되는 반도체 장치의 제조 방법, 예를 들면, CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터의 제조 방법이 나타나 있다.
도 1a에 나타내는 바와 같이, 실리콘으로 이루어지는 기판 W상에는 PMOS 트랜지스터(203) 및 NMOS 트랜지스터(204)가 형성된다. 기판 W는 소자 분리 영역에 의해서, PMOS 영역(201)과 NMOS 영역(202)으로 분리되어 있고, PMOS 영역(201)에는 PMOS 트랜지스터(203)가, NMOS 영역(202)에는 NMOS 트랜지스터(204)가 마련되어 있다. NMOS 영역(202)에는 폴리 실리콘으로 이루어지는 게이트 전극(205)이 형성된다. 게이트 전극(205)의 측벽에는 오프셋 스페이서(offset spacer)(206)를 거쳐서 사이드월 스페이서(sidewall spacer)(207)가 형성된다. 사이드월 스페이서(207)의 표면에는 산화 실리콘막(208)이 형성된다. 게이트 전극(205)의 양측에는 소스·드레인 영역(209)이 형성된다. 소스·드레인 영역(209) 사이에 배치된 영역이 채널 영역(210)이 된다.
PMOS 영역(201)에도 게이트 전극(211)이 형성되며, 게이트 전극(211)의 측벽에 오프셋 스페이서(212)를 거쳐서 사이드월 스페이서(213)가 형성된다. 사이드월 스페이서(213)의 표면에는 산화 실리콘막(214)이 형성된다. 게이트 전극(211)의 양측의 실리콘 기판 W에는 소스·드레인 영역(215)이 형성되고, 소스·드레인 영역(215) 사이에 배치된 영역이 채널 영역(216)이 된다. 상기 PMOS 트랜지스터(203) 및 NMOS 트랜지스터(204)는 공지의 성막, 에칭, 포토리소그래피, 이온 주입 등의 기술에 의해 형성된다. 게이트 전극(205, 211)의 표면 및 소스·드레인 영역(209, 215)의 표면에는 NiSi, CoSi, 또는 TiSi 등으로 이루어지는 실리사이드층이 형성된다.
상기와 같이 형성된 NMOS 트랜지스터(204) 및 PMOS 트랜지스터(203)의 각각에 인장 또는 압축 방향의 응력을 부여하는 응력 유기 막을 구별하여 형성하고, 캐리어의 이동도를 최적화하는 기술이 듀얼 스트레스 라이너(Dual Stress Liner) 기술이다. NMOS 트랜지스터(204) 및 PMOS 트랜지스터(203)의 채널 영역에 응력을 인가하는 것에 의해, 드레인 전류가 증대하므로, 트랜지스터의 성능을 향상시킬 수 있다.
도 1b에 나타내는 바와 같이, 우선, 기판 W의 위에 PMOS 트랜지스터(203) 및 NMOS 트랜지스터(204)를 덮고 인장 응력을 부여하기 위한 질화 실리콘(SiN)막(220)을 형성한다. 질화 실리콘막(220)은, 예를 들면, 화학적 기상 증착(Chemical Vapor Deposition: CVD)에 의해 형성된다. 다음에, 질화 실리콘(SiN)막(220)의 위에 하드 마스크로 되는 산화 실리콘(SiO2)막(222)을 적층한다. 산화 실리콘막(222)은, 예를 들면, 화학적 기상 증착(CVD)에 의해 형성된다. 다음에, NMOS 트랜지스터(204)의 산화 실리콘막(222)의 위에 포토레지스트(224)를 적층한다. 포토레지스트(224)는 공지의 리소그래피 기술을 사용하는 것에 의해 형성할 수 있다.
도 1c에 나타내는 바와 같이, 포토레지스트(224)를 마스크로 해서, PMOS 트랜지스터(203)상의 산화 실리콘막(222) 및 질화 실리콘막(220)을 에칭한다. 도 1b에서 도 1c에 이르는 에칭 공정에, 본 발명의 제 1 실시형태의 에칭 방법이 적용된다. 본 발명의 제 1 실시형태의 에칭 방법에 대해서는 후술한다.
다음에, 도 1d에 나타내는 바와 같이, 기판 W상의 PMOS 트랜지스터(203) 및 패터닝된 질화 실리콘막(220a) 및 산화 실리콘막(222a)을 덮고 압축 응력을 부여하기 위한 질화 실리콘막(230)을 형성한다. 질화 실리콘막(230)은, 예를 들면, 화학적 기상 증착(CVD)에 의해 형성된다. 다음에, PMOS 트랜지스터(203)를 덮고, 또한 NMOS 트랜지스터(204)를 덮지 않는 마스크 패턴을 포토레지스트(231)에 의해 형성한다.
도 1e에 나타내는 바와 같이, 포토레지스트(231)를 마스크로 해서 NMOS 트랜지스터(204)상의 질화 실리콘막(230)을 에칭한다. 이 질화 실리콘막(230)의 에칭에서는 산화 실리콘이나 포토레지스트에 대한 질화 실리콘의 선택비가 높은 에칭으로 된다. 이 질화 실리콘막(230)의 에칭에 본 발명의 에칭 방법을 적용해도 좋다.
다음에, 도 1f에 나타내는 바와 같이, 포토레지스트(231)를 마스크로 해서 NMOS 트랜지스터(204)상의 패터닝된 산화 실리콘막(222a)을 에칭한다. 또, 이 산화 실리콘막(222a)의 에칭에도 본 발명의 에칭 방법을 적용해도 좋다.
애싱에 의해 포토레지스트를 제거하면, PMOS 트랜지스터(203)상에 압축 응력을 부여하는 질화 실리콘막(230a)이 형성되고, NMOS 트랜지스터(204)상에 인장 응력을 부여하는 질화 실리콘막(220a)이 형성된 상태가 된다.
도 2는 본 발명의 제 1 실시형태의 에칭 방법의 공정도를 나타낸다. 이 도 2에는 도 1b에서 도 1c에 이르는 공정이 상세하게 나타나 있다. NMOS 트랜지스터(204)상에 포토레지스트(224)가 적층된 기판 W(도 2의 (A) 참조)는 RLSA(Radial Line Slot Antenna) 에칭 장치에 반송된다. RLSA 에칭 장치의 특징은 저전자 온도(저에너지)의 플라즈마를 생성할 수 있는 점에 있다. RLSA 에칭 장치의 구성, 특징에 대해서는 후술한다.
이 RLSA 에칭 장치에서는 PMOS 트랜지스터(203)상의 절연막으로서의 산화 실리콘막(222) 및 질화 실리콘막(220)을 에칭한다. 본 발명의 제 1 실시형태의 에칭 방법은 산화 실리콘막(222)의 대부분을 에칭하는 제 1 에칭(메인 에칭) 공정, 제 1 에칭 공정에서 산화 실리콘막(222)상에 생성한 퇴적물을 제거하는 퇴적물 제거 공정으로서의 O2 플래시 공정, 제 1 에칭 공정에서 남은 얇은 산화 실리콘막(222)을 제거하는 제 2 에칭(오버 에칭) 공정, 및 질화 실리콘막(220)을 제거하는 질화 실리콘막 에칭 공정을 구비한다. 이들 공정이 RLSA 에칭 장치 내에서 실행된다.
제 1 에칭 공정에서는 RLSA 에칭 장치의 처리용기에 처리 가스를 도입하고, 처리용기 내에 처리 가스의 플라즈마를 발생시키는 것에 의해서, 포토레지스트(224)를 마스크로 해서 PMOS 트랜지스터(203)상의 산화 실리콘막(222)을 에칭한다(도 2의 (A) 참조). 이 제 1 에칭 공정에서는 질화 실리콘에 대한 산화 실리콘의 선택비를 높인 에칭이 필요하게 되고, 또한 포토레지스트(224)를 남기는 에칭이 필요하게 된다. 이 때문에, 퇴적물(CFx 등)을 퇴적하면서, 에칭이 필요하게 된다. 그리고, 산화 실리콘막(222)을 도중까지 두께 방향으로 에칭한다. 구체적으로는 잔존하는 산화 실리콘막(222)의 두께가 에칭 전의 두께의 5∼20%가 되도록, 두께를 수치로 말하자면, 잔존하는 산화 실리콘막(222)의 두께가 10㎚ 이하, 바람직하게는 5㎚ 이하가 되도록, 산화 실리콘막(222)을 에칭한다.
표 1은 제 1 에칭(메인 에칭) 공정의 처리 조건의 일예를 나타낸다.

처리가스		 Ar: 450sccm
CHF3: 50sccm
O2: 2sccm
처리용기내 압력 20mTorr
마이크로파 파워 2000W
RF 바이어스 파워 85W
기판 온도 30℃
처리 시간 3min
처리 가스의 종류는 에칭할 재료에 따라 결정되며, Ar, He, Ne, Kr 및 Xe의 적어도 하나를 포함하는 플라즈마 여기용 가스와, 에칭 가스를 혼합한 가스가 이용된다. 에칭 가스로는 CH2F2, CHF3, 및 CH3F의 군에서 선택되는 적어도 하나, 및 O2, CO, CN, 및 N2의 군에서 선택되는 적어도 하나를 혼합한 가스가 이용된다. 산화 실리콘막을 에칭하는 이 예에서는 Ar, ＣHF3, O2의 혼합 가스가 사용된다. 에칭 가스 중, CHF계 가스를 이용하면 기판 W에 퇴적물이 생긴다. O2, CO, CN, 또는 N2 등은 퇴적물 중의 탄소 성분의 양을 조정하기 위해 사용된다.
도 2의 (B)에 나타내는 바와 같이, 제 1 에칭(메인 에칭) 공정이 종료하면, 질화 실리콘막(220)의 위에는 얇은 산화 실리콘막(222)이 남고, 산화 실리콘막(222)의 위에는 CF계의 퇴적물(225)이 생긴다. 퇴적물(225)은 적어도 카본 및 불소를 포함하며, 제 1 에칭 공정의 동안에 산화 실리콘막(222)의 위에 퇴적한다. 퇴적물(225)을 제거하기 위해, 퇴적물(225)을 제거하는 O2 플래시 공정이 실행된다. 여기서, O2 플래시는 저에너지의 산소 플라즈마를 피처리막에 노출시키는 것을 말한다. 이에 따라, 퇴적물을 제거할 수 있다.
퇴적물(225)을 제거하는 O2 플래시 공정에서는 RLSA 에칭 장치 내에서 산소 플라즈마를 발생시킨다(O2 flash). 즉, RLSA 에칭 장치의 처리용기에 산소 가스를 도입하고, 처리용기 내에 산소 플라즈마를 발생시킨다. 퇴적물(225)을 산소 플라즈마 중에 노출시키면, 플라즈마 중의 산소 래디컬과 퇴적물(225)이 반응하여, 이산화탄소와 물로 되며, 증발, 그리고 배기 제거된다. 질화 실리콘막(220)의 위에는 얇은 산화 실리콘막(222)이 남아 있으므로, O2 플래시를 경유해도 질화 실리콘막(220)의 표층은 산화되는 일이 없으며, 산화 실리콘으로 변질되는 일이 없다. 물론, 산화 실리콘막(222)은 원래 산화되어 있으므로, O2 플래시해도 거의 변화가 없다.
여기서, O2 플래시를 하지 않는다고 가정하면, 산화 실리콘막(222)의 에칭을 종료했을 때, 질화 실리콘막(220)의 표면에는 CF계의 퇴적물이 퇴적된다. CF계의 퇴적물이 퇴적되면, CF계의 퇴적물이 에칭 마스크로 되어, 질화 실리콘막(220)의 에칭이 국소적으로 진행하지 않게 된다. CF계의 퇴적물을 제거하는 것에 의해, 이것을 방지할 수 있다. 또한, O2 플래시할 때, 질화 실리콘막(220)의 표면에는 산화 실리콘막(222)이 얇게 잔존한다. 이 때문에, 질화 실리콘막(220)의 표층이 산소 플라즈마에 의해서 산화되어 버리는 것을 방지할 수 있다.
퇴적물은 표 2에 나타내는 조건 하에서 산소 플라즈마 처리된다.
처리가스 O2: 20sccm
압력 100mTorr
마이크로파 파워 3000W
RF 바이어스 0W
기판 온도 30℃
처리 시간 10초
NMOS 트랜지스터(204)상에는 포토레지스트(224)가 형성되어 있다(도 2의 (B) 참조). 포토레지스트(224)도 카본 및 불소를 포함하므로, O2 플래시를 강력하게 실행하면, 포토레지스트(224)가 플라즈마 중의 산소 래디컬과 결합하고, 이산화탄소와 물로 되며, 증발·제거된다. 포토레지스트(224)가 제거되는 것을 방지하기 위해, 전자 온도가 낮은 산소 플라즈마로 할 필요가 있다. 또한, 얇게 잔존하는 산화 실리콘막(222)의 아래에는 질화 실리콘막(220)이 형성되어 있다. 산소 플라즈마에 의해서, 얇은 산화 실리콘막(222)을 거쳐서 질화 실리콘막(220)이 산화되는 것을 방지하기 위해서도 산소 플라즈마의 전자 온도를 낮게 할 필요가 있다. RLSA 에칭 장치를 사용하고, 처리용기내의 압력을 100ｍTorr 이상의 고압으로 하며, 마이크로파 파워를 3000W 이하로 낮게 하면, 전자 온도가 낮은, 즉, 에너지가 낮은 산소 플라즈마를 생성할 수 있다. 산소 플라즈마의 처리 시간은 포토레지스트(224)나 하지의 질화 실리콘막(220)에 악영향을 주지 않도록 10초 정도로 설정된다.
도 2의 (C)에 나타내는 바와 같이, O2 플래시에 의해 산화 실리콘막(222)의 표면의 퇴적물(225)이 제거된다. 질화 실리콘막(220)의 위에는 두께가 100㎚ 이하로까지 감소된 얇은 산화 실리콘막(222)이 형성되어 있다. 얇은 산화 실리콘막(222)의 두께 방향의 전체를 제거하기 위해, 질화 실리콘에 대한 산화 실리콘의 선택비를 높인 제 2 에칭(오버 에칭) 공정이 실행된다. 제 2 에칭 공정도 퇴적물(CFx 등)을 퇴적하면서의 에칭으로 된다.
표 3은 제 2 에칭 공정의 처리 조건의 일예를 나타낸다.

처리가스		 Ar: 450sccm
CHF3: 50sccm
O2: 2sccm
압력 20mTorr
마이크로파 파워 2000W
RF 바이어스 100W
기판 온도 30℃
처리 시간 60초
제 2 에칭 공정에 있어서, 처리 가스의 종류는 제 1 에칭 공정과 동일하지만, RF 바이어스를 제 1 에칭 공정보다 약간 크게 하고, 처리 시간을 60초로 짧게 하고 있다.
도 2의 (D)에 나타내는 바와 같이, 제 2 에칭(오버 에칭) 공정에 의해서, 산화 실리콘막(222)이 제거된다. 제 2 에칭 공정에 있어서도 퇴적물은 생성된다. 그러나, 산화 실리콘막(222)은 초기의 10% 이하 정도로 얇게 되어 있으므로, 제 2 에칭 중에 생성하는 퇴적물의 양은 적다. 퇴적물의 양이 에칭량에 비례한다고 가정하면, 퇴적물의 양도 초기 산화 실리콘막(222)가 전체적으로 에칭되는 경우에 발생하는 퇴적물의 양의 10% 정도가 된다. 퇴적물의 양이 적어지면, 퇴적물을 제거하지 않아도 질화 실리콘막(220)의 충분히 균일한 에칭이 가능하게 된다.
산화 실리콘막(222)의 에칭이 종료하면, 애싱에 의해 NMOS 트랜지스터(204)상의 포토레지스트(224)를 제거한다. 이 애싱에 있어서는 질화 실리콘이나 산화 실리콘에 대한 포토레지스트의 에칭 선택비를 높게 할 필요가 있다.
PMOS 트랜지스터(203)상의 질화 실리콘막(220)은 질화 실리콘막 에칭 공정에 의해 두께 방향의 전체가 제거된다. 질화 실리콘막 에칭 공정에서는 RLSA 에칭 장치의 처리용기에 처리 가스를 도입하고, 질화 실리콘막(220)을 에칭한다. 질화 실리콘막(220)의 표면은 산화되어 있지 않으며, 또한 표면에 퇴적되는 퇴적물의 양도 적으므로, O2 플래시를 실행하지 않아도 질화 실리콘막(220)의 에칭이 가능하게 된다. 또, 질화 실리콘막(220)의 하층에는 산화 실리콘막(214)(PMOS 트랜지스터(203)의 스페이서)이 형성되어 있으므로, 산화 실리콘에 대한 질화 실리콘의 선택비를 높인 에칭이 필요하게 된다.
표 4는 질화 실리콘막 에칭 공정의 처리 조건의 일예를 나타낸다.


처리가스		 Ar: 1000sccm
CH2F2: 45sccm
O2: 15-50sccm
(바람직하게는 30sccm 정도)
압력 500mTorr
마이크로파 파워 2500W
RF 바이어스 0W
기판 온도 30℃
처리 시간 60초
처리 가스의 종류는 에칭할 재료에 따라 결정되며, Ar, He, Ne, Kr 및 Xe의 적어도 하나를 포함하는 플라즈마 여기용 가스와, 에칭 가스를 혼합한 가스가 이용된다. 에칭 가스로는 CH2F2, CHF3, 및 CH3F의 군에서 선택되는 적어도 하나, 및 O2, CO, CN, 및 N2의 군에서 선택되는 적어도 하나를 혼합한 가스가 이용된다. 질화 실리콘막(220)을 에칭하는 이 예에서는 Ar, CH2F2, O2의 혼합 가스가 사용된다. 질화 실리콘막의 에칭 공정에 있어서, 압력을 낮음 →높음의 2단계로 해도 좋다.
기판 W에 조사되는 이온 에너지는 플라즈마의 에너지와 기판 W에 인가되는 바이어스 전압의 합과 상관관계가 있다. RF 바이어스를 0으로 하는 것에 의해, 플라즈마의 에너지만으로 에칭할 수 있게 된다. 또한, 500mTorr의 고압으로 에칭하는 것에 의해, 플라즈마의 전자 온도, 즉, 플라즈마의 에너지를 저하시킬 수 있다. RF 바이어스와 플라즈마의 에너지의 합을 작게 할 수 있으므로, 하지로 되는 산화 실리콘막(214)이나 실리콘 기판 W에 데미지(오목부)가 생기는 것을 방지할 수 있다.
PMOS 트랜지스터(203)상의 산화 실리콘막(222) 및 질화 실리콘막(220)의 에칭이 종료하면, 도 2의 (E)에 나타내는 상태(도 1c와 동일 상태)로 된다.
도 3a~3d는 다른 압력 하에서의 포토레지스트의 에칭 레이트의 실험 결과를 나타낸다. 이 실험에서는 O2 플래시는 각 압력하에서 10초간, 3000W의 마이크로파 파워를 KrF 레지스트에 공급하는 것에 의해서 실행되었다. 도 3a~3d에 있어서 횡축의 단위는 ㎜이며, 종축의 단위는 Å이다. 기판 W상에 X축, Y축, V축, W축에 있어서, 4방향의 에칭 레이트를 측정하고 있다. 횡축의 0은 기판 W의 중심을 나타낸다.
도 3a에 의하면, 압력이 20mTorr일 때, 에칭 레이트는 10초간 114.0㎚이며, 높은 값을 유지한다. 도 3b에 의하면, 압력이 60mTorr일 때, 에칭 레이트는 10초간 87.7㎚이며, 여전히 높은 값을 유지한다. 압력이 60mTorr일 때의 포토레지스트의 에칭 레이트는 여전히 높은 값이므로, 에칭 레이트를 더욱 낮게 하기 위해, O2 플래시를 60mTorr보다도 높은 압력에서 실행할 필요가 있다.
도 3c에 의하면, 압력이 100mTorr일 때, 에칭 레이트는 10초간 39.7㎚이며, 낮은 값으로 된다. 에칭 레이트를 39.7㎚/10sec보다 낮게 하기 위해, O2 플래시는 100mTorr 초과에서 실행되는 것이 바람직하다. 도 3d에 의하면，200mTorr일 때, 에칭 레이트는 10초간에서 20.5㎚이며, 더욱 낮은 값으로 된다. 100mTorr일 때보다도 에칭 레이트를 낮게 할 수 있으므로, O2 플래시는 200mTorr에서 실행되어도 좋다.
도 4a~4c는 마이크로파 파워를 변화시켰을 때의 포토레지스트의 에칭 레이트의 실험 결과를 나타낸다. O2 플래시는 100mTorr의 압력 하에서 5초간, 1500W, 2000W, 3000W의 각 마이크로파 파워를 KrF 레지스트에 공급하는 것에 의해서 실행되었다. 도 4a에 의하면，1500W일 때, 에칭 레이트는 2초간 9.3㎚이며, 낮은 값으로 된다. 도 4b에 의하면，2000W일 때, 에칭 레이트는 2초간 12.6㎚이며, 약간 높아지지만 아직 낮은 값을 유지한다. 도 4c에 의하면，3000W일 때, 에칭 레이트는 2초간 24.2㎚이며, 2000W일 때의 배의 높은 값으로 된다. 에칭 레이트를 낮게 하기 위해, 마이크로파 파워는 2000W로 설정되는 것이 바람직하다. 마이크로파 파워가 1500W일 때에는 더욱 에칭 레이트를 낮게 할 수 있으므로 1500W로 설정되어도 좋다.
도 5a~5f에는 본 발명의 제 2 실시형태의 에칭 방법이 적용되는 반도체 장치의 제조 방법, 예를 들면, MOSFET의 제조 방법이 나타나 있다. 도 5a에 나타내는 바와 같이, 실리콘 기판 W의 표면에는 폴리 실리콘으로 이루어지는 게이트 전극(301)이 게이트 절연막(302), 예를 들면, 산화 실리콘막을 거쳐서 형성된다. 다음에, 도 5(B)에 나타내는 바와 같이, 실리콘 기판 W의 표면(304) 및 게이트 전극(301)의 표면에 산화 실리콘(SiO2)막(303)이 화학적 기상 증착(CVD)에 의해 형성된다.
다음에, 실리콘 기판 W는 RLSA 에칭 장치에 반송된다. RLSA 에칭 장치에서는 게이트 전극(301)의 측벽에 오프셋 스페이서(303a)(도 5(E) 참조)를 형성하기 위해, 퇴적된 산화 실리콘막(303)을 에칭한다.
도 5b에서 도 5e에 이르는 과정에, 본 발명의 제 2 실시형태의 에칭 방법이 적용된다. 제 2 실시형태의 에칭 방법은 산화 실리콘막(303)의 대부분을 에칭하는 제 1 에칭(메인 에칭) 공정, 제 1 에칭 공정에서 생성한 퇴적물을 제거하는 O2 플래시 공정, 제 1 에칭 공정에서 남은 얇은 산화 실리콘막(303)을 제거하는 제 2 에칭(오버 에칭) 공정을 구비한다. 이들 공정이 RLSA 에칭 장치 내에서 실행된다.
제 1 에칭 공정에서는 RLSA 에칭 장치의 처리용기에 처리 가스를 도입하고, 처리용기 내에 플라즈마를 발생시키는 것에 의해서, 산화 실리콘막(303)을 에칭한다. 이 제 1 에칭 공정에서는 실리콘이나 폴리 실리콘에 대한 산화 실리콘의 선택비를 높인 에칭이 필요하게 되며, 퇴적물(CFx)을 생성하면서 산화 실리콘막(303)이 초기의 막두께의, 예를 들면, 5∼20%가 되도록 두께 방향으로 에칭한다.
도 5c에 나타내는 바와 같이, 제 1 에칭 공정이 종료하면, 실리콘 기판 W의 위에는 얇은 산화 실리콘막(303)이 남은 상태로 되고, 산화 실리콘막(303)의 위에는 퇴적물(305)이 부착된다. 퇴적물(305)은 적어도 카본을 포함한다. 퇴적물(305)을 제거하기 위해, O2 플래시 공정이 실행된다.
퇴적물(305)을 제거하는 O2 플래시 공정에서는 RLSA 에칭 장치 내에서 산소 플라즈마를 발생 시킨다(O2 flash). 퇴적물(305)을 산소 플라즈마 중에 두면, 플라즈마 중의 산소 래디컬과 퇴적물이 결합하고, 이산화탄소와 물로 되며, 증발·제거된다. 실리콘 기판 W의 위에는 얇은 산화 실리콘막(303)이 남아 있으므로, O2 플래시 해도 실리콘 기판 W는 산화되는 일이 없으며, 실리콘 기판 W에 데미지(오목부)가 생기는 것을 방지할 수 있다.
O2 플래시에 의해 산화 실리콘막(303)의 표면의 퇴적물이 제거된다(도 5(D) 참조). 실리콘 기판 W의 위에는 두께가 약 10% 정도까지 감소된 얇은 산화 실리콘막(303)이 형성되어 있다. 얇은 산화 실리콘막(303)의 두께 방향의 전체를 제거하기 위해, 실리콘 기판 W나 폴리 실리콘에 대한 산화 실리콘의 선택비를 높인 제 2 에칭 공정이 실행된다. 제 2 에칭 공정도, 퇴적물(CFx 등)을 발생하면서의 에칭으로 되지만, 산화 실리콘막(303)은 얇으므로, 퇴적물의 양도 적다. 또, 필요에 따라 재차 O2 플래시를 실행해도 좋다. 제 2 에칭 공정이 종료하면, 실리콘 기판 W의 표면이 노출된 상태로 된다(도 5e 참조).
다음에, 도 5f에 나타내는 바와 같이, 실리콘 기판 W에 익스텐션(extension) 영역(306)을 형성하기 위해, 실리콘 기판 W에 이온을 주입한다. 다음에, 사이드월 스페이서(307a)를 형성하기 위해, 도 5g에 나타내는 바와 같이, 실리콘 기판 W의 표면(304) 및 게이트 전극(301)을 덮도록 질화 실리콘막(307)이 형성된다. 질화 실리콘막(307)은 화학적 기상 증착(CVD)에 의해 형성된다.
다음에, RLSA 에칭 장치에 있어서, 게이트 전극(301)의 측벽에 사이드월 스페이서(307a)(도 5j 참조)를 형성하기 위해, 질화 실리콘막(307)이 에칭된다.
도 5g에서 도 5j에 이르는 에칭 과정에, 본 발명의 제 3 실시형태의 에칭 방법이 적용된다. 제 3 실시형태의 에칭 방법은 질화 실리콘막(307)의 대부분을 에칭하는 제 1 에칭(메인 에칭) 공정, 제 1 에칭 공정에서 생성한 퇴적물을 제거하는 O2 플래시 공정, 제 1 에칭 공정에서 남은 얇은 질화 실리콘막(307)을 제거하는 제 2 에칭(오버 에칭) 공정을 구비한다. 이들 공정이 RLSA 에칭 장치 내에서 실행된다.
제 1 에칭 공정에서는 RLSA 에칭 장치의 처리용기에 처리 가스를 도입하고, 처리용기 내에 플라즈마를 발생시키는 것에 의해서, 질화 실리콘막(307)을 에칭한다. 이 제 1 에칭 공정에서는 실리콘이나 폴리 실리콘에 대한 질화 실리콘의 선택비를 높인 에칭이 필요하게 되며, 퇴적물(CFx)을 퇴적하면서 질화 실리콘막(307)이 초기의 막두께의, 예를 들면, 5∼20%가 되도록 에칭한다.
도 5h에 나타내는 바와 같이, 제 1 에칭 공정이 종료하면, 실리콘 기판 W의 위에는 얇은 질화 실리콘막(307)이 남은 상태가 되며, 질화 실리콘막(307)의 위에는 퇴적물(308)이 퇴적된다. 퇴적물(308)은 적어도 카본 및 불소를 포함한다. 퇴적물(308)을 제거하기 위해, O2 플래시 공정이 실행된다.
퇴적물(308)을 제거하는 O2 플래시 공정에서는 RLSA 에칭 장치 내에서 산소 플라즈마를 발생 시킨다(O2 flash). 퇴적물(308)을 산소 플라즈마 중에 두면, 플라즈마 중의 산소 래디컬과 퇴적물(308)이 결합되고, 이산화탄소와 물로 되어, 증발·제거된다. 실리콘 기판 W의 위에는 얇은 질화 실리콘막(307)이 남아 있으므로, O2 플래시 해도 실리콘 기판 W는 산화되는 일이 없으며, 실리콘 기판 W에 데미지(오목부)가 생기는 것을 방지할 수 있다.
O2 플래시에 의해 질화 실리콘막(307)의 표면의 퇴적물(308)을 제거하면, 실리콘 기판 W의 위에는 두께가 10% 정도까지 감소된 얇은 질화 실리콘막(307)이 형성되어 있는 상태가 된다(도 5i 참조). 얇은 질화 실리콘막(307)의 두께 방향의 전체를 제거하기 위해, 실리콘 기판 W나 폴리 실리콘에 대한 질화 실리콘의 선택비를 높인 제 2 에칭 공정이 실행된다. 제 2 에칭 공정도, 퇴적물(CFx 등)로 측벽을 보호하면서의 에칭을 실행하지만, 질화 실리콘막(307)은 얇으므로, 퇴적물의 양도 적다. 또, 퇴적물을 제거할 필요가 있으면, 재차 O2 플래시를 실행하면 좋다.
다음에, 실리콘 기판 W에 소스/드레인 영역(310)을 형성하기 위한 비소 이온이 주입된다(도 5j 참조). 사이드월 스페이서(307a)를 형성함으로써, 익스텐션 영역(306)의 외측에 고농도의 소스/드레인 영역(310)을 형성할 수 있다.
이 반도체 장치의 제조 방법에서는 오프셋 스페이서 및 사이드월 스페이서의 양쪽이 형성되어 있지만, 오프셋 스페이서가 형성되지 않고, 사이드월 스페이서만이 형성되어도 좋다.
상기 제 1 내지 제 3 실시형태의 에칭 방법에서는 RLSA 에칭 장치가 사용되고 있지만, 플라즈마를 생성할 수 있는 다른 플라즈마 처리 장치도 사용할 수 있다. RLSA 에칭 장치의 구성은 다음과 같다.
도 6은 RLSA 에칭 장치의 개략 단면도를 나타낸다. RLSA 에칭 장치는 플라즈마원으로서 마이크로파 여기 플라즈마를 이용한다. 마이크로파 여기 플라즈마를 이용하면, 에칭 처리를 실행하는 영역에 있어서 저전자 온도, 고밀도의 플라즈마를 생성할 수 있다.
RLSA 에칭 장치에 의해서 생성된 마이크로파 플라즈마의 특징은 유전체창(52) 바로 아래(플라즈마 여기 영역이라 함)에서 생성된 수 eV의 플라즈마가 확산되고, 기판 W 바로 위(플라즈마 확산 영역)에서는 약 1∼2eV 정도의 낮은 전자 온도의 플라즈마로 되는 것에 있다. 즉, 평행 평판 타입 등에서 생성되는 플라즈마와는 달리, 플라즈마의 전자 온도의 분포가 유전체창(52)으로부터의 거리의 함수로서 명확하게 생기는 것에 특징이 있다. 더욱 상세하게는 도 7에 나타낸 바와 같이, 유전체창(52) 바로 아래에서의 수 eV∼10eV의 전자 온도가 기판 W상에서는 약 1∼2eV 정도로 감쇠한다. 기판 W의 처리는 플라즈마의 전자 온도가 낮은 영역(플라즈마 확산 영역)에서 실행되기 때문에, 기판 W에 리세스 등의 큰 데미지를 주는 일이 없다.
RLSA 에칭 장치는 알루미늄 합금, 스테인리스 합금 등으로 이루어지는 통형상의 처리용기(10)를 구비한다. 처리용기(10)는 접지되어 있다.
먼저, RLSA 에칭 장치의 처리용기(10)에 마이크로파 여기 플라즈마를 발생시키는 것에 직접적으로 관련하지 않은 구성요소나 부재에 대해 설명한다.
처리용기(10)의 바닥부의 중앙에는 기판 W가 실리는 탑재대로서의 서셉터(12)가 마련된다. 서셉터(12)는 처리용기(10)의 바닥부로부터 위쪽으로 신장하는 원통형상의 지지부(14)에 의해 유지된다. 서셉터(12)는, 예를 들면, 알루미나나 질화 알루미나 등의 절연재료로 이루어지고, 원반형상으로 형성된다. 서셉터(12)는 고주파가 인가되는 하부 전극으로서 기능한다.
처리용기(10)의 내측면과, 원통형상의 지지부(14)를 둘러싸고 처리용기(10)의 바닥부로부터 위쪽으로 신장하는 원통형상의 벽부(16)의 사이에는 둥근 고리형상의 배기 경로(18)가 마련된다. 배기 경로(18)의 상부에는 둥근 고리형상의 배플 플레이트(20)가 배치되며, 배기 경로(18)의 하부에는 배기구(22)가 마련된다. 서셉터(12)의 위의 기판 W에 대해 대칭으로 분포하는 균일한 가스의 흐름을 얻기 위해, 둥근 고리형상의 배기 경로(18)에는 둘레 방향으로 동일한 각도 간격을 두고 다수의 배기구(22)가 마련된다. 각 배기구(22)는 배기 파이프(24)를 거쳐서 배기 장치(26)에 접속된다. 배기 장치(26)는 처리용기(10)내를 진공으로 하고, 원하는 압력으로 감압되는 배기 수단으로서의 터보 분자 진공 펌프(TMP) 등의 진공 펌프를 구비한다. 게이트밸브(28)는 기판 W가 처리 용기로부터 반출 반입되는 반송구를 개폐한다.
서셉터(12)는 정합기(32), 전력 공급 로드(34)를 거쳐서 서셉터(12)에 RF 바이어스 전압을 인가하는 고주파 전원(30)에 전기적으로 접속된다. 고주파 전원(30)은 소정의 전력 레벨에 있어서, 예를 들면, 13.56㎒의 비교적 낮은 주파수의 고주파를 출력한다. 이러한 낮은 주파수는 서셉터(12)상의 기판 W에 인입하는 이온의 에너지를 조정하는데 적합하다. 정합기(32)는 고주파 전원(30)의 출력 임피던스를, 전극(서셉터(12)), 처리용기(10) 내에 생성된 플라즈마, 및 처리용기(10)를 포함하는 부하의 임피던스에 정합하기 위한 정합 요소를 구비한다. 정합 요소는 자기 바이어스를 발생시키기 위한 블록 콘덴서(blocking capacitor)를 갖는다.
서셉터(12)의 상면에는 정전 척(36)이 마련된다. 정전 척(36)은 서셉터(12)상에 기판 W를 정전력에 의해서 유지한다. 정전 척(36)은 도체막으로 형성되는 전극(36a)과, 전극(36a)의 상하 사이에 배치하는 한 쌍의 절연막(36b, 36c)을 구비한다. 직류 전원(40)은 스위치(42)를 거쳐서 전극(36a)에 전기적으로 접속된다. 직류 전원(40)으로부터 정전 척(36)에 인가되는 직류 전압은 정전 척(36)상에 기판 W를 유지하기 위한 쿨롱력을 발생시킨다. 정전 척(36)의 외주에는 기판 W를 둘러싸는 포커스 링(38)이 마련된다.
서셉터(12)의 내부에는 냉각 매체 경로(44)가 마련된다. 냉각 매체 경로(44)는 둘레 방향으로 신장하며, 둥근 고리형상으로 형성된다. 소정 온도의 냉각 매체 또는 냉각수가 도관(46) 및 냉각 매체 경로(44)를 순환하도록 칠러 유닛(도시하지 않음)으로부터 도관(46)을 거쳐서 냉각 매체 경로(44)에 공급된다. 냉각 매체의 온도를 조정하는 것에 의해, 정전 척(36)상의 기판 W의 온도를 조정할 수 있다. 또한, He 가스 등의 열전도 가스가 기판 W와 정전 척의 사이에, 가스 공급부(도시하지 않음)로부터 공급 파이프(50)를 거쳐서 공급된다.
다음에, RLSA 에칭 장치의 처리용기(10)에 마이크로파 플라즈마를 발생시키는데 관련하는 요소나 부재를 설명한다.
평면 안테나(55)는 석영, 세라믹스, 알루미나(Al2O3), 또는 질화 알루미늄(AlN) 등의 유전체로 이루어지는 원반형상의 유전체창(52)과, 둥근 판형상의 슬롯 안테나(54)를 구비한다. 유전체창(52)은 처리용기(10)의 내부를 밀봉하도록 처리용기(10)에 부착되고, 서셉터(12)에 대향하는 처리용기(10)의 천장부로서 기능한다. 슬롯 안테나(54)는 유전체창(52)의 상면의 위에 배치되며, 동심원형상으로 분포하는 다수의 슬롯을 갖는다. 슬롯 안테나(54)는 석영 등의 유전체로 이루어지는 파장 압축판으로서의 유전체판(56)을 거쳐서 전자적으로 마이크로파 도입로(58)에 연결된다.
마이크로파 도입로(58)는 도파로(62)와, 도파로/동축관 변환기(64)와, 동축관(66)을 갖고, 마이크로파 발생기(60)로부터 출력된 마이크로파를 슬롯 안테나(54)에 전송한다. 도파로(62)는, 예를 들면, 직사각형형상의 파이프로 형성되고, 마이크로파 발생기(60)로부터 변환기(64)에 TE 모드로 마이크로파를 전송한다.
변환기(64)는 도파로(62)를 동축관(66)에 연결시키고, 도파로(62)내의 TE 모드의 마이크로파를 동축관(66)내의 TEM 모드의 마이크로파로 변환한다. 변환기(64)는 아래쪽을 향해 뾰족한 원추형상으로 형성되고, 그 상부가 도파로(62)에 결합되며, 그 하부가 동축관(66)의 내측 도체(68)에 결합된다.
동축관(66)은 변환기(64)로부터 처리용기(10)의 상부 중앙을 향해 수직적으로 아래쪽으로 신장하고, 슬롯 안테나(54)에 연결된다. 동축관(66)은 외측 도체(70)와, 내측 도체(68)를 갖는다. 외측 도체(70)는 그 상단부가 도파로(62)에 결합되고, 수직 아래쪽으로 신장하는 하단부가 유전체판(56)에 결합된다. 내측 도체(68)는 그 상단부가 변환기(64)에 접속되고, 그 하단부가 슬롯 안테나(54)에 도달할 때까지 수직 아래쪽으로 신장한다. 마이크로파는 외측 도체(70)와 내측 도체(68)의 사이를 TEM 모드로 전파한다.
마이크로파 발생기로부터 출력된 마이크로파는 도파로(62), 변환기(64), 동축관(66)을 포함하는 마이크로파 도입로(58)에 전송되고, 유전체판(56)을 통과한 후, 슬롯 안테나(54)에 공급된다. 마이크로파는 유전체판(56)을 반경 방향으로 확산하고, 슬롯 안테나(54)의 슬롯을 거쳐서 처리용기(10) 내에 방사된다. 이에 따라, 유전체창(52)의 바로 아래의 가스가 이온화되고, 처리용기(10) 내에 플라즈마가 발생한다.
유전체판(56)의 상면에는 안테나 배면 플레이트(72)가 마련된다. 안테나 배면 플레이트(72)는, 예를 들면, 알루미늄으로 이루어진다. 안테나 배면 플레이트(72)에는 칠러 유닛(도시하지 않음)에 접속되는 유로(74)가 형성된다. 소정 온도의 냉각 매체 또는 냉각수는 유로(74) 및 파이프(76, 78)내를 순환한다. 안테나 배면 플레이트(72)는 유전체판(56)에 발생하는 열을 흡수하는 냉각 자켓으로서 기능하며, 열을 외부로 배출한다.
이 실시형태에서는 가스 도입로(80)는 동축관(66)의 내측 도체(68)를 관통하도록 마련된다. 제 1 가스 도입 파이프(84)는 그 일단이 가스 도입로(80)의 상단 개구부(80a)에 접속되고, 그 타단이 처리 가스 공급원(82)에 접속된다. 유전체창(52)의 중앙에는 처리용기(10)를 향해 개구된 가스 분사구(86)가 형성된다. 상기의 구성을 구비하는 제 1 가스 도입부(88)에 있어서, 처리 가스 공급원(82)으로부터의 처리 가스는 제 1 가스 도입 파이프(84), 및 내측 도체(68)내의 가스 도입로(80)를 흐르고, 가스 분사구(86)로부터 아래쪽에 위치하는 서셉터(12)를 향해 분사된다. 처리 가스는 배기 장치(26)에 의해서 서셉터(12)를 둘러싸는 둥근 고리형상의 배기 경로(18)에 이끌리도록 되어 있으므로, 분사된 처리 가스는 처리용기(10)내를 반경 방향 외측으로 확산한다. 제 1 가스 도입 파이프(84)의 도중에는 유량 조정기(90)(MFC)와, 온/오프를 실행하는 밸브(92)가 마련된다.
이 실시형태에서는 제 1 가스 도입부(88)에 부가하여, 처리용기(10)에 처리 가스를 공급하기 위한 제 2 가스 도입부(94)가 마련된다. 제 2 가스 도입부(94)는 처리용기(10) 내에 배치되는 가스 링(91)과, 가스 링(91)에 접속되는 가스 공급관(100)을 구비한다. 가스 링(91)은 중공의 링형상으로 형성되며, 그 내주측의 측면에는 둘레 방향으로 동일한 각도 간격을 두고 다수의 측면 분사구(96)를 갖는다. 다수의 측면 분사구(96)는 처리용기(10)의 플라즈마 영역 내에서 개구된다. 가스 공급관(100)은 가스 링(91) 및 처리 가스 공급원(82)에 접속된다. 가스 공급관(100)의 도중에는 유량 조정기(102)(MFC), 및 온/오프를 실행하는 밸브(104)가 마련된다. 상기 제 1 가스 도입부(88) 및 제 2 가스 도입부(94)가 처리 가스 도입 수단을 구성한다.
제 2 가스 도입부(94)에 있어서, 처리 가스 공급원(82)으로부터의 처리 가스는 가스 공급관(100)을 거쳐서 가스 링(91)에 도입된다. 처리 가스가 충만된 가스 링(91)의 내부 압력은 둘레 방향에 있어서 균일하게 되어, 다수의 측면 분사구(96)로부터 처리용기(10)내의 플라즈마 영역에 균일하게 수평 방향으로 처리 가스가 분사된다. 가스 링(91)으로부터 플라즈마의 전자 온도가 낮은 영역(플라즈마 확산 영역)에 처리 가스가 공급되므로, 처리 가스의 해리의 상태를 제어할 수 있다.
도 8은 슬롯 안테나(54)의 슬롯 패턴의 일예를 나타낸다. 슬롯 안테나(54)는 동심원형상으로 배열되는 다수의 슬롯(54b, 54c)을 갖는다. 상세하게는 긴쪽 방향이 직교하는 2종류의 슬롯이 동심원형상으로 교대로 배열된다. 동심원의 반경 방향의 간격은 슬롯 안테나(54)를 반경 방향으로 전파하는 마이크로파의 파장에 의거하여 정해진다. 이 슬롯 패턴에 의하면， 마이크로파는 서로 직교하는 2개의 편향 성분을 구비하는 평면파로 변환되고, 평면파가 슬롯 안테나(54)로부터 방사된다. 이와 같이 구성된 슬롯 안테나(54)는 안테나의 전체 영역으로부터 처리용기(10) 내에 균일하게 마이크로파를 방사하는데 효과적이며, 안테나의 아래쪽에 균일하고 안정된 플라즈마를 생성하는데 적합하다.
배기 장치(26), 고주파 전원(30), 직류 전원(40), 스위치(42), 마이크로파 발생기(60), 처리 가스 공급원(82), 칠러 유닛(도시하지 않음), 열전도 가스 공급부(도시하지 않음) 등의 개개의 작동 및 전체의 작동은 제어부(도시하지 않음)에 의해서 제어된다. 제어부는, 예를 들면, 마이크로 컴퓨터 등으로 구성된다.
또, 본 발명은 상기 내용을 고려해서 다양하게 수정·변화 가능하다. 구체적인 실시형태에 대해서는 본 발명의 범위에서 이탈하지 않는 범위에서 각종 변형·변경을 가하는 것이 가능하다.
본 명세서는 2010년 6월 29일 출원의 특허출원 2010-147357에 의거한다. 이 내용은 모두 여기에 포함된다.
10: 처리용기 22: 배기구
12: 서셉터(탑재대) 54: 슬롯 안테나
60: 마이크로파 발생기 58: 마이크로파 도입로
82: 처리 가스 공급원 88: 제 1 가스 도입부
94: 제 2 가스 도입부 203: PMOS 트랜지스터
204: NMOS 트랜지스터 220: 질화 실리콘막
222: 산화 실리콘막 225: 퇴적물
301: 게이트 전극 303: 산화 실리콘막
303a: 오프셋 스페이서 305, 308: 퇴적물
307: 질화 실리콘막 307a: 사이드월 스페이서
308: 퇴적물 W :실리콘 기판(기판)

Claims (21)

  1. 기판에 형성된 절연막을 에칭하는 방법으로서,
    상기 절연막을 플라즈마화한 제 1 처리 가스에 노출시켜, 퇴적물을 퇴적하면서 상기 절연막을 두께 방향으로 부분적으로 에칭하는 제 1 에칭 공정과,
    상기 제 1 에칭 공정의 종료 후, 상기 퇴적물을 산소 플라즈마에 노출시켜, 상기 퇴적물을 제거하는 퇴적물 제거 공정과,
    상기 제 1 에칭 공정의 종료시에 잔존하는 절연막을 플라즈마화한 제 2 처리 가스에 노출시켜, 상기 잔존하는 절연막을 에칭하는 제 2 에칭 공정을 구비하는
    에칭 방법.
  2. 제 1 항에 있어서,
    상기 제 2 에칭 공정의 처리 시간은 상기 제 1 에칭 공정의 처리 시간보다 짧은 것을 특징으로 하는 에칭 방법.
  3. 제 1 항에 있어서,
    상기 제 1 에칭 공정 및 상기 제 2 에칭 공정에서는, 상기 기판에 바이어스를 인가하는 것을 특징으로 에칭 방법.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 처리 가스는, 탄소, 불소 및 수소를 포함하는 가스와 산소를 포함하는 가스를 혼합한 가스인 것을 특징으로 하는 에칭 방법.
  5. 제 4 항에 있어서,
    상기 탄소, 불소 및 수소를 포함하는 가스는 CHF3, CH2F2 및 CH3F 중 하나인 것을 특징으로 하는 에칭 방법.
  6. 제 4 항에 있어서,
    상기 산소를 포함하는 가스는 O2 또는 CO인 것을 특징으로 하는 에칭 방법.
  7. 제 1 항에 있어서,
    상기 절연막은 질화 실리콘막의 위에 적층된 산화 실리콘막이고,
    상기 제 1 및 상기 제 2 에칭 공정에서는 상기 산화 실리콘막을 에칭하는 것을 특징으로 하는 에칭 방법.
  8. 제 7 항에 있어서,
    상기 에칭 방법은
    상기 질화 실리콘막을 플라즈마화한 처리 가스에 노출시켜, 상기 질화 실리콘막을 에칭하는 질화 실리콘막 에칭 공정을 더 구비하는 것을 특징으로 하는 에칭 방법.
  9. 제 7 항에 있어서,
    상기 에칭 방법은 기판상에 형성되는 N채널형 FET(Field Effect Transistor) 및 P채널형 FET의 적어도 한쪽에 응력을 부여하는 응력 유기층을 형성하기 위한 에칭 방법인 것을 특징으로 하는 에칭 방법.
  10. 제 1 항에 있어서,
    상기 기판은 실리콘 기판이고,
    상기 절연막은 상기 실리콘 기판의 위에 형성되는 질화 실리콘막 또는 산화 실리콘막인 것을 특징으로 하는 에칭 방법.
  11. 제 10 항에 있어서,
    상기 에칭 방법은 게이트 전극의 측벽에 오프셋 스페이서 또는 사이드월 스페이서를 형성하기 위한 에칭 방법인 것을 특징으로 하는 에칭 방법.
  12. 제 1 항에 있어서,
    상기 산소 플라즈마는 마이크로파에 의해서 여기된 플라즈마이고,
    상기 마이크로파는 기판이 수납되는 처리용기의 천장부의 유전체창의 상면에 마련되는 슬롯 안테나의 다수의 슬롯을 거쳐서 상기 처리용기의 처리공간에 도입되고,
    상기 퇴적물 제거 공정을 실행할 때의 상기 처리용기의 압력이 100ｍTorr(13.33Pa) 이상인 것을 특징으로 하는 에칭 방법.
  13. 제 1 항에 있어서,
    상기 산소 플라즈마는 마이크로파에 의해서 여기된 플라즈마이고,
    상기 마이크로파는 기판이 수납되는 처리용기의 천장부의 유전체창의 상면에 마련되는 슬롯 안테나의 다수의 슬롯을 거쳐서 상기 처리용기의 처리공간에 도입되고,
    상기 퇴적물 제거 공정을 실행할 때의 상기 마이크로파의 파워가 3000W 이하인 것을 특징으로 하는 에칭 방법.
  14. 제 1 항에 있어서,
    상기 제 1 에칭 공정, 상기 퇴적물 제거 공정 및 상기 제 2 에칭 공정이 동일한 처리용기 내에서 실행되는 것을 특징으로 하는 에칭 방법.
  15. 기판에 형성된 절연막을 에칭하는 장치로서,
    기밀한 처리용기 내에 제 1 처리 가스를 도입하고, 상기 처리용기 내에 플라즈마를 발생시키는 것에 의해서, 상기 절연막을 플라즈마화한 처리 가스에 노출시켜, 퇴적물을 퇴적하면서 상기 절연막을 두께 방향으로 부분적으로 에칭하고,
    그 후, 상기 처리용기 내에 산소 가스를 도입하고, 상기 처리용기 내에 산소 플라즈마를 발생시키는 것에 의해서, 상기 에칭의 종료 후, 상기 퇴적물을 상기 산소 플라즈마에 노출시켜, 상기 퇴적물을 제거하고,
    그 후, 상기 처리용기 내에 제 2 처리 가스를 도입하고, 상기 처리용기 내에 제 2 처리 가스 플라즈마를 발생시키는 것에 의해서, 상기 에칭의 종료시에 잔존하는 절연막을 플라즈마화한 상기 제 2 처리 가스에 노출시켜 상기 잔존하는 절연막을 에칭하도록 제어하는 제어부를 갖는
    에칭 장치.
  16. 제 15 항에 있어서,
    상기 에칭 장치는
    천장부에 마이크로파를 투과하는 유전체창을 갖는 동시에, 내부를 기밀하게 유지하는 것이 가능한 처리용기와,
    상기 처리용기의 내부에 마련되고, 기판을 탑재하는 탑재대와,
    상기 처리용기의 상기 유전체창의 상면에 마련되고, 상기 처리용기의 처리공간에 다수의 슬롯을 거쳐서 마이크로파를 도입하는 슬롯 안테나와,
    소정의 주파수의 마이크로파를 발생하는 마이크로파 발생기와,
    상기 마이크로파 발생기가 발생하는 마이크로파를 상기 슬롯 안테나로 보내는 마이크로파 도입로와,
    처리 가스 공급원으로부터 공급되는 처리 가스를 상기 처리용기에 도입하는 처리 가스 도입 수단과,
    상기 처리용기 내에 도입된 처리 가스를, 상기 탑재대에 탑재된 기판의 상면보다 아래쪽의 배기구로부터 배기하는 배기 수단을 구비하는 것을 특징으로 에칭 장치.
  17. 반도체 장치의 제조 방법으로서,
    소자, 및 소자 분리막에 의해서 분리되어 이루어지는 PMOS 영역 및 NMOS 영역을 갖는 반도체 기판을 준비하는 공정과,
    상기 소자, PMOS 영역 및 NMOS 영역을 덮도록 질화 실리콘막을 형성하고, 상기 질화 실리콘막의 위에 적층된 산화 실리콘막인 절연막을 형성하는 공정과,
    제 1 항 내지 제 14 항 중 어느 한 항에 기재된 에칭 방법에 의해 상기 절연막을 에칭하는 공정을 구비하는
    반도체 장치의 제조 방법.
  18. 제 2 항에 있어서,
    상기 제 1 에칭 공정 및 상기 제 2 에칭 공정에서는, 상기 기판에 바이어스를 인가하는 것을 특징으로 하는 에칭 방법.
  19. 제 2 항 또는 제 18 항에 있어서,
    상기 제 1 및 제 2 처리 가스는, 탄소, 불소 및 수소를 포함하는 가스와 산소를 포함하는 가스를 혼합한 가스인 것을 특징으로 하는 에칭 방법.
  20. 제 19 항에 있어서,
    상기 탄소, 불소 및 수소를 포함하는 가스는 CHF3, CH2F2 및 CH3F 중 하나인 것을 특징으로 하는 에칭 방법.
  21. 제 19 항에 있어서,
    상기 산소를 포함하는 가스는 O2 또는 CO인 것을 특징으로 하는 에칭 방법.
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