KR101332850B1

KR101332850B1 - Fast fourier transform apparatus and method for mimo-ofdm system

Info

Publication number: KR101332850B1
Application number: KR1020120103452A
Authority: KR
Inventors: 정윤호; 정성욱; 장수현
Original assignee: 한국항공대학교산학협력단
Priority date: 2012-09-18
Filing date: 2012-09-18
Publication date: 2013-11-27

Abstract

The present invention relates to a fast fourier transform apparatus and method for multiple input output orthogonal frequency division multiplexing (MIMO-OFDM) system which can reduce the complexity of a hardware without the yield of the system to change as the minimum nontrivial multiplication uses the variable-length operation of 64~512 point while it supports the multiple channel input. The Institute of Electrical and Electronics Engineers (IEEE) 802 which can minimize the hardware complexity even when it's completely supporting 64/128/256/512 point variable-length operation through the mixed-radix (MR) algorithm, the twiddle factor (TF) nontrivial multiplication optimization, and a simplified data mapping, it can also support the variable band width of 20MHz, 40MHz, 80MHz, 160MHz while having data path of 8.@11ac. It has an effect that the performing apparatus of 11ac wireless LAN-system can be implemented in line with the optimum efficiency. [Reference numerals] (110) Data mapping module;(120) Butterfly module [R4BM];(130) Butterfly module [R2BM];(140) Butterfly module [R8BM1];(150) Butterfly module [R8BM2];(160) Data rearrangement module

Description

다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치 및 방법{Fast Fourier transform apparatus and method for MIMO-OFDM system}Fast Fourier transform apparatus and method for MIMO-OFDM system for multi-input orthogonal frequency division multiplexing system

본 발명은 다중입출력(MIMO) 직교주파수분할다중화(OFDM) 시스템을 위한 고속 푸리에 변환 장치 및 방법에 관한 것으로, 특히 다채널 입력을 지원하면서 64~512 포인트의 가변길이 연산을 최소의 비단순 승산기만 이용하도록 하여 시스템 수율 변화없이 하드웨어 복잡도를 크게 줄일 수 있도록 한 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치 및 방법에 관한 것이다.
The present invention relates to a fast Fourier transform apparatus and method for an MIMO Quadrature Frequency Division Multiplexing (OFDM) system, and in particular, supports a multi-channel input and performs a variable length operation of 64 to 512 points with only a minimum of simple multipliers. The present invention relates to a fast Fourier transform apparatus and method for a multi-input orthogonal frequency division multiplexing system that can reduce the hardware complexity without changing the system yield.

다양한 통신 방식들의 등장과 이러한 다양한 통신 방식들을 이용하는 고성능 무선 휴대 단말기들의 폭발적 확산 및 무선 데이터 사용 비용의 감소는 고속 무선 데이터 전송 시대를 앞당기고 있다. The emergence of various communication methods and the explosive proliferation of high-performance wireless portable terminals using these various communication methods and the reduction of the cost of using wireless data are accelerating the era of high speed wireless data transmission.

다양한 무선 통신 방식들이 존재하고 있으나, 시스템 구현 비용이 낮고 하드웨어나 전력 소모에 대한 부담이 낮으면서도 고속 무선 데이터 전송에 대한 요구를 만족시킬 수 있는 무선랜(WLAN) 시스템이 주목받고 있다. 특히, IEEE 802.11 a/b/g와 같은 종래의 시스템보다 고속의 IEEE 802.11n을 적용한 제품들이 등장하면서 속도에 대한 만족도가 높아지고 있다. 그에 따라 IEEE 802.11n의 성능을 월등히 개선한 IEEE 802.11ac규격에 대한 관심도 증가하고 있다.Various wireless communication methods exist, but a WLAN system that can satisfy a demand for high-speed wireless data transmission while having low system implementation cost and low burden on hardware or power consumption has been attracting attention. In particular, with the emergence of products applying high-speed IEEE 802.11n than conventional systems such as IEEE 802.11 a / b / g, the satisfaction with speed is increasing. Accordingly, interest in the IEEE 802.11ac standard, which greatly improves the performance of IEEE 802.11n, is also increasing.

이러한 고속 무선 통신방식에 적용되는 OFDM(Orthogonal Frequency Division Multiplexing)은 복수의 직교하는 부반송파를 사용하여 좁은 대역에서도 데이터를 병렬 전송할 수 있기 때문에 다중경로 페이딩 채널 환경에 강한 장점이 있어 현재 고속 이동 데이터 전송을 위한 다양한 프로토콜(무선랜(WLAN, IEEE 802.11n), 모바일 와이맥스(WiMAX, IEEE 802.16e), LTE, 기타 4세대 통신 방식)에 공통적으로 적용되고 있다. 또한, 이러한 OFDM 만으로는 제한된 무선 환경으로 더 높은 고속 데이터 전송이 어렵기 때문에 채널 대역폭을 확장시키지 않으면서 시스템 용량을 증가시킬 수 있는 MIMO(Multiple-Input and Multiple-Output) 기술을 OFDM 기술과 결합한 MIMO-OFDM 기술이 제한된 주파수 자원 효율을 극대화하기 위해 사용되고 있다.Orthogonal Frequency Division Multiplexing (OFDM) applied to such a high-speed wireless communication method has a strong advantage in a multipath fading channel environment because data can be transmitted in parallel even in a narrow band using a plurality of orthogonal subcarriers. It is commonly applied to various protocols (WLAN, IEEE 802.11n), mobile WiMAX (WiMAX, IEEE 802.16e), LTE, and other 4G communication methods. In addition, such OFDM alone is difficult to achieve higher speed data transmission in a limited wireless environment, and MIMO-, combined with OFDM, combines multiple-input and multiple-output (MIMO) technology to increase system capacity without expanding channel bandwidth. OFDM technology is used to maximize limited frequency resource efficiency.

이러한 주파수 자원 효율의 극대화를 위해서 MIMO-OFDM 기술을 적용한 IEEE 802.11n은 4개의 송수신 안테나를 사용하여 최대 600Mbps의 전송속도를 지원하고 있으며 이러한 광대역 고속통신을 이용하여 무선 매트로망을 구성하는데 이용하고자 하였다. 그러나, 고화질 멀티미디어의 전송이나 대용량 정보의 교환 등이 요구되면서 가입자망에서도 높은 전송속도를 지원하는 IEEE 802.11n이 사용되는 지경에 이르고 있다. 따라서, 이러한 IEEE 802.11n을 가입자망으로 하는 무선 매트로망의 구성이나 초고속 가입자망 구성을 위해 8개의 송수신 안테나를 지원하며 최고 6.9Gbps 전송 속도를 지원하는 IEEE 802.11ac 규격이 주목받고 있다.In order to maximize the frequency resource efficiency, IEEE 802.11n using MIMO-OFDM technology supports transmission rates of up to 600Mbps using four transmit / receive antennas. . However, the demand for the transmission of high-definition multimedia, the exchange of large-capacity information, and the like has led to the use of IEEE 802.11n, which supports high transmission speeds in subscriber networks. Accordingly, the IEEE 802.11ac standard, which supports 8 transmit / receive antennas and supports up to 6.9 Gbps transmission speed, has been attracting attention for the configuration of a wireless macro network having an IEEE 802.11n subscriber network or an ultra high speed subscriber network.

이러한 IEEE 802.11ac 무선 랜 시스템은 20MHz, 40MHz, 80MHz, 160MHz의 가변 대역폭을 지원해야하고, 최대 8개의 데이터 패스를 가지기 때문에 단일 입력 단일 출력(SISO)-OFDM에 비해 하드웨어 복잡도가 크게 증가하게 된다.The IEEE 802.11ac WLAN system must support variable bandwidths of 20 MHz, 40 MHz, 80 MHz, and 160 MHz, and has up to eight data paths, greatly increasing hardware complexity compared to single input single output (SISO) -OFDM.

결국, IEEE 802.11ac 무선 랜 시스템을 구현하기 위해서는 20MHz, 40MHz, 80MHz, 160MHz의 대역폭을 지원할 수 있는 64/128/256/512 포인트의 가변길이 8채널 FFT(Fast Fourier transform) 장치를 가능한 효율적으로 설계할 필요가 있다.
As a result, in order to implement IEEE 802.11ac wireless LAN system, a variable length 8-channel fast fourier transform (FFT) device of 64/128/256/512 points capable of supporting bandwidths of 20 MHz, 40 MHz, 80 MHz, and 160 MHz is designed as efficiently as possible. Needs to be.

이러한 복수 포인트의 FFT 연산(scalable FFT 연산)을 위한 다양한 접근 방식들이 존재하고 있는데, 데이터 패스 수만큼 FFT 장치를 구현하는 방식으로 가장 일반적인 단일 경로 지연 궤환(Single-path Delay Feedback(SDF)) 파이프라인 FFT구조를 이용할 경우 복잡한 비단순 승산을 최소화할 수 있지만 다수의 데이터 경로 수를 가지는 MIMO-OFDM의 경우에는 하드웨어 복잡도가 선형적으로 증가하기 때문에 실제 적용이 어려운데, IEEE 802.11ac와 같이 최대 8채널을 지원하고자 할 경우 하드웨어 복잡도의 증가는 적당한 수의 비단순 승산기를 적용하는 경우보다 비효율적이다. Various approaches exist for such multi-point scalable FFT operations, and the most common single-path delay feedback (SDF) pipeline by implementing FFT devices by the number of data paths. The use of the FFT structure minimizes complex non-simple multiplications, but in the case of MIMO-OFDM with a large number of data paths, it is difficult to apply due to the linear increase in hardware complexity. Increasing hardware complexity is less efficient than applying a reasonable number of simple multipliers.

다른 방식으로, 하나의 FFT 장치로 다중 경로를 동시에 처리하도록 하여 하드웨어 복잡도를 줄이는 다중경로 지연 통신기(Multi-path Delay Communicator(MDC)) 구조는 비단순 승산기의 수가 많아 부하가 높아지는 문제가 있다. 이러한 부하 증가에도 불구하고 MIMO-OFDM의 경우 MDC가 SDF에 비해 개선의 여지가 존재하는데, k개의 입력 데이터 경로를 가지는 MIMO-OFDM 시스템의 경우 k개의 radix-2 SDF(R2SDF)구조보다 radix-4 MDC(R4MDC)구조가 면적 효율이 좋음이 증명된바 있고, 4x4 MIMO-OFDM 시스템의 경우 radix-4와 radix-2를 혼합한 mixed-radix MDC(MRMDC)구조가 R4MDC 구조보다 비단순 승산의 수를 더 줄일 수 있음이 확인되었다. 그렇지만 이러한 MRMDC의 구조는 단순한 radix-4/2연산의 반복으로 되어 있어 다양한 길이의 FFT를 지원하지 못하는 한계가 존재한다.Alternatively, the multi-path delay communicator (MDC) structure, which reduces hardware complexity by allowing multiple F path devices to be processed simultaneously, has a problem of increasing load due to the large number of non-simple multipliers. Despite the increased load, there is room for improvement in MDC over SDF for MIMO-OFDM, and for radix-4 over k radix-2 SDF (R2SDF) structures for MIMO-OFDM systems with k input data paths. The MDC (R4MDC) structure has proved to have good area efficiency, and in the 4x4 MIMO-OFDM system, the mixed-radix MDC (MRMDC) structure in which radix-4 and radix-2 are mixed has a higher number of simpler multiplications than the R4MDC structure. It can be seen that can be further reduced. However, this MRMDC structure has a simple radix-4 / 2 iteration, which does not support FFTs of various lengths.

또한, 아직까지 4채널 입력에 대한 최적화 구조들에 대해서만 연구 결과들이 제시되고 있을 뿐 IEEE 802.11ac 무선 랜 시스템과 같이 8x8 MIMO-OFDM을 지원하기 위한 최적화 구성은 제시되고 있지 못한 상황이다.In addition, only the optimization results for the 4 channel input have been proposed, but the optimization configuration for supporting 8x8 MIMO-OFDM such as IEEE 802.11ac wireless LAN system has not been proposed.

결국, 현재까지의 다양한 FFT 방식들은 하드웨어 복잡도가 크거나, 비단순 승산의 수가 많거나, 혹은 적용 길이가 제한되는 문제가 있을 뿐만 아니라 최대 4채널 지원을 배경으로 최적화가 고려된 것이어서 IEEE 802.11ac 무선 랜 시스템과 같이 64/128/256/512 포인트의 가변길이 8채널 FFT 연산을 수행하기 위한 낮은 복잡도의 효율적 구조는 제시되고 있지 못한 실정이다.
As a result, various FFT schemes up to now have not only problems of hardware complexity, a large number of non-simple multiplications, or limited application length, but also are optimized based on support for up to four channels. As a LAN system, a low complexity and efficient structure for performing variable length 8 channel FFT operation of 64/128/256/512 points has not been proposed.

한국 등록 특허 제10-1165079호Korea Patent Registration No. 10-1165079 한국 등록 특허 제10-0929393호Korea Patent Registration No. 10-0929393

전술한 문제점을 개선하기 위한 본 발명 실시예들의 목적은 mixed-radix(MR) 알고리즘과 트위들 팩터(Twiddle Factor(TF)) 비단순 승산 최적화 및 단순화된 데이터 맵핑을 통해 64/128/256/512 포인트 가변 길이 연산을 완벽하게 지원하면서도 하드웨어 복잡도를 최소화한 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치 및 방법을 제공하는 것이다. An object of the embodiments of the present invention for resolving the above-described problem is 64/128/256/512 through a mixed-radix (MR) algorithm, Twiddle Factor (TF) non-simple multiplication optimization and simplified data mapping. The present invention provides a fast Fourier transform device and method for a multi-input orthogonal frequency division multiplexing system that fully supports point-variable length operations while minimizing hardware complexity.

본 발명 실시예들의 다른 목적은 다중경로 지연 통신기(Multi-path Delay Communicator(MDC)) 구조를 적용하여 1~8채널의 다채널 입력 지원에 따른 n×m MIMO 방식을 선택적으로 지원할 수 있도록 한 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치 및 방법을 제공하는 것이다. Another object of the embodiments of the present invention is to apply a multi-path delay relay (MDC) structure to selectively support the n × m MIMO scheme according to the multi-channel input support of 1 to 8 channels The present invention provides a fast Fourier transform apparatus and method for an input-output orthogonal frequency division multiplexing system.

본 발명 실시예들의 또 다른 목적은 복수의 버터플라이 모듈을 적용하되, 가변 길이에 따라 이들 중 일부를 바이패스 하도록 하여 최소한의 하드웨어 구성으로 64/128/256/512 포인트 가변 길이 연산이 가능하도록 하며, 사용되지 않는 버터플라이 모듈의 경우 전원을 차단하여 저전력 구동이 가능하도록 한 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치 및 방법을 제공하는 것이다.
Another object of the embodiments of the present invention is to apply a plurality of butterfly modules, but by bypassing some of them according to the variable length to enable a 64/128/256/512 point variable length operation with a minimum hardware configuration The present invention provides a fast Fourier transform device and method for a multiple input / output quadrature frequency division multiplexing system that enables low power operation in the case of a butterfly module that is not used.

상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치는 최대 8채널까지의 입력 데이터 스트림을 가변 지연과 입출력 경로 스위칭을 통해 후속 연산할 고속 푸리에 변환(FFT) 크기에 맞는 길이로 재구성하여 출력하는 데이터 맵핑 모듈(Data Mapping Module)과; 순차적으로 배치된 radix-4/2 버터플라이 모듈들과, 수신 길이 선택 정보에 따라 상기 데이터 맵핑 모듈의 출력을 상기 버터플라이 모듈들에 선택 제공하여 적어도 하나의 모듈을 통해 연산된 출력을 제공하거나 상기 데이터 맵핑 모듈의 출력을 그대로 출력시키는 경로 선택부를 포함하는 가변길이 선택 모듈부와; 상기 가변길이 선택 모듈부의 출력을 순차 연산하기 위해 순차적으로 배치된 radix-8/8 버터플라이 모듈들로 이루어진 기본 길이 모듈부와; 상기 기본길이 모듈부의 출력을 재정렬하는 데이터 재정렬 모듈(Data Reordering Module)을 포함한다.In order to achieve the above object, a fast Fourier transform apparatus for a multiple input and output quadrature frequency division multiplexing system according to an embodiment of the present invention is the subsequent operation of up to eight channels of the input data stream through the variable delay and input and output path switching A data mapping module configured to reconstruct and output a length suitable for a fast Fourier transform (FFT) size to be output; Sequentially providing radix-4 / 2 butterfly modules and an output of the data mapping module to the butterfly modules according to reception length selection information to provide an output calculated through at least one module, or A variable length selection module unit including a path selection unit for outputting the output of the data mapping module as it is; A basic length module portion composed of radix-8 / 8 butterfly modules sequentially arranged to sequentially calculate an output of the variable length selection module portion; And a data reordering module for rearranging the output of the basic length module unit.

상기 가변길이 선택 모듈부의 경로 선택부는 radix-4 버터플라이 모듈 다음에 배치된 제 1먹스와 radix-2 버터플라이 모듈 다음에 배치된 제 2먹스 및 상기 데이터 맵핑 모듈의 출력을 상기 radix-4 버터플라이 모듈에 선택적으로 제공하고, 상기 데이터 맵핑 모듈의 출력과 상기 각 버터플라이 모듈들의 출력 경로를 상기 제 1먹스와 제 2먹스로 설정하는 복수의 경로 선택 스위치를 한다.The path selector of the variable length selection module unit outputs the first mux disposed after the radix-4 butterfly module and the second mux disposed after the radix-2 butterfly module and the output of the data mapping module. A plurality of path selection switches for selectively providing the module and setting the output path of the data mapping module and the output paths of the respective butterfly modules to the first mux and the second mux.

상기 길이 선택 정보에 따라 상기 먹스들과 경로 선택 스위치들이 동작하여 상기 버터플라이 모듈들 모두나 이들 중 하나를 통해 상기 데이터 맵핑 모듈의 출력을 연산한 후 이를 상기 기본 길이 모듈부에 제공하거나, 아무 연산도 하지 않고 상기 데이터 맵핑 모듈의 출력을 상기 기본 길이 모듈부에 직접 제공한다.The muxes and the path selection switches operate according to the length selection information to compute the output of the data mapping module through all of the butterfly modules or one of them, and then provide it to the base length module unit or perform no operation. In addition, the output of the data mapping module is directly provided to the base length module unit.

상기 경로 선택 스위치는 3개이며, 제 1경로 선택 스위치는 상기 데이터 맵핑 모듈의 출력의 경로를 상기 radix-4 버터플라이 모듈과 제 3경로 선택 스위치 중 하나가 되도록 하고, 제 2경로 선택 스위치는 상기 radix-4 버터플라이 모듈의 출력 경로가 상기 제 1먹스와 제 2먹스 중 하나가 되도록 하며, 상기 제 3경로 선택 스위치는 상기 제 1경로 선택 스위치에 의해 제공되는 상기 데이터 맵핑 모듈의 출력 경로가 상기 제 1먹스와 제 2먹스 중 하나가 되도록 한다.The path selection switch is three, and the first path selection switch causes the output of the data mapping module to be one of the radix-4 butterfly module and the third path selection switch, and the second path selection switch is The output path of the radix-4 butterfly module is one of the first mux and the second mux, and the third path selector switch is configured such that the output path of the data mapping module provided by the first path selector switch is the same. Make it one of the first mux and the second mux.

여기서, 상기 제 1경로 선택 스위치의 선택에 따라 512 포인트와 256 포인트 중 하나의 연산을 위한 경로가 구성되고, 상기 제 2경로 선택 스위치의 선택에 따라 256 포인트 연산을 위한 경로가 구성되며, 상기 제 3경로 선택 스위치의 선택에 따라 128 포인트와 64포인트 연산 중 하나의 연산을 위한 경로가 구성된다.Here, a path for calculating one of 512 points and 256 points is configured according to the selection of the first path selection switch, and a path for calculating 256 points is configured according to the selection of the second path selection switch. The three-path selection switch selects the path for one of the 128-point or 64-point operations.

상기 제 2먹스는 상기 데이터 맵핑 모듈의 출력과, 상기 데이터 맵핑 모듈의 출력을 상기 radix-4 버터플라이 모듈을 통해 연산한 출력과, 상기 데이터 맵핑 모듈의 출력을 상기 radix-4 버터플라이 모듈을 통해 연산한 후 radix-2 버터플라이 모듈을 통해 연산하거나, 상기 데이터 맵핑 모듈의 출력을 radix-2 버터플라이 모듈을 통해 연산한 출력을 입력으로 받아 이들 중 하나를 상기 기본 길이 모듈부에 제공한다.The second mux outputs the data mapping module, outputs of the data mapping module through the radix-4 butterfly module, and outputs the data mapping module through the radix-4 butterfly module. After the operation, the operation is performed through the radix-2 butterfly module, or the output of the data mapping module is received as an input and the output is calculated through the radix-2 butterfly module, and one of them is provided to the basic length module unit.

상기 기본 길이 모듈부는 64 포인트 길이의 FFT를 연산하기 위해 제 1종류의 radix-8 버터플라이 모듈과 제 2종류의 radix-8 버터플라이 모듈로 이루어진다.The basic length module part is composed of a first type radix-8 butterfly module and a second type radix-8 butterfly module for computing a 64-point long FFT.

상기 가변길이 선택 모듈부는 입력되는 상기 데이터 맵핑 모듈의 출력을 radix-4 버터플라이 모듈과 radix-2 버터플라이 모듈 중 적어도 하나를 통해 연산하여 상기 기본 길이 모듈부에 제공하는 것으로 128/256/512 포인트 연산을 선택 실시하도록 한다. The variable length selection module unit calculates the output of the input data mapping module through at least one of a radix-4 butterfly module and a radix-2 butterfly module to provide the base length module unit with 128/256/512 points. Select the operation.

상기 가변길이 선택 모듈부의 radix-2 버터플라이 모듈은 4개의 radix-2 버터플라이와 상기 각 버터플라이의 출력을 비단순 승산하는 8개의 비단순 승산기를 포함한다.The radix-2 butterfly module of the variable length selection module unit includes four radix-2 butterflies and eight non-simple multipliers for non-simple multiplication of the output of each butterfly.

상기 기본길이 선택 모듈부의 첫 번째 radix-8 버터플라이 모듈은 1개의 radix-8 버터플라이와 해당 버터플라이의 출력을 비단순 승산하는 8개의 비단순 승산기를 포함할 수 있다.The first radix-8 butterfly module of the base length selection module unit may include one radix-8 butterfly and eight non-simple multipliers for non-simple multiplication of the output of the corresponding butterfly.

클럭과 길이 선택 정보를 입력받아 상기 구성된 모듈 중 클럭 입력에 필요한 모든 모듈에 대해 선택적으로 클럭을 제공하며, 선택된 길이의 연산에 필요하지 않은 모듈에 대해서는 클럭을 제공하지 않는 클럭 분배 모듈(Clock Distribution Module)을 더 포함하는 것이 바람직하다.A clock distribution module that receives clock and length selection information and selectively provides a clock for all modules required for clock input among the configured modules, and does not provide a clock for a module that is not required for a calculation of a selected length. It is preferable to further include).

상기 길이 선택 정보는 64/128/256/512 포인트 연산 중 하나를 선택할 수 있으며, 그로 인해 IEEE 802.11ac 무선 랜 시스템의 규격인 20MHz, 40MHz, 80MHz, 160MHz의 가변 대역폭을 지원한다.The length selection information may select one of 64/128/256/512 point operations, thereby supporting variable bandwidths of 20 MHz, 40 MHz, 80 MHz, and 160 MHz, which are standards of the IEEE 802.11ac wireless LAN system.

상기 radix-4 버터플라이 모듈은 2개의 radix-4 버터플라이와 이들 중 하나에 대한 출력에만 적용되는 4개의 단순 승산기를 포함할 수있다. 또한, 상기 기본길이 선택 모듈부의 두 번째 radix-8 버터플라이 모듈은 승산기를 포함하지 않을 수 있다.
The radix-4 butterfly module may include two radix-4 butterflies and four simple multipliers that apply only to the output to one of them. In addition, the second radix-8 butterfly module of the base length selection module may not include a multiplier.

본 발명의 다른 실시예에 따른 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치는 최대 8채널까지의 입력 데이터 스트림을 가변 지연과 입출력 경로 스위칭을 통해 후속 연산할 FFT 크기에 맞는 길이로 재구성하여 출력하는 데이터 맵핑 모듈과; 수신되는 길이 선택 정보에 따라 radix-4/2/8/8 MRMDC 구조를 통해 64/128/256/512 포인트 FFT 연산을 수행하는 알고리즘 처리부와; 상기 알고리즘 처리부의 출력을 재정렬하는 데이터 재정렬 모듈을 포함하되, 상기 알고리즘 처리부를 구성하는 MRMDC 구조는 최대 16개의 비단순 승산기만을 이용한다.
A fast Fourier transform apparatus for a multiple input / output quadrature frequency division multiplexing system according to another embodiment of the present invention reconstructs an input data stream of up to eight channels to a length corresponding to the FFT size to be subsequently calculated through variable delay and input / output path switching. An output data mapping module; An algorithm processing unit for performing 64/128/256/512 point FFT operations based on the radix-4 / 2/8/8 MRMDC structure according to the received length selection information; A data rearranging module for rearranging the output of the algorithm processing unit, wherein the MRMDC structure constituting the algorithm processing unit uses a maximum of 16 non-simple multipliers.

본 발명의 또 다른 실시예에 따른 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치는 순차적으로 배치된 radix-4/2 버터플라이 모듈들과, 수신되는 길이 선택 정보에 따라 입력 데이터 스트림을 상기 버터플라이 모듈들에 선택 제공하여 적어도 하나의 상기 버터플라이 모듈을 통해 처리된 출력을 제공하거나 상기 입력 데이터 스트림을 그대로 출력시키는 경로 선택부를 포함하는 가변길이 선택 모듈부와; 상기 가변길이 선택 모듈부의 출력을 처리하기 위해 순차적으로 배치된 radix-8/8 버터플라이 모듈들로 이루어진 기본 길이 모듈부를 포함하되, 상기 가변길이 선택 모듈부의 경로 선택부는 radix-4 버터플라이 다음에 배치된 제 1먹스와 radix-2 버터플라이 모듈 다음에 배치된 제 2먹스 및 상기 입력 데이터 스트림을 radix-4 버터플라이 모듈에 선택적으로 제공하고, 상기 입력 데이터 스트림과 상기 각 버터플라이 모듈들의 출력 경로를 상기 제 1먹스와 제 2먹스로 설정하는 복수의 경로 선택 스위치를 포함한다.
A fast Fourier transform apparatus for a multiple input / output quadrature frequency division multiplexing system according to another embodiment of the present invention is configured to sequentially input radix-4 / 2 butterfly modules and input data streams according to received length selection information. A variable length selection module unit for selectively providing butterfly modules to provide an output processed through the at least one butterfly module or a path selection unit for outputting the input data stream as it is; And a basic length module portion consisting of radix-8 / 8 butterfly modules sequentially arranged to process the output of the variable length selection module portion, wherein the path selection portion of the variable length selection module portion is disposed after the radix-4 butterfly Selectively providing the first mux and the second mux disposed after the radix-2 butterfly module and the input data stream to the radix-4 butterfly module, and outputting the input data stream and the output paths of the respective butterfly modules. And a plurality of path selection switches configured as the first mux and the second mux.

본 발명의 또 다른 실시예에 따른 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 방법은 데이터 맵핑 모듈과, 상기 데이터 맵핑 모듈에 후속하여 순차적으로 배치된 radix-4/2/8/8 버터플라이 모듈들 및 이 중에서 상기 radix-4/2 버터플라이 모듈들에 대한 입출력 경로를 수신되는 길이 선택 정보에 따라 가변시키는 경로 선택부를 구비한 연산부를 포함하여 구성된 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치의 고속 푸리에 변환 방법으로서, 데이터 맵핑 모듈이 최대 8채널까지의 입력 데이터 스트림을 가변 지연과 입출력 경로 스위칭을 통해 후속 연산할 고속 푸리에 변환(FFT) 크기에 맞는 길이로 재구성하여 출력하는 데이터 맵핑 단계와; 상기 연산부가 수신되는 상기 길이 선택 정보에 따라 상기 경로 선택부를 제어하여 상기 데이터 맵핑 단계를 통해 제공되는 출력을 상기 radix-4/2 버터플라이 모듈들에 선택 제공하여 적어도 둘 중 하나의 모듈을 통해 연산된 출력을 얻거나 상기 radix-4/2 버터플라이 모듈들을 이용하지 않도록 하는 가변 길이 연산 단계와; 상기 연산부가 상기 길이 선택 정보에 따라 상기 가변 길이 연산 단계를 통해 연산한 출력이나 상기 데이터 맵핑 단계를 통해 제공되는 출력 중 하나를 상기 radix-8/8 버터플라이 모듈을 통해 순차 연산하도록 하여 최대 8채널 입력 데이터를 64/128/256/512 포인트 연산 중 하나의 길이에 대한 FFT 연산을 완료하는 연산 완료 단계를 포함한다.A fast Fourier transform method for a multi-input orthogonal frequency division multiplexing system according to another embodiment of the present invention includes a data mapping module and a radix-4 / 2/8/8 butterfly sequentially disposed after the data mapping module. Fast Fourier for multiple input and output orthogonal frequency division multiplexing system comprising a module and a calculation unit having a path selection unit for varying the input and output paths for the radix-4 / 2 butterfly modules according to the received length selection information A fast Fourier transform method of a converter, wherein the data mapping module reconstructs and outputs an input data stream of up to eight channels to a length corresponding to a fast Fourier transform (FFT) size to be subsequently calculated through variable delay and input / output path switching. Steps; The operation unit controls the path selection unit according to the received length selection information to selectively provide the output provided through the data mapping step to the radix-4 / 2 butterfly modules to operate through at least one module. A variable length calculation step of obtaining the output or not using the radix-4 / 2 butterfly modules; The calculation unit allows one of the output calculated through the variable length calculation step or the output provided through the data mapping step according to the length selection information to be sequentially performed through the radix-8 / 8 butterfly module to allow up to eight channels. And an operation completion step of completing the FFT operation on the length of one of the 64/128/256/512 point operations.

상기 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치는 데이터 재정렬 모듈을 더 포함하며, 상기 연산 완료 단계 이후 상기 데이터 재정렬 모듈을 통해 상기 연산부의 출력을 재정렬하는 데이터 재정렬 단계를 더 포함한다.
The fast Fourier transform apparatus for the multi-input orthogonal frequency division multiplexing system further includes a data rearrangement module, and further including a data rearrangement step of rearranging the output of the operation unit through the data rearrangement module after the completion of the operation.

본 발명 실시예에 따른 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치 및 방법은 mixed-radix(MR) 알고리즘과 트위들 팩터(Twiddle Factor(TF)) 비단순 승산 최적화 및 단순화된 데이터 맵핑을 통해 64/128/256/512 포인트 가변 길이 연산을 완벽하게 지원하면서도 하드웨어 복잡도를 최소화할 수 있어, 8개의 데이터 패스를 가지며 20MHz, 40MHz, 80MHz, 160MHz의 가변 대역폭을 지원할 수 있어야 하는 IEEE 802.11ac 무선 랜 시스템의 FFT 장치를 최적 효율로 구현할 수 있는 효과가 있다.A fast Fourier transform apparatus and method for a multi-input orthogonal frequency division multiplexing system according to an embodiment of the present invention provides a mixed-radix (MR) algorithm, a twist factor (TF) non-simple multiplication optimization, and simplified data mapping. IEEE 802.11ac wireless with 8 data paths and capable of supporting 20 MHz, 40 MHz, 80 MHz, and 160 MHz variable bandwidth with full support for 64/128/256/512 point variable length operations while minimizing hardware complexity There is an effect that can implement the FFT device of the LAN system with optimal efficiency.

본 발명 실시예에 따른 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치 및 방법은 다중경로 지연 통신기(Multi-path Delay Communicator(MDC)) 구조를 적용하여 1~8채널의 다채널 입력 지원에 따른 n×m MIMO 방식을 선택적으로 지원할 수 있도록 함으로써, 8×8 MIMO를 지원해야 하는 IEEE 802.11ac 무선 랜 시스템에 대응할 수 있도록 하는 효과가 있다.A fast Fourier transform apparatus and method for a multi-input orthogonal frequency division multiplexing system according to an embodiment of the present invention is applied to multi-channel input support of 1 to 8 channels by applying a multipath delay relay (MDC) structure. By selectively supporting the n × m MIMO scheme, there is an effect to support the IEEE 802.11ac WLAN system that must support 8 × 8 MIMO.

본 발명 실시예에 따른 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치 및 방법은 복수의 버터플라이 모듈을 적용하되, 가변 길이에 따라 이들 중 일부를 바이패스 하도록 하여 최소한의 하드웨어 구성으로 64/128/256/512 포인트 가변 길이 연산이 가능하도록 하며, 사용되지 않는 버터플라이 모듈의 경우 전원을 차단하여 저전력 구동이 가능하도록 하여 전력이 부족한 휴대형 통신 장치에 적용될 경우 효율적 전원 관리가 가능한 효과가 있다.
The fast Fourier transform apparatus and method for a multi-input orthogonal frequency division multiplexing system according to an embodiment of the present invention applies a plurality of butterfly modules, but bypasses some of them according to a variable length, thereby enabling a minimum hardware configuration. It enables 128/256/512 point variable length operation, and enables the low power operation by cutting off the power supply of the unused butterfly module, which enables efficient power management when applied to portable communication devices that lack power.

도 1은 본 발명 실시예를 설명하기 위한 FFT 장치의 블록도.
도 2는 본 발명 실시예에 따른 데이터 맵핑 모듈의 구성도.
도 3은 본 발명 실시예에 따른 데이터 맵핑 모듈의 스위치 동작 패턴도.
도 4는 본 발명 실시예에 따른 데이터 맵핑 모듈의 데이터 처리 예시도,
도 5는 본 발명 실시예에 따른 radix-4 버터플라이 모듈의 구성을 보인 블록도.
도 6은 본 발명 실시예에 따른 radix-2 버터플라이 모듈의 구성을 보인 블록도.
도 7은 본 발명 실시예에 따른 제 1 종류의 radix-8 버터플라이 모듈의 구성을 보인 블록도.
도 8은 본 발명 실시예에 따른 제 2 종류의 radix-8 버터플라이 모듈 및 데이터 재정렬 모듈의 구성을 보인 블록도.1 is a block diagram of an FFT apparatus for explaining an embodiment of the present invention.
2 is a block diagram of a data mapping module according to an embodiment of the present invention.
3 is a switch operation pattern diagram of a data mapping module according to an embodiment of the present invention.
4 is an exemplary data processing diagram of a data mapping module according to an embodiment of the present invention;
Figure 5 is a block diagram showing the configuration of a radix-4 butterfly module according to an embodiment of the present invention.
Figure 6 is a block diagram showing the configuration of a radix-2 butterfly module according to an embodiment of the present invention.
7 is a block diagram showing the configuration of a radix-8 butterfly module of a first type according to an embodiment of the present invention;
8 is a block diagram showing the configuration of a second type radix-8 butterfly module and a data reordering module according to an embodiment of the present invention;

상기한 바와 같은 본 발명을 첨부된 도면들과 실시예들을 통해 상세히 설명하도록 한다. BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features and advantages of the invention will become more apparent from the following detailed description of the present invention when taken in conjunction with the accompanying drawings.

먼저, 도 1은 본 발명 실시예에 따른 FFT 장치의 블록도를 보인 것으로, 도시한 바와 같이 MR(mixed radix) 4/2/8/8 구조를 가진 것을 알 수 있다. 이러한 구조를 적용한 이유에 관해서는 이후, 수학적 정리를 통해서 상세히 설명하도록 하며, 도시된 구성을 통해서는 이러한 MR 4/2/8/8의 구조를 이용하여 어떻게 64/128/256/512 포인트 가변 연산이 가능한 단일 FFT 장치를 구성하였고, 해당 장치에 가변 연산을 위하여 어떻게 동작하는 지를 먼저 살펴보도록 한다. First, Figure 1 shows a block diagram of an FFT device according to an embodiment of the present invention, it can be seen that it has a MR (mixed radix) 4/2/8/8 structure as shown. The reason why such a structure is applied will be described later in detail through a mathematical theorem, and the illustrated structure shows how the 64/128/256/512 point variable operation is performed using the MR 4/2/8/8 structure. We have constructed a single FFT device, and let's first look at how the device operates for variable operation.

도시된 구성은, 수신되는 길이 선택 정보(Npoint_Sel)를 기준으로 최대 8채널까지의 입력 데이터 스트림을 가변 지연과 입출력 경로 스위칭을 통해 후속 연산할 고속 푸리에 변환(FFT) 크기에 맞는 길이로 재구성하여 출력하는 데이터 맵핑 모듈(Data Mapping Module)(110)과, 순차적으로 배치되는 radix-4 버터플라이 모듈(120), radix-2 버터플라이 모듈(130), 제 1종류의 radix-8 버터플라이 모듈(140), 제 2종류의 radix-8 버터플라이 모듈(150) 및 상기 제 2종류의 radix-8 버터플라이 모듈(150)의 출력을 재정렬하는 데이터 재정렬 모듈(Data Reordering Module)(160)을 포함한다. The illustrated configuration reconstructs up to eight channels of input data streams based on the received length selection information (Npoint_Sel) to a length suitable for a fast Fourier transform (FFT) size to be subsequently calculated through variable delay and input / output path switching. A Data Mapping Module 110, a radix-4 butterfly module 120, a radix-2 butterfly module 130, and a first type radix-8 butterfly module 140 arranged sequentially. ), A second type radix-8 butterfly module 150 and a data reordering module 160 for reordering the outputs of the second type radix-8 butterfly module 150.

여기서, 상기 도시된 FFT 장치는 길이 선택 정보(Npoint_Sel)를 기준으로 64/128/256/512 포인트 연산 중 하나를 선택할 수 있으며, 그로 인해 IEEE 802.11ac 무선 랜 시스템의 규격인 20MHz, 40MHz, 80MHz, 160MHz의 가변 대역폭을 지원하게 된다.In this case, the illustrated FFT device may select one of 64/128/256/512 point operations based on the length selection information (Npoint_Sel), and thus 20MHz, 40MHz, 80MHz, It will support variable bandwidth of 160MHz.

따라서, 도시된 4개의 버터플라이 모듈들(120~150)을 포함하는 알고리즘 연산부는 크게 FFT 길이에 따라 입출력의 경로를 가변하여 원하는 길이의 포인트 연산이 가능하도록 가변길이 선택 모듈부(120, 130 포함)와, 상기 가변길이 선택 모듈부의 출력을 순차 연산하기 위해 순차적으로 배치된 radix-8/8 버터플라이 모듈들(140, 150)로 이루어진 기본 길이 모듈부로 구분될 수 있다.Therefore, the algorithm calculation unit including the four butterfly modules 120 to 150 illustrated includes variable length selection module units 120 and 130 so as to greatly change the path of the input / output according to the FFT length to enable a point calculation of a desired length. ), And a basic length module unit including radix-8 / 8 butterfly modules 140 and 150 sequentially arranged to sequentially calculate an output of the variable length selection module unit.

상기 가변길이 선택 모듈부는 radix-4/2 버터플라이 모듈들(120, 130) 및 상기 길이 선택 정보에 따라 상기 데이터 맵핑 모듈의 출력을 상기 버터플라이 모듈들에 선택 제공하여 적어도 하나의 모듈을 통해 연산된 출력을 제공하거나 상기 데이터 맵핑 모듈(110)의 출력을 그대로 출력시키는 경로 선택부로 이루어진다.The variable length selection module unit selects and provides an output of the data mapping module to the butterfly modules according to radix-4 / 2 butterfly modules 120 and 130 and the length selection information, and operates through at least one module. Or a path selector configured to provide the output or output the output of the data mapping module 110 as it is.

상기 경로 선택부는 radix-4 버터플라이 모듈(120) 다음에 배치된 제 1먹스(240)와 radix-2 버터플라이 모듈(130) 다음에 배치된 제 2먹스(250) 및 상기 데이터 맵핑 모듈(110)의 출력을 상기 radix-4 버터플라이 모듈(120)에 선택적으로 제공하고, 상기 데이터 맵핑 모듈(110)의 출력과 상기 두 버터플라이 모듈들(120, 130)의 출력 경로를 상기 제 1먹스(240)와 제 2먹스(250)로 설정하는 복수의 경로 선택 스위치(210~230)로 이루어진다.The path selector includes a first mux 240 disposed after the radix-4 butterfly module 120 and a second mux 250 disposed after the radix-2 butterfly module 130 and the data mapping module 110. And selectively provide the output of the radix-4 butterfly module 120 with the output of the data mapping module 110 and the output paths of the two butterfly modules 120 and 130. 240 and a plurality of path selection switches 210 to 230 set as the second mux 250.

여기서, 제 1경로 선택 스위치(210)는 상기 데이터 맵핑 모듈(110)의 출력 경로를 상기 radix-4 버터플라이 모듈(120)과 제 3경로 선택 스위치(230) 중 하나가 되도록 하고, 제 2경로 선택 스위치(220)는 상기 radix-4 버터플라이 모듈(120)의 출력 경로가 상기 제 1먹스(240)와 제 2먹스(250) 중 하나가 되도록 하며, 상기 제 3경로 선택 스위치(230)는 상기 제 1경로 선택 스위치(210)에 의해 제공되는 상기 데이터 맵핑 모듈(110)의 출력 경로가 상기 제 1먹스(240)와 제 2먹스(250) 중 하나가 되도록 한다. In this case, the first path selection switch 210 sets the output path of the data mapping module 110 to be one of the radix-4 butterfly module 120 and the third path selection switch 230, and the second path. The selection switch 220 causes the output path of the radix-4 butterfly module 120 to be one of the first mux 240 and the second mux 250, and the third path selection switch 230 The output path of the data mapping module 110 provided by the first path selection switch 210 is one of the first mux 240 and the second mux 250.

즉, 상기 경로 선택부는 수신되는 길이 선택 정보(Npoint_Sel)에 따라 64/128/256/512 포인트 길이에 따른 연산 경로를 결정하도록 하는데, 상기 길이 선택 정보가 512 포인트나 256 포인트인 경우 상기 제 1경로 선택 스위치(210)를 이용하여 상기 데이터 맵핑 모듈(110)의 출력을 radix-4 버터플라이 모듈(120)에 제공하고, 상기 길이 선택 정보가 256 포인트인 경우 상기 제 2경로 선택 스위치(220)를 통해 상기 radix-4 버터플라이 모듈(120)의 출력을 제 2먹스(240)에 제공하며, 상기 길이 선택 정보가 128 포인트나 64 포인트인 경우 상기 제 1경로 선택 스위치(210)를 이용하여 상기 데이터 맵핑 모듈(110)의 출력을 제 2경로 선택 스위치(220)에 제공하여 상기 데이터 맵핑 모듈(110)의 출력을 상기 제 1먹스(240)나 제 2먹스(250)에 제공하게 된다. That is, the path selector determines a calculation path according to 64/128/256/512 point lengths according to the received length selection information Npoint_Sel. When the length selection information is 512 points or 256 points, the first path is determined. The output of the data mapping module 110 is provided to the radix-4 butterfly module 120 using the selection switch 210. When the length selection information is 256 points, the second path selection switch 220 is turned on. It provides the output of the radix-4 butterfly module 120 to the second mux 240, the data using the first path selection switch 210 when the length selection information is 128 or 64 points The output of the mapping module 110 is provided to the second path selection switch 220 to provide the output of the data mapping module 110 to the first mux 240 or the second mux 250.

여기서, 상기 길이 선택 정보가 128 포인트인 경우 상기 제 2경로 선택 스위치(220)를 이용하여 상기 데이터 맵핑 모듈(110)의 출력을 상기 제 1먹스(240)에 제공하고, 길이 선택 정보가 64 포인트인 경우 상기 데이터 맵핑 모듈(110)의 출력을 상기 제 2먹스(250)에 제공한다.Here, when the length selection information is 128 points, the output of the data mapping module 110 is provided to the first mux 240 using the second path selection switch 220, and the length selection information is 64 points. In the case of providing the output of the data mapping module 110 to the second mux 250.

한편, 상기 제 1먹스(240)는 상기 길이 선택 정보에 따라, 입력되는 상기 radix-4 버터플라이 모듈(120)의 출력과 상기 제 3경로 선택 스위치(230)의 출력 중 하나를 선택하여 각각 512 포인트와 128 포인트 연산 중 하나가 이루어지도록 하며, 상기 제 2먹스(250)는 상기 길이 선택 정보에 따라, 입력되는 상기 제 2경로 선택 스위치(220)를 통한 radix-4 버터플라이 모듈(120)의 출력, 상기 radix-2 버터플라이 모듈(130)의 출력 및 제 3경로 선택 스위치(230)를 통한 상기 데이터 맵핑 모듈(110)의 출력 중 하나를 선택하여 각각 256 포인트, 128/512 포인트 그리고 64 포인트 연산 중 하나가 이루어지도록 한다.
Meanwhile, the first mux 240 selects one of an output of the radix-4 butterfly module 120 and an output of the third path selection switch 230 according to the length selection information, respectively. One of a point and a 128 point operation is performed, and the second mux 250 performs a radix-4 butterfly module 120 through the second path selection switch 220 according to the length selection information. An output, an output of the radix-2 butterfly module 130 and an output of the data mapping module 110 via a third path selector switch 230 to select 256 points, 128/512 points and 64 points, respectively Let one of the operations take place.

한편, 도시되지는 않았지만, 클럭(iCLK)과 길이 선택 정보(NPoint_Sel)를 입력받아 상기 구성된 버터플라이 모듈 중 클럭 입력에 필요한 모든 모듈에 대해 선택적으로 클럭을 제공하며, 선택된 길이의 연산에 필요하지 않은 모듈에 대해서는 클럭을 제공하지 않는 클럭 분배 모듈(Clock Distribution Module)(미도시)을 더 포함하는 것으로 전력 소모를 줄일 수도 있다. 예를 들어, 64포인트의 길이를 연산할 경우에는 상기 가변길이 모듈부의 버터플라이 모듈들(120, 130)에 클럭을 제공하지 않도록 하여 불필요한 전력 소모가 발생하지 않도록 할 수 있다.
Although not shown in the drawing, the clock iCLK and the length selection information NPoint_Sel are input to selectively provide a clock for all the modules required for clock input among the configured butterfly modules, and are not required for the calculation of the selected length. The module may further include a clock distribution module (not shown) that does not provide a clock, thereby reducing power consumption. For example, when calculating the length of 64 points, it is possible to prevent the unnecessary power consumption from occurring by providing a clock to the butterfly modules 120 and 130 of the variable length module unit.

도 1을 통해 설명한 본 발명의 실시예에 따른 FFT 장치는 radix-2, radix-4, radix-8 알고리즘을 바탕으로 구성된다. 일반적으로 radix가 높을수록 하드웨어 구조는 더 복잡해지기 때문에 radix-2 알고리즘이 radix-4 알고리즘에 비해 덜 복잡한 구조를 가짐으로써 면적 면에서 이득을 얻을 수 있는 것으로 알려져 있으나 본 발명의 경우 8개의 데이터 경로를 지원해야 한다는 점에서 기존 4채널까지의 연구 결과를 그대로 적용할 경우 오히려 복잡도가 커지는 오류가 발생한다.The FFT apparatus according to the embodiment of the present invention described with reference to FIG. 1 is configured based on radix-2, radix-4, and radix-8 algorithms. In general, the higher the radix, the more complicated the hardware structure is, so it is known that the radix-2 algorithm has a less complex structure than the radix-4 algorithm. In terms of support, applying the research results of up to four channels as it is, an error of increasing complexity occurs.

따라서, 하나의 FFT 장치로 64/128/256/512 포인트를 가변적으로 지원하기 위해서 본 발명에서는 앞서 설명한 바와 같이 MR(Mixed Radix)-4/2/8/8 MDC(Multi-path Delay Communicator)분해 방법을 이용하는데, 이러한 분해 방법을 이용함으로써, 다양한 길이의 FFT 연산을 지원할 수 있을 뿐만 아니라 발생되는 Twiddle Factor(TF) 비단순 승산의 최적화 시킬 수 있게 되었다.
Therefore, in order to variably support 64/128/256/512 points with one FFT device, in the present invention, as described above, a mixed radix (MR) -4/2/8/8 multi-path delay relay (MDC) decomposition is described. By using this decomposition method, not only can we support FFT operations of various lengths, but also optimize the generated Twiddle Factor (TF) non-simple multiplication.

그렇다면, 이러한 MR-4/2/8/8 분해 방법을 도출하게 된 배경 및 그 효과를 좀 더 상세히 살펴보도록 한다. If so, the background and the effects of deriving the MR-4 / 2/8/8 decomposition method will be described in more detail.

무선랜(WLAN, IEEE 802.11)의 표준 규격을 보면, MIMO-OFDM을 위한 FFT의 크기는 IEEE 802.11n의 경우 64/128 포인트였으나 802.11ac의 경우 64/128/256/512 포인트이다. 따라서, 하나의 FFT 처리부를 통해서 64/128/256/512 포인트를 가변적으로 지원하기 위해 수학식 분석을 통해서 최적의 분해 방법을 획득하는 것으로 FFT 연산을 작은 자원을 이용하여 대응할 수 있게 된다.
According to the standard of WLAN (WLAN, IEEE 802.11), the size of FFT for MIMO-OFDM is 64/128 points for IEEE 802.11n but 64/128/256/512 points for 802.11ac. Therefore, in order to variably support 64/128/256/512 points through one FFT processor, an optimal decomposition method may be obtained through mathematical analysis to cope with the FFT operation using a small resource.

이렇게 MR-4/2/8/8 분해방법에 의한 512 포인트 FFT 연산을 수학적으로 표현하기 위해서, 우선 가변 길이(N-포인트)의 이산 퓨리에 변환(discrete Fourier transform, DFT)의 식을 정의하면 다음과 같다.In order to mathematically express the 512 point FFT operation by the MR-4 / 2/8/8 decomposition method, first, the equation of the discrete Fourier transform (DFT) of variable length (N-point) is defined. Is the same as

512-포인트 FFT식을 표현하기 위해서 상기 수학식 1의 n, k를 수학식 2와 같이 정리한다.
In order to express the 512-point FFT equation, n and k in Equation 1 are summarized as in Equation 2.

상기 수학식 2를 수학식 1에 대입하여 정리하면, 512-포인트의 FFT 식을 다음의 수학식 3과 같이 표현할 수 있다.
By substituting Equation 2 into Equation 1, the 512-point FFT equation can be expressed as Equation 3 below.

이러한 수학식 3의 변수 A₁,A₂는 수학식 4의 값을 가진다. Variables A ₁ and A ₂ of Equation 3 have values of Equation 4.

수학식 3을 통해서 512-포인트 FFT는 4-포인트 FFT와 128-포인트 FFT로, 256-포인트 FFT는 4-포인트 FFT와 64-포인트 FFT로, 128-포인트 FFT는 2-포인트 FFT와 64-포인트 FFT로 연산 됨을 확인할 수 있다.Equation 3 shows 512-point FFTs as 4-point and 128-point FFTs, 256-point FFTs as 4-point and 64-point FFTs, and 128-point FFTs as 2-point and 64-point FFTs. You can see that it is calculated by FFT.

이러한 수학적 분석을 통해 본 발명의 실시예에서는 MR-4/2/8/8 분해 방법을 이용한다. Through this mathematical analysis, the embodiment of the present invention uses the MR-4 / 2/8/8 decomposition method.

이러한 분해 방법을 이용하게 될 경우, 처음의 4-포인트 FFT와 복소수 승산

을 연산한 후에 2-포인트 FFT와

를 건너뛰면 쉽게 256-포인트 FFT를 구현할 수 있다. 마찬가지로 첫번째 4-포인트 FFT와 복소수 승산

를 건너뛰고 2-포인트 FFT와

를 연산하면 128-포인트 FFT를 구현할 수 있고, 첫번째 4-포인트 FFT와

및 2-포인트 FFT와

를 건너뛰면 64-포인트 FFT를 구현할 수 있다. 즉, 하나의 FFT 프로세서를 이용하여 다양한 크기의 FFT 연산을 지원할 수 있음을 의미한다. Using this decomposition method, the first 4-point FFT is complex multiplied by

After computing the 2-point FFT and

You can easily implement a 256-point FFT by skipping. Similarly multiply the first 4-point FFT

Skip to the 2-point FFT

Computes a 128-point FFT, and the first 4-point FFT

And two-point FFT

If you skip, you can implement a 64-point FFT. That is, one FFT processor can support various sizes of FFT operations.

한편, TF(Twiddle Factor)

은 FFT 크기에 따라 변수의 값이 달라지는데 512-포인트 FFT인 경우 TF

의 A₁은

이며, 256-포인트 FFT일 때

는 0이 되어 A₁은

이 되고, 128-포인트 FFT일 때

이 0이 되어 A₁은

가 된다. 또한, 수학식 3의 TF

은 FFT 연산에 따라 수학식 5처럼 표현할 수 있다.
TF (Twiddle Factor)

The value of the variable depends on the size of the FFT, which is TF for a 512-point FFT.

A ₁ is

, With 256-point FFT

Becomes 0 and A ₁ becomes

Is a 128-point FFT

Becomes 0 and A ₁ becomes

. In addition, TF in the equation (3)

Can be expressed as Equation 5 according to the FFT operation.

상기 수학식 5를 통해 알 수 있듯이, A₂는 512-포인트 FFT인 경우

, 256-포인트 FFT인 경우

, 128-포인트 FFT인 경우

, 64-point FFT일 때

이다. As can be seen from Equation 5, when A ₂ is a 512-point FFT

, For 256-point FFT

, For 128-point FFT

At 64-point FFT

to be.

512-point FFT일 때 A₂의

값이 0이면

이 128-point FFT의

와 같아지며, 이는 128-point FFT TF 값이 512-point FFT TF의 처음 128개와 같다는 의미가 된다. 마찬가지로

의

값이 0이면 256-point FFT TF

와 같아지고,

,

값이 0이면 64-point FFT TF

와 같아진다.
512-point FFT when one of A ₂

If the value is 0

Of this 128-point FFT

This means that the 128-point FFT TF value is the same as the first 128 of the 512-point FFT TF. Likewise

of

A value of 0 means 256-point FFT TF

Like

,

If the value is 0, 64-point FFT TF

Becomes the same as

결국, 상기 수학적 분석을 통해 확인해 본 바와 같이 이 사건 특허발명의 MR-4/2/8/8 분해방법은 radix-4, radix-2를 혼용하여 512/256/128-포인트 FFT를 지원해주며, 8개의 비단순 승산을 사용함으로써 TF 비단순 승산을 최적화 시켰다. 또한, 2개의 radix-8을 사용하여 64-포인트 FFT를 지원하며 7개의 비단순 승산을 사용함으로써 TF 비단순 승산을 최적화시킬 수 있었다.
After all, as confirmed through the above mathematical analysis, the MR-4 / 2/8/8 decomposition method of the patent invention of the present case supports 512/256 / 128-point FFT by using radix-4 and radix-2, By using eight non- simple multiplications, the TF non- simple multiplications were optimized. In addition, two radix-8s are used to support 64-point FFTs and seven non-simple multiplications can be used to optimize TF non-simple multiplications.

radix가 높을수록 하드웨어 구조는 더 복잡해지기 때문에 radix-2 알고리즘이 radix-4 알고리즘에 비해 덜 복잡한 구조를 가짐으로써 면적 면에서 이득을 얻는다고 알려져 있는 기존의 연구와 달리, 본 발명의 실시예에 따른 분해방식을 통한 MR-4/2/8/8 구조는 기존의 R-2 SDF(Single-path Delay Feedback) 구조는 물론이고, MR-2/2/2/4/2/4/2 구조나 MR-2/2/2/8/8 구조와 비교해 보더라도 비단순 승산기의 수를 크게 감소시킬 수 있어 복잡도 측면에서 가장 효율적이다. The higher the radix, the more complex the hardware structure, and therefore, unlike previous studies, where the radix-2 algorithm gains in area by having a less complex structure than the radix-4 algorithm, decomposition according to an embodiment of the present invention. The MR-4 / 2/8/8 structure through the method is a conventional MR-2 / 2/2/4/2/4/2 structure or MR as well as the existing R-2 SDF (Single-path Delay Feedback) structure. Compared to the -2/2/2/8/8 structure, the number of non-simple multipliers can be greatly reduced, which is the most efficient in terms of complexity.

상기 각 구조에서 요구되는 연산기의 수를 비교해 보면 다음의 표 1과 같다.
Comparing the number of operators required in each of the above structures is shown in Table 1 below.

구조
rescue
Complex Adder
Complex adder
Complex MultiplierComplex Multiplier Memory
Memory
trivialtrivial non-trivialnon-trivial R-2 SDFR-2 SDF 144144 3232 3232 40884088 MR-2/2/2/4/2/4/2
MDCMR-2 / 2/2/4/2/4/2
MDC
72
72
12
12
20
20
4088
4088 MR-2/2/2/8/8
MDCMR-2 / 2/2/8/8
MDC
72
72
32
32
19
19
4088
4088 MR-4/2/8/8
MDCMR-4 / 2/8/8
MDC
72
72
38
38
15
15
4088
4088

즉, 제안된 MR 알고리즘은 15개의 비단순 승산으로 구현 가능하며, 기존과 비교하여 R-2 SDF에 비해 17개, MR-2/2/2/4/2/4/2 MDC보다 5개, MR-2/2/2/8/8 MDC보다 4개의 비단순 승산기 수를 감소시킬 수 있다.
In other words, the proposed MR algorithm can be implemented with 15 non-simple multiplications, 17 compared with R-2 SDF, 5 compared with MR-2 / 2/2/4/2/4/2 MDC, The number of four non-simple multipliers can be reduced compared to MR-2 / 2/2/8/8 MDC.

따라서, 본 발명의 실시예의 경우 앞서 설명했던 수학적 확인을 통해 얻어진 MR-4/2/8/8 MDC 구조와 포인트 길이에 따라 적절한 버터플라이 모듈을 선택하도록 한 도 1의 구성도와 같이 구현될 수 있다.
Therefore, the embodiment of the present invention can be implemented as shown in the configuration of Figure 1 to select the appropriate butterfly module according to the MR-4 / 2/8/8 MDC structure and point length obtained through the above-described mathematical confirmation. .

도 1에 도시된 각 모듈의 보다 상세한 구성과 동작 방식을 도 2내지 도 8을 참조하여 설명하도록 한다. A more detailed configuration and operation method of each module illustrated in FIG. 1 will be described with reference to FIGS. 2 to 8.

도 2는 데이터 맵핑 모듈(110)의 구성을 보인 것으로, 도시한 바와 같이 크게 복수의 지연 소자(112)에 따른 상이한 지연 출력을 선택하는 먹스(113)로 이루어진 단위 지연부(111)가 입력단과 연결된 선행 지연부 및 출력단과 연결된 후속 지연부로서 각각 다수개 구성되며, 이러한 입력단과 출력단 사이의 경로를 다양한 패턴으로 스위칭하여 1~8개의 입력 데이터를 MDC 구조에 맞도록 재구성하는 스위치부(115)로 이루어진다. 이렇게 상기 데이터 맵핑 모듈(110)은 최대 8채널의 입력 데이터 스트림을 입력단의 단위 지연부를 통해 가변 지연하고, 그 출력을 출력단의 단위 지연부에 스위치부가 소정의 패턴에 따른 경로로 연결하여 후속 연산할 고속 푸리에 변환(FFT) 크기에 맞는 길이로 재구성하여 출력한다. 2 illustrates a configuration of the data mapping module 110. As shown in FIG. 2, a unit delay unit 111 including a mux 113 for selecting different delay outputs according to a plurality of delay elements 112 may be connected to an input terminal. Each of a plurality of subsequent delay units connected to the preceding delay unit and the output unit is configured, and the switch unit 115 for reconfiguring 1 to 8 input data to match the MDC structure by switching the path between the input terminal and the output terminal in various patterns Is made of. In this way, the data mapping module 110 variably delays an input data stream of up to 8 channels through a unit delay unit of an input terminal, and connects the output thereof to a unit delay unit of an output terminal by a path according to a predetermined pattern for subsequent operation. The output is reconstructed to a length suitable for a fast Fourier transform (FFT) size.

상기 스위치부(115)의 스위칭 패턴은 도 3과 같다. 이러한 도 2 및 도 3의 구성에 따라 512-포인트 FFT의 출력 데이터는 도 4에 도시한 바와 같이 재구성됨을 알 수 있다. 도 4에 도시한 바와 같이 8개의 채널을 통해 병렬로 입력되는 8개의 직렬 데이터가 재구성되어 한번에 8개의 병렬 데이터로 출력되는 8종류(채널)의 순차 신호가 되며, 이는 512 사이클 동안 출력된다.The switching pattern of the switch 115 is shown in FIG. 3. 2 and 3, the output data of the 512-point FFT is reconstructed as shown in FIG. As shown in Fig. 4, eight serial data inputted in parallel through eight channels are reconstructed into eight types (channels) of sequential signals outputted as eight parallel data at a time, which are output for 512 cycles.

예를 들어, 512/256-포인트 FFT 입력인 경우 512/256 사이클 동안 8개의 병렬 입력을 8개 출력을 가진 순차적 데이터로 재구성하여 후속 radix-4 버터플라이 모듈(120)에 제공하게 되며, 128-포인트 FFT 입력인 경우 128 사이클 동안 재구성된 8개 출력을 가진 순차적 데이터가 radix-2 버터플라이 모듈(130)에 제공되고, 64-포인트 FFT 입력인 경우 64 사이클 동안 재구성된 출력 데이터가 제 1종류의 radix-8 버터플라이 모듈(140)에 제공된다.
For example, a 512 / 256-point FFT input would reconstruct eight parallel inputs into sequential data with eight outputs for 512/256 cycles and provide them to subsequent radix-4 butterfly modules 120 and 128- For the point FFT input, sequential data with eight outputs reconstructed for 128 cycles is provided to the radix-2 butterfly module 130; for 64-point FFT inputs, the reconstructed output data for 64 cycles is of the first kind. provided to radix-8 butterfly module 140.

도 5 내지 도 8은 실질적으로 FFT 연산을 수행하게 되는 radix-4 버터플라이 모듈(R4BM)(120), radix-2 버터플라이 모듈(R2BM)(130), 제 1종류의 radix-8,버터플라이 모듈 (R8BM1)(140) 및 제 2종류의 radix-8 버터플라이 모듈(R8BM2)(150)의 구성을 보인 것이다. 5 to 8 show a radix-4 butterfly module (R4BM) 120, a radix-2 butterfly module (R2BM) 130, a first type of radix-8, and a butterfly that substantially perform an FFT operation. The configuration of the module R8BM1 140 and the second type radix-8 butterfly module R8BM2 150 is shown.

각각의 경우 버터플라이부, 승산부, 커뮤니케이터부로 이루어지며, R8BM2(150)의 경우 승산부가 구성되지 않는다.Each case consists of a butterfly part, a multiplier, a communicator, and, in the case of R8BM2 150, the multiplier is not configured.

도 5에 도시된 radix-4 버터플라이 모듈(R4BM)(120)은 2개의 radix-4 버터플라이로 이루어져 8개의 입력을 수신하는 버터플라이부(121), 4개의 단순 승산기를 포함하는 승산부(122) 및 R2BM(130)의 입력을 맞추기 위해 지연 값(Delay Factor:DF)이 경로마다 64인 커뮤니케이터부(123)로 이루어진다. The radix-4 butterfly module (R4BM) 120 shown in FIG. 5 includes a butterfly unit 121 consisting of two radix-4 butterflies and receiving eight inputs, and a multiplier including four simple multipliers ( 122) and a communicator unit 123 having a delay factor (DF) of 64 per path in order to match the input of the R2BM 130.

도 6에 도시된 radix-2 버터플라이 모듈(R2BM)(130)은 4개의 radix-2 버터플라이로 이루어져 8개의 입력을 수신하는 버터플라이부(131), 8개의 비단순 승산기와 이를 위한 TFR(Twiddle Factor ROM)(133)을 포함하는 승산부(132) 및 R8BM1(140)의 입력을 맞추기 위해 지연 값이 경로마다 56인 커뮤니케이터부(134)로 이루어진다. The radix-2 butterfly module (R2BM) 130 shown in FIG. 6 consists of four radix-2 butterflies and a butterfly unit 131 that receives eight inputs, eight non-simple multipliers and a TFR ( A multiplier 132 including Twiddle Factor ROM) 133 and a communicator 134 having a delay value of 56 per path to match the input of R8BM1 140.

도 7에 도시된 제 1종류의 radix-8 버터플라이 모듈(R8BM1)(140)은 1개의 radix-8 버터플라이로 이루어져 8개의 입력을 수신하는 버터플라이부(141), 8개의 비단순 승산기와 이를 위한 TFR(143)을 포함하는 승산부(142) 및 R8BM2(150)의 입력을 맞추기 위해 지연 값이 경로마다 7인 커뮤니케이터부(144)로 이루어진다. The radix-8 butterfly module (R8BM1) 140 of the first type shown in FIG. 7 is composed of one radix-8 butterfly and includes a butterfly unit 141 for receiving eight inputs and eight non-simple multipliers. The multiplier 142 including the TFR 143 for this purpose and the communicator 144 having a delay value of 7 per path to match the input of the R8BM2 150.

도 8에 도시된 제 2종류의 radix-8 버터플라이 모듈(R8BM2)(150) 및 데이터 재구성 모듈(160)의 경우, 상기 제 2종류의 radix-8 버터플라이 모듈(R8BM2)(150)은 1개의 radix-8 버터플라이로만 이루어져 있으며, 별도의 승산기나 지연 없이 데이터 재구성 모듈(160)과 연결된다.
In the case of the second type radix-8 butterfly module (R8BM2) 150 and the data reconstruction module 160 shown in FIG. 8, the second type radix-8 butterfly module (R8BM2) 150 is 1 It consists of only eight radix-8 butterflies and is connected to the data reconstruction module 160 without a separate multiplier or delay.

결국, 본 발명의 실시예를 나타낸 도 1의 구성에 사용되는 버터플라이 모듈들 중 radix-2 버터플라이 모듈(R2BM)(130) 및 제 1종류의 radix-8 버터플라이 모듈(R8BM1)(140)에 만 비단순 승산기가 적용되므로 비단순 승산기의 수를 최소화할 수 있게 된다.
Finally, among the butterfly modules used in the configuration of Fig. 1 showing an embodiment of the present invention, the radix-2 butterfly module (R2BM) 130 and the first type of radix-8 butterfly module (R8BM1) 140 Since only the non-simple multiplier is applied, the number of non-simple multipliers can be minimized.

도 1 내지 도 8에 제안된 본 발명의 실시예에 따른 FFT 장치를 일반적인 설계 도구를 이용하여 설계하여 CMOS 셀 라이브러리를 통해 논리 합성해 보면 그 게이트 수가 앞서 살펴보았던 기존 방식들인 R-2 SDF의 경우 대비 50%, MR-2/2/2/4/2/4/2 MDC대비 18%, MR-2/2/2/8/8 MDC보다 17% 감소 되는 결과를 확인할 수 있었다.
When the FFT device according to the embodiment of the present invention proposed in FIGS. 1 to 8 is designed using a general design tool and logically synthesized through a CMOS cell library, the number of gates of the conventional R-2 SDF has been discussed. 50% of contrast, 18% of MR-2 / 2/2/4/2/4/2 MDC, and 17% of MR-2 / 2/2/8/8 MDC.

이상에서는 본 발명에 따른 바람직한 실시예들에 대하여 도시하고 또한 설명하였다. 그러나 본 발명은 상술한 실시예에 한정되지 아니하며, 특허 청구의 범위에서 첨부하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능할 것이다. The foregoing and other objects, features and advantages of the present invention will become more apparent from the following detailed description of the present invention when taken in conjunction with the accompanying drawings. However, the present invention is not limited to the above-described embodiments, and various changes and modifications may be made by those skilled in the art without departing from the scope of the present invention. .

110: 데이터 맵핑 모듈 120: R4BM
130: R2BM 140: R8BM1
150: R8BM2 160: 데이터 정렬 모듈
240, 250: 먹스110: data mapping module 120: R4BM
130: R2BM 140: R8BM1
150: R8BM2 160: collation module
240, 250: mux

Claims

최대 8채널까지의 입력 데이터 스트림을 가변 지연과 입출력 경로 스위칭을 통해 후속 연산할 고속 푸리에 변환(FFT) 크기에 맞는 길이로 재구성하여 출력하는 데이터 맵핑 모듈(Data Mapping Module)과;
순차적으로 배치된 radix-4/2 버터플라이 모듈들과, 수신 길이 선택 정보에 따라 상기 데이터 맵핑 모듈의 출력을 상기 버터플라이 모듈들에 선택 제공하여 적어도 하나의 모듈을 통해 연산된 출력을 제공하거나 상기 데이터 맵핑 모듈의 출력을 그대로 출력시키는 경로 선택부를 포함하는 가변길이 선택 모듈부와;
상기 가변길이 선택 모듈부의 출력을 순차 연산하기 위해 순차적으로 배치된 radix-8/8 버터플라이 모듈들로 이루어진 기본 길이 모듈부와;
상기 기본길이 모듈부의 출력을 재정렬하는 데이터 재정렬 모듈(Data Reordering Module)을 포함하되,
상기 가변길이 선택 모듈부의 경로 선택부는 radix-4 버터플라이 모듈 다음에 배치된 제 1먹스와 radix-2 버터플라이 모듈 다음에 배치된 제 2먹스 및 상기 데이터 맵핑 모듈의 출력을 상기 radix-4 버터플라이 모듈에 선택적으로 제공하고, 상기 데이터 맵핑 모듈의 출력과 상기 각 버터플라이 모듈들의 출력 경로를 상기 제 1먹스와 제 2먹스로 설정하는 복수의 경로 선택 스위치를 포함하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치.
A data mapping module for reconfiguring and outputting up to eight channels of input data streams having a length suitable for a fast Fourier transform (FFT) size to be subsequently calculated through variable delay and input / output path switching;
Sequentially providing radix-4 / 2 butterfly modules and an output of the data mapping module to the butterfly modules according to reception length selection information to provide an output calculated through at least one module, or A variable length selection module unit including a path selection unit for outputting the output of the data mapping module as it is;
A basic length module portion composed of radix-8 / 8 butterfly modules sequentially arranged to sequentially calculate an output of the variable length selection module portion;
Including a data reordering module for rearranging the output of the basic length module unit,
The path selector of the variable length selection module unit outputs the first mux disposed after the radix-4 butterfly module and the second mux disposed after the radix-2 butterfly module and the output of the data mapping module. And a plurality of path selection switches selectively provided to the module and configured to set the output of the data mapping module and the output paths of the butterfly modules to the first and second muxes. Fast Fourier Transform for Split Multiplexing Systems.

삭제delete

청구항 1에 있어서, 상기 길이 선택 정보에 따라 상기 먹스들과 경로 선택 스위치들이 동작하여 상기 버터플라이 모듈들 모두나 이들 중 하나를 통해 상기 데이터 맵핑 모듈의 출력을 연산한 후 이를 상기 기본 길이 모듈부에 제공하거나, 아무 연산도 하지 않고 상기 데이터 맵핑 모듈의 출력을 상기 기본 길이 모듈부에 직접 제공하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치.
The method according to claim 1, wherein the mux and the path selection switches in accordance with the length selection information to calculate the output of the data mapping module through all or one of the butterfly modules and then to the base length module unit A Fourier Fourier Transform apparatus for a multiple input / output quadrature frequency division multiplexing system, comprising: providing the output of the data mapping module directly to the base length module unit without performing any operation.

청구항 1에 있어서, 상기 경로 선택 스위치는 3개이며, 제 1경로 선택 스위치는 상기 데이터 맵핑 모듈의 출력의 경로를 상기 radix-4 버터플라이 모듈과 제 3경로 선택 스위치 중 하나가 되도록 하고, 제 2경로 선택 스위치는 상기 radix-4 버터플라이 모듈의 출력 경로가 상기 제 1먹스와 제 2먹스 중 하나가 되도록 하며, 상기 제 3경로 선택 스위치는 상기 제 1경로 선택 스위치에 의해 제공되는 상기 데이터 맵핑 모듈의 출력 경로가 상기 제 1먹스와 제 2먹스 중 하나가 되도록 하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치.
The method of claim 1, wherein the path selection switch is three, and the first path selection switch causes the path of the output of the data mapping module to be one of the radix-4 butterfly module and the third path selection switch. The path selection switch causes the output path of the radix-4 butterfly module to be one of the first and second mux, and the third path selection switch is the data mapping module provided by the first path selection switch. Fast Fourier Transform apparatus for a multiple input and output quadrature frequency division multiplexing system characterized in that the output path of the first mux and the second mux.

청구항 4에 있어서, 상기 제 1경로 선택 스위치의 선택에 따라 512 포인트와 256 포인트 중 하나의 연산을 위한 경로가 구성되는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치.
The apparatus of claim 4, wherein a path for calculating one of 512 points and 256 points is configured according to the selection of the first path selection switch. 6.

청구항 4에 있어서, 상기 제 2경로 선택 스위치의 선택에 따라 256 포인트 연산을 위한 경로가 구성되는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치.
The apparatus of claim 4, wherein a path for 256 point operation is configured according to the selection of the second path selection switch. 6.

청구항 4에 있어서, 상기 제 3경로 선택 스위치의 선택에 따라 128 포인트와 64포인트 연산 중 하나의 연산을 위한 경로가 구성되는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치.
5. The apparatus of claim 4, wherein a path for one of 128 points and 64 points of operation is configured according to the selection of the third path selection switch. 6.

청구항 4에 있어서, 상기 제 2먹스는
상기 데이터 맵핑 모듈의 출력과,
상기 데이터 맵핑 모듈의 출력을 상기 radix-4 버터플라이 모듈을 통해 연산한 출력과,
상기 데이터 맵핑 모듈의 출력을 상기 radix-4 버터플라이 모듈을 통해 연산한 후 radix-2 버터플라이 모듈을 통해 연산하거나, 상기 데이터 맵핑 모듈의 출력을 radix-2 버터플라이 모듈을 통해 연산한 출력
을 입력으로 받아 이들 중 하나를 상기 기본 길이 모듈부에 제공하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치.
The method according to claim 4, wherein the second mux
An output of the data mapping module,
An output of calculating the output of the data mapping module through the radix-4 butterfly module;
Outputting the data mapping module through the radix-4 butterfly module and then calculating the radix-2 butterfly module or outputting the data mapping module through the radix-2 butterfly module
Fast Fourier Transform apparatus for a multiple input and output quadrature frequency division multiplexing system characterized in that it receives the input to provide one of them to the base length module.

청구항 1에 있어서, 상기 기본 길이 모듈부는 64 포인트 길이의 FFT를 연산하기 위해 제 1종류의 radix-8 버터플라이 모듈과 제 2종류의 radix-8 버터플라이 모듈로 이루어지는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치.
The multiple input and output quadrature frequency of claim 1, wherein the basic length module unit comprises a first type radix-8 butterfly module and a second type radix-8 butterfly module to calculate a 64-point FFT. Fast Fourier Transform for Split Multiplexing Systems.

청구항 1에 있어서, 상기 가변길이 선택 모듈부는 입력되는 상기 데이터 맵핑 모듈의 출력을 radix-4 버터플라이 모듈과 radix-2 버터플라이 모듈 중 적어도 하나를 통해 연산하여 상기 기본 길이 모듈부에 제공하는 것으로 128/256/512 포인트 연산을 선택 실시하도록 하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치.
The method of claim 1, wherein the variable length selection module unit calculates the output of the input data mapping module through at least one of a radix-4 butterfly module and a radix-2 butterfly module to provide the base length module unit 128. A Fast Fourier Transform apparatus for a multiple input / output quadrature frequency division multiplexing system characterized in that / 256/512 point operation is selected.

청구항 1에 있어서, 상기 가변길이 선택 모듈부의 radix-2 버터플라이 모듈은 4개의 radix-2 버터플라이와 상기 각 버터플라이의 출력을 비단순 승산하는 8개의 비단순 승산기를 포함하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치.
The multiplex radiator module of claim 1, wherein the radix-2 butterfly module of the variable length selection module unit includes four radix-2 butterflies and eight non-simple multipliers for non-simple multiplication of the outputs of the respective butterfly. Fast Fourier Transform for Input / Output Orthogonal Frequency Division Multiplexing Systems.

청구항 1에 있어서, 상기 기본길이 선택 모듈부의 첫 번째 radix-8 버터플라이 모듈은 1개의 radix-8 버터플라이와 해당 버터플라이의 출력을 비단순 승산하는 8개의 비단순 승산기를 포함하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치.
The method of claim 1, wherein the first radix-8 butterfly module of the base length selection module unit includes one radix-8 butterfly and eight non-simple multipliers for non-simple multiplication of the output of the corresponding butterfly. Fast Fourier Transform for Multiple Input / Output Quadrature Frequency Division Multiplexing Systems.

청구항 1에 있어서, 클럭과 길이 선택 정보를 입력받아 상기 구성된 모듈 중 클럭 입력에 필요한 모든 모듈에 대해 선택적으로 클럭을 제공하며, 선택된 길이의 연산에 필요하지 않은 모듈에 대해서는 클럭을 제공하지 않는 클럭 분배 모듈(Clock Distribution Module)을 더 포함하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치.
The clock distribution system of claim 1, wherein the clock and length selection information are input to selectively provide a clock to all modules required for clock input among the configured modules, and the clock distribution does not provide a clock to a module not necessary for a calculation of a selected length. 4. A fast Fourier transform device for a multiple input / output quadrature frequency division multiplexing system, further comprising a clock distribution module.

청구항 1에 있어서, 상기 길이 선택 정보는 64/128/256/512 포인트 연산 중 하나를 선택할 수 있으며, 그로 인해 IEEE 802.11ac 무선 랜 시스템의 규격인 20MHz, 40MHz, 80MHz, 160MHz의 가변 대역폭을 지원하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치.
The method of claim 1, wherein the length selection information may select one of 64/128/256/512 point operations, thereby supporting a variable bandwidth of 20 MHz, 40 MHz, 80 MHz, and 160 MHz, which is a standard of the IEEE 802.11ac wireless LAN system. A fast Fourier transform apparatus for a multiple input / output quadrature frequency division multiplexing system.

청구항 1에 있어서, 상기 radix-4 버터플라이 모듈은 2개의 radix-4 버터플라이와 이들 중 하나에 대한 출력에만 적용되는 4개의 단순 승산기를 포함하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치.
10. The system of claim 1, wherein the radix-4 butterfly module comprises two radix-4 butterflies and four simple multipliers that apply only to the output to one of them. Fast Fourier Transform.

청구항 1에 있어서, 상기 기본길이 선택 모듈부의 두 번째 radix-8 버터플라이 모듈은 승산기를 포함하지 않는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치.
2. The fast Fourier transform apparatus of claim 1, wherein the second radix-8 butterfly module of the basic length selection module unit does not include a multiplier.

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순차적으로 배치된 radix-4/2 버터플라이 모듈들과, 수신되는 길이 선택 정보에 따라 입력 데이터 스트림을 상기 버터플라이 모듈들에 선택 제공하여 적어도 하나의 상기 버터플라이 모듈을 통해 처리된 출력을 제공하거나 상기 입력 데이터 스트림을 그대로 출력시키는 경로 선택부를 포함하는 가변길이 선택 모듈부와;
상기 가변길이 선택 모듈부의 출력을 처리하기 위해 순차적으로 배치된 radix-8/8 버터플라이 모듈들로 이루어진 기본 길이 모듈부를 포함하되,
상기 가변길이 선택 모듈부의 경로 선택부는 radix-4 버터플라이 다음에 배치된 제 1먹스와 radix-2 버터플라이 모듈 다음에 배치된 제 2먹스 및 상기 입력 데이터 스트림을 radix-4 버터플라이 모듈에 선택적으로 제공하고, 상기 입력 데이터 스트림과 상기 각 버터플라이 모듈들의 출력 경로를 상기 제 1먹스와 제 2먹스로 설정하는 복수의 경로 선택 스위치를 포함하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치.
And sequentially provide radix-4 / 2 butterfly modules and an input data stream to the butterfly modules according to the received length selection information to provide output processed through at least one butterfly module, or A variable length selection module unit including a path selection unit for outputting the input data stream as it is;
Including a basic length module unit consisting of radix-8 / 8 butterfly modules sequentially disposed to process the output of the variable-length selection module unit,
The path selector of the variable length selection module unit selectively converts the first mux disposed after the radix-4 butterfly and the second mux disposed after the radix-2 butterfly module and the input data stream to the radix-4 butterfly module. And a plurality of path selection switches for setting the input data stream and the output paths of the respective butterfly modules to the first mux and the second mux. Fourier Transform Device.

청구항 18에 있어서, 상기 경로 선택 스위치는 3개이며, 제 1경로 선택 스위치는 상기 입력 데이터 스트림의 경로를 상기 radix-4 버터플라이 모듈과 제 3경로 선택 스위치 중 하나가 되도록 하고, 제 2경로 선택 스위치는 상기 radix-4 버터플라이 모듈의 출력 경로가 상기 제 1먹스와 제 2먹스 중 하나가 되도록 하며, 상기 제 3경로 선택 스위치는 상기 제 1경로 선택 스위치에 의해 제공되는 상기 입력 데이터 스트림 경로가 상기 제 1먹스와 제 2먹스 중 하나가 되도록 하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치.
19. The method of claim 18, wherein the path selection switch is three, and the first path selection switch causes the path of the input data stream to be one of the radix-4 butterfly module and the third path selection switch, and the second path selection switch. The switch causes the output path of the radix-4 butterfly module to be one of the first mux and the second mux, and wherein the third path select switch comprises the input data stream path provided by the first path select switch. Fast Fourier Transform apparatus for a multiple input and output quadrature frequency division multiplexing system characterized in that the first mux and the second mux.

데이터 맵핑 모듈과, 상기 데이터 맵핑 모듈에 후속하여 순차적으로 배치된 radix-4/2/8/8 버터플라이 모듈들 및 이 중에서 상기 radix-4/2 버터플라이 모듈들에 대한 입출력 경로를 수신되는 길이 선택 정보에 따라 가변시키는 경로 선택부를 구비한 연산부를 포함하여 구성된 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치의 고속 푸리에 변환 방법으로서,
데이터 맵핑 모듈이 최대 8채널까지의 입력 데이터 스트림을 가변 지연과 입출력 경로 스위칭을 통해 후속 연산할 고속 푸리에 변환(FFT) 크기에 맞는 길이로 재구성하여 출력하는 데이터 맵핑 단계와;
상기 연산부가 수신되는 상기 길이 선택 정보에 따라 상기 경로 선택부를 제어하여 상기 데이터 맵핑 단계를 통해 제공되는 출력을 상기 radix-4/2 버터플라이 모듈들에 선택 제공하여 적어도 둘 중 하나의 모듈을 통해 연산된 출력을 얻거나 상기 radix-4/2 버터플라이 모듈들을 이용하지 않도록 하는 가변 길이 연산 단계와;
상기 연산부가 상기 길이 선택 정보에 따라 상기 가변 길이 연산 단계를 통해 연산한 출력이나 상기 데이터 맵핑 단계를 통해 제공되는 출력 중 하나를 상기 radix-8/8 버터플라이 모듈을 통해 순차 연산하도록 하여 최대 8채널 입력 데이터를 64/128/256/512 포인트 연산 중 하나의 길이에 대한 FFT 연산을 완료하는 연산 완료 단계를 포함하되,
상기 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 장치는 데이터 재정렬 모듈을 더 포함하며, 상기 연산 완료 단계 이후 상기 데이터 재정렬 모듈을 통해 상기 연산부의 출력을 재정렬하는 데이터 재정렬 단계를 더 포함하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 방법.
A length for receiving a data mapping module, radix-4 / 2/8/8 butterfly modules sequentially disposed after the data mapping module, and an input / output path to the radix-4 / 2 butterfly modules among them A fast Fourier transform method of a fast Fourier transform device for a multi-input orthogonal frequency division multiplexing system comprising an operation unit having a path selection unit for varying according to selection information,
A data mapping step of the data mapping module reconstructing and outputting an input data stream of up to eight channels to a length suitable for a fast Fourier transform (FFT) size to be subsequently calculated through variable delay and input / output path switching;
The operation unit controls the path selection unit according to the received length selection information to selectively provide the output provided through the data mapping step to the radix-4 / 2 butterfly modules to operate through at least one module. A variable length calculation step of obtaining the output or not using the radix-4 / 2 butterfly modules;
The calculation unit allows one of the output calculated through the variable length calculation step or the output provided through the data mapping step according to the length selection information to be sequentially performed through the radix-8 / 8 butterfly module to allow up to eight channels. An operation completion step of completing the FFT operation on the length of one of the 64/128/256/512 point operations,
The fast Fourier transform apparatus for the multi-input orthogonal frequency division multiplexing system further includes a data rearrangement module, and further comprising a data rearrangement step of rearranging the output of the operation unit through the data rearrangement module after the completion of the operation. Fast Fourier Transform Method for Multiple I / O Quadrature Division Multiplexing Systems.

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청구항 20에 있어서, 상기 연산부의 경로 선택부는 radix-4/2 버터플라이 모듈들 각각의 출력단에 배치되는 제 1먹스와 제 2먹스 및 상기 데이터 맵핑 모듈의 출력을 radix-4 버터플라이 모듈에 선택적으로 제공하고, 상기 데이터 맵핑 모듈의 출력과 상기 각 버터플라이 모듈들의 출력 경로를 상기 제 1먹스와 제 2먹스에 제공하는 복수의 경로 선택 스위치를 포함하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 방법.
21. The method of claim 20, The path selector of the operation unit selectively outputs the outputs of the first and second mux and the data mapping module disposed at each output terminal of the radix-4 / 2 butterfly module to the radix-4 butterfly module And a plurality of path selection switches for providing the outputs of the data mapping module and the output paths of the butterfly modules to the first and second muxes. Fast Fourier Transform Method.

청구항 20에 있어서, 상기 경로 선택 스위치는 3개이며, 상기 가변 길이 연산 단계는 상기 길이 선택 정보에 따라 제 1경로 선택 스위치를 통해 상기 데이터 맵핑 모듈의 출력 경로가 상기 radix-4 버터플라이 모듈과 제 3경로 선택 스위치 중 하나가 되도록 하고, 제 2경로 선택 스위치를 통해 상기 radix-4 버터플라이 모듈의 출력 경로가 상기 제 1먹스와 제 2먹스 중 하나가 되도록 하며, 상기 제 3경로 선택 스위치를 통해 상기 제 1경로 선택 스위치에 의해 제공되는 상기 데이터 맵핑 모듈의 출력 경로가 상기 제 1먹스와 제 2먹스 중 하나가 되도록 하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 방법.
21. The apparatus of claim 20, wherein the path selection switch is three, and wherein the variable length calculation step includes outputting the radix-4 butterfly module and the output path of the data mapping module through a first path selection switch according to the length selection information. The third path selector switch, and through the second path selector switch, the output path of the radix-4 butterfly module to be one of the first and second muxes, and through the third path selector switch And the output path of the data mapping module provided by the first path selection switch is one of the first mux and the second mux.

청구항 23에 있어서, 상기 가변 길이 연산 단계는 상기 길이 선택 정보가 512 포인트나 256 포인트인 경우 상기 제 1경로 선택 스위치를 이용하여 상기 데이터 맵핑 단계를 통해 제공되는 출력을 radix-4 버터플라이 모듈에 제공하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 방법.
24. The method of claim 23, wherein the variable length operation step provides the radix-4 butterfly module with an output provided through the data mapping step using the first path selection switch when the length selection information is 512 points or 256 points. A fast Fourier transform method for a multi-input orthogonal frequency division multiplexing system, characterized in that.

청구항 24에 있어서, 상기 가변 길이 연산 단계는 상기 길이 선택 정보가 256 포인트인 경우 상기 제 2경로 선택 스위치를 통해 상기 radix-4 버터플라이 모듈의 출력을 제 2먹스에 제공하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 방법.
25. The multi-input output method according to claim 24, wherein the variable length calculating step provides an output of the radix-4 butterfly module to a second mux through the second path selection switch when the length selection information is 256 points. Fast Fourier Transform for Orthogonal Frequency Division Multiplexing Systems.

청구항 23에 있어서, 상기 가변 길이 연산 단계는 상기 길이 선택 정보가 128 포인트나 64 포인트인 경우 상기 제 1경로 선택 스위치를 이용하여 상기 데이터 맵핑 단계를 통해 제공되는 출력을 제 2경로 선택 스위치에 제공하여 상기 데이터 맵핑 단계를 통해 제공되는 출력을 상기 제 1먹스나 제 2먹스에 제공하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 방법.
The method of claim 23, wherein the variable length calculating step provides an output provided through the data mapping step to the second path selection switch using the first path selection switch when the length selection information is 128 points or 64 points. Fast Fourier transform method for a multiple input and output quadrature frequency division multiplexing system characterized in that to provide the output provided through the data mapping step to the first or second mux.

청구항 26에 있어서, 상기 가변 길이 연산 단계는 상기 제 2경로 선택 스위치를 이용하여, 상기 길이 선택 정보가 128 포인트인 경우 상기 데이터 맵핑 단계를 통해 제공되는 출력을 상기 제 1먹스에 제공하고, 길이 선택 정보가 64 포인트인 경우 상기 데이터 맵핑 단계를 통해 제공되는 출력을 상기 제 2먹스에 제공하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 방법.
27. The method of claim 26, wherein the variable length calculation step uses the second path selection switch to provide an output provided through the data mapping step to the first mux when the length selection information is 128 points, and selects a length. If the information is 64 points, the fast Fourier transform method for a multi-input orthogonal frequency division multiplexing system characterized in that the output provided through the data mapping step to provide to the second mux.

청구항 23에 있어서, 상기 가변 길이 연산 단계는 상기 길이 선택 정보에 따라 상기 제 1먹스가 입력되는 상기 radix-4 버터플라이 모듈의 출력과 상기 제 3경로 선택 스위치의 출력 중 하나를 선택하여 각각 512 포인트와 128 포인트 연산 중 하나가 이루어지도록 하는 단계를 포함하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 방법.
24. The method of claim 23, wherein the variable length calculating step selects one of an output of the radix-4 butterfly module to which the first mux is input and an output of the third path selection switch, respectively, according to the length selection information, thereby selecting 512 points. And a step of causing one of the 128 point operations to be performed.

청구항 28에 있어서, 상기 가변 길이 연산 단계는 상기 길이 선택 정보에 따라 상기 제 2먹스가 입력되는 상기 제 2경로 선택 스위치를 통한 radix-4 버터플라이 모듈의 출력, 상기 radix-2 버터플라이 모듈의 출력 및 제 3경로 선택 스위치를 통한 상기 데이터 맵핑 단계를 통해 제공되는 출력 중 하나를 선택하여 각각 256 포인트, 128/512 포인트 그리고 64 포인트 연산 중 하나가 이루어지도록 하는 단계를 포함하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 방법.
29. The method of claim 28, wherein the variable length calculating step outputs a radix-4 butterfly module through the second path selection switch to which the second mux is input according to the length selection information, and outputs the radix-2 butterfly module. And selecting one of the outputs provided through the data mapping step through the third path selection switch to perform one of 256 points, 128/512 points, and 64 points, respectively. Fast Fourier Transform for Orthogonal Frequency Division Multiplexing Systems.

청구항 20에 있어서, 상기 연산부의 버터플라이 모듈들 중 radix-2 버터플라이 모듈과 하나의 radix-8 버터플라이 모듈에만 비단순 승산기가 적용되는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 방법.
21. The fast Fourier for multi-input orthogonal frequency division multiplexing system of claim 20, wherein a non-simple multiplier is applied to only one radix-2 butterfly module and one radix-8 butterfly module among the butterfly modules of the calculation unit. Transformation method.

청구항 20에 있어서, 상기 가변 길이 연산 단계에서, 상기 길이 선택 정보에 따라 현재 선택된 길이의 연산에 필요한 버터플라이 모듈에만 클럭을 제공하는 클럭 분배 단계를 더 포함하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 방법.
21. The multiple input and output quadrature frequency division multiplexing of claim 20, further comprising a clock distribution step of providing a clock only to a butterfly module required for a calculation of a currently selected length according to the length selection information. Fast Fourier Transform Method for Systems.

청구항 20에 있어서, 상기 길이 선택 정보는 64/128/256/512 포인트 연산 중 하나를 선택할 수 있으며, 그로 인해 IEEE 802.11ac 무선 랜 시스템의 규격인 20MHz, 40MHz, 80MHz, 160MHz의 가변 대역폭을 지원하는 것을 특징으로 하는 다중입출력 직교주파수분할다중화 시스템을 위한 고속 푸리에 변환 방법. The method of claim 20, wherein the length selection information may select one of 64/128/256/512 point operations, thereby supporting variable bandwidths of 20 MHz, 40 MHz, 80 MHz, and 160 MHz, which are standards of the IEEE 802.11ac wireless LAN system. A fast Fourier transform method for a multiple input / output quadrature frequency division multiplexing system.