KR101322040B1 - 터널 ｆｅｔ 및 이의 형성 방법 - Google Patents
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Abstract
터널 전계 효과 트랜지스터(TFET; tunnel field-effect transistor)는 게이트 전극, 소스 영역, 및 드레인 영역을 포함한다. 소스 및 드레인 영역은 반대 전도성 타입으로 이루어진다. 채널 영역은 소스 영역과 드레인 영역 사이에 배치된다. 소스 확산 배리어는 채널 영역과 소스 영역 사이에 배치된다. 소스 확산 배리어 및 소스 영역은 게이트 전극 아래에 게이트 전극과 중첩된다. 소스 확산 배리어는 소스 영역, 드레인 영역, 및 채널 영역의 제2 밴드갭보다 더 큰 제1 밴드갭을 갖는다.
Description
본 발명은 반도체 분야에 관한 것이다.
금속 산화물 반도체(MOS; Metal-Oxide-Semiconductor) 기술은 널리 사용되어 왔다. MOS 디바이스는, 게이트 전압 Vg 및 소스-드레인 전압 Vds에 따라, 선형(linear) 영역, 포화(saturation) 영역, 및 역치하(sub-threshold) 영역을 포함한 3개의 영역에서 작동할 수 있다. 역치하 영역은 전압 Vg이 문턱 전압 Vt보다 더 작은 영역이다. 역치하 스윙(SS; sub-threshold swing)으로 알려진 파라미터는 트랜지스터 전류를 오프 전환시키는 것의 용이함을 나타내며, MOS 디바이스의 속도를 결정하는데 있어서의 요인이다. 역치하 스윙은 m*kT/q의 함수로 표현될 수 있으며, m은 커패시턴스와 관련된 파라미터이고, k는 볼츠만(Boltzman) 상수이고, T는 절대 온도이고, q는 전자를 통한 전기 전하의 크기이다. 예전의 연구에서는, 통상의 MOS 디바이스의 역치하 스윙이 상온에서 약 60 mV/decade의 한계를 가지며, 이는 이어서 동작 전압 VDD 및 문턱 전압 Vt의 부가적인 스케일링에 대한 한계를 정한다고 밝혔다. 이러한 한계는 캐리어의 확산 수송(diffusion transport) 메커니즘으로 인한 것이다. 이러한 이유로, 기존의 MOS 디바이스는 통상적으로 상온에서 60 mV/decade보다 더 빨리 전환할 수 없었다. 60mV/decade 역치하 스윙 한계는 또한 "핀" 전계 효과 트랜지스터(FinFET; Fin Field Effect Transistor) 또는 SOI(silicon-on-insulator) 디바이스 상의 초박막(ultra-thin-body) MOSFET 디바이스에도 적용된다. FinFET는 핀의 측벽 및 상부 표면 상의 채널을 포함한다. 그러나, 채널 위의 더 나은 게이트 제어를 이용하더라도, SOI 상의 초박막 MOSFET이나 FinFET는 60 mV/decade의 한계에 가까이만 달성할 수 있을 뿐이지 그 아래는 아니다. 이러한 한계로 인해, 미래의 나노미터 디바이스에 대해 낮은 동작 전압에서 더 빠른 전환이 달성될 수 없다. 상기 설명한 문제점을 해결하기 위해, 터널 전계 효과 트랜지스터(TFET; Tunnel Field-Effect Transistor)가 개발되었다. 기존의 MOSFET에서는, 주입 전류가 kT/g에 비례하는 소스-채널 배리어를 통한 캐리어의 확산에 의해 SS가 제한된다. 따라서, 상온에서, SS는 60 mV/dec이다. TFET에서는, 주입이 소스의 가전자대(valence band)로부터 채널의 전도대(conduction band)로의 밴드-밴드(band-to-band) 터널링에 의해 통제된다. 전류 메커니즘은 터널링에 따라 결정되므로, 전류는 매우 약한 온도 의존도를 보이며, 온도 변화에 따라 주로 밴드갭 변화로 인해 일어난다. 따라서, SS는 온도에 의해 제한되지 않고, 훨씬 더 낮은 SS가 달성될 수 있다.
TFET에서, 온 전류(on-current) 및 오프 전류(off-current)는 둘 다 반도체 재료의 가전자대로부터 전도대로의 밴드-밴드 터널링에 의해 결정된다. 따라서, 온 전류는 일반적으로 채널에서의 밴드 벤딩(band-bending)에 의해 제한된다. 작은 밴드갭 소스 재료를 사용하여 터널링 배리어 높이 및 폭을 감소시키고, 또한 좁은 밴드갭 채널 재료 상에 터널 FET를 만드는 것과 같이, 온 전류를 강화시키기 위한 다양한 방법들이 제안되어 있다. 좁은 밴드갭 재료를 사용하는 것은 온 전류를 지수적으로 강화시키지만, 이는 단점을 갖는다. 예를 들어, 반도체에서의 진성 캐리어 농도는 밴드갭의 함수로서 지수적으로 증가한다. 밴드갭이 낮을수록, 소정의 온도에서 진성 캐리어 농도가 더 높아진다. 이러한 결과로서 더 높은 오프 상태 누설 전류를 초래한다.
터널 전계 효과 트랜지스터(TFET)는 게이트 전극, 소스 영역, 및 드레인 영역을 포함한다. 소스 및 드레인 영역은 반대 전도성 타입으로 이루어진다. 채널 영역은 소스 영역과 드레인 영역 사이에 배치된다. 소스 확산 배리어는 채널 영역과 소스 영역 사이에 배치된다. 소스 확산 배리어 및 소스 영역은 게이트 전극 아래에 게이트 전극과 중첩된다. 소스 확산 배리어는 소스 영역, 드레인 영역, 및 채널 영역의 제2 밴드갭보다 더 큰 제1 밴드갭을 갖는다.
본 발명에 따라 터널 FET 및 이의 형성 방법을 제공할 수 있다.
본 실시예 및 이의 이점의 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 취한 다음의 설명을 참조한다.
도 1 및 도 2는 다양한 실시예에 따른 플래너(plnar) 터널 전계 효과 트랜지스터(FET)의 단면도이다.
도 3은 대안의 실시예에 따른 수직 터널 FET의 단면도이다.
도 4a 및 도 4b는 또 다른 실시예에 따른 터널 FET의 단면도이다.
도 5 내지 도 9는 일부 실시예에 따라 얇은 소스 확산 배리어를 포함하는 터널 FET로부터 얻은 시뮬레이션 결과를 에시한다.
도 1 및 도 2는 다양한 실시예에 따른 플래너(plnar) 터널 전계 효과 트랜지스터(FET)의 단면도이다.
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도 4a 및 도 4b는 또 다른 실시예에 따른 터널 FET의 단면도이다.
도 5 내지 도 9는 일부 실시예에 따라 얇은 소스 확산 배리어를 포함하는 터널 FET로부터 얻은 시뮬레이션 결과를 에시한다.
본 개시의 실시예를 만들고 사용하는 것이 아래에 상세하게 설명된다. 그러나, 실시예는 광범위하게 다양한 구체적 상황에서 구현될 수 있는 수많은 적용가능한 본 발명의 개념을 제공하는 것임을 알아야 한다. 설명되는 구체적 실시예는 단지 예시적인 것이며 본 개시의 범위를 한정하지 않는다.
다양한 실시예에 따라 터널 전계 효과 트랜지스터(TFET)가 제공된다. 실시예의 변형이 설명된다. 다양한 도면과 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호는 유사한 구성요소를 지정하는데 사용된다.
도 1은 일부 실시예에 따른 n형 FET(NFET)(100) 및 p형 FET(PFET)(200)의 단면도를 예시한다. NFET(100) 및 PFET(200)는 기판(20) 상에 형성될 수 있으며, 기판(20)은 실리콘을 포함한 반도체 기판일 수 있지만, 다른 반도체 재료가 사용될 수 있다. 대안으로서, 기판(20)은 Ⅲ-Ⅴ 화합물 반도체 층을 성장시키기 위한 기판일 수 있고, 예를 들어 사파이어 기판일 수 있다.
NFET(100)의 채널 영역(122), 소스 영역(124), 및 드레인 영역(126)은 낮은 밴드갭 재료를 포함하며, 이는 낮은 밴드갭 Ⅲ-Ⅴ 화합물 반도체 재료일 수 있다. 낮은 밴드갭 재료는 예를 들어 약 0.75 eV보다 낮거나, 또는 약 0.5 eV보다 낮은 밴드갭을 가질 수 있다. 채널 영역(122), 소스 영역(124), 및 드레인 영역(126)을 형성하기 위한 예시적인 재료는 InAs, GaSb, InSb, InGaAs, Ge 등을 포함한다. 예시적인 실시예에서, 약 0.36 eV의 밴드갭을 갖는 InAs가 채널 영역(122), 소스 영역(124) 및/또는 드레인 영역(126)을 형성하는데 사용될 수 있다. 대안으로서, 채널 영역(122), 소스 영역(124), 및 드레인 영역(126)은 실리콘, 실리콘 게르마늄 등을 포함할 수 있다.
일부 실시예에서, 드레인 영역(126)은 고농도 도핑된(heavily doped) n형(N+) 영역이며, 약 1019 /cm3보다 높거나, 또는 약 1020 /cm3보다 높은 n형 불순물 농도를 가질 수 있다. 소스 영역(124)은 고농도 도핑된 p형(P+) 영역이며, 약 1019 /cm3보다 높거나, 또는 약 1020 /cm3보다 높은 p형 불순물 농도를 가질 수 있다. 드레인 영역(126) 및 소스 영역(124)에서의 도펀트는 각각 드레인 영역(126) 및 소스 영역(124)의 재료에 따라 좌우될 수 있다. 드레인 영역(126) 및 소스 영역(124)이 Ⅲ-Ⅴ 화합물 반도체 재료를 포함하는 실시예에서, 도펀트는 실리콘, 게르마늄, 탄소 등을 포함하는 Ⅳ족 원소로부터 선택될 수 있다. 드레인 영역(126) 및 소스 영역(124)이 실리콘, 실리콘 게르마늄 등을 포함하는 실시예에서, 드레인 영역(126)을 형성하기 위한 도펀트는 인, 비소, 안티몬 등과 같은 n형 도펀트일 수 있다. 또한, 소스 영역(124)을 형성하기 위한 도펀트는 붕소, 인듐 등과 같은 p형 도펀트일 수 있다. 드레인 영역(126)이 InAs을 포함하는 예시적인 실시예에서, 실리콘 또는 셀레늄이 도핑될 수 있다. 드레인 영역(126) 및 소스 영역(124)은 또한 탄소로 도핑될 수 있다. 채널 영역(122)은 p형 또는 n형으로 도핑되지 않고 진성일 수 있다. 대안으로서, 채널 영역(122)은 p형 또는 n형으로 도핑될 수 있으며, 낮은 도핑 농도, 예를 들어 약 1013 / cm3보다 낮은 도핑 농도를 가질 수 있다.
일부 실시예에서, 소스 확산 배리어(128)가 채널 영역(122)과 소스 영역(124) 사이에 형성되며, 이들과 물리적으로 접촉해 있을 수 있다. 일부 실시예에서, 소스 확산 배리어(128)의 두께 T1는 약 4 nm보다 작거나, 또는 약 3 nm보다 작다. 두께 T1은 약 0.5 nm와 약 4 nm 사이이거나, 또는 약 1 nm와 약 3 nm 사이일 수 있다. 소스 확산 배리어(128)는 넓은 밴드갭을 가질 수 있다. 일부 실시예에서, 넓은 밴드갭은, 채널 영역(122), 소스 영역(124), 및 드레인 영역(126)의 밴드갭보다, 약 0.5 eV보다 크거나 또는 약 1.0 eV보다 큰 차이(△Eg)만큼 더 크다. 예를 들어, 소스 확산 배리어(128)는 약 1.84 eV의 밴드갭을 갖는 AlAsSb를 포함할 수 있고, 채널 영역(122), 소스 영역(124) 및 드레인 영역(126)은 약 0.36 eV의 밴드갭을 갖는 AlAs를 포함할 수 있다. 각자의 밴드갭 차이 △Eg는 약 1.48 eV이다. 또한, 일부 실시예에서, 전자 누설 전류를 제한하기 위해, 소스 확산 배리어(128)의 전도대는 채널 영역(122), 소스 영역(124) 및 드레인 영역(126)의 전도대보다 더 높으며 전도대 오프셋 △CB(도 8에 예시적으로 도시됨)가 약 0.5 eV보다 크거나 또는 약 1.0 eV보다 큰 것이 바람직하다. 예시적인 실시예에서, 소스 확산 배리어(128)는 약 1.84 eV와 동일한 밴드갭을 가질 수 있는 AlAsSb를 포함한다. 소스 확산 배리어(128)의 가전자대는 또한 채널 영역(122), 소스 영역(124), 및 드레인 영역(126)의 가전자대보다 더 낮으며, 가전자대 오프셋 △VB(도 8에 예시적으로 도시됨)이 약 0.5 eV보다 클 수 있다. 소스 확산 배리어(128)는 p형 또는 n형으로 도핑되지 않고 진성일 수 있다. 대안으로서, 소스 확산 배리어(128)는 p형 영역이나 n형 영역으로 도핑될 수 있다.
게이트 유전체(132) 및 게이트 전극(134)이 채널 영역(122) 및 소스 확산 배리어(128) 위에 형성된다. 일부 실시예에서, 게이트 전극(134)은 채널 영역(122)의 전체와 소스 확산 배리어(128)의 전체와 중첩된다. 게이트 전극(134)은 소스 영역(124) 바로 위로 연장할 수 있거나 그렇지 않을 수 있다. 드레인 측에서, 게이트 전극(134)은 드레인 영역(126) 바로 위로 연장하지 않을 수 있다.
도 1에서, 예시적인 PFET(200)는, 소스 영역(224)의 전도성 타입이 N+인 반면에 드레인 영역(226)의 전도성 타입은 P+인 점을 제외하고는, NFET(100)와 본질적으로 동일한 구조를 가질 수 있다. PFET(200)의 채널 영역(222), 소스 영역(224), 및 드레인 영역(226)은 낮은 밴드갭 재료를 포함할 수 있다. 채널 영역(222), 소스 영역(224), 및 드레인 영역(226)의 낮은 밴드갭 재료는 각각 채널 영역(122), 소스 영역(124) 및 드레인 영역(126)의 동일한 이용 가능한 재료로부터 선택될 수 있다. 채널 영역(222), 소스 영역(224), 및 드레인 영역(226)의 도핑 농도는 또한, 각각 채널 영역(122), 소스 영역(124) 및 드레인 영역(126)의 도핑 농도와 본질적으로 동일할 수 있다. PFET(200)는 또한 소스 확산 배리어(228)를 포함하며, 이는 또한 각각 채널 영역(222), 소스 영역(224), 및 드레인 영역(226)의 밴드갭 및 전도대보다 더 큰 밴드갭 및 전도대를 갖는 넓은 밴드갭 재료를 포함한다. 소스 확산 배리어(228)의 가전자대는 또한 채널 영역(222), 소스 영역(224), 및 드레인 영역(226)의 가전자대보다 더 낮을 수 있다.
게이트 유전체(232) 및 게이트 전극(234)은 채널 영역(222) 및 소스 확산 배리어(228) 위에 형성된다. 일부 실시예에서, 게이트 전극(234)은 채널 영역(222)의 전체와 소스 확산 배리어(228)의 전체와 중첩된다. 게이트 전극(234)은 소스 영역(224) 바로 위로 연장할 수 있거나 그렇지 않을 수 있다. 드레인 측에서, 게이트 전극(234)은 드레인 영역(228) 바로 위로 연장하지 않을 수 있다.
표 1은 일부 실시예에 따라 NFET(100) 및 PFET(200)의 소스/드레인 영역 및 채널 영역에 사용될 수 있는 재료들의 일부 예시적인 조합을 열거한다. 표 1의 각각의 행은 재료들 조합 중의 하나를 열거한다. 도 8에 도시된 전도대 오프셋 △CB는 소스 확산 배리어(128/228)의 전도대와 소스 영역(124/224), 드레인 영역(126/226) 및 채널 영역(122/222)의 전도대 사이의 차이이다. 가전자대 오프셋 △VB는 소스 확산 배리어(128/228)의 가전자대와 소스 영역(124/224), 드레인 영역(126/226) 및 채널 영역(122/222)의 가전자대 사이의 차이이다. 일부 실시예에서, 큰 전도대 오프셋과 큰 가전자대 오프셋은 터널 FET의 누설 전류를 감소시키는 것을 돕는다. 표 1에 열거된 조합들은 예이다. 다른 조합들이 다양한 실시예의 범위 내에 속한다.
| 소스/드레인/채널 재료 |
소스 확산 배리어 재료 |
전도대 오프셋 △CB |
가전자대 오프셋 △VB |
| InAs | AlAsxSb(1-x) | 큼(Large) | 작음(Small) |
| InAs | ZbTe | 큼 | 큼 |
| GaSb | AlSb | 큼 | 큼 |
| GaSb | ZnTe | 큼 | 큼 |
| InSb | CdTe | 중간(Medium) | 큼 |
| InGaAs | InP | 중간 | 중간 |
| Ge | Si | 중간 | 중간 |
도 2는 대안의 실시예에 따른 NFET(100) 및 PFET(200)를 예시한다. 도 1과 비교하여, 도 2는 채널 영역(122)이 그 바로 위에 형성된 게이트 전극(134)이 없는 부분(123)(드레인 측에 있음)을 포함하는 것을 예시한다. 마찬가지로 채널 영역(222)은 그 바로 위에 형성된 게이트 전극(234)이 없는 부분(223)(드레인 측에 있음)을 포함한다. 상술한 대안에서, 도 2의 게이트 전극(134)은 전체 채널 영역(122)을 덮지 않는다. 또한, 채널 영역(122) 및 드레인 영역(126)의 경계는 게이트 전극(134)의 가장 가까운 측면 에지로부터 간격 S1만큼 떨어져 있다. 간격 S1은 예를 들어 약 2 nm와 약 100 nm 사이일 수 있다. 마찬가지로, 게이트 전극(234)은 채널 영역(222)의 일부로 연장하지 않고, 채널 영역(222)과 드레인 영역(226) 사이의 경계는 게이트 전극(234)의 가장 가까운 측면 에지로부터 간격 S2만큼 떨어져 있다. 간격 S2는 일부 실시예에 따라 예를 들어 약 2 nm와 약 100 nm 사이일 수 있다.
도 1 및 도 2에 도시된 NFET(100) 및 PFET(200)는 수평으로 배치되어 있는 플래너(planar) FET 디바이스이다. 예를 들어, 각각의 NFET(100) 및 PFET(200)의 소스 영역, 드레인 영역, 및 채널 영역은 기판(20)의 주면(20A)에 평행한 실질적으로 동일한 레벨 상에 있다. 도 3은 수직 구조를 갖는 NFET(100) 또는 PFET(200)의 단면도를 예시한다. 도 3에 도시된 실시예에서, 소스 영역(124/224), 소스 확산 배리어(128/228), 채널 영역(122/222), 및 드레인 영역(126/226)은 수직으로 적층되어 있다. 예시된 실시예는 소스 영역(124 또는 224)이 바닥에 있는 것으로 보여주고 있지만, 적층되는 영역들의 순서는 또한 뒤바뀔 수 있고, 드레인 영역(126/226)이 바닥에 있을 수 있다. 게이트 유전체(132/232)가 소스 영역(124/224), 소스 확산 배리어(128/228), 채널 영역(122/222), 및 드레인 영역(126/226)의 측벽 상에 형성된다. 또한, 게이트 전극(134/234)이 게이트 유전체(132/232) 상에 형성된다. 도 1 및 도 2에 도시된 실시예와 마찬가지로, 드레인측 채널 영역의 부분은 대응하는 위의 게이트 전극(134/234)에 의해 덮이지 않을 수 있다.
도 4a 및 도 4b는 일부 다른 실시예에 따른 터널 FET의 단면도를 예시하며, 도 4b의 단면도는 도 4a에서의 평면 절단선 4B-4B로부터 얻어진다. 도 4a 및 도 4b를 참조하면, 채널 영역(122/222) 및 소스 확산 배리어(128/228)를 포함하는 반도체 핀이 기판(20)의 상부 표면 위에 형성된다. 게이트 유전체(132/232) 및 게이트 전극(134/234)이 반도체 핀(122/222/128/228)의 상부 표면 및 측벽 상에 형성된다. 채널 영역(122/222), 소스 확산 배리어(128/228), 소스 영역(124/224), 및 드레인 영역(126/226)의 재료는 도 1 및 도 2에 도시된 실시예를 참조함으로써 선택될 수 있다.
소스 확산 배리어(128/228)를 형성함으로서, 터널 FET이 오프일 때 누설되는 전류("누설 전류")는 소스 영역(124/224)과 드레인 영역(126/226) 사이에 흐르고, 감소된다. 도 5는 예시적인 시뮬레이션 결과를 보여주며, 소스-드레인 전류 Ids는 게이트 전압 Vg의 함수로서 예시되어 있다. 선 50은 소스 확산 배리어가 없는 터널 FET에 대응한다. 선 52, 54, 및 56은 각각 2 nm, 3 nm, 및 4 nm의 확산 배리어 두께(Tb)를 갖는 터널 FET로부터 얻어진다. 시뮬레이션은 터널 FET가 300 K의 온도에서 동작되며 드레인-소스 전압이 0.5 V인 것을 가정하여 수행되었다. 일부 실시예에서, 소스 확산 배리어의 형성으로 인해 누설 전류 Ioff의 상당한 감소를 유도하였다. 도 5의 예에서, 전류 Ioff는 게이트 전압 Vg가 0V에 가까울 때 예를 들어 -0.1V와 0.1V 사이일 때 측정된다. 이 범위 내에서, 누설 감소는 2자리수 이상에 가깝다. 예를 들어, 누설 감소가 57A, 57B, 및 57C로서 표시되어 있으며, 57A, 57B, 및 57C에 대응하는 크기는 도 5에서 전류 Ids의 2자리수 이상을 나타낸다. 반면에, 2 nm, 3nm 및 4 nm 소스 확산 배리어를 갖는 터널 FET의 도 5에 표시된 온 전류 Ion은 소스 확산 배리어가 없는 터널 FET와 실질적으로 동일하다. 예를 들어, 게이트 전압 Vg가 약 0.6 V와 0.8 V 사이일 때, 선 52, 54, 및 56의 온 전류인 대응하는 Ids 값은 실질적으로 동일하다. 이는 소스 확산 배리어의 도입이 온 전류에 대해서는 실질적인 영향을 미치지 않음을 나타낸다.
도 6은 일부 실시예에 따라 누설 전류의 함수로서 다양한 샘플 터널 FET의 Ion/Ioff 비를 보여주는 시뮬레이션 결과를 예시한다. 점 80은 소스 확산 배리어가 없는 터널 FET로부터 얻어진다. 점 82, 84, 및 86은 각각 2 nm, 3 nm, 및 4 nm 소스 확산 배리어를 갖는 터널 FET로부터 얻어진다. 일부 실시예에서, 점 82, 84, 및 86으로 나타낸 소스 확산 배리어를 갖는 터널 FET는 점 80으로 나타낸 소스 확산 배리어가 없는 터널 FET의 Ion/Ioff 비보다 상당히 더 큰 Ion/Ioff 비를 갖는다.
도 7은 일부 실시예에 따라 확산 배리어 층의 두께의 함수로서 누설 전류 비를 예시한다. 도 7에서, Y 축은 누설 전류 비를 나타내며, 이는 300 K의 동작 온도에서 각자의 터널 FET의 대응하는 누설 전류 Ioff에 대한, 400 K의 동작 온도에서 터널 FET의 누설 전류 Ioff의 비이다. 도 7에서의 결과는 일부 실시예에 따른 시뮬레이션 결과이다. 도 7에 예시적으로 도시된 바와 같이, 동작 온도의 증가에 따라, 누설 전류 비도 또한 증가한다. 예를 들어, 점 60, 62, 및 64의 예시된 누설 전류 비는 전부 1보다 크다. Y축 값에 의해 나타낸 더 작은 누설 전류 비는 온도의 증가에 따라 누설 전류의 증가가 더 작음을 나타낸다. 예를 들어, 점 66은 약 5.0E+03인 누설 전류 비에 대응하며, 이는 온도가 300 K에서 400 K로 증가할 때, 누설 전류는 5.0E+03배, 또는 5,000배 증가함을 나타낸다. 비교로서, 점 62는 약 1.0E+03인 누설 전류 비에 대응하며, 이는 온도가 300 K에서 400 K로 증가할 때, 누설 전류는 5,000배보다는 작은 1.0E+03 배, 또는 1,000배 증가함을 나타낸다. 각각의 터널 FET는 더 안정적이고, 온도에 의한 영향을 덜 받는다. 그 이유는, 작은 누설 전류 비는 대응하는 디바이스의 동작 온도가 증가할 때 누설 전류 증가의 증가가 더 작음을 나타낸다는 것이다. 따라서, 더 작은 누설 전류 비를 갖는 터널 FET가 바람직하다. 도 7에서의 결과는 각자의 점 60, 62, 및 64로 나타낸 2 nm, 3 nm, 및 4 nm 확산 배리어 층을 갖는 터널 FET의 누설 전류 비가 점 66으로 나타낸 소스 확산 배리어가 없는 터널 FET의 누설 전류 비보다 상당히 더 작은 것을 보여준다. 확산 배리어 층은 도 2의 확산 배리어 층(128 및 228)과 유사하다. 이는 일부 실시예의 터널 FET가 소스 확산 배리어를 갖지 않는 터널 FET보다 동작 온도의 변경에 덜 민감함을 나타낸다. 더 적은 온도 민감도는 활성화 에너지를 증가시키는 넓은 밴드갭 소스 확산 배리어로 인한 것이다.
도 8은 일부 실시예에 따른 터널 NFET(100)의 채널 영역(122), 소스 영역(124), 드레인 영역(126), 및 소스 확산 배리어(128)의 예시적인 밴드갭을 예시한다. NFET(100)를 형성하기 위한 예시적인 재료가 도 8에 표시되어 있다. 일부 실시예에서, 전도대 오프셋 △CB는 전자가 더 높은 에너지 배리어를 극복해야 하므로 전자 확산 전류에 대한 유효 배리어를 초래한다. 예를 들어, 누설된 전자가 소스로부터 드레인으로 이동할 때, 전자는 소스 확산 배리어의 전도대 에너지보다 더 높은 에너지 레벨을 가져야 한다. 일부 실시예에서, 누설된 전자는 도 7에 예시적인 도시된 전도대 오프셋 △CB를 극복해야 한다. 이와 달리, 가전자대 △VB는 정공이 더 높은 에너지 배리어를 극복해야 하므로 정공 확산 전류에 대한 유효 배리어를 초래한다. 예를 들어, 누설된 정공이 소스로부터 드레인으로 이동할 때, 전자는 소스 확산 배리어의 가전자대 에너지보다 더 낮은 에너지를 가져야 한다. 일부 실시예에서, 누설된 정공은 도 7에 예시적으로 도시된 가전자대 오프셋 △VB를 극복해야 한다. 도 7에 도시된 값 요건을 충족시키지 못하는 전자 및 정공은 누설되지 않을 것이다. 따라서, 다양한 실시예에 따른 터널 FET의 누설 전류는 추가된 전도대 △CB 및/또는 추가된 가전자대 오프셋 △VB로 인해 감소될 수 있다. 그 이유는, 전도대 오프셋 △CB를 극복하지 못하는 전자들이 소스 확산 배리어를 통해 넘어갈 수 없고, 따라서 누설 전류의 일부를 형성하지 않을 것이라는 점이다. 마찬가지로, 가전자대 오프셋 △VB를 극복하지 못하는 전자들은 소스 확산 배리어를 통해 넘어갈 수 없고, 따라서 누설 전류의 일부를 형성하지 않을 것이다.
도 9는 소스 확산 배리어가 없는 터널 FET에 비교하여 소스 확산 배리어의 두께의 함수로서 누설 전류 감소를 예시한다. 선 70 및 72는 각각 400 K 및 300 K인 동작 온도에서의 디바이스 거동을 시뮬레이션함으로써 얻어진다. 시뮬레이션은 드레인-소스 전압 Vds가 0.5 V이고 게이트-소스 전압 Vgs가 0 V임을 가정하여 수행되었다. 일부 실시예에서, 2 nm 이하인 도 2 및 도 3에서의 두께 T1과 같이 작은 두께의 소스 확산 배리어를 추가하는 것은 누설 전류를 상당히 감소시킨다. 그러나, 소스 확산 배리어의 두께 증가에 따라, 예를 들어 소스 확산 배리어의 두께가 약 2 nm 또는 약 3 nm보다 클 때, 감소는 포화하기 시작한다. 선 70 및 72를 비교함으로써, 선 70 및 72는 동일한 현상을 보인다는 것이 밝혀진다. 예를 들어, 누설 전류의 감소는 동작 온도가 300 K인지 400 K인지에 관계없이 소스 확산 배리어의 두께에 의해 영향받는다. 또한, 동작 온도가 300 K인지 400 K인지 관계없이 소스 확산 배리어의 두께가 약 1 nm 이상일 때 누설 전류의 감소는 포화하기 시작한다. 그러므로, 도 9는 소스 확산 배리어에 의해 야기된 누설 전류의 감소가 안정적이고 각자의 터널 FET의 동작 온도에 의해 크게 영향받지 않음을 보여준다.
또한, 도 9에 도시된 예시적인 실시예에서, 선 70 및 72는 실질적으로 평평해지며, 이는 소스 확산 배리어의 두께가 약 3 nm에 도달할 때 누설 전류의 감소가 실질적으로 포화됨을 나타낸다.
실시예에 따르면, 터널 FET는 게이트 전극, 소스 영역, 및 드레인 영역을 포함하고, 소스 및 드레인 영역은 반대 전도성 타입으로 이루어진다. 채널 영역이 소스 영역과 드레인 영역 사이에 배치된다. 소스 확산 배리어가 채널 영역과 소스 영역 사이에 배치된다. 소스 확산 배리어 및 소스 영역은 게이트 전극 아래에 있으며 게이트 전극과 중첩한다. 소스 확산 배리어는 소스 영역, 드레인 영역, 및 채널 영역의 제2 밴드갭보다 더 큰 제1 밴드갭을 갖는다.
다른 실시예에 따르면, 터널 FET는 소스 영역 및 드레인 영역을 포함하고, 소스 및 드레인 영역은 반대 전도성 타입으로 이루어진다. 채널 영역이 소스 영역과 드레인 영역 사이에 배치된다. 약 3 nm보다 작은 두께를 갖는 소스 확산 배리어가 채널 영역과 소스 영역 사이에 배치된다. 각각의 소스 영역, 드레인 영역, 채널 영역, 및 소스 확산 배리어는 Ⅲ-Ⅴ 화합물 반도체 재료를 포함한다.
또 다른 실시예에 따르면, 터널 FET는 게이트 전극, 소스 영역 및 드레인 영역을 포함하고, 소스 및 드레인 영역은 반대 전도성 타입으로 이루어진다. 채널 영역이 게이트 전극 아래에 소스 영역과 드레인 영역 사이에 배치된다. 소스 확산 배리어가 채널 영역을 소스 영역으로부터 떨어뜨리며, 채널 영역과 소스 영역 사이의 간격은 약 3 nm 보다 작다. 소스 확산 배리어는 소스 영역, 드레인 영역, 및 채널 영역의 전도대보다 더 큰 전도대를 갖는다. 소스 확산 배리어의 가전자대는 소스 영역, 드레인 영역, 및 채널 영역의 가전자대보다 더 낮다.
실시예 및 이의 이점이 상세하게 기재되었지만, 첨부된 청구항에 의해 정의되는 바와 같은 본 실시예의 진정한 의미 및 범위로부터 벗어나지 않고서 여기에서 다양한 변경, 치환 및 대안이 행해질 수 있음을 이해하여야 한다. 또한, 본 발명의 범위는 본 명세서에 기재된 프로세스, 기계, 제조, 및 물질 조성물, 수단, 방법 및 단계의 특정 실시예에 한정되고자 하는 것이 아니다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 본 개시로부터 용이하게 이해할 수 있듯이, 본 명세서에 기재된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 기존에 존재하거나 추후에 개발될 프로세스, 기계, 제조, 물질 조성물, 수단, 방법, 또는 단계가 본 개시에 따라 이용될 수 있다. 따라서, 첨부된 청구항은 이러한 프로세스, 기계, 제조, 물질 조성물, 수단, 방법, 또는 단계를 본 발명의 범위 내에 포함하고자 한다. 또한, 각각의 청구항은 개별 실시예를 구성하며, 다양한 청구항과 실시예의 조합은 본 개시의 범위 내에 속한다.
20: 기판
100: NFET 200: PFET
122, 222: 채널 영역
124, 224: 소스 영역
126, 226: 드레인 영역
128, 228: 소스 확산 배리어
132, 232: 게이트 유전체
134, 234: 게이트 전극
100: NFET 200: PFET
122, 222: 채널 영역
124, 224: 소스 영역
126, 226: 드레인 영역
128, 228: 소스 확산 배리어
132, 232: 게이트 유전체
134, 234: 게이트 전극
Claims (10)
- 터널 전계 효과 트랜지스터(TFET; tunnel field-effect transistor)에 있어서,
게이트 전극과;
소스 영역과;
드레인 영역으로서, 상기 소스 및 드레인 영역은 반대 전도성 타입으로 이루어지는 것인 드레인 영역과;
상기 소스 영역과 상기 드레인 영역 사이의 채널 영역과;
상기 채널 영역과 상기 소스 영역 사이의 소스 확산 배리어를 포함하고,
상기 소스 확산 배리어 및 상기 소스 영역은 상기 게이트 전극 아래에서 상기 게이트 전극과 중첩되며, 상기 소스 확산 배리어는 상기 소스 영역, 드레인 영역, 및 채널 영역의 제2 밴드갭보다 더 큰 제1 밴드갭을 갖는 것인 터널 전계 효과 트랜지스터. - 청구항 1에 있어서, 상기 소스 확산 배리어는 3nm보다 작은 두께를 갖는 것인 터널 전계 효과 트랜지스터.
- 청구항 1에 있어서, 상기 제1 밴드갭과 상기 제2 밴드갭 사이의 차이는 1.48 eV 이상인 것인 터널 전계 효과 트랜지스터.
- 청구항 1에 있어서, 상기 게이트 전극의 에지는 상기 드레인 영역 및 채널 영역의 경계에 맞춰 정렬되는 것인 터널 전계 효과 트랜지스터.
- 청구항 1에 있어서, 상기 드레인 영역 및 채널 영역의 경계는 상기 게이트 전극의 가장 가까운 에지로부터 떨어져 있는 것인 터널 전계 효과 트랜지스터.
- 청구항 1에 있어서, 상기 소스 영역, 드레인 영역, 채널 영역, 및 소스 확산 배리어는 Ⅲ-Ⅴ 화합물 반도체 재료를 포함하는 것인 터널 전계 효과 트랜지스터.
- 청구항 6에 있어서, 상기 소스 영역, 드레인 영역, 및 채널 영역은 InAs를 포함하고, 상기 소스 확산 배리어는 AlAsSb를 포함하는 것인 터널 전계 효과 트랜지스터.
- 터널 전계 효과 트랜지스터(TFET; tunnel field-effect transistor)에 있어서,
소스 영역과;
드레인 영역으로서, 상기 소스 및 드레인 영역은 반대 전도성 타입으로 이루어지는 것인 드레인 영역과;
상기 소스 영역과 상기 드레인 영역 사이의 채널 영역과;
상기 채널 영역과 상기 소스 영역 사이의 소스 확산 배리어를 포함하고,
상기 소스 영역, 드레인 영역, 채널 영역, 및 소스 확산 배리어의 각각은 Ⅲ-Ⅴ 화합물 반도체 재료를 포함하는 것인 터널 전계 효과 트랜지스터. - 청구항 8에 있어서, 상기 채널 영역 위의 게이트 전극을 더 포함하며, 상기 소스 확산 배리어는 상기 게이트 전극과 중첩되는 것인 터널 전계 효과 트랜지스터.
- 터널 전계 효과 트랜지스터(TFET; tunnel field-effect transistor)에 있어서,
게이트 전극과;
소스 영역과;
드레인 영역으로서, 상기 소스 및 드레인 영역은 반대 전도성 타입으로 이루어지는 것인 드레인 영역과;
상기 게이트 전극 아래에 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역과;
상기 채널 영역을 상기 소스 영역으로부터 떨어뜨리는 소스 확산 배리어를 포함하고,
상기 소스 확산 배리어는:
상기 소스 영역, 드레인 영역, 및 채널 영역의 제2 전도대보다 더 큰 제1 전도대와;
상기 소스 영역, 드레인 영역, 및 채널 영역의 제2 가전자대보다 더 낮은 제1 가전자대
를 갖는 것인 터널 전계 효과 트랜지스터.
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