KR101319076B1

KR101319076B1 - Transistor with recovering a threshold voltage and driving and manufacturing methods thereof

Info

Publication number: KR101319076B1
Application number: KR1020060132758A
Authority: KR
Inventors: 한창욱; 배성준
Original assignee: 엘지디스플레이 주식회사
Priority date: 2006-12-22
Filing date: 2006-12-22
Publication date: 2013-10-17
Also published as: KR20080058712A

Abstract

본 발명은 영구적으로 사용될 수 있는 트랜지스터를 제공하는 것이다.The present invention provides a transistor that can be used permanently.

트랜지스터는, 도전 기판; 상기 도전 기판 상에 형성된 제1 절연막; 상기 제1 절연막 상에 형성된 제어 전극; 상기 제어 전극 및 상기 제1 절연막의 노출부에 형성된 반도체 물질층; 및 상기 반도체 물질층 상에 서로 이격되게 형성된 제1 및 제2 확산 전극을 구비한다.The transistor includes a conductive substrate; A first insulating film formed on the conductive substrate; A control electrode formed on the first insulating film; A semiconductor material layer formed on an exposed portion of the control electrode and the first insulating layer; And first and second diffusion electrodes formed on the semiconductor material layer to be spaced apart from each other.

문턱 전압, 다수 캐리어, 역방향, 순방향, 바이어스 전압, 변동, 수명. Threshold voltage, majority carrier, reverse, forward, bias voltage, fluctuation, lifetime.

Description

문턱 전압 복원 기능을 가진 트랜지스터와 그의 구동 및 제조 방법{Transistor with recovering a threshold voltage and driving and manufacturing methods thereof}Transistor with recovering a threshold voltage and driving and manufacturing methods

도 1 은 종래의 트랜지스터의 구조를 설명하는 단면도이다.1 is a cross-sectional view illustrating the structure of a conventional transistor.

도 2 는 구동 시간에 대한 종래의 트랜지스터의 문턱 전압 특성을 나타내는 특성도이다.2 is a characteristic diagram illustrating threshold voltage characteristics of a conventional transistor with respect to a driving time.

도 3 는 본 발명의 실시 예에 따른 문턱 전압 복원 기능의 트랜지스터의 단면도이다.3 is a cross-sectional view of a transistor having a threshold voltage recovery function according to an embodiment of the present invention.

도 4 는 도 3의 작동 모드를 설명하는 전압 파형도이다.4 is a voltage waveform diagram illustrating an operation mode of FIG. 3.

도 5 는 역방향 바이어스 전압에 응답하는 도 3의 트랜지스터에서의 전위차 분포을 설명하는 포토 그래프이다. FIG. 5 is a photograph illustrating a potential difference distribution in the transistor of FIG. 3 in response to a reverse bias voltage. FIG.

도 6 은 역방향 바이어스 전압의 공급 기간에 대한 도 3의 트랜지스터의 문턱 전압 특성을 나타내는 특성도이다.FIG. 6 is a characteristic diagram illustrating threshold voltage characteristics of the transistor of FIG. 3 with respect to a supply period of the reverse bias voltage. FIG.

도 7 은 본 발명의 다른 실시 예에 따른 문턴 전압 복원 기능의 트랜지스터의 단면도이다.7 is a cross-sectional view of a transistor of a moonturn voltage recovery function according to another embodiment of the present invention.

도 8 는 역방향 바이어스 전압에 응답하는 도 7의 트랜지스터에서의 전위차 분포을 설명하는 포토 그래프이다. FIG. 8 is a photograph illustrating a potential difference distribution in the transistor of FIG. 7 in response to a reverse bias voltage. FIG.

≪도면의 주요부분에 대한 간단한 설명≫BRIEF DESCRIPTION OF THE DRAWINGS

10 : 절연 기판 12,34 : 게이트 전극10: insulating substrate 12,34: gate electrode

14 : 절연막 16,38 : 반도체 물질층14 insulating film 16,38 semiconductor material layer

18A,18B : 소스 및 드레인 전극 20,42 : 보호층18A, 18B: source and drain electrodes 20, 42: protective layer

22A,22B : 소스 및 드레인 단자 30 : 도전 기판22A, 22B: source and drain terminals 30: conductive substrate

32 : 제1 절연막 36 : 제2 절연막32: first insulating film 36: second insulating film

40A,40B : 제1 및 제2 확산 전극 44A,44B : 제1 및 제2 확산 단자40A, 40B: first and second diffusion electrodes 44A, 44B: first and second diffusion terminals

44C : 리프레쉬 단자44C: refresh terminal

본 발명은 트랜지스터 및 그 제조 방법에 관한 것이다. 또한, 본 발명은 다수의 트랜지스터를 이용하는 평판 패널 및 그 제조 방법에 관한 것이다.The present invention relates to a transistor and a method of manufacturing the same. The present invention also relates to a flat panel using a plurality of transistors and a method of manufacturing the same.

통상적으로, 트랜지스터(Transistor)는 신호의 증폭하거나 또는 신호의 절환한다. 신호의 증폭은 트랜지스터가 기준 전극(예를 들면, 게이트 전극 또는 베이스 전극) 상의 전압에 따라 다수 캐리어(즉, 전자 또는 정공)의 이동 채널의 폭을 조절함에 의하여 수행된다. 다수 캐리어의 이동 채널의 폭이 크면 다수 캐리어의 이동량이 많아져 비교적 높은 전압 또는 큰 전류의 신호가 발생되는 반면, 다수 캐리어의 이동 채널의 폭이 작으면 다수 캐리어의 이동량이 작아져 비교적 낮은 전압 또는 작은 전류의 신호가 발생된다. 이렇게 다수 캐리어의 이동량이 기준 전극 상의 신호의 크기에 따라 조절됨에 의하여, 트랜지스터는 기준 전극 상의 신호의 크기에 비례하게 증폭된 전압 또는 전류 신호를 출력할 수 있다.Typically, transistors amplify or switch signals. Amplification of the signal is performed by the transistor adjusting the width of the moving channel of the majority carrier (ie, electron or hole) in accordance with the voltage on the reference electrode (eg gate electrode or base electrode). If the width of the moving channel of the multi-carrier is large, the amount of movement of the multi-carrier is increased to generate a signal of a relatively high voltage or a large current, while if the width of the moving channel of the multi-carrier is small, the moving amount of the multi-carrier is small, resulting in a relatively low voltage or A small current signal is generated. As the amount of movement of the plurality of carriers is adjusted according to the magnitude of the signal on the reference electrode, the transistor may output a voltage or current signal amplified in proportion to the magnitude of the signal on the reference electrode.

신호의 절환은 트랜지스터가 기준 전극 상의 전압에 따라 다수 캐리어의 이동 채널을 개폐함에 의해 달성된다. 다수 캐리어의 이동 채널이 개방되면 다수 캐리어가 이동하여 신호가 전달되는 반면, 다수 캐리어의 이동 채널이 폐쇄되면 다수 캐리어가 이동하지 못하여 신호가 차단된다. The switching of the signals is accomplished by the transistor opening and closing the moving channel of the multiple carriers in accordance with the voltage on the reference electrode. When the mobile channel of the multiple carriers is open, the multiple carriers move to transmit a signal, whereas when the mobile channel of the multiple carriers is closed, the multiple carriers cannot move and the signal is blocked.

신호의 증폭 및 절환 기능을 가지는 통상의 트랜지스터는 도 1에서와 같은 단면 구조로 가진다. 도 1에 도시된 바와 같이, 통상의 트랜지스터는 표면 상에 게이트 전극(12)이 형성된 절연 기판(10)을 구비한다. 이 기판(10) 표면에는 게이트 전극(12)을 덮는 절연막(14)이 형성된다. 이어서, 절연막(14)에는 반도체 물질층(16)이 형성된다. 이 반도체 물질층(16)은 N형 또는 P형 불순물을 포함하는 두 개의 제1 불순물 영역들 사이에 위치하는 P형 또는 N형 불순물을 포함하는 제2 불순물 영역을 구비한다. 반도체 물질층(16)의 제1 불순물 영역들 상에는 소스 및 드레인 전극(18A,18B)이 각각 형성된다. 소스 및 드레인 전극(18A,18B)은 서로 제2 불순물 영역의 길이 만큼 이격된다. 이들 소스 및 드레인 전극(18A,18B) 및 이들에 의해 노출된 반도체 물질층(16) 상에는 보호층(20)이 형성된다. 보호층(20) 상에는 콘택 홀들을 각각 경유하여 소스 및 드레인 전극(18A,18B)과 각각 전기적으 로 접속되는 소스 및 드레인 단자(또는 패드)(22A,22B)가 형성된다.A typical transistor having a signal amplification and switching function has a cross sectional structure as shown in FIG. As shown in FIG. 1, a typical transistor has an insulating substrate 10 having a gate electrode 12 formed on its surface. An insulating film 14 covering the gate electrode 12 is formed on the surface of the substrate 10. Subsequently, a semiconductor material layer 16 is formed on the insulating film 14. The semiconductor material layer 16 includes a second impurity region containing P-type or N-type impurities located between two first impurity regions containing N-type or P-type impurities. Source and drain electrodes 18A and 18B are formed on the first impurity regions of the semiconductor material layer 16, respectively. The source and drain electrodes 18A and 18B are spaced apart from each other by the length of the second impurity region. A protective layer 20 is formed on these source and drain electrodes 18A and 18B and the semiconductor material layer 16 exposed by them. On the protective layer 20, source and drain terminals (or pads) 22A and 22B are electrically connected to the source and drain electrodes 18A and 18B, respectively, via the contact holes.

이와 같은 구조의 트랜지스터는, 게이트 전극(12)과 소스 단자(22A) 사이에 또는 게이트 전극(12)과 드레인 단자(22B) 사이에 인가되는 순방향 바이어스 전압에 의하여 구동된다. 트랜지스터의 구동 시, 게이트 전극(12) 상부의 반도체 물질층(16)의 영역에 다수 캐리어의 이동(확산) 채널이 형성된다. 이 채널을 통하여 전자 또는 정공의 다수 캐리어가 소스 전극(18A) 또는 드레인 전극(18B)으로부터 드레인 전극(18B) 또는 소스 전극(18A) 쪽으로 이동된다. 이런 다수 캐리어의 이동에 의하여 신호가 전달될 수 있다. 또한, 다수 캐리어의 이동량은 게이트 전극 상의 전압 레벨에 따라 조절되어 신호의 증폭을 가능케 한다.The transistor having such a structure is driven by a forward bias voltage applied between the gate electrode 12 and the source terminal 22A or between the gate electrode 12 and the drain terminal 22B. When the transistor is driven, a multi-carrier moving (diffusion) channel is formed in the region of the semiconductor material layer 16 above the gate electrode 12. Through this channel, the majority carriers of electrons or holes are moved from the source electrode 18A or the drain electrode 18B toward the drain electrode 18B or the source electrode 18A. The signal can be transmitted by the movement of such multiple carriers. In addition, the amount of movement of the multiple carriers is adjusted according to the voltage level on the gate electrode to enable amplification of the signal.

트랜지스터의 구동 시, 소스 또는 드레인 전극(18A 또는 18B)으로부터 드레인 또는 소스 전극(18B 또는 18A) 쪽으로 이동되는 다수 캐리어 중 일부는 게이트 전극(14) 상의 전위에 의하여 절연막(16)에 포획된다. 절연막(16)에 포획되는 다수 캐리어의 량은 구동 시간이 누적됨에 따라 비선형적으로 증가한다. 절연막(16)에 포획된 다수 캐리어들에 의하여, 트랜지스터의 문턱 전압도 높아진다. 트랜지스터의 문턱 전압의 상승율은 도 2에서와 같이 구동 기간의 길어짐에 따라 비선형적으로 증가한다. 이렇게 문턱 전압이 높아짐에 따라 소스 전극(18A) 및 드레인 전극(18B) 사이에서 흐르는 전류 량도 감소한다. 이로 인하여, 트랜지스터는 신호를 절환 또는 증폭할 수 없게 된다. 결과적으로, 트랜지스터의 수명은 문턱 전압의 상승으로 인하여 제한될 수밖에 없다.When driving the transistor, some of the plurality of carriers moving from the source or drain electrode 18A or 18B toward the drain or source electrode 18B or 18A are captured in the insulating film 16 by the potential on the gate electrode 14. The amount of majority carriers trapped in the insulating film 16 increases nonlinearly as the driving time accumulates. Due to the large number of carriers trapped in the insulating film 16, the threshold voltage of the transistor is also increased. The rising rate of the threshold voltage of the transistor increases nonlinearly as the driving period becomes longer, as shown in FIG. As the threshold voltage increases, the amount of current flowing between the source electrode 18A and the drain electrode 18B also decreases. As a result, the transistor cannot switch or amplify the signal. As a result, the lifetime of the transistor is inevitably limited due to the rise of the threshold voltage.

트랜지스터의 제한된 수명은 트랜지스터를 이용하는 액정 표시 장치 및 전계 발광 표시 장치 등과 같은 전자 기기의 수명에 영향을 미칠 뿐만 아니라 전자 기기의 성능도 떨어뜨리는 요인으로 작용한다. 예를 들면, 액정 셀들 또는 발광 다이오드 셀들 각각을 구동하기 위해 트랜지스터를 이용하는 액정 패널 및 전계 발광 패널의 경우, 셀 구동용 트랜지스터의 문턱 전압이 높아짐에 의하여 표시 화상의 휘도가 떨어지게 된다. 나아가, 셀 구동용 트랜지스터의 문턴 전압이 한계 레벨 이상으로 높아질 때, 액정 패널 및 전계 발광 패널은 표시 패널로서의 수명을 다하게 된다.The limited lifetime of the transistor not only affects the lifetime of electronic devices such as liquid crystal display devices and electroluminescent display devices using the transistor, but also acts as a factor of degrading the performance of the electronic devices. For example, in the case of a liquid crystal panel and an electroluminescent panel using a transistor for driving each of the liquid crystal cells or the light emitting diode cells, the threshold voltage of the cell driving transistor is increased, so that the brightness of the display image is reduced. Furthermore, when the moon turn voltage of the cell driving transistor rises above the threshold level, the liquid crystal panel and the electroluminescent panel run out as a display panel.

따라서, 본 발명의 목적은 반 영구적으로 사용될 수 있는 트랜지스터와 그 구동 방법 및 제조 방법을 제공함에 있다.Accordingly, it is an object of the present invention to provide a transistor that can be used semi-permanently, a method of driving the same, and a method of manufacturing the same.

본 발명의 다른 목적은 신호의 증폭 및 절환 특성을 영구적으로 유지하기에 적합한 트랜지스터와 그 구동 방법 및 그 제조 방법을 제공함에 있다.Another object of the present invention is to provide a transistor suitable for maintaining the amplification and switching characteristics of a signal permanently, a driving method thereof, and a manufacturing method thereof.

상기 목적을 달성하기 위한 본 발명의 일면에 따른 실시 예의 트랜지스터는 도전 기판과, 상기 도전 기판 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 게이트 전극과, 상기 게이트 전극 및 상기 제1 절연막의 노출부에 형성된 제2 절연막과, 상기 제2 절연막 상에 형성된 반도체 물질층과, 상기 반도체 물질층 상에 서로 이격되게 형성된 제1 및 제2 확산 전극을 구비하고, 상기 도전 기판은 도전막이 형성된 절연 기판을 포함할 수 있다.In accordance with an aspect of the present invention, a transistor includes a conductive substrate, a first insulating film formed on the conductive substrate, a gate electrode formed on the first insulating film, the gate electrode, and the first insulating film. And a second insulating film formed on the exposed portion of the semiconductor film, a semiconductor material layer formed on the second insulating film, and first and second diffusion electrodes formed on the semiconductor material layer to be spaced apart from each other. It may include an insulating substrate.

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본 발명의 다른 일면에 따른 실시 예의 트랜지스터의 구동 방법은, 도전 기판을 마련하는 단계와, 상기 도전 기판 상에 제1 절연막을 형성하는 단계와, 상기 제1 절연막 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 및 상기 제1 절연막의 노출부에 제2 절연막을 형성하는 단계와, 상기 제2 절연막 상에 반도체 물질층을 형성하는 단계와, 상기 반도체 물질층 상에 서로 이격되게 제1 및 제2 확산 전극을 형성하는 단계를 포함하고,상기 도전 기판의 마련하는 단계는 절연 기판을 준비하는 단계와, 상기 절연 기판 상에 도전층을 형성하는 단계를 포함할 수 있다.In another embodiment, a method of driving a transistor may include providing a conductive substrate, forming a first insulating film on the conductive substrate, and forming a gate electrode on the first insulating film; Forming a second insulating film on an exposed portion of the gate electrode and the first insulating film, forming a semiconductor material layer on the second insulating film, and spaced apart from each other on the semiconductor material layer; And forming a diffusion electrode, and preparing the conductive substrate may include preparing an insulating substrate and forming a conductive layer on the insulating substrate.

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상기 목적들 외에 본 발명의 다른 목적들, 다른 특징들 및 다른 이점들은 첨부한 도면과 결부된 실시 예의 상세한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects, other features, and other advantages of the present invention will become apparent from the detailed description of the embodiments with reference to the attached drawings.

이하, 본 발명의 실시 예가 첨부된 도면들과 결부되어 상세하게 설명될 것이다.Best Mode for Carrying Out the Invention Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 실시 예에 따른 트랜지스터의 구조를 설명하는 단면도이다. 도 3의 트랜지스터는 제1 절연막(32)이 표면에 형성된 도전 기판(30)을 구비한다. 제1 절연막(32) 상에는 게이트 전극(34)가 형성된다. 도전 기판(30)으로는 스태인레스 스틸(Stainless Steel)로 된 기판이 사용될 것이다. 제1 절연막(32)는 평탄화된 표면을 가진다. 제1 절연막(32)는 도전 기판(30)에 정극성 또는 부극성의 전압이 인가될 때 게이트 전극(34)에 부극성 또는 정극성의 전압이 대전될 수 있도록 일정한 유전율을 가진다. 이를 위하여, 제1 절연막(32)는 BCB, 아크리릭 폴리머(Acrylic Polymer) 및 폴리이미드(Polyimide) 등과 같은 유기 물질 중 어느 하나 또는 질화 실리콘(SiNx) 및 산화 실리콘(SiO2) 등과 같은 무기 물질 중 어느 하나를 도전 기판(30) 상에 코팅함에 의해 형성된다. 게이트 전극(34)는 제1 절연막(32) 상에 도전 물질이 증착하고 그 증착된 도전 물질이 패턴닝 됨에 의하여 형성된다.3 is a cross-sectional view illustrating a structure of a transistor according to an embodiment of the present invention. The transistor of FIG. 3 includes a conductive substrate 30 having a first insulating film 32 formed on its surface. The gate electrode 34 is formed on the first insulating film 32. As the conductive substrate 30, a substrate made of stainless steel may be used. The first insulating film 32 has a planarized surface. The first insulating layer 32 has a constant dielectric constant so that the negative or positive voltage can be charged to the gate electrode 34 when the positive or negative voltage is applied to the conductive substrate 30. To this end, the first insulating layer 32 may be any one of organic materials such as BCB, acrylic polymer, and polyimide, or any one of inorganic materials such as silicon nitride (SiNx) and silicon oxide (SiO 2). It is formed by coating one onto the conductive substrate 30. The gate electrode 34 is formed by depositing a conductive material on the first insulating layer 32 and patterning the deposited conductive material.

게이트 전극(34) 및 그에 의해 노출된 제1 절연막(32) 상에는 제2 절연막(36)이 형성된다. 제2 절연막(36) 상에는 반도체 물질층(38)이 형성된다. 제2 절연막(36)은 게이트 전극(34)와 반도체 물질층(38)을 전기적으로 연결되지 않게 한다. 이러한 제2 절연막(36)도 제1 절연막(32)와 같은 물질 및 동일한 방법으로 형성된다. 반도체 물질층(38)은 게이트 전극(34) 상부에 형성된 N형 또는 P형의 불순물이 포함된 제1 불순물 영역(도시하지 않음)과 이 제1 불순물 영역의 양 옆에 형성된 P형 또는 N형 불순물 영역(도시하지 않음)을 구비한다. 제2 불순물 영역들은 각각 소스 또는 드레인 확산 영역과 드레인 또는 소스 확산 영역으로 사용된다. 이들 불순물 영역들을 가지는 반도체 물질층(38)은 진성 제2 절연막(36) 상에 반도체 물질을 증착하는 공정과 증착된 반도체 물질층에 N형 불순물 및 P형 불순물을 교대로 주입하는 공정에 의해서 마련될 수 있다. 다른 방법으로, 반도체 물질층(38)은 N형 또는 P형 불순물이 포함된 제1 불순물 반도체 물질층과 P형 또는 N형 불순물이 포함된 제2 불순물 반도체 물질층을 증착 공정에 의하여 연속적으로 형성하고 제2 불순물 반도체 물질층을 패터닝 함에 의하여 형성될 수도 있다.The second insulating film 36 is formed on the gate electrode 34 and the first insulating film 32 exposed thereby. The semiconductor material layer 38 is formed on the second insulating layer 36. The second insulating layer 36 prevents the gate electrode 34 and the semiconductor material layer 38 from being electrically connected to each other. The second insulating film 36 is also formed of the same material and the same method as the first insulating film 32. The semiconductor material layer 38 includes a first impurity region (not shown) containing N-type or P-type impurities formed on the gate electrode 34 and P-type or N-type formed on both sides of the first impurity region. Impurity regions (not shown) are provided. The second impurity regions are used as source or drain diffusion regions and drain or source diffusion regions, respectively. The semiconductor material layer 38 having these impurity regions is provided by a process of depositing a semiconductor material on the intrinsic second insulating film 36 and a process of alternately injecting N-type impurities and P-type impurities into the deposited semiconductor material layer. Can be. Alternatively, the semiconductor material layer 38 continuously forms a first impurity semiconductor material layer containing N-type or P-type impurities and a second impurity semiconductor material layer containing P-type or N-type impurities by a deposition process. And by patterning the second impurity semiconductor material layer.

반도체 물질층(38) 상에는 제1 및 제2 확산 전극(40A,40B)가 일정한 간격 이격되게 형성된다. 제1 및 제2 확산 전극(40A)은 제2 불순물 영역들 상에 각각 위치한다. 제1 확산 전극(40A)는 소스 또는 드레인 전극으로, 제2 확산 전극(40B)는 드레인 또는 소스 전극으로 이용된다. 제1 및 제2 확산 전극(40A,40B) 간의 간격은 제1 불순물 영역의 길이에 해당한다. 이들 확산 전극들(40A,40B)는 반도체 물질층(38) 상에 도전 물질을 증착하는 공정과 증착된 도전 물질을 패턴닝하는 공정에 의하여 형성된다. 이들 확산 전극들(40A,40B) 및 이들에 사이로 노출되는 반도체 물질층(38)(즉, 제1 불순물 영역) 상에는 보호층(42)이 형성된다. 이어서, 보호층(42)에는 제1 및 제2 확산 전극(40A,40B) 각각의 일부를 노출시키는 콘택 홀들이 형성된다. 보호층(42)은 질화 실리콘(SiNx)와 같은 무기 물질을 확산 전극들(40A,40B) 및 노출된 반도체 물질층(38)의 표면에 코팅함에 의하여 평탄한 표면을 가지게 형성된다. 제1 및 제2 확산 단자(44A,44B)가 보호층(42) 상에 서로 이격되게 형성된다. 제1 및 제2 확산 단자(44A,44B)는 대응하는 콘택 홀을 경유하여 대응하는 확산 전극(40A 또는 40B)과 전기적으로 연결된다. 이들 확산 단자들(44A,44B)은, 콘택 홀들이 매립되게 도전 물질을 보호층(42) 상에 증착하는 공정 및 증착된 도전 물질층을 패터닝하는 공정을 통하여 마련된다. 이러한 구조의 트랜지스터는, 도 4에 도시된 바와 같이, 순방향 바이어스 전압에 응답하는 구동 모드와 역방향 바이어스 전압에 응답하는 리프레쉬 모드로 작동한다.The first and second diffusion electrodes 40A and 40B are formed on the semiconductor material layer 38 so as to be spaced apart at regular intervals. The first and second diffusion electrodes 40A are positioned on the second impurity regions, respectively. The first diffusion electrode 40A is used as a source or drain electrode, and the second diffusion electrode 40B is used as a drain or source electrode. The gap between the first and second diffusion electrodes 40A and 40B corresponds to the length of the first impurity region. These diffusion electrodes 40A and 40B are formed by depositing a conductive material on the semiconductor material layer 38 and by patterning the deposited conductive material. A protective layer 42 is formed on the diffusion electrodes 40A and 40B and the semiconductor material layer 38 (that is, the first impurity region) exposed therebetween. Subsequently, contact holes are formed in the protective layer 42 to expose portions of each of the first and second diffusion electrodes 40A and 40B. The protective layer 42 is formed to have a flat surface by coating an inorganic material such as silicon nitride (SiNx) on the surfaces of the diffusion electrodes 40A and 40B and the exposed semiconductor material layer 38. First and second diffusion terminals 44A and 44B are formed on the protective layer 42 to be spaced apart from each other. The first and second diffusion terminals 44A and 44B are electrically connected to corresponding diffusion electrodes 40A or 40B via corresponding contact holes. These diffusion terminals 44A and 44B are provided through a process of depositing a conductive material on the protective layer 42 so as to fill contact holes, and patterning the deposited conductive material layer. The transistor of this structure operates in a driving mode in response to the forward bias voltage and a refresh mode in response to the reverse bias voltage, as shown in FIG.

트랜지스터의 구동 모드에서는, 게이트 전극(34) 및 제2 확산 단자(44B) 사이에 순방향 바이어스 전압이 공급된다. 게이트 전극(34) 상부의 반도체 물질 층(38)의 영역에 다수 캐리어의 이동(확산) 채널이 형성된다. 이 채널을 통하여 전자 또는 정공의 다수 캐리어가 제1 또는 제2 확산 전극(40A 또는 40B)으로부터 제2 또는 제1 확산 전극(40B 또는 40A) 쪽으로 이동된다. 이런 다수 캐리어의 이동에 의하여 신호가 전달될 수 있다. 또한, 다수 캐리어의 이동량은 게이트 전극 상의 전압 레벨에 따라 조절되어 신호의 증폭을 가능케 한다. 이렇게 이 순방향 바이어스 전압이 공급되는 기간이 경과됨에 따라 트랜지스터의 문턱 전압은 비선형적으로 높아지게 된다. 이 문턱 전압의 상승률은 순방향 바이어스 전압의 공급 기간이 길어짐에 따라 도 2에 도시된 바와 같이 비선형적으로 커진다. 도 2에 도시된 바와 같은 트랜지스터의 문턱 전압의 상승률은 수식 1을 통하여 산출될 수 있다.In the driving mode of the transistor, a forward bias voltage is supplied between the gate electrode 34 and the second diffusion terminal 44B. A multi-carrier moving (diffusion) channel is formed in the region of the semiconductor material layer 38 over the gate electrode 34. Through this channel, a majority carrier of electrons or holes is moved from the first or second diffusion electrode 40A or 40B toward the second or first diffusion electrode 40B or 40A. The signal can be transmitted by the movement of such multiple carriers. In addition, the amount of movement of the multiple carriers is adjusted according to the voltage level on the gate electrode to enable amplification of the signal. As such a period during which the forward bias voltage is supplied, the threshold voltage of the transistor becomes nonlinearly high. The rate of increase of this threshold voltage increases nonlinearly as shown in FIG. 2 as the supply period of the forward bias voltage becomes longer. The rising rate of the threshold voltage of the transistor as shown in FIG. 2 may be calculated through Equation 1.

[수식 1][Equation 1]

△Vth = A(Vg - Vth)^α t^β ΔVth = A (Vg-Vth) ^α t ^β

수식 1에서, "A"는 상수, "Vg"는 게이트 전압, "Vth"는 초기 문턱 전압, "t"는 순방향 바이어스 전압의 공급 기간, 그리고 "α" 및 "β"는 지수이다.In Equation 1, "A" is a constant, "Vg" is a gate voltage, "Vth" is an initial threshold voltage, "t" is a supply period of a forward bias voltage, and "α" and "β" are exponents.

반면, 트랜지스터의 리프레쉬 모드에서는, 도전 기판(30) 및 제2 확산 단자(44B) 사이에는 역방향 바이어스 전압이 공급된다. 도전 기판(30)과 제2 확산 단자(44B) 사이에 역방향 바이어스 전압에 의하여, 트랜지스터에는 도 5에 도시된 바 와 같이 전위차 분포가 나타난다. 도전 기판(30) 상의 전압에 의하여 게이트 전극(34)에 전압이 대전되기 때문에 게이트 전극(34) 및 제2 확산 전극(40B) 사이에도 역방향 바이어스 전압이 인가되게 된다. 도 6에 따르면, 도전 기판(30)과 제2 확산 단자(44B)(즉, 제2 확산 전극(40B) 사이에 40V의 역방향 바이어스 전압이 공급되면, 게이트 전극(34)와 제2 확산 전극(40B) 사이에 15V의 역방향 바이어스 전압이 유기되는 것을 알 수 있다. 이 역방향 바이어스 전압에 의하여 제2 절연막(36)에 포획된 다수 캐리어들(전자 또는 정공)이 반도체 물질층(38)을 경유하여 제1 및 제2 확산 전극(40A,40B) 쪽으로 이동된다. 제2 절연막(36)으로부터 제1 및 제2 확산 전극(40A,40B) 쪽으로 이동하는 다수 캐리어에 의하여, 트랜지스터의 문턱 전압은 역방향 바이어스 전압의 공급 기간에 따라 비선형적으로 낮아진다. 역방향 바이어스 전압의 공급 기간에 따른 문턱 전압의 감소률은 도 6에서의 "RFV1" 및 "RFV2"과 같이 나타난다. 도 6에 있어서, "RFV1"은 25V의 역방향 바이어스 전압이 도전 기판(30)과 제2 확산 단자(44B)에 공급된 경우에 트랜지스터의 문턴 전압의 감소률의 변화를 나타내고, "RFV2"는 30V의 역방향 바이어스 전압이 도전 기판(30)과 제2 확산 단자(44B)에 공급된 경우에 트랜지스터의 문턱 전압의 감소률의 변화를 나타낸다. 도 6에서 알 수 있듯이, 역방향 바이어스 전압의 레벨을 조절하여 트랜지스터의 문턱 전압을 초기 레벨로 복원하는 기간이 짧아지거나 길어질 수 있다.On the other hand, in the refresh mode of the transistor, a reverse bias voltage is supplied between the conductive substrate 30 and the second diffusion terminal 44B. Due to the reverse bias voltage between the conductive substrate 30 and the second diffusion terminal 44B, the potential difference distribution appears in the transistor as shown in FIG. Since the voltage is charged to the gate electrode 34 by the voltage on the conductive substrate 30, the reverse bias voltage is also applied between the gate electrode 34 and the second diffusion electrode 40B. According to FIG. 6, when a reverse bias voltage of 40 V is supplied between the conductive substrate 30 and the second diffusion terminal 44B (that is, the second diffusion electrode 40B), the gate electrode 34 and the second diffusion electrode ( It can be seen that a reverse bias voltage of 15 V is induced between 40B. A large number of carriers (electrons or holes) trapped in the second insulating film 36 by the reverse bias voltage pass through the semiconductor material layer 38. The first and second diffusion electrodes 40A and 40B are moved toward the side, and by the multiple carriers moving from the second insulating film 36 toward the first and second diffusion electrodes 40A and 40B, the threshold voltage of the transistor is reverse biased. The reduction rate of the threshold voltage according to the supply period of the reverse bias voltage is shown as "RFV1" and "RFV2" in Fig. 6. In Fig. 6, "RFV1" is 25V. Reverse bias voltage of the conductive substrate 30 And a decrease in the rate of decrease of the mutton voltage of the transistor when supplied to the second diffusion terminal 44B, and " RFV2 " is a reverse bias voltage of 30V supplied to the conductive substrate 30 and the second diffusion terminal 44B. In this case, the decrease rate of the threshold voltage of the transistor is shown in Fig. 6. As can be seen in Fig. 6, the period for restoring the threshold voltage of the transistor to the initial level by adjusting the level of the reverse bias voltage can be shortened or longer.

이와 같이, 본 발명에 따른 트랜지스터는 신호의 증폭 및 전달을 위해 사용되는 게이트, 소스 및 드레인 전극들 외에 별도의 리프레쉬 전극을 마련하여 구동 모드와 리프레쉬 모드로 구동될 수 있다. 이에 따라, 구동 모드의 기간에 상승되는 문턱 전압이 리프레쉬 모드의 기간 동안에 초기 레벨로 복원될 수 있다. 이 결과, 트랜지스터가 영구적으로 사용될 수 있음과 아울러 문턱 전압의 특성을 지속적으로 유지할 수 있다.As described above, the transistor according to the present invention may be driven in the driving mode and the refresh mode by providing a separate refresh electrode in addition to the gate, source and drain electrodes used for amplifying and transferring the signal. Accordingly, the threshold voltage rising in the period of the driving mode can be restored to the initial level during the period of the refresh mode. As a result, the transistor can be used permanently, and the characteristics of the threshold voltage can be maintained continuously.

도 7은 본 발명의 다른 실시 예에 따른 트랜지스터의 구조를 설명하는 도면이다. 도 7의 트랜지스터는, 제2 확산 단자(44B)가 제2 확산 전극(40B)와 동일한 크기로 형성됨과 아울러 제1 및 제2 확산 단자들(44A,44B) 사이에 리프레쉬 단자(44C)가 형성된 것을 제외하고는, 도 3의 트랜지스터와 동일한 구조를 가진다. 도 3의 트랜지스터에 포함된 것들과 동일한 기능, 구조 및 작용 효과를 가지는 도 7에 도시된 구성요소들은 동일한 명칭 및 인용 부호로 참조될 것이다. 이에 더하여, 도 7에 도시된 구성 요소들 중 도 3의 설명을 통하여 이미 명백하게 드러난 구성 요소들에 대한 상세한 설명은 생략될 것이다.7 is a view for explaining the structure of a transistor according to another embodiment of the present invention. In the transistor of FIG. 7, the second diffusion terminal 44B has the same size as the second diffusion electrode 40B, and the refresh terminal 44C is formed between the first and second diffusion terminals 44A and 44B. Except for this, it has the same structure as the transistor of FIG. Components shown in FIG. 7 having the same functions, structures, and operational effects as those included in the transistors of FIG. 3 will be referred to by the same names and reference numerals. In addition, detailed descriptions of components already shown through the description of FIG. 3 among the components illustrated in FIG. 7 will be omitted.

도 7에 도시된 제1 및 제2 확산 단자들(44A,44B)는, 도 3에서와 마찬가지로, 대응하는 콘택 홀을 경유하여 대응하는 확산 전극(40A 또는 40B)과 전기적으로 연결된다. 리프레쉬 단자(44C)는 게이트 전극(34)과 중첩되되 제1 및 제2 확산 전극들(40A,40B)와도 부분적으로 중첩될 수 있는 크기로 형성된다. 이들 제1 및 제2 확산 단자들(44A,44B)과 리프레쉬 전극(44C)은, 콘택 홀들이 매립되게 도전 물질을 보호층(42) 상에 증착하는 공정 및 증착된 도전 물질층을 패터닝하는 공정을 통하여 마련된다. 이러한 구조의 트랜지스터도, 도 4에 도시된 바와 같이, 순방향 바이어스 전압에 응답하는 구동 모드와 역방향 바이어스 전압에 응답하는 리프레쉬 모드로 작동한다.The first and second diffusion terminals 44A and 44B shown in FIG. 7 are electrically connected to the corresponding diffusion electrodes 40A or 40B via the corresponding contact holes as in FIG. 3. The refresh terminal 44C is formed to have a size overlapping with the gate electrode 34 and partially overlapping the first and second diffusion electrodes 40A and 40B. These first and second diffusion terminals 44A and 44B and the refresh electrode 44C are formed by depositing a conductive material on the protective layer 42 so as to fill contact holes, and patterning the deposited conductive material layer. Provided through. Transistors of this structure also operate in a driving mode in response to the forward bias voltage and a refresh mode in response to the reverse bias voltage, as shown in FIG.

트랜지스터의 구동 모드에서는, 게이트 전극(34) 및 제2 확산 단자(44B) 사이에 순방향 바이어스 전압이 공급된다. 게이트 전극(34) 상부의 반도체 물질층(38)의 영역에 다수 캐리어의 이동(확산) 채널이 형성된다. 이 채널을 통하여 전자 또는 정공의 다수 캐리어가 제1 또는 제2 확산 전극(40A 또는 40B)으로부터 제2 또는 제1 확산 전극(40B 또는 40A) 쪽으로 이동된다. 이런 다수 캐리어의 이동에 의하여 신호가 전달될 수 있다. 또한, 다수 캐리어의 이동량은 게이트 전극 상의 전압 레벨에 따라 조절되어 신호의 증폭을 가능케 한다. 이렇게 이 순방향 바이어스 전압이 공급되는 기간이 경과됨에 따라 트랜지스터의 문턱 전압은 비선형적으로 높아지게 된다. 이 문턱 전압의 상승률은 순방향 바이어스 전압의 공급 기간이 길어짐에 따라 도 2에 도시된 바와 같이 비선형적으로 커진다. 도 2에 도시된 바와 같은 트랜지스터의 문턱 전압의 상승률은 수식 1을 통하여 산출될 수 있다.In the driving mode of the transistor, a forward bias voltage is supplied between the gate electrode 34 and the second diffusion terminal 44B. A multi-carrier moving (diffusion) channel is formed in the region of the semiconductor material layer 38 above the gate electrode 34. Through this channel, a majority carrier of electrons or holes is moved from the first or second diffusion electrode 40A or 40B toward the second or first diffusion electrode 40B or 40A. The signal can be transmitted by the movement of such multiple carriers. In addition, the amount of movement of the multiple carriers is adjusted according to the voltage level on the gate electrode to enable amplification of the signal. As such a period during which the forward bias voltage is supplied, the threshold voltage of the transistor becomes nonlinearly high. The rate of increase of this threshold voltage increases nonlinearly as shown in FIG. 2 as the supply period of the forward bias voltage becomes longer. The rising rate of the threshold voltage of the transistor as shown in FIG. 2 may be calculated through Equation 1.

반면, 트랜지스터의 리프레쉬 모드에서는, 도전 기판(30) 및 리프레쉬 단자(44C) 사이에는 역방향 바이어스 전압이 공급된다. 도전 기판(30)과 리프레쉬 단자(44C) 사이에 역방향 바이어스 전압에 의하여, 트랜지스터에는 도 8에 도시된 바와 같이 전위차 분포가 나타난다. 도전 기판(30) 상의 전압에 의하여 게이트 전극(34)에 정극성 또는 부극성의 전압이 대전되는 한편, 리프레쉬 단자(44C) 상의 전압에 의하여 제1 및 제2 확산 전극(40A,40B)에는 게이트 전극(34) 상의 대전 전압과 상반된 극성이 대전된다. 이에 따라, 게이트 전극(34)과 제1 및 제2 확산 전 극(40B) 사이에도 역방향 바이어스 전압이 인가되게 된다. 이 역방향 바이어스 전압에 의하여 제2 절연막(36)에 포획된 다수 캐리어들(전자 또는 정공)이 반도체 물질층(38)을 경유하여 제1 및 제2 확산 전극(40A,40B) 쪽으로 이동된다. 제2 절연막(36)으로부터 제1 및 제2 확산 전극(40A,40B) 쪽으로 이동하는 다수 캐리어에 의하여, 트랜지스터의 문턱 전압은 역방향 바이어스 전압의 공급 기간에 따라 비선형적으로 낮아진다. 역방향 바이어스 전압의 공급 기간에 따른 문턱 전압의 감소률은 6에서의 "RFV1" 및 "RFV2"와 같이 나타난다. 도 6에서 알 수 있듯이, 역방향 바이어스 전압의 레벨을 조절하여 트랜지스터의 문턱 전압을 초기 레벨로 복원하는 기간이 짧아지거나 길어질 수 있다.In contrast, in the refresh mode of the transistor, a reverse bias voltage is supplied between the conductive substrate 30 and the refresh terminal 44C. Due to the reverse bias voltage between the conductive substrate 30 and the refresh terminal 44C, the potential difference distribution appears in the transistor as shown in FIG. The positive or negative voltage is charged to the gate electrode 34 by the voltage on the conductive substrate 30, while the gate is provided to the first and second diffusion electrodes 40A and 40B by the voltage on the refresh terminal 44C. The polarity opposite to the charging voltage on the electrode 34 is charged. Accordingly, the reverse bias voltage is applied between the gate electrode 34 and the first and second diffusion electrodes 40B. The plurality of carriers (electrons or holes) trapped in the second insulating film 36 are moved toward the first and second diffusion electrodes 40A and 40B via the semiconductor material layer 38 by the reverse bias voltage. Due to the multiple carriers moving from the second insulating film 36 toward the first and second diffusion electrodes 40A and 40B, the threshold voltage of the transistor is lowered nonlinearly with the supply period of the reverse bias voltage. The reduction rate of the threshold voltage according to the supply period of the reverse bias voltage is shown as " RFV1 " and " RFV2 " As can be seen in Figure 6, the period of restoring the threshold voltage of the transistor to the initial level by adjusting the level of the reverse bias voltage can be shortened or long.

이에 더하여, 본 발명의 다른 실시 예의 트랜지스터는, 구동 In addition, the transistor of another embodiment of the present invention is driven. 모드용For mode 전극들과 With electrodes 리프레쉬Refresh 모드용For mode 전극들이 별도로 마련되기 때문에, 매트릭스 형태로 반복 배열되어야 하는 평판 패널(예를 들면, Since the electrodes are provided separately, a flat panel (e.g., 전계Field 발광 패널 및 액정 패널)에 유용하다. 평판 패널에 사용될 경우, 반복 배열된 트랜지스터의 Light emitting panel and liquid crystal panel). When used in flat panel panels of repeating transistors 리프레쉬Refresh 단자들(44C)는Terminals 44C 공통적으로equally 접지되어 추가적인 회로의 구성을 Grounded for additional circuitry 최소화 된다Is minimized ..

상술한 바와 같이, 본 발명에 따른 트랜지스터는, 신호의 증폭 및 전달을 위해 사용되는 게이트, 소스 및 드레인 전극들 외에 별도의 리프레쉬 전극을 구비하기 때문에, 구동 모드와 리프레쉬 모드로 구동될 수 있다. 이에 따라, 구동 모드의 기간에 상승되는 문턱 전압이 리프레쉬 모드의 기간 동안에 초기 레벨로 복원될 수 있다. 이 결과, 트랜지스터가 영구적으로 사용될 수 있음과 아울러 문턱 전압의 특성을 지속적으로 유지할 수 있다. 나아가, 본 발명에 따른 트랜지스터는 자신이 사용되는 전계 발광 패널 및 액정 패널을 포함한 전자기기의 수명을 연장시킬 수 있음과 아울러 전자 기기의 성능을 일정하게 유지시킬 수도 있다.As described above, the transistor according to the present invention may be driven in a driving mode and a refresh mode because the transistor includes a separate refresh electrode in addition to the gate, source, and drain electrodes used for amplifying and transferring the signal. Accordingly, the threshold voltage rising in the period of the driving mode can be restored to the initial level during the period of the refresh mode. As a result, the transistor can be used permanently, and the characteristics of the threshold voltage can be maintained continuously. Furthermore, the transistor according to the present invention can extend the life of electronic devices including the electroluminescent panel and the liquid crystal panel in which the transistor is used, and can also keep the performance of the electronic device constant.

이상과 같이, 본 발명이 도 3 및 도 7에 도시된 실시 예들로 국한하여 설명되었으나, 본 발명이 속하는 기술 분야에 대한 통상의 지식을 가진 자라면 본 발명의 기술적 사상 및 범위를 일탈하지 않으면서 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 예를 들면, 도 3 및 도 7에 도시된 도전 기판 대신에 도전층이 형성된 절연기판(예를 들면, 유리 기판)이 사용하여 본 발명의 다른 실시 예를 구성할 수 있다는 것을, 본 발명이 속하는 기술 분야에 대한 통상의 지식을 가진 자라면 누구나 알 수 있을 것이다. 따라서, 본 발명의 기술적인 범위 및 특징들은 실시 예의 설명에 국한될 수는 없고 첨부된 특허청구의 범위에 기재된 사항에 의하여 설정되어야 할 것이다.As described above, the present invention has been described with reference to the embodiments illustrated in FIGS. 3 and 7, but a person having ordinary knowledge in the technical field to which the present invention belongs does not depart from the spirit and scope of the present invention. It will be apparent that various modifications, changes and equivalent other embodiments are possible. For example, an insulating substrate (for example, a glass substrate) having a conductive layer instead of the conductive substrates shown in FIGS. 3 and 7 may be used to constitute another embodiment of the present invention. Anyone with ordinary knowledge in the technical field will know. Accordingly, the technical scope and features of the present invention should not be limited to the description of the embodiments, but should be set by the matters set forth in the appended claims.

Claims

도전 기판;Conductive substrates;

상기 도전 기판 상에 형성된 제1 절연막;A first insulating film formed on the conductive substrate;

상기 제1 절연막 상에 형성된 게이트 전극;A gate electrode formed on the first insulating film;

상기 게이트 전극 및 상기 제1 절연막의 노출부에 형성된 제2 절연막;A second insulating film formed on an exposed portion of the gate electrode and the first insulating film;

상기 제2 절연막 상에 형성된 반도체 물질층; 및A semiconductor material layer formed on the second insulating film; And

상기 반도체 물질층 상에 서로 이격되게 형성된 제1 및 제2 확산 전극을 구비하고,First and second diffusion electrodes formed on the semiconductor material layer to be spaced apart from each other,

상기 도전 기판은 도전막이 형성된 절연 기판을 포함하는 트랜지스터.The conductive substrate includes an insulating substrate on which a conductive film is formed.

제 1 항에 있어서,The method of claim 1,

상기 제1 및 제2 확산 전극과 상기 반도체 물질층의 노출부에 형성된 보호층; 및 상기 제1 및 제2 확산 전극과 중첩되게 상기 보호층 상에 형성된 리프레쉬 전극을 추가로 구비하는 것을 특징으로 하는 트랜지스터.Protective layers formed on exposed portions of the first and second diffusion electrodes and the semiconductor material layer; And a refresh electrode formed on the protective layer to overlap the first and second diffusion electrodes.

제 2 항에 있어서, The method of claim 2,

상기 보호층을 경유하여 상기 제1 및 제2 확산 전극과 각각 연결되게 상기 보호층 상에 형성되는 제1 및 제2 확산 단자를 포함하는 것을 특징으로 하는 트랜지스터.And first and second diffusion terminals formed on the protective layer to be connected to the first and second diffusion electrodes, respectively, via the protective layer.

제 3 항에 있어서, The method of claim 3, wherein

상기 제1 및 제2 확산 단자 중 어느 하나가 상기 리프레쉬 전극과 연결된 것을 특징으로 하는 트랜지스터.And any one of the first and second diffusion terminals is connected to the refresh electrode.

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제 1 항의 트랜지스터의 상기 제1 및 제2 확산 전극 중 어느 하나와 상기 도전 기판 사이에 전압을 공급하는 단계;Supplying a voltage between any one of the first and second diffusion electrodes of the transistor of claim 1 and the conductive substrate;

상기 제2 절연막으로부터 상기 반도체 물질층 쪽으로 캐리어를 이동시키는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 구동 방법.Moving a carrier from the second insulating film toward the semiconductor material layer.

제 6 항에 있어서,The method of claim 6,

상기 전압 공급 단계는 역방향 바이어스 전압을 공급하는 것을 특징으로 하 는 트랜지스터의 구동 방법.And the voltage supplying step supplies a reverse bias voltage.

도전 기판을 마련하는 단계;Providing a conductive substrate;

상기 도전 기판 상에 제1 절연막을 형성하는 단계;Forming a first insulating film on the conductive substrate;

상기 제1 절연막 상에 게이트 전극을 형성하는 단계;Forming a gate electrode on the first insulating film;

상기 게이트 전극 및 상기 제1 절연막의 노출부에 제2 절연막을 형성하는 단계;Forming a second insulating film on an exposed portion of the gate electrode and the first insulating film;

상기 제2 절연막 상에 반도체 물질층을 형성하는 단계;Forming a semiconductor material layer on the second insulating film;

상기 반도체 물질층 상에 서로 이격되게 제1 및 제2 확산 전극을 형성하는 단계를 포함하고,Forming first and second diffusion electrodes on the semiconductor material layer spaced apart from each other;

상기 도전 기판의 마련하는 단계는 절연 기판을 준비하는 단계; 및The preparing of the conductive substrate may include preparing an insulating substrate; And

상기 절연 기판 상에 도전층을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.Forming a conductive layer on the insulating substrate.

제 8 항에 있어서,9. The method of claim 8,

상기 제1 및 제2 확산 전극 및 상기 반도체 물질층의 노출부에 보호층을 형성하는 단계; 및Forming a protective layer on exposed portions of the first and second diffusion electrodes and the semiconductor material layer; And

상기 보호층 상에 제1 및 제2 확산 단자를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.And forming first and second diffusion terminals on the passivation layer.

제 9 항에 있어서, 상기 제1 및 제2 확산 전극은 상기 제1 및 제2 확산 단자와 충분하게 중첩될 수 있는 크기로 형성되는 것을 특징으로 하는 트랜지스터의 제조 방법.10. The method of claim 9, wherein the first and second diffusion electrodes are formed to have a size that can sufficiently overlap the first and second diffusion terminals.

제 10 항에 있어서, 상기 제1 및 제2 확산 전극은 상기 게이트 전극과 부분 중첩되는 크기로 형성된 것을 특징으로 하는 트랜지스터의 제조 방법.The method of claim 10, wherein the first and second diffusion electrodes are formed to have a size partially overlapping with the gate electrode.

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