KR101318753B1 - Organic Light Emitting Display - Google Patents
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Abstract
본 발명은, 제1기판과 상기 제1기판과 대향하는 제2기판; 제1기판 상에 위치하는 트랜지스터; 트랜지스터 상에 위치하며 트랜지스터에 포함된 소오스 또는 드레인에 연결된 제1콘택 전극; 제2기판 상에 위치하는 서브 픽셀; 및 서브 픽셀에 포함된 상부 전극이 제1콘택 전극과 접촉하도록 돌출된 제1스페이서를 포함하되, 제1스페이서의 상부 표면 면적은 서브 픽셀의 상부 표면 면적 대비 0.5% ~ 20%인 것을 특징으로 하는 유기전계발광표시장치를 제공한다.The present invention includes a first substrate and a second substrate facing the first substrate; A transistor positioned on the first substrate; A first contact electrode on the transistor and connected to a source or a drain included in the transistor; A sub pixel on the second substrate; And a first spacer protruding from the upper electrode included in the sub pixel to contact the first contact electrode, wherein the upper surface area of the first spacer is 0.5% to 20% of the upper surface area of the sub pixel. An organic light emitting display device is provided.
유기전계발광표시장치, 스페이서, 면적 Organic light emitting display device, spacer, area
Description
본 발명은 유기전계발광표시장치에 관한 것이다.The present invention relates to an organic light emitting display.
유기전계발광표시장치에 사용되는 유기전계발광소자는 기판 상에 위치하는 두 개의 전극 사이에 발광층이 형성된 자발광소자였다.An organic light emitting display device used in an organic light emitting display device is a self-light emitting device having a light emitting layer formed between two electrodes positioned on a substrate.
또한, 유기전계발광표시장치는 빛이 방출되는 방향에 따라 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식 등이 있다. 그리고, 구동방식에 따라 수동매트릭스형(Passive Matrix)과 능동매트릭스형(Active Matrix) 등으로 나누어져 있다.In addition, the organic light emitting display device may include a top-emission method, a bottom-emission method, or a dual-emission method according to a direction in which light is emitted. It is divided into a passive matrix and an active matrix depending on the driving method.
이러한 유기전계발광표시장치는 매트릭스 형태로 배치된 복수의 서브 픽셀에 스캔 신호, 데이터 신호 및 전원 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있다.In the organic light emitting display device, when a scan signal, a data signal, and a power are supplied to a plurality of subpixels arranged in a matrix form, the selected subpixels emit light to display an image.
한편, 종래 유기전계발광표시장치 중 일부는 트랜지스터와 유기 발광다이오드를 각각 제1기판과 제2기판에 형성하고 제1기판과 제2기판을 접착부재로 접착 밀봉한 구조가 있다. 이와 같은 구조는 제1기판 상에 형성된 트랜지스터와 제2기판 상에 위치하는 유기 발광다이오드 간의 전기적인 연결을 돕도록 돌출된 스페이서를 이용하였다.Meanwhile, some of the conventional organic light emitting display devices have a structure in which a transistor and an organic light emitting diode are formed on a first substrate and a second substrate, and the first substrate and the second substrate are adhesively sealed with an adhesive member. Such a structure uses a protruding spacer to help electrical connection between a transistor formed on the first substrate and an organic light emitting diode positioned on the second substrate.
그러나 앞서 설명한 종래 유기전계발광표시장치는 제1기판과 제2기판을 합착 밀봉할 때, 트랜지스터의 소오스 또는 드레인에 연결된 콘택 전극과 유기 발광다이오드의 스페이서 상에 위치하는 상부 전극 간에 접촉 불량이 발생하면, 서브 픽셀에 암점 등이 나타나거나 소자의 이상 구동을 야기할 수 있으므로 이를 해결할 수 있는 방안이 마련되어야 한다.However, in the conventional organic light emitting display device described above, when the first substrate and the second substrate are bonded and sealed, a contact failure occurs between a contact electrode connected to a source or a drain of a transistor and an upper electrode disposed on a spacer of the organic light emitting diode. As a result, dark spots may appear on the subpixels or cause abnormal driving of the device.
상술한 배경기술의 문제점을 해결하기 위한 본 발명의 목적은, 제1기판 상에 형성된 트랜지스터와 제2기판 상에 형성된 유기 발광다이오드를 포함하는 유기전계발광표시장치에서 트랜지스터와 유기 발광다이오드 간의 연결을 돕도록 돌출된 스페이서의 면적을 개선하여 트랜지스터에 연결된 콘택 전극과 스페이서 상에 위치하는 상부 전극 간의 접촉불량 문제를 방지하여 서브 픽셀에 암점 등이 나타나거나 소자의 이상 구동을 야기하는 문제를 해결하고 소자의 신뢰성과 수명을 향상시키는 것이다. 또한, 스페이서 상에 위치하는 상부 전극이 박리 되는 문제가 발생하지 않도록 스페이서를 설계하는 것이다.SUMMARY OF THE INVENTION An object of the present invention for solving the problems of the background art is to provide a connection between a transistor and an organic light emitting diode in an organic light emitting display device including a transistor formed on a first substrate and an organic light emitting diode formed on a second substrate. Improved area of the protruding spacers to help prevent contact problems between the contact electrodes connected to the transistors and the upper electrodes located on the spacers to solve the problem of dark spots on the subpixels or causing abnormal driving of the devices. Is to improve the reliability and lifespan. In addition, the spacer is designed so that the problem that the upper electrode positioned on the spacer is peeled off does not occur.
상술한 과제 해결 수단으로 본 발명은, 제1기판과 상기 제1기판과 대향하는 제2기판; 제1기판 상에 위치하는 트랜지스터; 트랜지스터 상에 위치하며 트랜지스터에 포함된 소오스 또는 드레인에 연결된 제1콘택 전극; 제2기판 상에 위치하는 서브 픽셀; 및 서브 픽셀에 포함된 상부 전극이 제1콘택 전극과 접촉하도록 돌출된 제1스페이서를 포함하되, 제1스페이서의 상부 표면 면적은 서브 픽셀의 상부 표면 면적 대비 0.5% ~ 20%인 것을 특징으로 하는 유기전계발광표시장치를 제공한다.The present invention as a means for solving the above problems, the first substrate and the second substrate facing the first substrate; A transistor positioned on the first substrate; A first contact electrode on the transistor and connected to a source or a drain included in the transistor; A sub pixel on the second substrate; And a first spacer protruding from the upper electrode included in the sub pixel to contact the first contact electrode, wherein the upper surface area of the first spacer is 0.5% to 20% of the upper surface area of the sub pixel. An organic light emitting display device is provided.
서브 픽셀은, 제2기판 상에 위치하는 하부 전극과, 하부 전극 상에 위치하며 개구부를 갖는 뱅크층과, 개구부를 통해 노출된 하부 전극 상에 위치하는 유기 발 광층과, 유기 발광층 상에 위치하는 상부 전극을 포함할 수 있다.The subpixels include a lower electrode positioned on the second substrate, a bank layer positioned on the lower electrode and having an opening, an organic light emitting layer positioned on the lower electrode exposed through the opening, and an organic light emitting layer disposed on the organic light emitting layer. It may include an upper electrode.
서브 픽셀은, 서브 픽셀의 영역을 정의하는 격벽을 포함하며, 격벽은 뱅크층 상에 위치할 수 있다.The subpixel includes a partition defining a region of the subpixel, and the partition may be located on the bank layer.
제1스페이서는, 격벽 사이에 위치하는 뱅크층 상에 위치하며 상부 전극은 제1스페이서를 덮도록 위치할 수 있다.The first spacer may be positioned on a bank layer positioned between the partition walls and the upper electrode may be positioned to cover the first spacer.
제1스페이서는, 기저부 면적보다 상부 면적이 더 좁은 기울기를 갖는 부등변사각형이며, 기울기는 30˚ ~ 70˚일 수 있다.The first spacer is an isosceles having an inclination of a narrower top area than the base area, and the inclination may be 30 ° to 70 °.
격벽은, 상부 면적보다 기저부 면적이 더 좁은 역 테이퍼형일 수 있다.The partition wall may be inverted tapered with a narrower base area than the top area.
서브 픽셀은, 뱅크층의 하부에 위치하는 보조전극을 포함하며, 보조전극은 격벽이 위치하는 영역과 중첩하도록 위치할 수 있다.The subpixel may include an auxiliary electrode disposed under the bank layer, and the auxiliary electrode may be positioned to overlap the region where the partition wall is located.
트랜지스터의 외곽 상부에 위치하는 제2콘택 전극과 뱅크층의 외곽 상부에 위치하며 제2콘택 전극과 접촉하도록 돌출된 제2스페이서를 포함하며, 제2콘택 전극은 제1기판 상에 위치하는 전원 배선과 연결되고 하부 전극은 제2스페이서에 의해 제2콘택 전극과 연결될 수 있다.A second contact electrode positioned on an outer upper portion of the transistor and a second spacer positioned on an outer upper portion of the bank layer and protruding to contact the second contact electrode, wherein the second contact electrode is disposed on a first substrate; The lower electrode may be connected to the second contact electrode by the second spacer.
트랜지스터는, 제1기판 상에 위치하는 게이트와, 게이트 상에 위치하는 제1절연막과, 제1절연막 상에 위치하는 액티브층과, 액티브층 상에 위치하는 소오스 및 드레인과, 소오스 및 드레인 상에 위치하는 제2절연막을 포함할 수 있다.The transistor includes a gate positioned on a first substrate, a first insulating layer positioned on the gate, an active layer positioned on the first insulating layer, a source and a drain positioned on the active layer, and a source and a drain disposed on the first substrate. It may include a second insulating film positioned.
상부 전극은, 격벽에 의해 서브 픽셀의 영역별로 분리될 수 있다.The upper electrode may be separated for each region of the subpixel by the partition wall.
본 발명은, 제1기판 상에 형성된 트랜지스터와 제2기판 상에 형성된 유기 발광다이오드를 포함하는 유기전계발광표시장치에서 트랜지스터와 유기 발광다이오드 간의 연결을 돕도록 돌출된 스페이서의 면적을 개선하여 트랜지스터에 연결된 콘택 전극과 스페이서 상에 위치하는 상부 전극 간의 접촉불량 문제를 방지하여 서브 픽셀에 암점 등이 나타나거나 소자의 이상 구동을 야기하는 문제를 해결하고 소자의 신뢰성과 수명을 향상시키는 효과가 있다. 또한, 스페이서 상에 위치하는 상부 전극이 박리 되는 문제가 발생하지 않도록 스페이서를 설계하는 효과가 있다.According to the present invention, an organic light emitting display device including a transistor formed on a first substrate and an organic light emitting diode formed on a second substrate is provided to improve the area of the spacer which protrudes to help the connection between the transistor and the organic light emitting diode. By preventing a problem of poor contact between the connected contact electrode and the upper electrode positioned on the spacer, it is possible to solve the problem of dark spots or the like in the sub-pixels or an abnormal driving of the device, and to improve the reliability and life of the device. In addition, there is an effect of designing the spacer so that the problem that the upper electrode located on the spacer is peeled off does not occur.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일 실시예에 따른 유기전계발광표시장치의 단면도이고, 도 2는 유기 발광다이오드의 구조도이며, 도 3은 도 1의 일부 단면도이다.1 is a cross-sectional view of an organic light emitting display device according to an embodiment of the present invention, FIG. 2 is a structural diagram of an organic light emitting diode, and FIG. 3 is a partial cross-sectional view of FIG.
도 1 및 도 3에 도시된 바와 같이 본 발명의 일 실시예에 따른 유기전계발광표시장치는 제1기판(110)과 제1기판과 대향하는 제2기판(140)을 포함할 수 있다. 제1기판(110)과 제2기판(140)은 접착부재(145)에 의해 접착 밀봉될 수 있다.As shown in FIGS. 1 and 3, the organic light emitting display device according to the exemplary embodiment may include a
제1기판(110) 및 제2기판(140)은 소자를 형성하기 위한 재료로 기계적 강도나 치수 안정성이 우수한 것을 선택할 수 있다.The
제1기판(110) 및 제2기판(140)의 재료로는, 유리판, 금속판, 세라믹판 또는 플라스틱판(폴리카보네이트 수지, 아크릴 수지, 염화비닐 수지, 폴리에틸렌테레프 탈레이트 수지, 폴리이미드 수지, 폴리에스테르 수지, 에폭시 수지, 실리콘 수지, 불소수지 등) 등을 예로 들 수 있다.As a material of the
제1기판(110) 상에는 스캔 배선, 데이터 배선 및 전원 배선에 각각 연결된 스위칭 트랜지스터, 구동 트랜지스터 및 커패시터 등이 위치할 수 있고, 제2기판(140) 상에는 유기 발광다이오드, 구동 트랜지스터의 소오스 또는 드레인과 연결되는 스페이서 등이 위치할 수 있다.Switching transistors, driving transistors, and capacitors connected to the scan line, the data line, and the power line may be positioned on the
이하, 제1기판(110) 상에 위치하는 트랜지스터와 제2기판(140) 상에 위치하는 유기 발광다이오드의 개략적인 단면도를 참조하여 설명을 더욱 자세히 한다.Hereinafter, a description will be given in detail with reference to a schematic cross-sectional view of a transistor positioned on the
제1기판(110) 상에는 제1게이트(102a)와 제2게이트(102b)가 위치할 수 있다. 제1게이트(102a)는 제1기판(110) 상에 형성된 트랜지스터의 게이트 금속일 수 있고, 제2게이트(102b)는 제1기판(110) 상에 형성된 전원 배선에 연결된 게이트 금속일 수 있다. 이 밖에 제1기판(110) 상에는 커패시터의 하부 전극을 구성하는 게이트 금속이 더 위치할 수 있다.The
제1게이트(102a) 및 제2게이트(102b)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다.The
또한, 제1게이트(102a) 및 제2게이트(102b)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 또한, 제1게이트(102a) 및 제2게이트(102b)는 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴 /알루미늄의 2중층일 수 있다.In addition, the
제1게이트(102a) 및 제2게이트(102b) 상에는 제1절연막(103)이 위치할 수 있다. 제1절연막(103)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다.The first
제1절연막(103) 상에는 액티브층(104)이 위치할 수 있다. 액티브층(104)은 비정질 실리콘 또는 이를 결정화한 다결정 실리콘을 포함할 수 있다. 여기서 도시하지는 않았지만, 액티브층(104)은 채널 영역, 소오스 영역 및 드레인 영역을 포함할 수 있으며, 소오스 영역 및 드레인 영역에는 P형 또는 N형 불순물이 도핑될 수 있다. 또한, 액티브층(104)은 접촉 저항을 낮추기 위한 오믹 콘택층을 포함할 수도 있다.The
액티브층(104) 상에는 소오스(105) 및 드레인(106)이 위치할 수 있다. 소오스(105) 및 드레인(106) 중 하나는 제1기판(110) 상에 형성된 커패시터의 하부 전극과 대향 배치되어 커패시터를 구성할 수 있다.The
소오스(105) 및 드레인(106)은 단일층 또는 다중층으로 이루어질 수 있으며, 소오스(105) 및 드레인(106)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다.The
또한, 소오스(105) 및 드레인(106)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다.In addition, when the
소오스(105) 및 드레인(106) 상에는 제2절연막(107)이 위치할 수 있다. 제2절연막(107)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다. 제2절연막(107)은 패시베이션막 또는 평탄화막일 수 있다.The second
제2절연막(107) 상에는 트랜지스터의 소오스(105) 또는 드레인(106)에 연결된 제1콘택 전극(109a)이 위치할 수 있다. 또한, 제2절연막(107) 상에는 제2게이트(102b)에 연결된 제2콘택 전극(109b)이 위치할 수 있다. 제2콘택 전극(109b)은 트랜지스터의 상부에 위치할 수 있으며, 제1기판(110)의 외곽 영역에 위치할 수 있다.The
이상은 제1기판(110) 상에 위치하는 트랜지스터가 바탐 게이트형 인 것을 일례로 설명하였다. 그러나, 제1기판(110) 상에 위치하는 트랜지스터는 이에 한정되지 않고 탑 게이트형으로도 형성될 수 있다.In the above, as an example, the transistor located on the
한편, 제2기판(140) 상에는 하부 전극(121)이 위치할 수 있다. 하부 전극(121)은 애노드로 선택될 수 있으며, 애노드로 선택된 하부 전극(121)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같이 투명한 재료를 사용할 수 있다.The
하부 전극(121) 상에는 보조전극(122)이 위치할 수 있다. 보조전극(122)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나로 이루어질 수 있다.The
하부 전극(121) 및 보조전극(122) 상에는 뱅크층(123a, 123b, 123c)이 위치 할 수 있다. 뱅크층(123a, 123b, 123c)은 벤조사이클로부텐(benzocyclobutene,BCB)계 수지, 아크릴계 수지 또는 폴리이미드 수지 등의 유기물을 포함할 수 있다. 여기서, 뱅크층(123a, 123b)은 하부 전극(121)을 노출하는 개구부를 가질 수 있다.
뱅크층(123a, 123b) 상에는 서브 픽셀의 영역을 정의하는 격벽(124)이 위치할 수 있다. 격벽(124)은 이후 유기 발광층 및 상부 전극을 형성할 때 공정의 편의성을 제공하기 위해 형성될 수 있으며, 이는 상부 면적보다 기저부 면적이 더 좁은 역 테이퍼형으로 형성될 수 있다.On the
한편, 앞서 설명한 보조전극(122)은 서브 픽셀의 영역을 정의하도록 개구부를 갖는 뱅크층(123a, 123b) 상에 형성된 격벽(124)의 하부에 위치할 수 있다. 조금 다르게 설명하면, 보조전극(122)은 격벽(124)이 위치하는 영역과 중첩하도록 위치할 수 있다.Meanwhile, the
뱅크층(123b) 상에는 제1스페이서(125)가 위치할 수 있다. 제1스페이서(125)는 유기물 또는 무기물로 형성할 수 있으나 이에 한정되지 않는다. 제1스페이서(125)는 제1기판(110)과 제2기판(140)을 합착할 때, 제1기판(110) 상에 위치하는 제1콘택 전극(109a)과 접촉하도록 돌출된다. 이러한 제1스페이서(125)는 제1기판(110)과 제2기판(140)을 합착할 때, 제1기판(110) 상에 위치하는 제1콘택 전극(109a)과 제2기판(140) 상에 위치하는 상부 전극(128a) 간의 전기적 접촉을 돕기 때문에 면적과 기울기 설정이 중요하다. 이에 대한 설명은 이하에서 더욱 자세히 한다.The
뱅크층(123c) 상에는 제2스페이서(126)가 위치할 수 있다. 제2스페이서(126) 는 제2기판(140)의 외곽 영역에 위치할 수 있다. 제2스페이서(126)는 제1기판(110)과 제2기판(140)을 합착할 때, 제1기판(110) 상에 위치하는 제2콘택 전극(109b)과 접촉하도록 돌출된다.The
뱅크층(123a, 123b)의 개구부를 통해 노출된 하부 전극(121) 상에는 유기 발광층(127)이 위치할 수 있다. 유기 발광층(127)은 격벽(124)에 의해 서브 픽셀 영역(AA)별로 구분되어 형성될 수 있다.The
도 2를 참조하면, 유기 발광층(127)은 정공주입층(127a), 정공수송층(127b), 발광층(127c), 전자수송층(127d) 및 전자주입층(127e)을 포함할 수 있다.Referring to FIG. 2, the organic
정공주입층(127a)은 정공의 주입을 원활하게 하는 역할을 할 수 있으며, CuPc(cupper phthalocyanine), PEDOT(poly(3,4)-ethylenedioxythiophene), PANI(polyaniline) 및 NPD(N,N-dinaphthyl-N,N'-diphenyl benzidine)로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.The
정공수송층(127b)은 정공의 수송을 원활하게 하는 역할을 하며, NPD(N,N-dinaphthyl-N,N'-diphenyl benzidine), TPD(N,N'-bis-(3-methylphenyl)-N,N'-bis-(phenyl)-benzidine), s-TAD 및 MTDATA(4,4',4"-Tris(N-3-methylphenyl-N-phenyl-amino)-triphenylamine)로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.The
발광층(127c)은 적색, 녹색, 청색 및 백색을 발광하는 물질을 포함할 수 있으며, 인광 또는 형광물질을 이용하여 형성할 수 있다.The
발광층(127c)이 적색인 경우, CBP(carbazole biphenyl) 또는 mCP(1,3- bis(carbazol-9-yl)를 포함하는 호스트 물질을 포함하며, PIQIr(acac)(bis(1-phenylisoquinoline)acetylacetonate iridium), PQIr(acac)(bis(1-phenylquinoline)acetylacetonate iridium), PQIr(tris(1-phenylquinoline)iridium) 및 PtOEP(octaethylporphyrin platinum)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 도펀트를 포함하는 인광물질로 이루어질 수 있고, 이와는 달리 PBD:Eu(DBM)3(Phen) 또는 Perylene을 포함하는 형광물질로 이루어질 수 있으나 이에 한정되지 않는다.When the
발광층(127c)이 녹색인 경우, CBP 또는 mCP를 포함하는 호스트 물질을 포함하며, Ir(ppy)3(fac tris(2-phenylpyridine)iridium)을 포함하는 도펀트 물질을 포함하는 인광물질로 이루어질 수 있고, 이와는 달리, Alq3(tris(8-hydroxyquinolino)aluminum)을 포함하는 형광물질로 이루어질 수 있으나 이에 한정되지 않는다.When the
발광층(127c)이 청색인 경우, CBP 또는 mCP를 포함하는 호스트 물질을 포함하며, (4,6-F2ppy)2Irpic을 포함하는 도펀트 물질을 포함하는 인광물질로 이루어질 수 있다. 이와는 달리, spiro-DPVBi, spiro-6P, 디스틸벤젠(DSB), 디스트릴아릴렌(DSA), PFO계 고분자 및 PPV계 고분자로 이루어진 군에서 선택된 어느 하나를 포함하는 형광물질로 이루어질 수 있으나 이에 한정되지 않는다.When the
전자수송층(127d)은 전자의 수송을 원활하게 하는 역할을 하며, Alq3(tris(8-hydroxyquinolino)aluminum), PBD, TAZ, spiro-PBD, BAlq 및 SAlq로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않 는다.The
전자주입층(127e)은 전자의 주입을 원활하게 하는 역할을 하며, Alq3(tris(8-hydroxyquinolino)aluminum), PBD, TAZ, spiro-PBD, BAlq 또는 SAlq를 사용할 수 있으나 이에 한정되지 않는다.The
여기서, 본 발명은 도 2에 한정되는 것은 아니며, 정공주입층(127a), 정공수송층(127b), 전자수송층(127d) 및 전자주입층(127e) 중 적어도 어느 하나가 생략될 수도 있다.Here, the present invention is not limited to FIG. 2, and at least one of the
유기 발광층(127) 상에는 상부 전극(128a, 128b)이 위치할 수 있다. 상부 전극(128a, 128b) 중 일부의 상부 전극(128a)은 서브 픽셀 영역(AA) 내에 위치하는 유기 발광층(127)의 상부와 제1스페이서(125)를 덮도록 위치할 수 있고, 다른 일부의 상부 전극(128b)은 서브 픽셀 영역(AA) 외에 위치하는 제2스페이서(126)를 덮도록 위치할 수 있다.
즉, 상부 전극(128a, 128b)은 격벽(124)에 의해 서브 픽셀 영역(AA)의 내측에 위치하는 상부 전극(128a)과 서브 픽셀 영역(AA)의 외측에 위치하는 상부 전극(128b)으로 각각 분리 형성될 수 있다. 이에 따라, 상부 전극(128a, 128b)은 격벽(124)에 의해 서브 픽셀의 영역별로 분리 형성될 수 있다.That is, the
이와 같이 제1스페이서(125)를 덮도록 형성된 상부 전극(128a)과 제2스페이서(126)의 표면을 덮도록 형성된 상부 전극(128b)은 제1기판(110)과 제2기판(140)을 진공합착할 때, 각각 제1콘택 전극(109a)과 제2콘택 전극(109b)에 접촉된다.As such, the
상부 전극(128a, 128b)은 캐소드로 선택될 수 있으며, 캐소드로 선택된 상부 전극(128a, 128b)은 알루미늄(Al) 등과 같이 불투명하고 반사도가 높은 재료를 사용할 수 있다.The
이하, 앞서 설명한 제1스페이서에 대해 더욱 자세히 설명한다.Hereinafter, the first spacer described above will be described in more detail.
도 4는 서브 픽셀의 면적 대비 제1스페이서의 면적을 설명하기 위한 평면도이고, 도 5는 제1스페이서의 기울기를 설명하기 위한 도면이다.4 is a plan view illustrating an area of a first spacer with respect to an area of a subpixel, and FIG. 5 is a diagram illustrating an inclination of the first spacer.
도 1 및 도 4를 참조하면, 제1스페이서(125)의 상부 표면 면적(SA)은 서브 픽셀의 상부 표면 면적(AA) 대비 0.5% ~ 20%를 갖도록 형성된다.1 and 4, the upper surface area SA of the
이와 관련된 설명은 실험을 통해 추출된 다음의 표 1을 참조하여 더욱 자세히 설명한다.The related description will be described in more detail with reference to the following Table 1 extracted through the experiment.
면적(SA) (%)Of the first spacer
Area (SA) (%)
면적(AA)(%)Subpixel
Area (AA) (%)
발생률Contact failure
Incidence
저하율Aperture ratio
Deterioration rate
발생률Abnormal behavior
Incidence
X는 없음, ○는 보통, ◎는 높음X is none, ○ is normal, ◎ is high
표 1을 참조하면, 제1스페이서(125)의 상부 표면 면적(SA)이 서브 픽셀의 상부 표면 면적(AA) 대비 0.5% ~ 20%를 갖도록 형성하면 접촉불량 발생률, 개구율 저하율 및 이상 동작 발생률이 나타나지 않음을 알 수 있다.Referring to Table 1, when the upper surface area SA of the
그러므로, 제1스페이서(125)의 상부 표면 면적(SA)을 서브 픽셀의 상부 표면 면적(AA) 대비 0.5% ~ 20%로 형성하면 제1스페이서(125) 상에 위치하는 상부 전극(128a)과 제1콘택 전극(109a) 간의 접촉 면적을 확보할 수 있고, 접촉불량 발생률을 낮출 수 있어 서브 픽셀에 암점이 나타나는 문제를 방지할 수 있다. 또한, 서브 픽셀의 개구율이 저하하는 문제를 방지할 수 있으며, 접촉 불량으로 인한 서브 픽셀의 이상 동작 발생률을 낮출 수 있어 소자의 신뢰성을 향상시킬 수 있다.Therefore, when the upper surface area SA of the
이에 따라, 유기전계발광표시장치는 고온, 고습과 같은 환경 분위기에서 신뢰성 테스트를 했을 때, 서브 픽셀에 암점이 나타나거나 소자가 이상 동작하는 문제가 개선되었다.As a result, when the organic light emitting display device is subjected to a reliability test in an environmental atmosphere such as high temperature and high humidity, dark spots appear on subpixels or an abnormal operation of the device is improved.
이 밖에, 외부에서 패널을 강제로 누르는 푸시 테스트(push test)를 실시했을 때, 제1스페이서(125)의 변형 등에 의해 서브 픽셀에 암점이 나타나는 문제가 개선되었다. 다만, 일반적인 공정 마진을 고려했을 때, 서브 픽셀의 상부 표면 면적(AA) 대비 제1스페이서(125)의 상부 표면 면적(SA)은 위의 표 1에서 1%를 웃도는 형태로 형성하는 것이 유리하다.In addition, when a push test for forcing the panel from the outside is performed, a problem in which dark spots appear on the subpixels due to deformation of the
도 1 및 도 5를 참조하면, 제1스페이서(125)는 기저부 면적보다 상부 면적이 더 좁은 기울기(r)를 갖는 부등변사각형으로 형성될 수 있으며, 이때 제1스페이서(125)의 기울기(r)는 30˚ ~ 70˚일 수 있다. 제1스페이서(125)의 기울기(r)를 30˚ 이상으로 형성하면 제1스페이서(125) 상에 위치하는 상부 전극(128a)과 제1콘택 전극(109a) 간의 적정 접촉 면적을 유지하여 상부 전극(128a)과 제1콘택 전극(109a) 간의 신호 전달시 인가되는 커런트 집중에 의한 상부 전극(128a) 박리 현상을 방지할 수 있다. 또한, 제1기판(110)과 제2기판(140)을 합착하는 공정을 진행할 때, 압력에 의해 제1스페이서(125) 상에 위치하는 상부 전극(128a)이 손상되는 문제를 방지할 수 있다. 또한, 패널의 제조 완료 후 외부에서 패널을 강제로 누르는 푸시 테스트(push test)를 실시했을 때, 외부 압력에 대한 강한 저항력을 가질 수 있다. 제1스페이서(125)의 기울기(r)를 70˚ 이하로 형성하면 제1스페이서(125) 상에 위치하는 상부 전극(128a)의 모서리 영역이 손상되는 문제를 방지할 수 있다. 또한, 제1스페이서(125) 상에 상부 전극(128a) 형성시, 상부 전극(128a)이 오픈(끊김)되는 문제를 방지할 수 있다. 또한, 패널의 신뢰성 평가 후 상부 전극(128a)이 박리 되는 문제를 방지할 수 있다.Referring to FIGS. 1 and 5, the
한편, 제2스페이서(126) 또한 제1스페이서(125)와 같이 부등변사각형으로 형성될 수 있으나 이에 한정되지 않는다. 그리고 제2스페이서(126) 또한 제1스페이서(125)와 같은 기울기를 가질 수 있으나 이에 한정되지 않는다.Meanwhile, the
이와 같은 구조로 형성된 유기전계발광표시장치는 스캔 배선 및 데이터 배선을 통해 스캔 신호 및 데이터 신호가 공급되면, 제1기판(110) 상에 위치하는 트랜지스터가 구동하며 전원배선에 연결된 하부 전극(121)과 트랜지스터의 소오스(105) 또는 드레인(106)에 연결된 상부 전극(128a)을 통해 정공과 전자가 이동하고 발광층이 발광함으로써 영상을 표현할 수 있게 된다.In the organic light emitting display device having such a structure, when a scan signal and a data signal are supplied through a scan wiring and a data wiring, the transistor located on the
이상 본 발명의 일 실시예는 제1기판 상에 형성된 트랜지스터와 제2기판 상에 형성된 유기 발광다이오드를 포함하는 유기전계발광표시장치에서 트랜지스터와 유기 발광다이오드 간의 연결을 돕도록 돌출된 스페이서의 면적을 개선하여 트랜지스터에 연결된 콘택 전극과 스페이서 상에 위치하는 상부 전극 간의 접촉불량 문제를 방지하여 서브 픽셀에 암점 등이 나타나거나 소자의 이상 구동을 야기하는 문제를 해결하고 소자의 신뢰성과 수명을 향상시키는 효과가 있다. 또한, 스페이서 상에 위치하는 상부 전극이 박리 되는 문제가 발생하지 않도록 스페이서를 설계하는 효과가 있다.One embodiment of the present invention provides an area of a spacer protruding from the organic light emitting display device including a transistor formed on a first substrate and an organic light emitting diode formed on a second substrate to help the connection between the transistor and the organic light emitting diode. It improves the reliability and lifespan of the device by preventing the problem of poor contact between the contact electrode connected to the transistor and the upper electrode located on the spacer. There is. In addition, there is an effect of designing the spacer so that the problem that the upper electrode located on the spacer is peeled off does not occur.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood that the invention may be practiced. Therefore, the embodiments described above are to be understood as illustrative and not restrictive in all aspects. In addition, the scope of the present invention is indicated by the following claims rather than the detailed description. Also, all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included within the scope of the present invention.
도 1은 본 발명의 일 실시예에 따른 유기전계발광표시장치의 단면도.1 is a cross-sectional view of an organic light emitting display device according to an embodiment of the present invention.
도 2는 유기 발광다이오드의 구조도.2 is a structural diagram of an organic light emitting diode.
도 3은 도 1의 일부 단면도.3 is a partial cross-sectional view of FIG. 1.
도 4는 서브 픽셀의 면적 대비 제1스페이서의 면적을 설명하기 위한 평면도.4 is a plan view illustrating an area of a first spacer relative to an area of a subpixel;
도 5는 제1스페이서의 기울기를 설명하기 위한 도면.5 is a view for explaining a slope of a first spacer;
<도면의 주요 부분에 관한 부호의 설명>DESCRIPTION OF THE REFERENCE NUMERALS
110: 제1기판 102a: 제1게이트110:
102b: 제2게이트 103: 제1절연막102b: second gate 103: first insulating film
105: 소오스 106: 드레인105: source 106: drain
107: 제2절연막 109a: 제1콘택 전극107: second insulating
109b: 제2콘택 전극 121: 하부 전극109b: second contact electrode 121: lower electrode
123a, 123b, 123c: 뱅크층 125: 제1스페이서123a, 123b, and 123c: bank layer 125: first spacer
126: 제2스페이서 127: 유기 발광층126: second spacer 127: organic light emitting layer
128a, 128b: 상부 전극 140: 제2기판128a, 128b: upper electrode 140: second substrate
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