KR101317179B1 - Mpe-fec rs decoder and decoding method thereof - Google Patents

Mpe-fec rs decoder and decoding method thereof Download PDF

Info

Publication number
KR101317179B1
KR101317179B1 KR1020090113373A KR20090113373A KR101317179B1 KR 101317179 B1 KR101317179 B1 KR 101317179B1 KR 1020090113373 A KR1020090113373 A KR 1020090113373A KR 20090113373 A KR20090113373 A KR 20090113373A KR 101317179 B1 KR101317179 B1 KR 101317179B1
Authority
KR
South Korea
Prior art keywords
error
syndrome
polynomial
deletion
modified
Prior art date
Application number
KR1020090113373A
Other languages
Korean (ko)
Other versions
KR20100063653A (en
Inventor
이인기
장대익
이호진
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to EP09177729A priority Critical patent/EP2194648A1/en
Priority to US12/629,343 priority patent/US8418041B2/en
Publication of KR20100063653A publication Critical patent/KR20100063653A/en
Application granted granted Critical
Publication of KR101317179B1 publication Critical patent/KR101317179B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/1515—Reed-Solomon codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/1525—Determination and particular use of error location polynomials
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/154—Error and erasure correction, e.g. by using the error and erasure locator or Forney polynomial
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6502—Reduction of hardware complexity or efficient processing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/20—Adaptations for transmission via a GHz frequency band, e.g. via satellite

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Algebra (AREA)
  • Pure & Applied Mathematics (AREA)
  • Astronomy & Astrophysics (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)

Abstract

본 발명은 MPE-FEC RS 디코더 및 이의 복호 방법에 관한 것으로, 복호 방법은, 수신 신호에서 입력된 삭제 에러 위치에 해당하는 값을 0으로 대체하는 단계; 상기 수신 신호를 이용하여 신드롬을 계산하는 단계; 삭제 정보를 이용하여 삭제 위치 다항식을 계산하는 단계; 상기 신드롬과 삭제 위치 다항식을 곱하여 수정된 신드롬을 계산하는 단계; 상기 수정된 신드롬을 이용하여 삭제 에러 크기 다항식을 계산하는 단계; 상기 삭제 위치 다항식을 이용하여 에러 위치를 계산하는 단계; 수정된 포니 알고리즘을 이용하여 에러 크기를 계산하는 단계; 및 상기 에러 위치 및 에러 크기를 통해 에러를 정정하는 단계를 포함하여 구성된다.The present invention relates to an MPE-FEC RS decoder and a decoding method thereof, the decoding method comprising: replacing a value corresponding to an erase error position input in a received signal with 0; Calculating a syndrome using the received signal; Calculating a deletion position polynomial using deletion information; Calculating a modified syndrome by multiplying the syndrome by the deletion position polynomial; Calculating a deletion error magnitude polynomial using the modified syndrome; Calculating an error position using the deletion position polynomial; Calculating an error magnitude using the modified pony algorithm; And correcting the error through the error location and error magnitude.

MPE-FEC, RS 디코더, 에러 정정, 에러 평가 다항식 MPE-FEC, RS decoder, error correction, error evaluation polynomial

Description

ＭＰＥ-ＦＥＣ ＲＳ 디코더 및 이의 복호 방법 {MPE-FEC RS DECODER AND DECODING METHOD THEREOF}MP-FEC RS decoder and decoding method thereof {MPE-FEC RS DECODER AND DECODING METHOD THEREOF}

본 발명은 MPE-FEC (MultiProtocol Encapsulation-Forward Error Correction) RS(Reed-Solomon) 디코더 및 이의 복호 방법에 관한 것으로, 보다 상세하게는 DVB-S2 표준 시스템에 MPE-FEC 기법을 적용하는 경우 수신 단말의 하드웨어 복잡도 및 데이터 처리 속도를 고려하여 RS 디코더의 에러 위치 다항식 연산을 줄이기 위한 기술에 관한 것이다. The present invention relates to a MultiProtocol Encapsulation-Forward Error Correction (MPE-FEC) Reed-Solomon (RS) decoder and a decoding method thereof, and more particularly, to an MPE-FEC scheme in a DVB-S2 standard system. The present invention relates to a technique for reducing an error position polynomial operation of an RS decoder in consideration of hardware complexity and data processing speed.

본 발명은 지식경제부의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2007-S-008-02, 과제명: 21GHz대역 위성방송 전송기술개발].The present invention is derived from the research conducted as part of the IT growth engine technology development project of the Ministry of Knowledge Economy [Task Management Number: 2007-S-008-02, Title: 21GHz band satellite broadcasting transmission technology development].

DVB-S2는 Ka 대역에 적합한 광대역 위성통신방송 융합 서비스용 규격으로, DVB-S보다 훨씬 높은 전송용량을 확보하고, 링크마진 개선을 통해 서비스 가용도를 향상시키며, HDTV는 물론 양방향 부가 방송 서비스까지 지원할 수 있어, DVB-S2 기반의 디지털 위성 방송 서비스에 대한 수요가 증가하고 있다.DVB-S2 is a standard for broadband satellite broadcasting convergence service suitable for Ka band. It secures much higher transmission capacity than DVB-S, improves service availability by improving link margin, and supports HDTV as well as two-way supplementary broadcasting service. The demand for DVB-S2-based digital satellite broadcasting services is increasing.

그러나, 위성 통신의 경우, 터널이나 고층 빌딩이 밀집한 도심의 NLOS (Non-line-of-sight) 지역에서는 서비스 제공이 중단되는 문제가 있어, 고속 이동 및 전파 블로킹 환경에 적합한 광대역 위성통신 기술 개발이 요구되었다.However, in the case of satellite communication, there is a problem that the service is stopped in the non-line-of-sight (NLOS) area of the city where tunnels and skyscrapers are concentrated, so that the development of broadband satellite communication technology suitable for high-speed mobile and radio wave blocking environments Was required.

이에, 고속 이동 및 전파 블로킹 환경을 극복하고 안정적인 서비스를 제공하기 위해, DVB-S2 기반의 디지털 위성 방송 시스템은 DVB-H에서 정의된 MPE-FEC 기법을 채택하게 되었다.Accordingly, in order to overcome the high-speed mobile and radio wave blocking environment and provide stable services, the DVB-S2 based digital satellite broadcasting system adopts the MPE-FEC technique defined in DVB-H.

그러나, MPE-FEC의 RS 디코더에서 에러 정정을 위한 에러 평가 다항식 연산으로 인해 하드웨어의 복잡도가 증가하고 연산 속도가 떨어지는 단점이 있었다.However, due to the error evaluation polynomial operation for error correction in the RS decoder of the MPE-FEC, there is a disadvantage in that the complexity of the hardware is increased and the computation speed is decreased.

따라서 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, DVB-S2 표준 시스템에 MPE-FEC 기법을 적용하는 경우 수신 단말의 하드웨어 복잡도 및 데이터 처리 속도를 고려하여 RS 디코더의 에러 위치 다항식 연산을 줄이기 위한 MPE-FEC RS 디코더 및 이의 복호 방법을 제공하기 위한 것이다. Accordingly, the present invention is to solve the above problems of the prior art, when applying the MPE-FEC technique to DVB-S2 standard system, the error position polynomial calculation of the RS decoder in consideration of the hardware complexity and data processing speed of the receiving terminal To provide a MPE-FEC RS decoder and a decoding method thereof to reduce the.

상기한 목적을 달성하기 위한 본 발명의 일 측면에 의한 MPE-FEC RS 디코더는, 입력된 삭제 에러 위치에 해당하는 값이 0으로 대체된 수신 신호를 이용하여 신드롬을 계산하는 신드롬 계산부; 수신한 삭제 정보를 이용하여 삭제 위치 다항식을 계산하는 삭제 위치 다항식 계산부; 상기 신드롬 및 삭제 위치 다항식을 곱하여 수정된 신드롬을 계산하는 수정된 신드롬 계산부; 상기 수정된 신드롬을 이용하여 삭제 에러 크기 다항식을 계산하고, 상기 삭제 위치 다항식을 이용하여 치엔 서치 알고리즘에 의해 에러 위치를 계산하고, 수정된 포니 알고리즘을 이용하여 에러 크기를 계산하는 수정된 포니 알고리즘 및 치엔 서치 알고리즘 수행부; 및 상기 에러 위치 및 에러 크기를 통해 에러를 정정하는 에러 정정부를 포함한다.According to an aspect of the present invention, an MPE-FEC RS decoder includes: a syndrome calculator configured to calculate a syndrome using a received signal in which a value corresponding to an input erasure error position is replaced with 0; A deletion position polynomial calculation unit configured to calculate the deletion position polynomial using the received deletion information; A modified syndrome calculator for calculating a modified syndrome by multiplying the syndrome and the deletion position polynomial; A modified pony algorithm for calculating a deletion error magnitude polynomial using the modified syndrome, calculating an error position using a Chien search algorithm using the deletion position polynomial, and calculating an error magnitude using a modified pony algorithm, and Chien search algorithm execution unit; And an error correcting unit correcting an error through the error position and the error size.

삭제delete

한편, 본 발명의 다른 측면에 의한 MPE-FEC RS 디코더의 복호 방법은, 수신 신호에서 입력된 삭제 에러 위치에 해당하는 값을 0으로 대체하는 단계; 상기 수신 신호를 이용하여 신드롬을 계산하는 단계; 삭제 정보를 이용하여 삭제 위치 다항식을 계산하는 단계; 상기 신드롬과 삭제 위치 다항식을 곱하여 수정된 신드롬을 계산하는 단계; 상기 수정된 신드롬을 이용하여 삭제 에러 크기 다항식을 계산하는 단계; 상기 삭제 위치 다항식을 이용하여 에러 위치를 계산하는 단계; 수정된 포니 알고리즘을 이용하여 에러 크기를 계산하는 단계; 및 상기 에러 위치 및 에러 크기를 통해 에러를 정정하는 단계를 포함한다.On the other hand, the decoding method of the MPE-FEC RS decoder according to another aspect of the present invention, replacing the value corresponding to the erase error position input in the received signal with 0; Calculating a syndrome using the received signal; Calculating a deletion position polynomial using deletion information; Calculating a modified syndrome by multiplying the syndrome by the deletion position polynomial; Calculating a deletion error magnitude polynomial using the modified syndrome; Calculating an error position using the deletion position polynomial; Calculating an error magnitude using the modified pony algorithm; And correcting the error through the error location and error magnitude.

삭제delete

삭제delete

삭제delete

삭제delete

삭제delete

삭제delete

삭제delete

본 발명에 의하면, RS 디코더에서 종래에 에러 위치를 계산하기 위해 이용하던 에러 평가 다항식의 연산을 생략함으로써 고속의 RS 디코더 구현이 가능해진다. 또한, 에러 위치 다항식 및 에러 크기 다항식에 에러 평가 다항식을 곱하지 않으므로, RS 디코더를 포함하는 수신 단말의 하드웨어 복잡도를 크게 줄여줄 수 있다.According to the present invention, it is possible to implement a high speed RS decoder by omitting the calculation of the error evaluation polynomial which is conventionally used for calculating the error position in the RS decoder. Also, since the error position polynomial and the error magnitude polynomial are not multiplied by the error evaluation polynomial, the hardware complexity of the receiving terminal including the RS decoder can be greatly reduced.

이하, 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. In the following detailed description of the preferred embodiments of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. In the drawings, like reference numerals are used throughout the drawings.

우선, 본 발명에 의한 MPE-FEC RS 디코더 및 이의 복호 방법을 설명하기에 앞서, MPE-FEC 기법을 적용한 DVB-S2 표준 시스템의 구조와 종래의 MPE-FEC RS 디코더의 복호 방법에 대해 살펴보도록 한다.First, before describing the MPE-FEC RS decoder and the decoding method thereof according to the present invention, the structure of the DVB-S2 standard system to which the MPE-FEC technique is applied and the decoding method of the conventional MPE-FEC RS decoder will be described. .

도 1은 MPE-FEC 기법을 DVB-S2 표준 시스템에 적용한 경우의 위성방송 시스템의 구성도로, 본 발명에 의한 MPE-FEC RS 디코더의 복호 과정은 도 1에 도시된 MPE-FEC 디코더의 UL FEC 디코더에서 수행되는 것이다.1 is a configuration diagram of a satellite broadcasting system when the MPE-FEC technique is applied to a DVB-S2 standard system. The decoding process of the MPE-FEC RS decoder according to the present invention is a UL FEC decoder of the MPE-FEC decoder shown in FIG. 1. Is done in

도 1에 도시된 위성방송 시스템으로 입력된 IP 데이터그램은 도 2에 도시된 구조를 갖는 애플리케이션 데이터 테이블에 최대 191X1024바이트까지 저장된다. 이후, 저장된 데이터는 도 1에 도시된 MPE-FEC 인코더의 UL FEC 인코더에 의해 부호화되어 도 3에 도시된 구조를 갖는 RS 데이터 테이블이 생성된다. 애플리케이션 데이터 테이블과 RS 데이터 테이블로 구성된 프레임을 MPE-FEC 프레임이라 정의한다. 이후, IP 데이터그램과 FEC 섹션으로 구성된 데이터는 캡슐화된 후 MPEG-TS로 패킷화되어 DVB-S2 모듈레이터로 입력된 후 위성으로 전송된다.The IP datagram input to the satellite broadcasting system shown in FIG. 1 is stored up to 191 × 1024 bytes in the application data table having the structure shown in FIG. 2. Then, the stored data is encoded by the UL FEC encoder of the MPE-FEC encoder shown in FIG. 1 to generate an RS data table having the structure shown in FIG. A frame consisting of an application data table and an RS data table is defined as an MPE-FEC frame. Thereafter, the data consisting of the IP datagram and the FEC section is encapsulated, packetized into MPEG-TS, input to the DVB-S2 modulator, and then transmitted to the satellite.

한편, DVB-S2 디모듈레이터로 수신된 신호는 MPE-FEC 디코더로 전송되어 IP데이터로 출력되는데, 도 4는 다중 프로토콜 캡슐화(Multiprotocol Encapsulation)되는 일 예를 도시하는 도면이다. MPE-FEC 디코더는 내부의 MPE-CRC 혹은 DVB-S2 모듈레이터의 모드 역적응 모듈의 CRC 를 이용하여 RS 프레임 내의 데이터에 대한 삭제(erasure) 정보를 받아 삭제 RS 디코더 연산을 수행한다.Meanwhile, the signal received by the DVB-S2 demodulator is transmitted to the MPE-FEC decoder and output as IP data. FIG. 4 is a diagram illustrating an example of multiprotocol encapsulation. The MPE-FEC decoder performs erasure RS decoder operation by receiving erasure information on data in an RS frame using a CRC of a mode inverse adaptation module of an internal MPE-CRC or DVB-S2 modulator.

일반적인 RS 디코더는 다음과 같은 과정을 거쳐 복호 연산을 수행한다.A general RS decoder performs a decoding operation through the following process.

1) 수신 신호에서 입력된 삭제 에러 위치에 해당하는 값을 0으로 대체한다.1) Replace the value corresponding to the erase error position input in the received signal with 0.

2) 수신 신호를 이용하여 신드롬(Syndrome)을 계산한다.2) Calculate Syndrome using the received signal.

3) 삭제 정보를 이용하여 삭제 위치 다항식을 계산한다.3) The deletion position polynomial is calculated using the deletion information.

4) 삭제 위치 다항식과 신드롬을 이용하여 수정된 신드롬을 계산한다.4) Calculate the modified syndrome using the deletion position polynomial and the syndrome.

5) 수정된 신드롬을 이용하여 에러 평가 다항식을 계산한다(수정된 유클리드(Modified Euclidean) 방식에 의함).5) Compute the error assessment polynomial using the modified syndrome (by Modified Euclidean method).

6) 수정된 신드롬과 에러 평가 다항식을 이용하여 삭제 에러 크기 다항식을 계산한다.6) Calculate the deletion error magnitude polynomial using the modified syndrome and the error evaluation polynomial.

7) 삭제 위치 다항식과 에러 평가 다항식을 이용하여 에러 위치를 계산한다(치엔 서치(chien search)에 의함).7) Calculate the location of the error using the deletion location polynomial and the error evaluation polynomial (by chien search).

8) 포니 알고리즘을 이용하여 에러 크기를 계산한다.8) Calculate the error magnitude using the Pony algorithm.

9) 계산된 에러 위치와 에러 크기를 통해 에러를 정정한다.9) Correct the error through the calculated error position and error size.

삭제 RS 부호는 (n,k)로 표기되는데, n은 코드워드의 길이이고, k는 입력 정보 비트 길이이다. 이 경우, 삭제 RS 부호의 정정 능력은 수학식 1과 같이 표현된다. 여기서, e는 에러의 개수를, v는 삭제 에러의 개수를 의미한다.The RS code is denoted by (n, k), where n is the length of the codeword and k is the length of the input information bit. In this case, the correction capability of the deleted RS code is expressed as in Equation (1). Here, e means the number of errors and v means the number of deletion errors.

2 × e + v ≤ n - k2 × e + v ≤ n-k

그런데, 일단 DVB-S2 디모듈레이터에서 에러를 정정하고, 정정하지 못한 에러의 경우 모드 역적응 모듈의 CRC 부에서 삭제 에러로써 나타나기 때문에, 삭제 에러만 존재하며, e는 0이다.However, since the error is corrected in the DVB-S2 demodulator once, and the error which is not corrected is represented as a deletion error in the CRC unit of the mode adaptation module, only the deletion error exists, and e is zero.

따라서, 본 발명에서는 RS 디코더가 삭제에러만 고려하도록 설계함으로써 하드웨어 크기를 줄이고 데이터 처리 속도를 높일 수 있도록 한다.Therefore, in the present invention, the RS decoder is designed to consider only deletion errors, thereby reducing hardware size and increasing data processing speed.

도 5는 본 발명의 일 측면에 의한 MPE-FEC RS 디코더의 복호 과정의 흐름도이다. 본 발명에서는 기존의 RS 디코더의 복호 연산에서 복잡도가 높은 에러 평가 다항식 연산을 생략하고 수정된 신드롬과 삭제 에러 위치 다항식만으로 삭제 에러의 크기와 위치를 계산한 후 에러를 정정할 수 있도록 한다. 그 구체적인 과정은 다음과 같다.5 is a flowchart of a decoding process of an MPE-FEC RS decoder according to an aspect of the present invention. In the present invention, the error calculation polynomial having a high complexity is omitted in the decoding operation of the conventional RS decoder, and the error can be corrected after calculating the magnitude and position of the deletion error using only the modified syndrome and the deletion error position polynomial. The specific process is as follows.

1) 수신 신호에서 입력된 삭제 에러 위치에 해당하는 값을 0으로 대체한다(S1).1) The value corresponding to the erase error position input from the received signal is replaced with 0 (S1).

2) 수신 신호를 이용하여 신드롬(S(x))을 계산한다(S2).2) The syndrome S (x) is calculated using the received signal (S2).

3) 삭제 정보를 이용하여 삭제 위치 다항식(Γ(x))을 계산한다(S4).3) The deletion position polynomial (Γ (x)) is calculated using the deletion information (S4).

4) 삭제 위치 다항식(Γ(x))과 신드롬(S(x))을 곱하여 수정된 신드롬(Ξ(x))을 계산한다(S5).4) The modified syndrome (Ξ (x)) is calculated by multiplying the deletion position polynomial (Γ (x)) and the syndrome (S (x)) (S5).

5) 수정된 신드롬을 이용하여 삭제 에러 크기 다항식을 계산한다.5) Calculate the deletion error magnitude polynomial using the modified syndrome.

6) 삭제 위치 다항식(Γ(x))을 이용하여 에러 위치(Yk)를 계산한다(치엔 서치 알고리즘에 의함)(S6).6) The error position Y k is calculated using the deletion position polynomial (Γ (x)) (by the Chien search algorithm) (S6).

7) 수정된 포니 알고리즘을 이용하여 에러 크기를 계산한다(여기서, 수정된 포니 알고리즘은 포니 알고리즘에 삭제 에러 위치 값을 곱한 것이다)(S7).7) Calculate the error size using the modified pony algorithm (where the modified pony algorithm is multiplied by the erase error position value) (S7).

8) 계산된 에러 위치와 에러 크기를 통해 에러를 정정한다(S8).8) Correct the error through the calculated error position and error size (S8).

본 발명에 의한 복호 과정에서 1 내지 4 단계는 종래의 복호 과정과 동일하다. 그러나 본 발명에 의하면, 에러 평가 다항식을 계산하지 않고, 수정된 포니 알 고리즘을 이용하여 에러 크기를 계산한다. 이로써, 복잡한 에러 평가 다항식 연산을 생략하여 하드웨어 복잡도가 줄어들고, 복호 과정에서 거치는 연산 단계가 줄어들어 데이터 처리 속도가 빨라질 수 있다.Steps 1 to 4 in the decoding process according to the present invention are the same as the conventional decoding process. However, according to the present invention, the error magnitude is calculated using the modified pony algorithm without calculating the error evaluation polynomial. As a result, the hardware complexity is reduced by omitting the complex error evaluation polynomial operation, and the computational processing speed during the decoding process is reduced, thereby increasing the data processing speed.

도 6은 본 발명의 다른 측면에 의한 MPE-FEC RS 디코더의 구성도이다.6 is a block diagram of an MPE-FEC RS decoder according to another aspect of the present invention.

우선, 신드롬 계산부(10)는 입력된 삭제 에러 위치에 해당하는 값이 0으로 대체된 수신 신호를 이용하여 신드롬을 계산하고(복호 과정의 2 단계에 대응), 삭제 위치 다항식 계산부(20)는 수신한 삭제 정보를 이용하여 삭제 위치 다항식을 계산한다(복호 과정의 3 단계에 대응).First, the syndrome calculation unit 10 calculates a syndrome using the received signal in which the value corresponding to the input erasure error position is replaced with 0 (corresponding to step 2 of the decoding process), and the deletion position polynomial calculation unit 20. Calculates the deletion position polynomial using the received deletion information (corresponding to step 3 of the decoding process).

수정된 신드롬 계산부(30)는 신드롬 계산부(10) 및 삭제 위치 다항식 계산부(20)에 의해 각각 계산된 신드롬과 삭제 위치 다항식을 곱하여 수정된 신드롬을 계산한다(복호 과정의 4 단계에 대응).The modified syndrome calculation unit 30 calculates the modified syndrome by multiplying the syndrome calculated by the syndrome calculation unit 10 and the deletion position polynomial calculation unit 20 and the deletion position polynomial, respectively (corresponding to four steps of the decoding process. ).

수정된 포니 알고리즘 및 치엔 서치 알고리즘 수행부(40)는, 우선 수정된 신드롬을 이용하여 삭제 에러 크기 다항식을 계산하고, 삭제 위치 다항식을 이용하여 치엔 서치 알고리즘에 의해 에러 위치를 계산하고, 수정된 포니 알고리즘을 이용하여 에러 크기를 계산한다(복호 과정의 5 내지 7 단계에 대응).The modified pony algorithm and the Chien search algorithm performing unit 40 first calculate the deletion error magnitude polynomial using the modified syndrome, calculate the error position by the Chien search algorithm using the deletion position polynomial, and modify the pony The error magnitude is calculated using an algorithm (corresponding to steps 5-7 of the decoding process).

마지막으로, 에러 정정부(50)는 계산된 에러 위치와 에러 크기를 통해 에러를 정정한다(복호 과정의 8 단계에 대응).Finally, the error correction unit 50 corrects the error through the calculated error position and error size (corresponding to the eighth step of the decoding process).

본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 구성요소를 치환, 변형 및 변경할 수 있다는 것이 명백할 것이다.The present invention is not limited to the above-described embodiments and the accompanying drawings. It will be apparent to those skilled in the art that the present invention may be substituted, modified, and changed in accordance with the present invention without departing from the spirit of the present invention.

도 1은 MPE-FEC 기법을 DVB-S2 표준 시스템에 적용한 경우의 위성방송 시스템의 구성도,1 is a configuration diagram of a satellite broadcasting system when the MPE-FEC technique is applied to a DVB-S2 standard system.

도 2는 애플리케이션 데이터 테이블의 구조도,2 is a structural diagram of an application data table;

도 3은 RS 데이터 테이블의 구조도,3 is a structural diagram of an RS data table;

도 4는 다중 프로토콜 캡슐화(Multiprotocol Encapsulation)되는 일 예를 도시하는 도면,4 is a diagram illustrating an example of multiprotocol encapsulation;

도 5는 본 발명의 일 측면에 의한 MPE-FEC RS 디코더의 복호 과정의 흐름도, 그리고5 is a flowchart of a decoding process of an MPE-FEC RS decoder according to an aspect of the present invention, and

도 6은 본 발명의 다른 측면에 의한 MPE-FEC RS 디코더의 구성도이다.6 is a block diagram of an MPE-FEC RS decoder according to another aspect of the present invention.

Claims (7)

수신 신호에서 입력된 삭제 에러 위치에 해당하는 값을 0으로 대체하는 단계;Replacing the value corresponding to the erase error position input in the received signal with 0; 상기 수신 신호를 이용하여 신드롬을 계산하는 단계;Calculating a syndrome using the received signal; 삭제 정보를 이용하여 삭제 위치 다항식을 계산하는 단계;Calculating a deletion position polynomial using deletion information; 상기 신드롬과 삭제 위치 다항식을 곱하여 수정된 신드롬을 계산하는 단계;Calculating a modified syndrome by multiplying the syndrome by the deletion position polynomial; 상기 수정된 신드롬을 이용하여 에러 위치 계산을 위한 삭제 에러 크기 다항식을 계산하는 단계;Calculating a deletion error magnitude polynomial for error location calculation using the modified syndrome; 치엔 서치 알고리즘에 따라 상기 삭제 위치 다항식을 이용하여 에러 위치를 계산하는 단계;Calculating an error position using the deletion position polynomial according to the Chien search algorithm; 포니 알고리즘에 에러 위치 값을 곱한 수정된 포니 알고리즘을 이용하여 에러 크기를 계산하는 단계; 및Calculating an error magnitude using the modified pony algorithm multiplied by the pony algorithm by the error position value; And 상기 에러 위치 및 에러 크기를 통해 에러를 정정하는 단계를 포함하는 것을 특징으로 하는 MPE-FEC RS 디코더의 복호 방법.And correcting the error through the error location and the error size. 제 1 항에 있어서, The method of claim 1, 상기 수정된 포니 알고리즘은 다음의 수학식The modified pony algorithm is represented by the following equation
Figure 112013018342860-pat00022
Figure 112013018342860-pat00022
 에 따라, 포니 알고리즘에 에러 위치 값(Yk)을 곱한 것이고,According to the Pony algorithm multiplied by the error position value (Y k ),
Figure 112013018342860-pat00023
는 수정된 신드롬,
Figure 112013018342860-pat00024
는 삭제 위치 다항식,
Figure 112013018342860-pat00025
는 에러 크기인 것을 특징으로 하는 MPE-FEC RS 디코더의 복호 방법.
Figure 112013018342860-pat00023
Is a modified syndrome,
Figure 112013018342860-pat00024
Deletes the polynomial,
Figure 112013018342860-pat00025
The decoding method of the MPE-FEC RS decoder, characterized in that the error size. 제 1 항에 있어서, The method of claim 1, 상기 수정된 신드롬을 계산하는 단계는, 아래의 수학식Computing the modified syndrome, the following equation
Figure 112013018342860-pat00009
(
Figure 112013018342860-pat00010
는 수정된 신드롬,
Figure 112013018342860-pat00011
는 삭제 위치 다항식,
Figure 112013018342860-pat00012
는 신드롬)
Figure 112013018342860-pat00009
(
Figure 112013018342860-pat00010
Is a modified syndrome,
Figure 112013018342860-pat00011
Deletes the polynomial,
Figure 112013018342860-pat00012
Syndrome) 에 의해 계산하는 것을 특징으로 하는 MPE-FEC RS 디코더의 복호 방법.The decoding method of the MPE-FEC RS decoder characterized by the above-mentioned. 제 3 항에 있어서, The method of claim 3, wherein 상기 에러 위치를 계산하는 단계는, 아래의 수학식The step of calculating the error position, the following equation
Figure 112013018342860-pat00013
(
Figure 112013018342860-pat00014
는 에러 위치)
Figure 112013018342860-pat00013
(
Figure 112013018342860-pat00014
Is an error location) 에 의해 계산하는 것을 특징으로 하는 MPE-FEC RS 디코더의 복호 방법.The decoding method of the MPE-FEC RS decoder characterized by the above-mentioned. 삭제delete 입력된 삭제 에러 위치에 해당하는 값이 0으로 대체된 수신 신호를 이용하여 신드롬을 계산하는 신드롬 계산부;A syndrome calculation unit configured to calculate a syndrome by using a received signal in which a value corresponding to the input erasure error position is replaced with 0; 수신한 삭제 정보를 이용하여 삭제 위치 다항식을 계산하는 삭제 위치 다항식 계산부;A deletion position polynomial calculation unit configured to calculate the deletion position polynomial using the received deletion information; 상기 신드롬 및 삭제 위치 다항식을 곱하여 수정된 신드롬을 계산하는 수정된 신드롬 계산부;A modified syndrome calculator for calculating a modified syndrome by multiplying the syndrome and the deletion position polynomial; 상기 수정된 신드롬을 이용하여 에러 위치 계산을 위한 삭제 에러 크기 다항식을 계산하고, 상기 삭제 위치 다항식을 이용하여 치엔 서치 알고리즘에 의해 에러 위치를 계산하고, 포니 알고리즘에 에러 위치 값을 곱한 수정된 포니 알고리즘을 이용하여 에러 크기를 계산하는 수정된 포니 알고리즘 및 치엔 서치 알고리즘 수행부; 및A modified pony algorithm using the modified syndrome to calculate a deletion error magnitude polynomial for error location calculation, calculating the error location by the Chien search algorithm using the deletion location polynomial, and multiplying the pony algorithm by the error location value. A modified pony algorithm and Chien search algorithm for calculating an error magnitude using a; And 상기 에러 위치 및 에러 크기를 통해 에러를 정정하는 에러 정정부를 포함하는 것을 특징으로 하는 MPE-FEC RS 디코더.And an error correction unit for correcting an error through the error location and the error size. 제 6 항에 있어서, The method of claim 6, 상기 수정된 포니 알고리즘은 다음의 수학식The modified pony algorithm is represented by the following equation
Figure 112013018342860-pat00026
Figure 112013018342860-pat00026
 에 따라, 포니 알고리즘에 에러 위치 값(Yk)을 곱한 것이고,According to the Pony algorithm multiplied by the error position value (Y k ),
Figure 112013018342860-pat00027
는 수정된 신드롬,
Figure 112013018342860-pat00028
는 삭제 위치 다항식,
Figure 112013018342860-pat00029
는 에러 크기인 것을 특징으로 하는 MPE-FEC RS 디코더.
Figure 112013018342860-pat00027
Is a modified syndrome,
Figure 112013018342860-pat00028
Deletes the polynomial,
Figure 112013018342860-pat00029
MPE-FEC RS decoder, characterized in that the error size.
KR1020090113373A 2008-12-03 2009-11-23 Mpe-fec rs decoder and decoding method thereof KR101317179B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
EP09177729A EP2194648A1 (en) 2008-12-03 2009-12-02 MPE-FEC RS decoder and decoding method thereof
US12/629,343 US8418041B2 (en) 2008-12-03 2009-12-02 MPE-FEC RS decoder and decoding method thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020080122059 2008-12-03
KR20080122059 2008-12-03

Publications (2)

Publication Number Publication Date
KR20100063653A KR20100063653A (en) 2010-06-11
KR101317179B1 true KR101317179B1 (en) 2013-10-15

Family

ID=42363570

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090113373A KR101317179B1 (en) 2008-12-03 2009-11-23 Mpe-fec rs decoder and decoding method thereof

Country Status (1)

Country Link
KR (1) KR101317179B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5373511A (en) * 1992-05-04 1994-12-13 Motorola, Inc. Method for decoding a reed solomon encoded signal with inner code and apparatus for doing same
FR2765749A1 (en) * 1997-06-18 1999-01-08 Motorola Inc WEIGHTED DECISION SYNDROME-BASED DECODER FOR CONVOLUTION CODES
US20030009723A1 (en) * 2001-04-24 2003-01-09 Ta-Hsiang Chien Simplified reed-solomon decoding circuit and method of decoding reed-solomon codes
EP1370003A1 (en) * 2002-06-07 2003-12-10 Deutsche Thomson-Brandt Gmbh Reed-Solomon Decoder

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5373511A (en) * 1992-05-04 1994-12-13 Motorola, Inc. Method for decoding a reed solomon encoded signal with inner code and apparatus for doing same
FR2765749A1 (en) * 1997-06-18 1999-01-08 Motorola Inc WEIGHTED DECISION SYNDROME-BASED DECODER FOR CONVOLUTION CODES
US20030009723A1 (en) * 2001-04-24 2003-01-09 Ta-Hsiang Chien Simplified reed-solomon decoding circuit and method of decoding reed-solomon codes
EP1370003A1 (en) * 2002-06-07 2003-12-10 Deutsche Thomson-Brandt Gmbh Reed-Solomon Decoder

Also Published As

Publication number Publication date
KR20100063653A (en) 2010-06-11

Similar Documents

Publication Publication Date Title
US7530007B2 (en) Iterative decoding of packet data
US7406651B2 (en) Forward Chien search type Reed-Solomon decoder circuit
US7929646B2 (en) Map decoder with bidirectional sliding window architecture
US7447980B2 (en) Error detection and correction in data transmission packets
JP5474256B2 (en) Input bit error rate estimation method and apparatus
JP2005512352A (en) Hierarchical block coding for packet-based communication systems.
US8418041B2 (en) MPE-FEC RS decoder and decoding method thereof
JP2005525040A (en) Soft decision decoding method for Reed-Solomon code
US9252815B2 (en) Extension of product codes with applications to tape and parallel channels
KR101317179B1 (en) Mpe-fec rs decoder and decoding method thereof
US8181096B2 (en) Configurable Reed-Solomon decoder based on modified Forney syndromes
US20080320371A1 (en) Efficient chien search method in reed-solomon decoding, and machine-readable recording medium including instructions for executing the method
US11005502B2 (en) Iterative decoding circuit and decoding method
US8296621B2 (en) Integrated circuit comprising error correction logic, and a method of error correction
US7840867B2 (en) Iterative n-dimensional decoding
JP2009509389A (en) Apparatus and method for error correction in mobile radio applications incorporating correction bypass.
Kim et al. Non-systematic RS encoder design for a parity replacer of ATSC-M/H system
Iliev et al. Analysis and evaluation of Reed-Solomon codes in Digital Video Broadcasting systems
Jie et al. New Application of Reed-Solomon Codes in China Mobile Multimedia Broadcasting System
KR100265948B1 (en) METHOD FOR DECODING REED-SOLOMON DECODER HAVING Nú½Ñ‡ NUMBER OF FIFO AND REED-SOLOMON DECODER
KR100803129B1 (en) Error correction method in digital broadcasting receiving system
JP5794939B2 (en) Error correction decoding apparatus and error correction decoding method
Im et al. An advanced vlsi architecture of rs decoders for advanced tv
JP2006229829A (en) Deinterleaving device, data decoding device loaded with deinterleaving device and radio communication equipment loaded with deinterleaving device
KR20000027179A (en) Method for calculating variation degree of reed-solomon decoder

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170329

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170927

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20181001

Year of fee payment: 6