KR101294009B1 - Photoelectric Element include Quantum Well with Nano-Grayscale Pattern and Method of Manufacturing the Same - Google Patents
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Abstract
본 발명은 광전자 소자의 활성층을 요철 또는 만곡형상으로 형성하여 활성층의 표면적을 증가시키고, 광 추출 효율 및 광 흡수 효율을 향상시키는 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자 및 그 제조방법에 관한 것으로, 도전성 기판 상에 형성된 반도체 층. 반도체 층 상에 형성되며, 상부가 요철 또는 만곡 구조으로 이루어진 n형 반도체 층, n형 반도체 층 상에 형성되며, 요철 또는 만곡 구조으로 이루어진 활성층 및 활성층 상에 형성된 p형 반도체 층을 포함하는 것을 특징으로 한다.
나아가, 본 발명에 따른 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자 제조방법은 기판 상에 형성된 반도체 층의 상부에 n형 반도체 층을 형성하는 단계, n형 반도체 층의 상부에 레지스트(Resist)를 코팅하는 단계, 리소그래피(Lithography) 공정으로 레지스트를 요철 또는 만곡 구조로 패터닝하는 단계, 패터닝된 레지스트를 식각하여 n형 반도체 층에 요철 또는 만곡형상을 형성한 후, 버퍼 층을 형성하는 단계, 버퍼 층의 상부에 요철 또는 만곡 구조의 활성층을 형성하는 단계 및 활성층의 상부에 p형 반도체 층을 형성하여 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자를 취득하는 단계를 포함하는 것을 특징으로 한다.The present invention relates to an optoelectronic device and a method for manufacturing the same, including an active layer of a nano grayscale pattern to form an active layer of the optoelectronic device in an uneven or curved shape to increase the surface area of the active layer, and improve the light extraction efficiency and light absorption efficiency. And a semiconductor layer formed on the conductive substrate. An n-type semiconductor layer formed on the semiconductor layer, the upper portion having an uneven or curved structure, an active layer formed on the n-type semiconductor layer, and a p-type semiconductor layer formed on the active layer. It is done.
Furthermore, according to the present invention, a method of manufacturing an optoelectronic device including an active layer having a nano gray scale pattern includes forming an n-type semiconductor layer on top of a semiconductor layer formed on a substrate, and applying a resist on the n-type semiconductor layer. Coating, patterning the resist into an uneven or curved structure by a lithography process, etching the patterned resist to form an uneven or curved shape in the n-type semiconductor layer, and then forming a buffer layer, a buffer layer Forming an active layer having an uneven or curved structure on the top of the substrate, and forming a p-type semiconductor layer on the active layer to obtain an optoelectronic device including the active layer having a nano grayscale pattern.
Description
본 발명은 광전자 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 광전자 소자의 활성층을 요철 또는 만곡형상으로 형성하여 활성층의 표면적을 증가시키고, 광 추출 효율 및 광 흡수 효율을 향상시키는 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자 및 그 제조방법에 관한 것이다.The present invention relates to an optoelectronic device and a method of manufacturing the same, and more particularly, to form an active layer of the optoelectronic device in an uneven or curved shape to increase the surface area of the active layer, and to improve the light extraction efficiency and light absorption efficiency nano grayscale pattern The present invention relates to an optoelectronic device comprising the active layer and a method of manufacturing the same.
광전자 소자(Optoelectronic Device)는 광전력을 변화시키는 소자 또는 광 출력을 내거나 광출력을 변화시키는 소자이다. 광전자 소자로는 전기를 빛으로 변화시키거나 빛을 전기로 변화시키는 광 다이오드(Poto Diode; PD), 발광 다이오드(Light Emitting Diode; LED), 레이저 다이오드(Laser Diode; LD), 태양전지(Solar Cell) 등이 있다.An optoelectronic device is a device that changes optical power or a device that emits light or changes light output. Optoelectronic devices include photodiodes (PDs), light emitting diodes (LEDs), laser diodes (LDs), and solar cells that convert electricity into light or electricity into light. ).
현재, 광전자 소자는 지구 온난화 및 화석연료 고갈로 인해 광전자 소자의 활용이 광범위해지고 있으며, 화석연료를 대체할 신재생 에너지로 각광받고 있다. 광전자 소자를 이용한 태양전지(Solar Cell)의 경우, 화석 연료를 사용하지 않고 전기 에너지를 발생시킴으로써, 이산화탄소 배출을 억제하여 지구 온난화를 막을 수 있으며, LED는 일반 전구에 비해 전기 소모가 적고 수명이 길다. 이와 같은 이점으로 인해 광전자 소자는 지속적인 개발이 이루어지고 있으며, 다양한 기술들이 소개되고 있다.At present, optoelectronic devices are widely used due to global warming and depletion of fossil fuels, and are being spotlighted as renewable energy to replace fossil fuels. In the case of a solar cell using an optoelectronic device, by generating electric energy without using fossil fuels, the global warming can be prevented by suppressing carbon dioxide emission, and the LED consumes less electricity and has a longer life than a general bulb. . Due to these advantages, optoelectronic devices are continuously developed and various technologies are introduced.
한국공개특허 제10-2011-0098300호의 ‘바이페닐 화합물을 포함하는 유기태양전지’는 고효율 유기계태양전지에 관한 것으로서, 유기태양전지 소자의 광활성층 용액에 소량의 바이페닐 화합물을 첨가하여 간단한 공정으로 효율이 향상된 유기태양전지 소자를 제공하는 기술이다. 이 기술은 기판, 기판 상에 형성된 제 1 전극 및 제 2 전극, 제 1 전극 및 제 2 전극 사이에 형성되며, 전공수용체, 전자수용체 및 화합물로 형성된 광활성층을 포함한다. 또한, 광활성층과 제 1 전극 사이에 정공수송층을 추가로 포함한다. 정공수송층은 저분자와 고분자, 방향족아민기(Aromatic Amine Group)를 가지는 저분자와 고분자로 이루어진 군 중에서 선택되는 하나 이상으로 이루어진다.'Organic solar cell comprising a biphenyl compound' of Korean Patent Publication No. 10-2011-0098300 relates to a high efficiency organic solar cell, which is a simple process by adding a small amount of biphenyl compound to a photoactive layer solution of an organic solar cell device. It is a technology to provide an organic solar cell device with improved efficiency. This technique includes a photoactive layer formed between a substrate, a first electrode and a second electrode formed on the substrate, a first electrode and a second electrode, and formed of a major acceptor, an electron acceptor and a compound. In addition, a hole transport layer is further included between the photoactive layer and the first electrode. The hole transport layer is made of at least one selected from the group consisting of low molecules and polymers having a low molecular weight, a high molecular weight, and an aromatic amine group.
또한, 한국공개특허 제10-2008-0068675호의 ‘전류 확산층을 포함하는 광전자 반도체 소자’는 광전자 반도체 소자에 관한 것으로, 전기적 및 기계적으로 매우 안정된 접촉을 포함하는 광전자 반도체 소자를 제공하기 위한 기술이다. 이 기술은 반도체 몸체 및 전류 확산층을 포함하는 광전자 반도체 소자를 제공하며, 전류 확산층은 적어도 부분적으로 반도체 몸체에 적층된다. 이때, 전류 확산층은 금속을 포함하고, 금속은 전류 확산층 내에서 투명한 전기 전도성 금속 산화물을 형성하는데, 금속의 농도는 반도체 몸체를 향한 전류 확산층의 측면에서부터 반도체 몸체로부터 떨어져 있는 전류 확산층의 측면에 이르기까지 점차 감소한다.In addition, Korean Patent Application Publication No. 10-2008-0068675, "Optoelectronic semiconductor device comprising a current diffusion layer" relates to an optoelectronic semiconductor device, a technique for providing an optoelectronic semiconductor device comprising a very stable electrical and mechanical contact. This technology provides an optoelectronic semiconductor device comprising a semiconductor body and a current spreading layer, the current spreading layer being at least partially laminated to the semiconductor body. The current spreading layer then comprises a metal, the metal forming a transparent electrically conductive metal oxide in the current spreading layer, the concentration of the metal from the side of the current spreading layer towards the semiconductor body to the side of the current spreading layer away from the semiconductor body. Gradually decreases.
하지만, 위에서 설명한 종래 기술은 광전자 소자에 포함된 활성층 또는 전류 확산층의 표면 또는 구조가 평탄하게 이루어져 있어 광전 변환 효율 및 전기 전도도가 낮고, 광 열화 현상으로 인해 광전 변환 특성이 저하된다.However, the prior art described above has a flat surface or structure of an active layer or a current spreading layer included in the optoelectronic device, thereby lowering photoelectric conversion efficiency and electrical conductivity, and deteriorating photoelectric conversion characteristics due to light degradation.
본 발명은 위에서 서술한 문제점을 해결하기 위한 것으로 광전자 소자의 활성층을 요철 또는 만곡 구조로 형성시켜 활성층의 표면적을 증가시키고, 광전 변환 효율 및 전기 전도도를 높이며, 광전 변환 특성의 저하를 방지할 수 있는 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자 및 그 제조방법을 제공함을 그 목적으로 한다.The present invention is to solve the above-mentioned problems to form an active layer of the optoelectronic device with an uneven or curved structure to increase the surface area of the active layer, to increase the photoelectric conversion efficiency and electrical conductivity, and to prevent degradation of the photoelectric conversion characteristics An object of the present invention is to provide an optoelectronic device including the active layer of the nano grayscale pattern and a method of manufacturing the same.
이와 같은 목적을 달성하기 위하여 본 발명에 따른 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자는 도전성 기판 상에 형성된 반도체 층. 반도체 층 상에 형성되며, 상부가 요철 또는 만곡 구조으로 이루어진 n형 반도체 층, n형 반도체 층 상에 형성되며, 요철 또는 만곡 구조으로 이루어진 활성층 및 활성층 상에 형성된 p형 반도체 층을 포함하는 것을 특징으로 한다.In order to achieve the above object, the optoelectronic device including the active layer of the nano grayscale pattern according to the present invention is a semiconductor layer formed on a conductive substrate. An n-type semiconductor layer formed on the semiconductor layer, the upper portion having an uneven or curved structure, an active layer formed on the n-type semiconductor layer, and a p-type semiconductor layer formed on the active layer. It is done.
나아가, 본 발명에 따른 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자 제조방법은 기판 상에 형성된 반도체 층의 상부에 n형 반도체 층을 형성하는 단계, n형 반도체 층의 상부에 레지스트(Resist)를 코팅하는 단계, 리소그래피(Lithography) 공정으로 레지스트를 요철 또는 만곡 구조로 패터닝하는 단계, 패터닝된 레지스트를 식각하여 n형 반도체 층에 요철 또는 만곡형상을 형성한 후, 버퍼 층을 형성하는 단계, 버퍼 층의 상부에 요철 또는 만곡 구조의 활성층을 형성하는 단계 및 활성층의 상부에 p형 반도체 층을 형성하여 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자를 취득하는 단계를 포함하는 것을 특징으로 한다.Furthermore, according to the present invention, a method of manufacturing an optoelectronic device including an active layer having a nano gray scale pattern includes forming an n-type semiconductor layer on top of a semiconductor layer formed on a substrate, and applying a resist on the n-type semiconductor layer. Coating, patterning the resist into an uneven or curved structure by a lithography process, etching the patterned resist to form an uneven or curved shape in the n-type semiconductor layer, and then forming a buffer layer, a buffer layer Forming an active layer having an uneven or curved structure on the top of the substrate, and forming a p-type semiconductor layer on the active layer to obtain an optoelectronic device including the active layer having a nano grayscale pattern.
위에서 서술한 바와 같이, 본 발명은 도전성 기판 상에 형성된 반도체층의 상부에 n형 반도체 층을 형성하고, 요철 또는 만곡 구조의 활성층을 형성함으로써, 활성층의 표면적을 증가시켜 광전 변환 효율 및 전기 전도도를 높일 수 있다.As described above, the present invention forms an n-type semiconductor layer on top of the semiconductor layer formed on the conductive substrate, and forms an active layer having an uneven or curved structure, thereby increasing the surface area of the active layer to improve photoelectric conversion efficiency and electrical conductivity. It can increase.
나아가, 활성층을 구, 반구, 튜브, 원 기둥, 원 뿔, 다각 기둥, 다각 뿔, 피라미드, 1차원, 2차원 또는 3차원 중 어느 하나 이상의 구조로 형성함으로써, 광 추출효율 및 광 흡수효율을 향상시켜 광전자 소자의 전체적인 효율을 향상시킬 수 있다.Furthermore, the active layer is formed into a sphere, hemisphere, tube, circle pillar, circle horn, polygonal pillar, polygonal horn, pyramid, one-dimensional, two-dimensional or three-dimensional structure, thereby improving light extraction efficiency and light absorption efficiency The overall efficiency of the optoelectronic device can be improved.
도 1 내지 도 2는 본 발명의 일 실시 예에 따른 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자를 설명하는 도면이다.
도 3은 본 발명의 일 실시 예에 따른 활성층을 설명하는 이미지이다.
도 4는 본 발명의 일 실시 예에 따른 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자의 효율을 설명하는 도면이다.
도 5 내지 도 10은 본 발명의 일 실시 예에 따른 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자 제조방법을 설명하는 도면이다.1 to 2 are diagrams illustrating an optoelectronic device including an active layer of a nano grayscale pattern according to an embodiment of the present invention.
3 is an image illustrating an active layer according to an embodiment of the present invention.
4 is a view for explaining the efficiency of the optoelectronic device including the active layer of the nano grayscale pattern according to an embodiment of the present invention.
5 to 10 are views illustrating a method of manufacturing an optoelectronic device including an active layer of a nano grayscale pattern according to an embodiment of the present invention.
이하 첨부된 도면을 참조로 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적인 사상에 부합하는 의미와 개념으로 해석되어야만 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Prior to this, terms or words used in the specification and claims should not be construed as having a conventional or dictionary meaning, and the inventors should properly explain the concept of terms in order to best explain their own invention. It should be interpreted as meanings and concepts corresponding to the technical idea of the present invention based on the principle of definition.
따라서, 본 명세서에 기재된 실시 예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시 예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.Therefore, the embodiments described in this specification and the configurations shown in the drawings are merely the most preferred embodiments of the present invention and do not represent all the technical ideas of the present invention. Therefore, It is to be understood that equivalents and modifications are possible.
도 1 내지 도 2는 본 발명의 일 실시 예에 따른 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자를 설명하는 도면이다. 도시된 바와 같이 본 발명에 따른 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자(100)는 도전성 기판(101) 상에 형성된 반도체 층(102), 반도체 층(102) 상에 형성되며, 상부가 요철 또는 만곡 구조로 이루어진 n형 반도체 층(103), n형 반도체 층(103) 상에 형성되며, 요철 또는 만곡 구조로 이루어진 활성층(104) 및 활성층(104) 상에 형성된 p형 반도체 층(105)을 포함한다. 1 to 2 are diagrams illustrating an optoelectronic device including an active layer of a nano grayscale pattern according to an embodiment of the present invention. As shown, the optoelectronic device 100 including the active layer of the nano-grayscale pattern according to the present invention is formed on the
나아가, 본 발명에 따른 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자(100)는 도 2에 도시된 바와 같이, 도전성 기판(101) 상에 형성된 반도체 층(102), 반도체 층(102) 상에 형성된 n형 반도체 층(103), n형 반도체 층(103) 상에 형성되며, 요철 또는 만곡 구조로 이루어진 활성층(104) 및 활성층(104) 상에 형성된 p형 반도체 층(105)을 포함한다. 또한, 본 발명에 따른 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자(100)는 n형을 p형으로 변형하거나, p형을 n형으로 변형하여 제조 또는 형성될 수 있다. Furthermore, the optoelectronic device 100 including the active layer of the nano grayscale pattern according to the present invention, as shown in Figure 2, on the
본 발명에 따른 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자(100)는 태양전지(Solar Cell) 또는 LED에 포함되는 광전소자로써, 이에 따른 형상 또는 디자인에 따라 반도체 층(102), n형 반도체 층(102), 활성층(104), 버퍼층(602) 또는 p형 반도체 층(105)의 두께 또는 패턴을 상이하게 형성할 수 있다.The optoelectronic device 100 including an active layer of a nano grayscale pattern according to the present invention is a photovoltaic device included in a solar cell or an LED, and according to the shape or design thereof, the
일 실시 예에 있어서, 기판(101)은 Al, TiN, Cu, Ni, Au, W 또는 Ti 중 하나 또는 하나 이상의 물질로 이루어질 수 있다. 기판(101) 상에 형성되는 반도체 층(102)은 5㎚~10㎛의 두께로 이루어지며, 바람직하게는 2㎛ 두께로 이루어진다. 반도체 층(102) 상부에 형성되는 n형 반도체 층(103)은 6㎚~11㎛의 두께로 이루어지며, 바람직하게는 3㎛ 두께로 이루어진다. 도 1에 도시된 바와 같이, n형 반도체 층(103)의 상부는 평탄한 구조 또는 다양한 구조로 이루어질 수 있다. n형 반도체 층(103)의 상부의 구조는 구, 반구, 튜브, 원 기둥, 원 뿔, 다각 기둥, 다각 뿔, 피라미드, 1차원, 2차원 또는 3차원 중 어느 하나 이상의 구조로 이루어진다.In an embodiment, the
n형 반도체 층(103) 상부의 다양한 구조는 반도체 층(102) 상에 레지스트(Resist)를 코팅하고, 리소그래피(Lithography) 또는 임프린트(Imprint) 공정으로 패터닝한 후 식각하여 형성할 수 있다. n형 반도체 층(103) 상부에 형성되는 활성층(104)은 도 3을 참조하여 설명할 수 있다.Various structures on the n-
도 3은 본 발명의 일 실시 예에 따른 활성층을 설명하는 이미지이다. 도시된 바와 같이, 일 실시 예에 있어서 n형 반도체 층(103) 상부에 형성되는 활성층(104)은 구, 반구, 튜브, 원 기둥, 원 뿔, 다각 기둥, 다각 뿔, 피라미드, 1차원, 2차원 또는 3차원 중 어느 하나 이상의 구조로 이루어진다. 이와 같은 활성층(104)의 구조는 패터닝된 레지스트의 식각에 의해 이루어지며, 식각 시 공정 조건을 변형하여 다양하게 구현할 수 있다. 또한, 활성층(104)은 다양한 구조로 이루어진 n형 반도체 층(103)의 상부 구조와 대응되는 구조로 구현될 수 있으며, n형 반도체 층(103)의 상부 구조와 상이한 구조로 구현될 수 있다.3 is an image illustrating an active layer according to an embodiment of the present invention. As shown, the
나아가, 활성층(104)은 1°~90°사이의 경사각으로 이루어진 요철 또는 만곡 구조로 이루어질 수 있으며, n형 반도체 층(103)과 접하는 하부의 폭이 p형 반도체 층(105)과 접하는 상부의 폭 보다 넓은 비대칭 구조로 이루어질 수 있다. 아울러, 활성층(104)은 수직방향을 기준으로 좌우 비대칭 구조로 이루어질 수 있다.In addition, the
일 실시 예에 있어서, p형 반도체 층(105)은 다양한 구조로 이루어진 활성층(104)의 상부에 형성되며, 활성층(104)과 p형 반도체 층(105) 사이에 버퍼층(602)이 포함된다. 활성층(104)과 접하는 p형 반도체 층(105)의 하부와 외부에 노출되는 p형 반도체 층(105) 상부의 구조는 서로 상이한 구조로 이루어지며, p형 반도체 층(105) 하부의 표면적이 상부의 표면적 보다 넓은 것을 특징으로 한다. 이는 p형 반도체 층(105)의 하부의 구조가 활성층(104)의 구조와 대응되는 구조로 이루어지기 때문이다.In an embodiment, the p-
본 발명에 따른 태양전지 또는 LED에 포함되는 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자(100)는 도전성 기판(101) 상에 형성된 반도체 층(102)의 상부에 n형 반도체 층(103)을 형성하고, 요철 또는 만곡 구조의 활성층(104)을 형성함으로써, 활성층(104)의 표면적을 증가시켜 광전 변환 효율 및 전기 전도도를 높일 수 있다.The optoelectronic device 100 including an active layer of a nano grayscale pattern included in a solar cell or an LED according to the present invention includes an n-
나아가, 활성층(104)을 구, 반구, 튜브, 원 기둥, 원 뿔, 다각 기둥, 다각 뿔, 피라미드, 1차원, 2차원 또는 3차원 중 어느 하나 이상의 구조로 형성함으로써, 광 추출효율 및 광 흡수효율을 향상시켜 광전자 소자의 전체적인 효율을 향상시킬 수 있다. 본 발명에 따른 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자(100)의 효율 향상은 도 4의 실험 데이터를 참조하여 설명할 수 있다.Furthermore, by forming the
도 4는 본 발명의 일 실시 예에 따른 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자의 효율을 설명하는 도면이다. 도시된 그래프는 평탄한 구조의 활성층을 포함하는 광전자 소자와 다양한 구조로 이루어진 활성층(104)을 포함하는 광전자 소자의 효율을 나타낸다. 도 4는 특정 범위의 파장(Wavelength)에서 빛의 강도(PL Intensity)를 측정한 결과를 나타낸 데이터로서, (A)는 평탄한 구조의 활성층을 포함하는 광전자 소자이고, (B)는 본 발명에 따른 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자(100)를 나타낸다.4 is a view for explaining the efficiency of the optoelectronic device including the active layer of the nano grayscale pattern according to an embodiment of the present invention. The graph shown shows the efficiency of an optoelectronic device comprising an active layer of flat structure and an optoelectronic device comprising an
도 4에 나타난 바와 같이, 같은 양의 빛을 조사했을 때, 425㎚~475㎚의 Wavelength 영역에서 (A), (B)의 PL Intensity 최고치가 (A)는 약 0.18이고, (B)는 약 0.23으로 나타난다. 이는 같은 양의 빛이 광전자 소자에 조사됐을 때, 종래 기술에 따른 광전자 소자와 비교 시, 본 발명에 따른 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자(100)의 광 추출 효율 및 광 흡수 효율이 높다는 것을 나타낸다. 광 추출 효율 및 광 흡수 효율 향상은 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자(100)의 활성층(104) 구조가 구, 반구, 튜브, 원 기둥, 원 뿔, 다각 기둥, 다각 뿔, 피라미드, 1차원, 2차원 또는 3차원 중 어느 하나 이상의 구조로 이루어져, 표면적이 증가했기 때문이다.As shown in FIG. 4, when the same amount of light is irradiated, the maximum PL Intensity values of (A) and (B) in the wavelength region of 425 nm to 475 nm are (A) of about 0.18 and (B) of about Appears as 0.23. When the same amount of light is irradiated on the optoelectronic device, compared with the optoelectronic device according to the prior art, the light extraction efficiency and the light absorption efficiency of the optoelectronic device 100 including the active layer of the nano grayscale pattern according to the present invention High. Improvement in light extraction efficiency and light absorption efficiency can be achieved by the structure of the
도 5 내지 도 10은 본 발명의 일 실시 예에 따른 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자 제조방법을 설명하는 도면이다. 도 5 내지 도 11에 도시된 바와 같이, 본 발명에 따른 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자 제조방법은 기판 상에 형성된 반도체 층의 상부에 n형 반도체 층을 형성하는 단계(s101), n형 반도체 층의 상부에 레지스트(Resist)를 코팅하는 단계(s102), 리소그래피(Lithography) 공정으로 레지스트를 요철 또는 만곡 구조로 패터닝하는 단계(s103), 패터닝된 레지스트를 식각하여 n형 반도체 층에 요철 또는 만곡형상을 형성한 후, 버퍼 층을 형성하는 단계(s104), 버퍼 층의 상부에 요철 또는 만곡 구조의 활성층을 형성하는 단계(s105) 및 활성층의 상부에 p형 반도체 층을 형성하여 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자를 취득하는 단계(s106)를 포함한다.5 to 10 are views illustrating a method of manufacturing an optoelectronic device including an active layer of a nano grayscale pattern according to an embodiment of the present invention. 5 to 11, the optoelectronic device manufacturing method including an active layer of the nano grayscale pattern according to the present invention comprises the steps of forming an n-type semiconductor layer on the semiconductor layer formed on the substrate (s101), coating a resist on the n-type semiconductor layer (s102), patterning the resist into an uneven or curved structure by a lithography process (s103), and etching the patterned resist to the n-type semiconductor layer After forming the uneven or curved shape, forming a buffer layer (s104), forming an active layer having an uneven or curved structure on the buffer layer (s105) and forming a p-type semiconductor layer on the active layer to form a nano A step S106 of obtaining an optoelectronic device including an active layer of a grayscale pattern is included.
도 5는 기판 상에 형성된 반도체 층의 상부에 n형 반도체 층을 형성하는 단계(s101)를 설명하는 도면이다. 반도체 층(102)과 n형 반도체 층(103)은 열 증착(Thermal Evaportor), 화학기상증착(Chemical Vapor Deposition; CVD), 스퍼터링(Sputtering), PECVD(Plasma-Enhanced Chemical Vapor Deposition), 스핀 코팅(Spin Coating), 전자빔 증착(E-beam Evaportor) 또는 에피텍셜 성장(Epitaxial Growth)과 같은 다양한 방식으로 도전성 기판(101) 상에 증착 또는 성장시킨다. 이때, 반도체 층은 5㎚~10㎛의 두께로 형성되며, 본 발명에서는 2㎛ 두께로 형성한다. 또한, s101단계에서 n형 반도체 층(103)은 6㎚~11㎛의 두께로 형성되며, 바람직하게는 3㎛ 두께로 형성한다.FIG. 5 is a diagram for explaining a step (s101) of forming an n-type semiconductor layer on a semiconductor layer formed on a substrate. The
도 6은 n형 반도체 층의 상부에 레지스트(Resist)를 코팅하는 단계(s102)를 설명하는 도면이다. 도 6의 s102단계는 s101단계에서 형성된 n형 반도체 층(103) 상에 패터닝을 위해 감광성 금속-유기물 전구체가 포함된 레지스트(Resist)를 코팅한다. 본 발명은 이에 한정되지 않으며, 패터닝을 위해 금속산화물 나노입자가 포함된 임프린트 레진을 도포 또는 코팅할 수 있다. 레지스트(Resist)는 스핀 코팅(Spin Coating) 또는 드롭프렛(Droplet) 방식으로 이루어지며, 0.01㎛~5㎛의 두께로 형성한다.FIG. 6 is a diagram illustrating a step (s102) of coating a resist on an n-type semiconductor layer. In step s102 of FIG. 6, a resist including a photosensitive metal-organic precursor is coated on the n-
도 7은 리소그래피(Lithography) 공정으로 레지스트를 요철 또는 만곡 구조로 패터닝하는 단계(s103)를 설명하는 도면이다. 도시된 바와 같이, s103단계에서는 도 6의 s102단계에서 코팅한 레지스트(Resist)(601)를 전자빔 리소그래피(E-beam Lithography), 포토리소그래피(Photolithography), 나노리소그래피(Nanolithography) 또는 X선리소그래피(X-raylithography) 중 어느 하나 이상의 공정으로 패터닝한다. 패터닝된 레지스트(601)는 구, 반구, 튜브, 원 기둥, 원 뿔, 다각 기둥, 다각 뿔, 피라미드, 1차원, 2차원 또는 3차원 중 어느 하나 이상의 구조로 형성된다. 패터닝으로 형성되는 구조는 s105 단계에서 활성층(104)의 구조와 대응되는 구조로서, 패터닝 시 공정 조건을 조절하여 다양한 구조를 형성할 수 있다. 본 발명은 이에 한정되지 않으며, 임프린트용 스탬프를 이용해 패터닝할 수 있다. FIG. 7 illustrates a step S103 of patterning a resist into an uneven or curved structure by a lithography process. As shown, in step s103, the resist 601 coated in step s102 of FIG. 6 is subjected to electron beam lithography, photolithography, nanolithography, or X-ray lithography (X). patterning by any one or more of -raylithography). Patterned resist 601 is formed of any one or more of spheres, hemispheres, tubes, circular pillars, circular horns, polygonal pillars, polygonal horns, pyramids, one-dimensional, two-dimensional, or three-dimensional. The structure formed by patterning is a structure corresponding to the structure of the
도 8은 패터닝된 레지스트를 식각하여 n형 반도체 층에 요철 또는 만곡형상을 형성한 후, 버퍼 층을 형성하는 단계(s104)를 설명하는 도면이다. s104단계는 s103단계에서 패터닝된 레지스트(601)를 플라즈마 식각하여 n형 반도체 층(103)에 구, 반구, 튜브, 원 기둥, 원 뿔, 다각 기둥, 다각 뿔, 피라미드, 1차원, 2차원 또는 3차원 중 어느 하나 이상의 구조를 형성한다.FIG. 8 is a view for explaining a step (s104) of forming a buffer layer after etching the patterned resist to form an uneven or curved shape in the n-type semiconductor layer. In step s104, the resist 601 patterned in step s103 is plasma-etched to n-
식각은 고주파 유도 결합 플라즈마(Inductively Coupled Plasma) 식각으로 이루어지며, Cl2, HBr, HCl, SF6, CF4, CHF3, NF3, O2, CFCs(ChloroFluoroCarbons) 또는 BCl3 중 어느 하나 또는 하나 이상의 가스를 이용하며, N2, Ar 또는 He 중 어느 하나 이상의 불활성 가스를 더 포함하여 이용할 수 있다.Etching is performed by inductively coupled plasma etching, and any one or one of Cl 2 , HBr, HCl, SF 6 , CF 4 , CHF 3 , NF 3 , O 2 , ChloroFluoroCarbons, or BCl 3 The above gas may be used, and any one or more inert gas of N 2 , Ar, or He may be further included.
본 발명은 s104단계에서 Cl2 가스 10~50sccm, 공정압력 1~10mTorr, Coil Power 500~1000W의 조건으로 식각하며, BCl3 가스 1~10sccm, 공정압력 1~10mTorr, Chuck Power 100~600W의 조건에서 식각함으로써, 레지스트(601)를 식각함과 동시에 n형 반도체 층(103)을 식각한다. 본 발명은 식각 조건을 조절하여 n형 반도체 층(103)에 구, 반구, 튜브, 원 기둥, 원 뿔, 다각 기둥, 다각 뿔, 피라미드, 1차원, 2차원 또는 3차원 중 어느 하나 이상의 구조를 형성한다. 또한, 다양한 구조가 형성된 n형 반도체 층(103) 상에 다양한 방법으로 버퍼층(602)을 형성한다. The present invention is etched under the conditions of Cl 2 gas 10 ~ 50sccm, process pressure 1 ~ 10mTorr,
도 9는 버퍼 층의 상부에 요철 또는 만곡 구조의 활성층을 형성하는 단계(s105)를 설명하는 도면이다. 도 9의 s105단계는 s104단계에서 형성한 다양한 구조로 이루어진 n형 반도체 층(103) 상에 열 증착(Thermal evaporator), 전자선증착(E-beam evaporator), 스퍼터(RF or DC sputter), 이 빔(E-beam), 전기도금(Electro-plating), 화학기상증착(CVD) 방식 중 어느 하나 이상의 방식으로 활성층(104)을 형성한다. 이때, 활성층(104)의 두께는 20㎚~70㎚로 형성가능하며, 본 발명에서는 57㎚의 두께로 형성한다. 활성층(104)은 광을 생성하여 방출하는 층으로 다중양자우물(Multi-Quantum Well)을 형성함으로써 이루어진다. 또한, 활성층(104)은 n형 반도체 층(103) 상에 형성됨으로, n형 반도체 층(103)의 구조와 대응되는 구, 반구, 튜브, 원 기둥, 원 뿔, 다각 기둥, 다각 뿔, 피라미드, 1차원, 2차원 또는 3차원 중 어느 하나 이상의 구조로 형성된다.9 is a view for explaining a step (s105) of forming an active layer having an uneven or curved structure on the buffer layer. In step s105 of FIG. 9, a thermal evaporator, an e-beam evaporator, a sputter (RF or DC sputter), and a beam are formed on an n-
도 10은 활성층의 상부에 p형 반도체 층을 형성하여 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자를 취득하는 단계(s106)를 설명하는 도면이다. 도 10의 s106단계는 도 9의 s105단계에서 형성한 활성층(104) 상에 p형 반도체 층(105)을 다양한 증착 또는 성장법을 이용해 형성한다. 이때, p형 반도체 층(105)의 두께는 100㎚~500㎚이며, 바람직하게는 200㎚로 형성한다.FIG. 10 is a view for explaining a step (s106) of obtaining an optoelectronic device including an active layer having a nano grayscale pattern by forming a p-type semiconductor layer on the active layer. In step S106 of FIG. 10, the p-
도 5 내지 도 10의 s101단계에서 s106단계까지 방법을 실시함으로써 취득한 태양전지 또는 LED에 포함되는 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자(100)는 도전성 기판(101) 상에 형성된 반도체 층(102)의 상부에 n형 반도체 층(103)을 형성하고, 요철 또는 만곡 구조의 활성층(104)을 형성함으로써, 활성층(104)의 표면적을 증가시켜 광전 변환 효율 및 전기 전도도를 높일 수 있다.An optoelectronic device 100 including an active layer of a nano grayscale pattern included in a solar cell or an LED obtained by performing the method from steps s101 to s106 in FIGS. 5 to 10 may include a semiconductor layer formed on the
나아가, 활성층(104)을 구, 반구, 튜브, 원 기둥, 원 뿔, 다각 기둥, 다각 뿔, 피라미드, 1차원, 2차원 또는 3차원 중 어느 하나 이상의 구조로 형성함으로써, 광 추출효율 및 광 흡수효율을 향상시켜 광전자 소자의 전체적인 효율을 향상시킬 수 있다.Furthermore, by forming the
본 발명 명세서 전반에 걸쳐 사용되는 용어들은 본 발명 실시 예에서의 기능을 고려하여 정의된 용어들로서, 사용자 또는 운용자의 의도, 관례 등에 따라 충분히 변형될 수 있는 사항이므로, 이 용어들의 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.The terms used throughout the specification of the present invention have been defined in consideration of the functions of the embodiments of the present invention and can be sufficiently modified according to the intentions and customs of the user or operator. It should be based on the contents of.
본 발명은 첨부된 도면에 의해 참조 되는 바람직한 실시 예를 중심으로 기술되었지만, 이러한 기재로부터 후술하는 특허청구범위에 의해 포괄되는 범위 내에서 본 발명의 범주를 벗어남이 없이 다양한 변형이 가능하다는 것은 명백하다.While the invention has been described with reference to the preferred embodiments, which are referred to by the accompanying drawings, it will be apparent that various modifications are possible without departing from the scope of the invention within the scope covered by the claims set forth below from this description. .
100: 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자
101: 도전성 기판
102: 반도체 층
103: n형 반도체 층
104: 활성층
105: p형 반도체 층
601: 레지스트
602: 버퍼층100: optoelectronic device comprising an active layer of nano grayscale pattern
101: conductive substrate
102: semiconductor layer
103: n-type semiconductor layer
104: active layer
105: p-type semiconductor layer
601 resist
602 buffer layer
Claims (14)
상기 n형 반도체 층의 상부에 레지스트(Resist)를 코팅하는 단계;
리소그래피(Lithography) 공정으로 상기 레지스트를 요철 또는 만곡 구조로 패터닝하는 단계;
패터닝된 상기 레지스트를 식각하여 상기 n형 반도체 층에 요철 또는 만곡형상을 형성한 후, 버퍼 층을 형성하는 단계;
상기 버퍼 층의 상부에 요철 또는 만곡 구조의 활성층을 형성하는 단계; 및
상기 활성층의 상부에 p형 반도체 층을 형성하여 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자를 취득하는 단계
를 포함하는 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자 제조 방법.
Forming an n-type semiconductor layer on top of the semiconductor layer formed on the substrate;
Coating a resist on the n-type semiconductor layer;
Patterning the resist into an uneven or curved structure by a lithography process;
Etching the patterned resist to form irregularities or curved shapes in the n-type semiconductor layer, and then forming a buffer layer;
Forming an active layer having an uneven or curved structure on the buffer layer; And
Acquiring an optoelectronic device including an active layer having a nano grayscale pattern by forming a p-type semiconductor layer on the active layer
Optoelectronic device manufacturing method comprising an active layer of nano grayscale pattern comprising a.
스핀 코팅(Spin Coating) 또는 드롭프렛(Droplet) 방식으로 이루어지며, 0.01㎛~5㎛의 두께로 형성되는 것을 특징으로 하는 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자 제조 방법.
The method of claim 9, wherein the coating of the resist,
A method of manufacturing an optoelectronic device including an active layer of a nano grayscale pattern, which is formed by a spin coating or a droplet method and is formed to a thickness of 0.01 μm to 5 μm.
Cl2 가스 10~50sccm, 공정압력 1~10mTorr, Coil Power 500~1000W의 조건에서 고주파 유도 결합 플라즈마(Inductively Coupled Plasma) 식각하는 것을 특징으로 하는 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자 제조 방법.
The method of claim 9, wherein the etching of the resist,
A method of manufacturing an optoelectronic device comprising an active layer of a nano grayscale pattern, characterized by etching a high frequency inductively coupled plasma under Cl 2 gas 10-50 sccm, process pressure 1-10 mTorr, and Coil Power 500-1000 W.
BCl3 가스 1~10sccm, 공정압력 1~10mTorr, Chuck Power 100~600W의 조건에서 고주파 유도 결합 플라즈마(Inductively Coupled Plasma) 식각하는 것을 특징으로 하는 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자 제조 방법.
The method of claim 9, wherein the etching of the resist,
A method of manufacturing an optoelectronic device comprising an active layer having a nano gray scale pattern, characterized by etching high frequency inductively coupled plasma under a condition of 1 to 10 sccm of BCl 3 gas, 1 to 10 mTorr, and Chuck Power of 100 to 600 W.
열 증착(Thermal evaporator), 전자선증착(E-beam evaporator), 스퍼터(RF or DC sputter), 이 빔(E-beam), 전기도금(Electro-plating), 화학기상증착(CVD) 방식 중 어느 하나 이상의 방식을 이용해 20㎚~70㎚의 두께로 형성되는 것을 특징으로 하는 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자 제조 방법.
The method of claim 9, wherein the active layer,
Thermal evaporator, E-beam evaporator, sputter (RF or DC sputter), E-beam, Electro-plating, Chemical Vapor Deposition (CVD) An optoelectronic device manufacturing method comprising an active layer of a nano grayscale pattern, characterized in that formed in a thickness of 20nm ~ 70nm using the above method.
태양전지(Solar Cell) 또는 LED 디자인에 따라 상기 반도체 층, 상기 n형 반도체 층, 상기 활성층, 상기 버퍼층 또는 상기 p형 반도체 층 중 어느 하나 이상의 두께를 상이하게 형성하는 것을 특징으로 하는 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자 제조 방법.
The method of claim 9, wherein the optoelectronic device manufacturing method comprises an active layer of the nano grayscale pattern.
According to the solar cell (LED) or the LED design, the nano grayscale pattern characterized in that the thickness of any one or more of the semiconductor layer, the n-type semiconductor layer, the active layer, the buffer layer or the p-type semiconductor layer differently formed. Optoelectronic device manufacturing method comprising the active layer.
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| KR20080073043A (en) * | 2007-02-05 | 2008-08-08 | 엘지디스플레이 주식회사 | Solar cell and fabricating method thereof |
| KR20110112455A (en) * | 2009-05-06 | 2011-10-12 | 씬실리콘 코포레이션 | Photovoltaic cells and methods to enhance light trapping in semiconductor layer stacks |
-
2012
- 2012-01-03 KR KR1020120000560A patent/KR101294009B1/en active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960001188A (en) * | 1994-06-22 | 1996-01-25 | 오오가 노리오 | Plasma CVD Method |
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