KR101293685B1 - 반도체 디바이스용 높은 접착 라인 두께 - Google Patents

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Abstract

반도체 디바이스들을 제조하는 데 사용되는 다이 어태치 방법들 및 그 방법들로부터 얻어지는 반도체 디바이스들이 기술된다. 상기 방법들은 다이 어태치 패드를 가지는 리드프레임을 제공하고, 상기 다이 어태치 패드 상에 주변부를 규정하기 위한 본드 와이어를 포함하는 경계 피쳐(들)를 이용하고, 상기 주변부 내에 전도성 물질(솔더와 같은)을 증착하고, 그리고 나서 상기 전도성 물질을 이용함으로써 상기 다이 어태치 패드에 집적 회로 디바이스를 포함하는 다이를 부착시키는 것을 포함한다. 상기 경계 피쳐(들)은 전도성 물질의 증가된 두께가 사용되도록 하여, 상승된 접착 라인 두께 (bond line thickness)의 결과를 가져오고 상기 얻어지는 반도체 패키지의 내구성 및 성능을 증가시킨다. 다른 구현예들이 기술된다.

Description

반도체 디바이스용 높은 접착 라인 두께{HIGH BOND LINE THICKNESS FOR SEMICONDUCTOR DEVICES}
관련된 출원들에 대한 상호 참조
본 특허 출원은 2007 년 11월 6일에 출원된 미국 출원 일련 번호 11/935,915 의 일부-계속 출원이며, 그의 전체 내용은 본원에 참조로서 포함된다.
본원은 포괄적으로 반도체 디바이스들 및 반도체 디바이스들의 제조 방법들에 관한 것이다. 특히, 본원은 반도체 디바이스들을 제조하는 데 사용되는 다이 어태치 방법들과 그 방법들로부터 얻어지는 다이 패키지(die package)들 및 반도체 디바이스들에 관한 것이다.
종종, 반도체 디바이스들의 제조 동안, 집적 회로(integrated circuit)를 포함하는 하나 이상의 다이들이 리드프레임의 다이 어태치 패드 (또는 패들)에 접착 (또는 부착)될 수 있다. 상기 리드프레임에 상기 다이를 접착(bonding)시키는 상기 공정은 보통 다이 어태치 공정으로서 언급된다. 상기 다이 어태치 공정은, 기계적 및 전기적으로, 상기 리드프레임에 상기 다이를 연결하는, 접착제 또는 솔더와 같은, 전기 전도성 물질을 이용하여 달성될 수 있다. 상기 전도성 물질의 두께는 종종 접착 라인 두께 (bond line thickness; BLT)로서 언급된다.
상기 다이 어태치 공정에서, 상기 전도성 물질은 상기 접착에서 보이드(void)의 형성을 최소로 하면서 상기 다이와 상기 리드프레임 사이에서 상기 접착이 발생하도록 허용하여야 한다. 또한, 상기 다이 어태치 공정 또한 상기 다이의 표면을 가로질러 지속적 접착 강도를 제공하며, 이에 의하여 상기 반도체 디바이스의 파괴 또는 다른 불량을 야기할 수 있는 국부 응력(localized stress)들을 최소로 하여야 한다. 상기 접착에서 임의의 보이드들 및 부적합한 접착 강도는 상기 다이 상에서 응력(stress) 및 변형(strain)을 증가시키며, 이것은 상기 반도체 디바이스에서 크랙(crack)들 및 불량(failure)들로 이어질 수 있다. 게다가, 보이드들은 비효율적 또는 비효과적인 전기적 또는 열 전도도의 결과를 야기하여, 잠재적으로 반도체 디바이스에 있어서 불량을 일으킨다. 그러므로, 상기 전도성 물질은, 이러한 문제들 양쪽을 회피함으로써 효과적인 접착을 허용하기 위해 충분히 낮은 점도를 가져야 한다.
도 1 및 도 2는 다이 어태치 패키지(100)를 형성하기 위하여 전도성 물질(130)에 의해 다이 패드(120)에 부착된 예시적인 다이(110)를 나타낸다. 도 1에 도시된 바와 같이, t1은 상기 다이(110) 및 상기 다이 어태치 패드(120) 사이의 상기 BLT 이다. 상기 전도성 물질(130)의 두께를 증가시킴으로써 상기 BLT를 증가시키는 것은 상기 다이 상의 전단 응력을 감소시키며, 이것은 더 큰 두께를 더 바람직하게 한다. 그러나, 보이드들을 없도록 하기 위해 요구되는 상기 낮은 점성은 보통 상기 두께를 3 mils 미만으로 제한한다. 그러나 BLT를 증가시키기 위한 노력에서 다이 어태치 동안 사용된 상기 전도성 물질의 양을 증가시키는 것은 상기 리드프레임 또는 상기 다이의 다른 부분들로 상기 전도성 물질의 흐름을 야기시켜, 와어어 접합에서 습윤로(moisture path), 단락(short circuit) 및 문제들을 잠재적으로 일으키고 상기 반도체 디바이스의 불량의 결과를 가져온다.
이러한 문제들을 회피하기 위해, 일부 다이 어태치 공정들은 상기 다이 어태치 공정 동안 상기 전도성 물질을 경면화(flatten)시키기 위해 "스팽커(spanker)"를 사용한다. 그러나, 상기 스팽커를 사용하는 것은 상기 디바이스 제조 공정을 더 길게, 덜 생산적으로, 그리고 더 비싸게 만드는 추가의 단계들을 포함한다. 게다가, 너무 많은 전도성 물질이 높은 BLT를 달성하려고 시도하기 위해 사용되면, 상기 전도성 물질은 상기 다이 어태치 패드로부터 상기 리드프레임의 다른 부분으로 상기 스팽커에 의해 대체되어, 단락 및 다른 문제를 잠재적으로 야기할 수 있다.
발명의 요약
본원은 반도체 디바이스들 및 상기 다이 패키지들을 제조하는 데 사용되는 다이 어태치 방법들 및 그 방법들로부터 얻어지는 상기 반도체 디바이스들을 기술한다. 상기 방법들은 다이 어태치 패드를 가지는 리드프레임을 제공하고, 상기 다이 어태치 패드 상에서 주변부를 규정하기 위한 본드 와이어를 포함하는 경계 피쳐(boundary feature)(들)를 이용하고, 상기 주변부 내에 전도성 물질(솔더와 같은)을 증착하고, 그리고 나서 상기 전도성 물질을 이용함으로써 상기 다이 어태치 패드에 집적 회로 디바이스를 포함하는 다이를 부착시키는 것을 포함한다. 상기 경계 피쳐(들)는 전도성 물질의 증가된 두께가 사용되도록 허용하여, 상승된 접착 라인 두께의 결과를 가져오고, 상기 결과로 생기는 반도체 패키지의 내구성과 성능을 증가시킨다.
하기 설명은 도면들의 관점에서 잘 이해될 수 있으며, 여기에서:
도 1은 리드프레임의 다이 어태치 패드에 접착된 다이를 가지는 공지의 다이 패키지의 사시도를 도시한다;
도 2는 도 1에 도시된 상기 다이 패키지의 또 다른 측면을 도시한다;
도 3은 본드 와이어를 포함하는 경계 피쳐들을 가지는 예시적 다이 패키지의 상면도를 도시한다;
도 4는 도 3에 도시된 상기 다이 패키지의 횡단면도를 도시한다; 그리고
도 5는 그것의 상부 표면 상에 형성된 경계 피쳐들을 포함하는 다이 어태치 패드의 일부 구현예들의 상면도를 보여준다;
도 6은 상기 경계 피쳐들 사이에 형성된 전도성 물질을 가지는 다이 어태치 패드의 일부 구현예들의 상면도를 도시한다;
도 7a 및 도 7b는 상기 경계 피쳐의 본드 와이어 접속 포인트들의 다른 배열들을 가지는 상기 다이 어태치 패드에 부착된 다이의 일부 구현예들의 사시도를 보여준다; 및
도 8a 및 도 8b는 상기 다이 어태치 패드에 경계 피쳐의 본드 와이어를 부착하기 위해 사용된 상기 접착들의 상세들을 도시한다.
상기 도면들은 상기 반도체 디바이스들과 그러한 디바이스들을 만들고 사용하는 관련된 방법들의 구체적 측면을 도시한다. 하기 설명과 함께, 상기 도면들은 상기 반도체 디바이스들 및 관련된 방법들의 원리들을 보여주고 설명한다. 상기 도면들에서, 층들(layers) 및 영역들(regions)의 두께는 명료성을 위해 과장된다. 그것은 또한 층이 또 다른 층 또는 기재 "상에" 있는 것으로서 언급될 때, 그것이 다른 층 또는 기재 상에 직접적으로 존재할 수 있거나, 또는 간층(intervening layer)이 또한 존재하는 것으로 이해될 수 있다. 상이한 도면들에서 동일한 참조 번호들은 동일한 요소를 표현하고, 이로써 그들의 설명들은 반복되지 않을 것이다.
하기 설명은 충분한 이해를 제공하기 위하여 세부 사항들을 제공한다. 그럼에도 불구하고, 당업자는 상기 장치 및 상기 장치의 이용에 관련된 방법들이 이러한 세부 사항들을 채용하지 않고 실시되고 사용될 수 있는 것을 이해할 것이다. 실제로, 상기 디바이스들 및 관련된 방법들은 상기 도시된 디바이스들 및 관련된 방법을 변경함으로써 실시될 수 있고, 산업에서 통상적으로 사용되는 임의의 다른 장치 및 기술들과 결합하여 사용될 수 있다. 예를 들어, 하기 설명이 반도체 디바이스들 및 패키지들용 다이 어태치 공정들에 초점을 맞춘 한편, 상기 디바이스들 및 관련된 공정들은, 인쇄 회로 기판(printed circuit board), MEMS 디바이스들 등과 같이, 다이가 다이 어태치 패드에 연결되어 있는 임의의 공정 또는 디바이스에 동등하게 적용될 수 있다.
본원에 기술된 본 방법을 이용하여 형성된 하나의 예시적 다이 패키지가 도 3 및 도 4에 도시된다. 도 3에서, 상기 다이 패키지(200)는 전도성 물질(230)에 의해 다이 어태치 패드(220)에 접착된 다이(210)를 포함한다. 경계 피쳐들(240)은 상기 다이(210) 및 상기 전도성 물질(230) 주위의 다이 어태치 패드(220) 상에 주변부를 형성한다. 도 4에 도시된 바와 같이, 상기 전도성 물질(230)은 두께 t2로 표현된 접착 라인 두께 (BLT)를 가지고 다이(210) 및 다이 어태치 패드(220) 사이에 위치될 수 있다.
상기 다이(210)는 당업계에 알려진 반도체 다이의 임의의 형태를 포함할 수 있다. 일부 구현예들에서, 상기 다이는 당업계에 알려져 있는 임의의 집적 회로 디바이스를 포함하는 실리콘-기반 기재를 포함한다. 그러나 다른 구현예들에서, 상기 다이는 또한 GaAs, SiC, GaN, 또는 임의의 다른 적절한 반도체 물질로 만들어질 수 있다. 상기 기재 및 상기 집적 회로 디바이스는 임의의 원하는 기능을 수행하기 위해 요구되고 필요한 임의의 배열을 가질 수 있다. 예를 들어, 상기 다이(210)는 하나 이상의 별개의 트랜지스터들, 다이오드들, 또는 다른 공지의 집적 회로 디바이스를 포함할 수 있다. 그러므로, 상기 다이(210)는 전력 조절, 메모리, 공정, 또는 임의의 다른 집적 회로 (IC) 기능과 같은, 많은 기능들을 수행하도록 설계될 수 있다. 상기 다이(210)는 이러한 기능들을 위해 필요한 임의의 사이즈를 가질 수 있다. 일부 구현예들에서, 상기 다이의 사이즈는, 예를 들어, 약 100 ㎛ X 약 100 ㎛ 내지 약 20,000 ㎛ X 약 20,000 ㎛ 까지의 범위일 수 있다.
상기 다이 어태치 패드(220)는 당업계에 알려져 있는 임의의 리드프레임의 일부분일 수 있거나 또는 별도의 패들(paddle)일 수 있다. 마찬가지로, 상기 다이 어태치 패드(220)가 리드프레임의 단일 다이 어태치 패드일 수 있고, 리드프레임 상의 복수의 다이 어태치 패드들의 하나일 수 있고, 또는 반도체 제조에 사용된 복수의 연결된 리드프레임들일 수 있다. 리드프레임이 사용될 때, 그것은, 그것이 상기 다이 어태치 패드(220)의 영역에서 상대적으로 평면이 되도록 형성된다. 상기 리드프레임은 I/O 인터커넥션 시스템의 부분으로서 제공되고, 또한 상기 다이(210)에서 집적 회로 디바이스에 의해 생성된 열의 대부분을 소멸하기 위한 열적 전도성 경로를 제공한다.
상기 리드프레임의 재료는, 구리 또는 구리합금과 같은, 임의의 금속을 포함할 수 있다. 일부 경우들에서, 원하는 경우, 상기 리드프레임은 금속 플레이팅(plating)의 층(도시되지 않음)을 포함할 수 있다. 상기 금속 플레이팅의 층은 접착성 보조층(adhesion sublayer), 전도성 보조층, 및/또는 내산화성 층을 포함할 수 있다. 예를 들어, 상기 리드프레임은 접착성 보조층과 습윤성/보호성 보조층을 포함하는 리드프레임 도금을 포함할 수 있다.
상기 다이(210) 및 상기 다이 어태치 패드(220)는 (층을 형성하는)전도성 물질(230)에 의해 서로 부착될 수 있다. 상기 전도성 물질(230)은 이러한 두 성분들을 서로 부착할 수 있는 임의의 전도성 물질일 수 있다. 일부 구현예들에서, 상기 전도성 물질(230)은 다이 어태치 공정에서 사용되기 위해 설정되는 솔더(solder)를 포함한다. 예를 들어, 상기 전도성 물질(230)은 Pb-Sn, Au-Sn, 또는 다른 솔더일 수 있다. 전도성 물질(230)로서 사용될 수 있는 다른 솔더들은 Sn, Ag, 및/또는 Pb-Sn-Ag 로 만들어질 수 있다. 일부 구현예들에서, 상기 전도성 물질(230)은 다이 어태치 공정에 사용되기 위해 형성된 접착제일 수 있다. 예를 들어, 접착성 전도성 물질(230)은 비전도성 또는 실버 에폭시(silver epoxy)와 같은 전도성 에폭시 물질일 수 있다.
도 4에 도시된 바와 같이, 상기 다이 패키지(200)는 상기 전도성 물질(230)을 포함하는 영역 주위에 상기 다이 어태치 패드(220) 상의 주변부를 형성하는 와이어(wire)-형태의 경계 피쳐들(240)을 포함한다. 상기 경계 피쳐들(240)은 상기 다이 접착 공정에서 사용된 전도성 물질(230)의 증가된 양을 허용하는 기능을 하며, 더 높은 BLT의 결과를 가져온다. 다른 말로 하면, 상기 경계 피쳐들(240)은 상기 전도성 물질(230)을 위한 경계를 만들기 위해 충분한 높이의 증가된 표면을 포함한다.
도 4는 수득될 수 있고 t2로 표현되는 상기 BLT의 일 예를 도시한다. 일부 구현예들에서, t2는 30 mils까지의 범위일 수 있다. 다른 구현예들에서, 이 두께는 약 4 내지 약 30 mils 의 범위일 수 있다.
상기 경계 피쳐들(240)에 의해 규정된 상기 주변부의 크기는 상기 다이의 크기에 의존하고, 그러므로, 만들어지는 상기 반도체 디바이스의 형태의 크기에 의존한다. 일부 구현예들에서, 상기 주변부는 약 100 ㎛ X 약 100 ㎛ 내지 약 20,000 ㎛ X 약 20,000 ㎛ 로 측정할 수 있다. 그리고 상기 주변부가 실질적으로 직사각형의 형상인 것으로서 도시되었지만, 상기 형상 또한 상기 다이(210)의 형상에 의존할 것이고, 그러므로 실질적으로 정사각형, 원, 삼각형, 또는 다각형일 수 있다.
상기 경계 피쳐들(240)은 완전한 또는 부분적 경계를 형성할 수 있다. 일부 구현예들에서, 그리고 도 3 및 도 4에 도시된 바와 같이, 상기 경계 피쳐들의 상기 와이어 본드는 상기 다이 어태치 패드(220) 상에 완전한 주변부를 형성하기 위해 적용될 수 있다. 다른 구현예들에서, 상기 경계 피쳐들(240)은 부분적 주변부를 형성하기 위해 적용될 수 있어서, 상기 주변부의 약 75% 또는 심지어 50% 이상이 상기 경계 피쳐들(240)의 상기 와이어 본드에 의해 규정된다.
일부 구현예들에서, 상기 경계 피쳐들(240)은 상기 다이 어태치 패드(220)에 접착될 수 있는 1 개 이상의 본드 와이어들을 포함할 수 있다. 일부 배열들에서, 그리고 도 7b에 도시된 바와 같이, 4 개의 본드 와이어들 (리드 핑거(lead finger)에 다이를 부착시키기 위해 사용되는 것으로 알려진 와이어들과 같은 것)이, 상기 다이 어태치 패드(220)에 접착되어 상기 전도성 물질(230)을 포함할 상기 주변부를 형성한다. 도 7a에 도시된 것과 같은 다른 배열들에서, 본드 와이어의 단일 부분(segment)은 상기 주변부를 형성하기 위한 상기 와이어의 다양한 포인트들에서 접착될 수 있다. 게다가, 와이어의 임의의 갯수의 부분들이 상기 주변부를 형성하기 위해 편리하거나 필요한 경우 상기 와이어를 형성하기 위해 접착될 수 있다.
각각의 본드 와이어는 당업계에 알려져 있는 임의의 기술을 사용하여 상기 다이 어태치 패드(220)에 부착될 수 있다. 일부 구현예들에서, 상기 본드 와이어(들)는, 도 8a 및 도 8b에 도시된 바와 같이, 각각의 말단에 스티치(stitch) 및/또는 웨지 본드(wedge bond)(250)를 사용함으로써 상기 다이 어태치 패드(220)에 부착될 수 있다. 더 긴 본드 와이어들이 사용되는 경우, 상기 본드 와이어들의 말단 들 사이에 하나 이상의 스티치 및/또는 웨지 본드들이 필요에 따라 포함될 수 있다.
상기에 기술된 이러한 구조들은 상기에 도시된 상기 구조들을 형성할 임의의 알려진 공정을 사용하여 형성될 수 있다. 일부 구현예들에서, 상기 다이(210)는 당업계에 알려져 있는 것처럼 반도체 기재에서 다양한 전자 부품들 (즉, 트랜지스터들)을 제공함으로써 제조될 수 있다. 다른 구현예들에서, 상기 집적 회로는 당업계에 알려져 있는 것처럼 제조되고, 절단되고, 시험되고, 그리고 기재로 다이-접착된다.
다음, 리드프레임이 임의의 알려진 방법, 예를 들어, 임의의 금속 스탬핑(stamping) 및 식각 공정들에 의해 형성될 수 있다. 필요한 경우, 금속 플레이팅의 층이, 무전해 도금, 스퍼터링, 또는 전해도금과 같은 공정들에 의해 상기 리드프레임에서 사용된 기재 금속 상에 형성될 수 있다. 예비-도금된(pre-plated) 리드프레임 또한 그 대신에 사용될 수 있다. 상기 리드프레임은 상기 리드프레임의 부분으로서 형성된 상기 다이 어태치 패드(220)를 이용하여 만들어진다.
이어서, 상기 본드 와이어는 임의의 알려진 기술을 사용하여 상기 다이 어태치 패드(220)에 부착될 수 있다. 일부 구현예들에서, 상기 경계 피쳐들(240)은 당업계에 알려져 있는 본드 와이어 스티칭(stitching) 기술을 이용하여 부착될 수 있다. 상기 경계 피쳐들(240)의 상기 본드 와이어는 상기 다이 어태치 패드(220) 에 임의의 개수의 연결 포인트들을 이용하여 (즉, 도 8a 및 도 8b에 도시된 바와 같은 스티치 또는 웨지 본드(250)를 사용함으로써) 연결될 수 있다. 일 예에서, 그리고 도 7b에 도시된 바와 같이, 상기 경계 피쳐는 상기 주변부를 따라 다중 어태치 포인트들을 가지는 스티치 및/또는 웨지 본드(250)를 이용하여 상기 주변부를 따라 연결된다. 도 7a에 도시된 바와 같은 또 다른 예에서, 상기 주변부의 임의의 측면은, 4 내지 40 개의 스티치 및/또는 웨지 본드들을 포함하여, 필요한 만큼의 많은 접속 포인트들을 가질 수 있다.
도 8a및 도 8b는 상기 다이 어태치 패드에 상기 경계 피쳐의 상기 본드 와이어를 연결하기 위해 사용될 수 있는 본드 와이어 스티치의 상세도를 보여준다. 상기 웨지/스티치 와어어 본딩의 당업계에 알려져 있는 것처럼, 상기 와이어는, 도 8a에 도시된 것과 같이, 상기 다이 어태치 패드에 대한 상기 부착 포인트에서 변형되게 된다. 도 8b는 상기 본드 와이어 및 그것의 스티치 본드 부착의 횡단면도를 보여준다. 상기 경계 피쳐들(240)과 함께 사용된 상기 웨지/스티치 본드는 상기 본드 와이어를 위하여 필요한 연결을 제공하기 위해 상기 주변부를 따라 임의의 포인트(들)에서 사용될 수 있다.
상기 제조 공정 다음에, 도 6에 도시된 바와 같이, 상기 전도성 물질(230)은 상기 경계 피쳐들(240)에 의해 규정된 상기 주변부 내에서 상기 다이 어태치 패드(220) 상에 증착될 수 있다. 상기 전도성 물질은 상기 원하는 BLT를 제공할 원하는 높이가 도달될 때까지 임의의 알려진 공정을 이용하여 증착될 수 있다. 일부 구현예들에서, 스팽커가 상기 전도성 물질(230)을 경면화(flatten)시키기 위해 사용될 수 있다. 하지만 다른 구현예들에서, 상기 경계 피쳐들(240)에 의해 규정된 상기 주변부 밖으로 전도성 물질(230)이 이동되거나 또는 튀기는 가능성 때문에 스팽커가 사용되지 않는다.
그리고 나서, 상기 다이(210)는 당업계에서 알려진 임의의 공정을 이용하여 상기 전도성 물질(230) 상에 위치된다. 그리고 나서, 상기 결과적으로 수득된 구조물이, 상기 경계 피쳐(들)(240)에서 사용된 상기 본드 와이어의 형상을 변화시키지 않으면서, 상기 전도성 물질(230)을 리플로우(re-flow)할 충분한 시간과 온도에서 가열될 수 있다. 상기 리플로우 공정 동안, 상기 전도성 물질(230)은 상기 경계 피쳐(240)에 의해 설치된 상기 주변부와 함께 잔존되도록 강제된다. 상기 리플로우 공정이 완료된 후에, 상기 다이(210)는 원하는 높이를 가지고 그러나 실질적으로 보이드들을 가지지 않는 상기 리플로우된 전도성 물질(230)에 의해 상기 다이 어태치 패드(220)에 부착된다.
상기 다이 패키지가 이 방법으로 형성되고 나면, 추가 공정이 반도체 디바이스를 만들기 위해 수행될 수 있다. 예를 들어, 전기적 접속부들이 상기 다이 상에서 집적 회로의 부분들과 와이어들을 이용하는 상기 리드 핑거들(lead fingers)의 부분들 사이에서, 보통 와이어 본딩 공정을 이용하여 설치될 수 있다. 상기 와이어 본딩 공정 후에, 수지체(resin body)가 상기 다이 및 상기 와이어 본드들을 봉지(encapsulate)하기 위해 형성될 수 있다. 그리고 나서 상기 결과적 구조물이 리드들(leads)을 가지는 반도체 패키지를 생성하기 위해 단일화(및 선택적으로 시험)될 수 있다. 그리고 나서 상기 패키지 리드들은, 상기 다이의 상기 집적 회로에 전기적으로 연결되도록 인쇄 회로 기판(또는 PCB)과 같은, 또 다른 전기 디바이스에 연결될 수 있다.
상기에 기술된 상기 다이 패키지들은 여러 장점들을 가진다. 첫째로, 더 높은 BLT는 더 강건한 다이 패키지들을 허용하여, 전도성 물질(230) 내 크랙킹 및 보이드로 인한 다이(210)의 기계적 불량의 제한한다. 또한 상기 더 높은 BLT는 상승된 열적성능의 결과를 가져와 상기 다이(210)의 불량률을 제한한다.
임의의 이전에 표시된 변경 이외에도, 다수의 다른 변형들 및 대안적 방식들이 상기 설명의 사상과 범위를 벗어나지 않으면서 당업자들에 의해 고안될 수 있고, 첨부된 청구항들은 그러한 변경과 방식을 포함하도록 한다. 그러므로, 상기 정보가 가장 실용적이고 바람직한 측면들이 되기 위해 현재 간주된 것과 관련하여 특정성과 상세를 가지고 상기에서 기술되지만, 형태, 기능, 작동의 방법 그리고 용도를 포함하여, 이에 제한되지 않고, 다양한 변경이 본원에서 설명된 원리와 컨셉트를 벗어나지 않으면서 만들어질 수 있다는 것이 당업계에 통상의 지식을 가진 자에게 명백할 것이다. 또한, 본원에서 사용된 것과 같이, 예들은 단지 예시되기 위해 의도되고 임의의 방법으로 제한하기 위해 해석되지 말아야 한다.

Claims (28)

  1. 다이 어태치 패드(die attach pad)를 포함하는 리드프레임(leadframe);
    상기 다이 어태치 패드의 일부분 상의 30 mil 범위 까지의 두께를 갖는 전도성 층;
    상기 전도성 층을 부분적으로 둘러싸는 본드 와이어(bond wire)를 포함하는 경계 피쳐(boundary feature)로서, 상기 본드 와이어의 양말단은 웨지 본드(wedge bond) 또는 스티치 본드(stitch bond)를 사용하여 상기 다이 어태치 패드에 접착되어(bonded) 있으며, 상기 본드 와이어는 상기 다이 어태치 패드에 대한 부착 포인트에서 변형된(deformed), 상기 경계 피쳐; 및
    상기 전도성 층 상의 다이
    를 포함하는, 반도체 디바이스용 다이 패키지.
  2. 제 1 항에 있어서,
    상기 경계 피쳐는 상기 전도성 층을 완전히 둘러싸는 것인, 반도체 디바이스용 다이 패키지.
  3. 제 1 항에 있어서,
    상기 경계 피쳐는 상기 전도성 층의 적어도 반을 둘러싸는 것인, 반도체 디바이스용 다이 패키지.
  4. 제 1 항에 있어서,
    상기 전도성 층은 4 mil 에서 30 mil 까지의 범위의 두께를 가지는 것인, 반도체 디바이스용 다이 패키지.
  5. 제 1 항에 있어서,
    상기 전도성 층은 상기 다이 및 상기 다이 패드 사이에 보이드(void)가 실질적으로 없는 것인, 반도체 디바이스용 다이 패키지.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 본드 와이어는 두 개 초과의 위치에서 상기 다이 어태치 패드에 부착되어 있는 것인, 반도체 디바이스용 다이 패키지.
  8. 제 1 항에 있어서,
    네 개의 본드 와이어가 상기 경계 피쳐를 만들기 위해 사용되고 각각의 상기 본드 와이어의 양말단은 상기 다이 어태치 패드에 부착되는 것인, 반도체 디바이스용 다이 패키지.
  9. 다이 어태치 패드를 포함하는 리드프레임;
    상기 다이 어태치 패드의 일부분 상의 30 mil 범위 까지의 두께를 갖는 전도성 층;
    상기 전도성 층을 부분적으로 둘러싸는 본드 와이어를 포함하는 경계 피쳐로서, 상기 본드 와이어의 양말단은 웨지 본드(wedge bond) 또는 스티치 본드(stitch bond)를 사용하여 상기 다이 어태치 패드에 접착되어(bonded) 있으며, 상기 본드 와이어는 상기 다이 어태치 패드에 대한 부착 포인트에서 변형된(deformed), 상기 경계 피쳐; 및
    상기 전도성 층 상의 다이
    를 포함하는, 반도체 디바이스.
  10. 제 9 항에 있어서,
    상기 경계 피쳐는 상기 전도성 층을 완전히 둘러싸는 것인, 반도체 디바이스.
  11. 제 9 항에 있어서,
    상기 경계 피쳐는 상기 전도성 층의 적어도 반을 둘러싸는 것인, 반도체 디바이스.
  12. 제 9 항에 있어서,
    상기 전도성 층은 4 mil에서 30 mil 까지의 범위의 두께를 가지는 것인, 반도체 디바이스.
  13. 제 9 항에 있어서,
    상기 전도성 층은 상기 다이 및 상기 다이 패드 사이에 보이드가 실질적으로 없는 것인, 반도체 디바이스.
  14. 삭제
  15. 제 9 항에 있어서,
    상기 본드 와이어는 두 개 초과의 위치에서 상기 다이 어태치 패드에 부착되어 있는 것인, 반도체 디바이스.
  16. 제 9 항에 있어서,
    네 개의 본드 와이어는 상기 경계 피쳐를 만들기 위해 사용되고 각각의 상기 본드 와이어의 양말단은 상기 다이 어태치 패드에 부착되는 것인, 반도체 디바이스.
  17. 다이 어태치 패드를 포함하는 리드프레임을 제공하고;
    본드 와이어를 포함하는 경계 피쳐를 형성하여 상기 본드 와이어의 양말단이 웨지 본드(wedge bond) 또는 스티치 본드(stitch bond)를 사용하여 상기 다이 어태치 패드에 접착되도록(bonded) 하며, 상기 본드 와이어는 상기 다이 어태치 패드에 대한 부착 포인트에서 변형(deformed)되도록 하고, 상기 경계 피쳐가 주변부(periphery)를 규정하고;
    상기 주변부 내의 상기 다이 어태치 패드 상에 30 mil 까지의 범위의 두께를 가지는 전도성 층을 증착하고(depositing);
    상기 전도성 층 상에 상기 다이를 위치시키고; 및
    상기 전도성 층을 리플로잉(reflowing)하여 상기 다이를 상기 다이 어태치 패드에 부착하는 것
    을 포함하는, 반도체 디바이스의 제조 방법.
  18. 제 17 항에 있어서,
    상기 리플로잉된 전도성 층은 상기 다이 및 상기 다이 어태치 패드 사이에 보이드가 실질적으로 없는 것인, 반도체 디바이스의 제조 방법.
  19. 제 17 항에 있어서,
    상기 전도성 층은 솔더(solder)-기재 물질을 포함하는 것인, 반도체 디바이스의 제조 방법.
  20. 제 17 항에 있어서,
    상기 경계 피쳐의 상기 주변부는 상기 전도성 층의 적어도 반을 둘러싸는 것인, 반도체 디바이스의 제조 방법.
  21. 제 20 항에 있어서,
    상기 경계 피쳐의 상기 주변부는 상기 전도성 층을 완전히 둘러싸는 것인, 반도체 디바이스의 제조 방법.
  22. 제 17 항에 있어서,
    상기 본드 와이어의 양말단은 웨지 또는 스티치 본드를 이용하여 상기 다이 어태치 패드에 부착되는 것인, 반도체 디바이스의 제조 방법.
  23. 제 17 항에 있어서,
    두 개 초과의 위치에서 상기 다이 어태치 패드에 상기 본드 와이어를 부착하는 것을 더 포함하는, 반도체 디바이스의 제조 방법.
  24. 제 17 항에 있어서,
    네 개의 본드 와이어가 상기 경계 피쳐를 만들기 위해 사용되고 각각의 상기 본드 와이어의 양말단은 상기 다이 어태치 패드에 부착되는 것인, 반도체 디바이스의 제조 방법.
  25. 제 17 항에 있어서,
    상기 전도성 층은 4 mil 내지 30 mil 까지의 범위의 두께를 가지는 것인, 반도체 디바이스의 제조 방법.
  26. 제 1 항에 있어서,
    상기 본드 와이어는 상기 다이 어태치 패드에 대한 부착 포인트에서 납작해지는(flattened) 것을 특징으로 하는 반도체 디바이스용 다이 패키지.
  27. 제 9 항에 있어서,
    상기 본드 와이어는 상기 다이 어태치 패드에 대한 부착 포인트에서 납작해지는(flattened) 것을 특징으로 하는 반도체 디바이스.
  28. 제 17 항에 있어서,
    상기 본드 와이어는 상기 다이 어태치 패드에 대한 부착 포인트에서 납작해지는(flattened) 것을 특징으로 하는 반도체 디바이스의 제조방법.
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