KR101286023B1

KR101286023B1 - 채널 시뮬레이터

Info

Publication number: KR101286023B1
Application number: KR1020120032437A
Authority: KR
Inventors: 정진섭; 이주형; 안상필; 양창복
Original assignee: 주식회사 이노와이어리스
Priority date: 2012-03-29
Filing date: 2012-03-29
Publication date: 2013-07-19

Abstract

본 발명은 P개의 기지국과 Q개의 단말 사이의 모든 경로(P*Q)에 대하여 양방향 경로 손실 및 양방향 실시간 페이딩을 손쉽게 적용할 수 있도록 구성한 대용량의 채널 시뮬레이터에 관한 것이다.
본 발명의 채널 시뮬레이터는 복수(P)의 기지국으로부터 입력되는 RF 다운링크 신호를 다운 컨버전하여 얻어진 기저대역 다운링크 신호를 출력하고, 복수(P)의 기지국을 향하는 기저대역 업링크 페이딩 신호를 업 컨버전하여 얻어진 RF 업링크 신호를 출력하는 기지국 인터페이스 블록; 상기 기지국 인터페이스 블록에서 처리된 복수(P)의 기지국으로부터의 기저대역 다운링크 신호를 복수(M)만큼 복사하여 출력하고, 복수(Q)의 단말로부터의 모든 상기 기저대역 업링크 페이딩 신호를 각 기지국별로 통합한 후에 상기 기지국 인터페이스 블록으로 출력하는 분배/통합 블록; 복수(Q)의 단말을 향하는 기저대역 다운링크 페이딩 신호를 업 컨버전하여 얻어진 RF 다운링크 신호를 복수(Q)의 단말 각각에 대해 출력하고, 복수(Q)의 단말로부터 입력되는 RF 업링크 신호를 다운 컨버전하여 얻어진 기저대역 업링크 신호를 출력하는 단말 인터페이스 블록 및 상기 분배/통합 블록에서 출력된 상기 기저대역 다운링크 신호에 대해 복수의 채널별로 실시간 페이딩을 적용하여 상기 복수(Q)의 단말을 향하는 기저대역 다운링크 페이딩 신호를 생성하고, 상기 단말 인터페이스 블록에서 출력된 상기 기저대역 업링크 신호에 대해 복수의 채널별로 실시간 페이딩을 적용하여 상기 복수(P)의 기지국을 향하는 기저대역 업링크 페이딩 신호를 생성하는 링크 처리 블록을 포함하여 이루어진다.

Description

채널 시뮬레이터{channel simulater}

본 발명은 채널 시뮬레이터에 관한 것으로, 특히 P개의 기지국과 Q개의 단말 사이의 모든 경로(P*Q)에 대하여 양방향 경로 손실 및 양방향 실시간 페이딩을 손쉽게 적용할 수 있도록 구성된 대용량의 채널 시뮬레이터에 관한 것이다.

최근 정보화 사회가 가속화됨에 따라 무선 채널을 통한 고속 및 양질의 음성과 데이터를 동시에 수용하는 멀티미디어 통신 시스템에 대한 연구가 활발하게 이루어지고 있다. 한편, 이동통신 사용자들은 보다 높은 수준의 통화 품질과 에러 발생률이 적은, 높은 데이터 전송 속도 등을 끊임없이 요구하고 있으나 이동통신 채널에서 요구되는 시스템을 설계하는 것은 매우 까다로운 일이다.

다중경로 통신 채널에서는 송신기인 기지국(BS; Base Station)과 수신기인 단말(MS; Mobile Station) 사이에서 직접파(line of sight) 성분과 반사파 성분 그리고 회절파 성분 등이 한꺼번에 서로 영향을 끼치며 존재한다. 이 신호들이 다중의 경로를 통하여 단말에 수신되고 단말의 이동에 의해 도플러 확산이 발생하므로 고정 통신에 비해 열악한 전파 환경이 된다.

일반적으로 직접 경로 신호가 존재하는 시골이나 교외 환경은 라이시안 채널 모델로 설명이 가능하고, 직접 경로가 희박한 다중 경로에 의한 합성 신호는 레일리 분포를 따른다. 그리고 주위 지형의 불균일성으로 인한 그림자 효과(shading effect)가 존재한다.

이렇듯 무선 채널에 존재하는 전파환경이 매우 다양하기 때문에 각각의 다른 전파 환경에서도 무선 시스템의 본래의 성능을 제대로 발휘해야 한다. 어떤 사업자든지 무선 시스템의 성능을 보장하기 위해서는 시뮬레이션과 분석을 통한 검증은 물론 프로토 타이핑과 필드 테스트 또한 매우 중요하다. 그렇지만 개발한 무선 시스템을 모든 환경 조건에서 필드 테스트하는 데에는 많은 시간과 비용이 소요되는 단점이 있다. 보다 실용적인 방법은 실시간 채널 시뮬레이터를 사용하는 것이다. 이는 무선 채널에서 실제 일어날 수 있는 거의 모든 환경을 모사해 볼 수 있는 시스템을 말한다(DSP-FPGA 구조를 갖는 다중경로 페이딩 채널 시뮬레이터 구현, 한국음향학회지 제23권 제1호(2004.1) pp.17-23, 이주현 외 1).

한편, 페이딩(fading)은 신호 세기에 대한 공간적인 변동을 주로 의미하나 단말이 이동함에 따른 시간적 변동으로 볼 수도 있다.

이러한 페이딩에는 자유공간 전파손실(경로손실)이나 그림자 효과 같이 단말이 넓은 지역에서 이동할 때 수신 신호 세기가 느리게 변동하는 슬로우 페이딩(slow fading 또는 long-term fading)과 주파수 선택적 페이딩이나 주파수 비선택적 페이딩 또는 도플러 확산 페이딩 등과 같이 단말이 좁은 지역에서 이동할 때 수신 신호 세기가 급격하게 변동하는 패스트 페이딩(fasting fading 또는 short-term fading)이 있다. 실제 환경에서는 슬로우 페이딩과 패스트 페이딩이 중첩되는 모양으로 나타난다.

현재까지 페이딩 채널을 구현하는 방법으로는 도심지에서 신호를 예측할 때 가장 광범위하게 사용되는 방법인 Okumura 모델, 도심뿐만 아니라 교외 및 개방 환경에서도 사용할 수 있는 방법인 Hata 모델 및 Jake 모델 등이 있다. 슬로우 페이딩의 경우에 단순히 각각의 경로별로 출발 신호에 다른 딜레이만을 적용하여 구현되는 반면에 패스트 페이딩의 경우에는 슬로우 페이딩에 복소 게인(complex gain)을 추가로 곱하여 구현되며, 최종적으로 이러한 슬로우 페이딩과 패스트 페이딩이 합쳐져서 단말 또는 기지국으로 출력되게 된다.

그러나, 종래에는 1개의 기지국과 1개의 단말 사이의 채널 환경을 모사하는 채널 시뮬레이터만 제안되어 있기 때문에 복수의 기지국과 복수의 단말이 존재하여 상호 영향을 미치는 실제 채널 환경을 모사하기 위해서는 수많은 단일 채널 시뮬레이터를 사용해야 하는바, 이는 기능면에서의 중복에 따른 엄청난 비용 증가나 공간 이용 효율 저하를 초래하는 문제점이 있었다.

본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로서, P개의 기지국과 Q개의 단말 사이의 모든 경로(P*Q)에 대하여 양방향 경로 손실 및 양방향 실시간 페이딩을 손쉽게 적용할 수 있도록 구성한 대용량의 채널 시뮬레이터를 제공함을 목적으로 한다.

전술한 목적을 달성하기 위한 본 발명의 채널 시뮬레이터는 복수(P)의 기지국으로부터 입력되는 RF 다운링크 신호를 다운 컨버전하여 얻어진 기저대역 다운링크 신호를 출력하고, 복수(P)의 기지국을 향하는 기저대역 업링크 페이딩 신호를 업 컨버전하여 얻어진 RF 업링크 신호를 출력하는 기지국 인터페이스 블록; 상기 기지국 인터페이스 블록에서 처리된 복수(P)의 기지국으로부터의 기저대역 다운링크 신호를 복수(M)만큼 복사하여 출력하고, 복수(Q)의 단말로부터의 모든 상기 기저대역 업링크 페이딩 신호를 각 기지국별로 통합한 후에 상기 기지국 인터페이스 블록으로 출력하는 분배통합 블록; 복수(Q)의 단말을 향하는 기저대역 다운링크 페이딩 신호를 업 컨버전하여 얻어진 RF 다운링크 신호를 복수(Q)의 단말 각각에 대해 출력하고, 복수(Q)의 단말로부터 입력되는 RF 업링크 신호를 다운 컨버전하여 얻어진 기저대역 업링크 신호를 출력하는 단말 인터페이스 블록 및 상기 분배통합 블록에서 출력된 상기 기저대역 다운링크 신호에 대해 복수의 채널별로 실시간 페이딩을 적용하여 상기 복수(Q)의 단말을 향하는 기저대역 다운링크 페이딩 신호를 생성하고, 상기 단말 인터페이스 블록에서 출력된 상기 기저대역 업링크 신호에 대해 복수의 채널별로 실시간 페이딩을 적용하여 상기 복수(P)의 기지국을 향하는 기저대역 업링크 페이딩 신호를 생성하는 링크 처리 블록을 포함하여 이루어진다.

전술한 구성에서, 상기 각 기능 블록 사이의 신호의 전달은 광신호의 형태로 이루어진 것을 특징으로 한다.

상기 기지국 인터페이스 블록은 복수(P)의 기지국에 대응되는 복수(P/n; 단 n과 P/n은 정수)의 기지국 인터페이스 카드를 포함하되, 각각의 상기 복수의 기지국 인터페이스 카드는 상기 업 컨버전과 상기 다운 컨버전을 수행하는 업다운 컨버터 및 광신호를 전기 신호 또는 전기 신호를 광신호로 변환하는 광전 변환기를 구비한 것을 특징으로 한다.

상기 단말 인터페이스 블록은 복수(Q)의 단말 신호에 대응되는 복수(Q/m; 단 Q/m과 m은 정수)의 단말 인터페이스 카드를 포함하되, 각각의 상기 복수의 단말 인터페이스 카드는 상기 업 컨버전과 상기 다운 컨버전을 수행하는 업다운 컨버터 및 광신호를 전기 신호 또는 전기 신호를 광신호로 변환하는 광전 변환기를 구비한 것을 특징으로 한다.

상기 링크 처리 블록은, 상기 복수(Q)의 단말을 향하는 기저대역 다운링크 페이딩 신호를 생성하기 위해 패스트 페이딩 연산과 슬로우 페이딩 연산을 수행하는 복수의 다운링크용 페이딩 연산기; 상기 복수(P)의 기지국을 향하는 기저대역 업링크 페이딩 신호를 생성하기 위해 패스트 페이딩 연산과 슬로우 페이딩 연산을 수행하는 복수의 업링크용 페이딩 연산기 및 패스트 페이딩 채널 구현 모델에 따른 공식을 이용해서 복소 게인을 생성하는 복수의 DSP를 포함한 것을 특징으로 한다.

상기 링크 처리 블록은 상기 복수(Q)의 단말을 향하는 기저대역 다운링크 페이딩 신호 또는 상기 복수(P)의 기지국을 향하는 기저대역 업링크 페이딩 신호 중에서 하나를 선택하는 스위치를 더 구비한 것을 특징으로 한다.

본 발명의 채널 시뮬레이터에 따르면, 단일의 기기에 옵티컬 커넥션(Optical Connection) 및 디지털 커넥션(Digital Connection)을 적절하게 배치한 커넥션 매트릭스를 구성함으로써 복수의 기지국과 단말 사이의 모든 경로에 대한 다운링크/ 업링크 신호를 기저대역에서 디지털로 변환하여 경로손실 및 실시간 페이딩을 적용할 수 있고, 이에 따라 제조 비용을 감소시킬 뿐만 아니라 공간 이용 효율을 극대화시킬 수가 있다.

뿐만 아니라 모듈화된 구조를 채택하고 있기 때문에 최대 64개의 기지국 및 최대 640개의 단말을 수용하도록 그 성능(capability)을 용이하게 확장시킬 수가 있다.

도 1은 본 발명의 채널 시뮬레이터의 블록 구성도.
도 2는 도 1에서 링크 프로세서의 상세 블록 구성도.
도 3은 도 2에서 각 페이딩 연산기의 기능 블록도.
도 4는 도 2에서 각 덧셈 연산기의 기능 블록도.

이하에는 첨부한 도면을 참조하여 본 발명의 채널 시뮬레이터의 바람직한 실시예에 대해 상세하게 설명한다.

도 1은 본 발명의 채널 시뮬레이터의 블록 구성도인바, 이하에서는 설명의 편의상 다운링크 신호에 대한 처리 기능과 업링크 신호에 대한 처리 기능을 각각 분리하여 설명한다. 먼저 다운링크 처리 기능과 관련하여 설명하면 본 발명의 채널 시뮬레이터의 구성은 도 1에 도시한 바와 같이, 복수(P)의 기지국으로부터 입력되는 RF 다운링크 신호를 다운 컨버전(down conversion)하여 얻어진 기저대역(baseband) 신호를 출력하는 기지국 인터페이스 블록(100), 기지국 인터페이스 블록(100)에서 처리된 복수(P)의 기지국으로부터의 기저대역 다운링크 신호를 복수(M)만큼 복사하여 후술하는 링크 처리 블록(300)으로 출력하는 분배통합 블록(200), 분배통합 블록(200)으로부터 입력된 각 기지국으로부터의 기저대역 다운링크 신호에 대해 복수의 채널별로 실시간 페이딩을 적용한 후에 복수(Q)의 각 단말로 향하는 기저대역 다운링크 페이딩 신호를 출력하는 링크 처리 블록(300) 및 링크 처리 블록(300)에서 처리된 기저대역 다운링크 페이딩 신호를 업 컨버전(up conversion)하여 단말로 출력하는 단말 인터페이스 블록(400)을 포함하여 이루어진다.

전술한 구성에서, 기지국 인터페이스 블록(100)은 복수(P)의 기지국 각각에 1대1로 대응(다대일 대응도 가능)되어 해당 기지국으로부터의 RF 다운링크 신호를 처리하는 복수(P)의 기지국 인터페이스 카드(100-1,…,100-P)를 포함할 수 있다. 여기에서 각 기지국 인터페이스 카드(100-1,…,100-P)의 내부 구성은 각 기지국으로부터 입력되는 RF 다운링크 신호를 다운 컨버전하여 기저대역 다운링크 신호(I/Q 신호)로 변환하고, 이렇게 변환된 기저대역 다운링크 신호를 다시 A/D 변환하여 디지털 신호(병렬 신호임)로 출력하는 업다운 컨버터(110), 업다운 컨버터(110)로부터 입력되는 병렬 형태의 기저대역 다운링크 디지털 신호를 직렬 형태로 변환하는 직병렬 변환기(120), 직병렬 변환기(120)에서 출력되는 직렬 형태의 기저대역 다운링크 디지털 신호(전기신호)를 상응하는 광신호로 변환하는 광전 변환기(130)를 포함하여 이루어질 수 있다.

다음으로, 분배통합 블록(200)은 기지국 인터페이스 카드(100-1,…,100-P)와 동수(P)인 복수(P)의 분배통합 카드(200-1,…,200-P)를 포함하는데, 각 분배통합 카드(200-1,…,200-P)는 1대1로 대응되는 기지국 인터페이스 카드(100-1,…,100-P)에서 출력되는 광신호를 상응하는 전기신호로 변환하는 전단 광-전 변환기(210), 전단 광-전 변환기(210)에 의해 전기신호로 변환된 직렬 형태의 기저대역 다운링크 디지털 신호를 병렬 형태의 기저대역 다운링크 디지털 신호로 변환하고 다시 복수(M)만큼 복사한 후에 재차 직렬 형태의 기저대역 다운링크 디지털 신호로 변환하는 분배/통합기(다운링크의 경우에는 분배기, 이하 같다)(230) 및 분배/통합기(230)로부터 입력되는 직렬 형태의 기저대역 다운링크 디지털 신호(전기신호)를 상응하는 광신호로 변환하는 후단 광-전 변환기(220)를 포함하여 이루어질 수 있다.

다음으로, 링크 처리 블록(300)은 다시 복수(M)의 링크 처리 그룹(300-1,…,300-M)을 포함하여 이루어질 수 있는데, 각 링크 처리 그룹(300-1,…,300-M)은 다시 분배통합 블록(200)의 복수(P'), 예를 들어 최대 8개의 후단 광-전 변환기(220)로부터 입력되는 광신호를 상응하는 전기신호로 변환하는 광-전 변환기(312)와 광-전 변환기(312)로부터 입력되는 전기신호, 즉 직렬 형태의 기저대역 다운링크 디지털 신호를 병렬 형태의 기저대역 다운링크 디지털 신호, 예를 들어 8비트의 LVDS(Low Voltage Differential Signalling) 신호로 변환하는 직-병렬 변환기(314)를 구비한 복수(P')의 입/출력부(310), 복수(P')의 입/출력부(310)에서 출력되는 병렬 형태의 기저대역 다운링크 디지털 신호에 대해 복수의 채널별로 실시간 페이딩을 적용하여 복수(8개)의 단말을 향하는 기저대역 다운링크 페이딩 신호를 생성하는 복수(Q')의 링크 프로세서(320) 및 링크 프로세서(320)에서 처리된 모든 병렬 형태의 기저대역 다운링크 페이딩 신호를 직렬 형태의 기저대역 다운링크 페이딩 신호로 변환하는 직-병렬 변환기(334)와 직-병렬 변환기(334)에서 출력되는 직렬 형태의 기저대역 다운링크 페이딩 신호(전기신호)를 상응하는 광신호로 변환하는 광-전 변환기(332)를 구비한 복수(Q')의 후단 입/출력부(330)를 포함하여 이루어질 수 있다.

다음으로, 단말 인터페이스 블록(400)은 각 단말과 1대1로 대응되는 복수(Q)의 단말 인터페이스 카드(400-1,…,400-Q)를 구비할 수 있는데, 이러한 각 단말 인터페이스 카드(400-1,…,400-Q)의 내부 구성은 후단 입/출력부(350)에서 출력되어 각 단말로 향하는 광신호를 상응하는 전기신호, 즉 기저대역 다운링크 페이딩 신호로 변환하는 광-전 변환기(410), 광-전 변환기(420)에서 출력되는 직렬 형태의 기저대역 다운링크 페이딩 신호를 병렬 형태의 기저대역 다운링크 페이딩 신호로 변환하는 직-병렬 변환기(430) 및 직-병렬 변환기(430)에서 출력되는 기저대역 다운링크 페이딩 신호를 D/A 변환하여 얻어진 아날로그 형태의 기저대역 다운링크 페이딩 신호를 업 컨버전하여 단말로 출력하는 업다운 컨버터(420)를 포함하여 이루어질 수 있다.

전술한 구성에서, 모든 광-전 변환기는 SFP(Small Form factor Pluggable)로 구현될 수 있고, 모든 직-병렬 변환기는 FPGA(Field Programmable Gate Array)로 구현될 수 있을 것인바, 본 발명에서는 광-전 변환기를 사용하여 각 블록 사이의 신호를 광신호로 전달하고, 기저대역 신호에 페이딩을 적용함으로써 기기의 사이즈는 물론 전력 소비를 감소시킬 수가 있다.

한편,

이고,

이며,

일 수 있다. 여기에서, 기지국 개수인 P가 예를 들어 64이고 단말 개수인 Q가 예를 들어 640이라면, P'는 8이고, Q'는 8이며, M은 10이 된다. 이와는 달리 기지국 개수인 P가 예를 들어 57이고 단말 개수인 Q가 예를 들어 570이라면, P'는 8이고, Q'는 8이며, M은 9가 될 것이다.

다시 기지국 개수인 P가 예를 들어 64이고 단말 개수인 Q가 예를 들어 640이라고 할 때, 기지국 인터페이스 카드(100-1,…,100-P)는 총 64개가 될 것이고, 이와 1대1로 대응되는 분배/통합 카드(200-1,…,200-P) 역시 총 64개가 될 것이다. 이 경우에 링크 처리 블록(300)은 총 10개(M)의 링크 처리 그룹(300-1,…,300-M)으로 이루어질 것이고, 각 링크 처리 그룹(300-1,…,300-M)은 다시 총 8개(P')의 전단 입/출력부(310), 총 8개(Q')의 링크 프로세서(320) 및 총 8개(Q')의 후단 입/출력부(330)로 이루어질 것이다. 총 64개(P)의 분배/통합 카드(200-1,…,200-P)에서는 64개(P)의 기지국에서 출력된 다운링크 신호가 출력될 것이다. 다음으로, 10개(M)의 각 링크 처리 그룹(300-1,…,300-M)의 8개(P')의 각 전단 입/출력부(310)는 각 8개(P')의 다운링크 신호를 처리한다. 8개(Q')의 링크 프로세서(320) 각각은 전단 입/출력부(310)에서 처리된 총 64개의 다운링크 신호에 대해 각 채널별로 실시간 페이딩을 적용하여 8개(Q')의 단말로 향하는 페이딩 신호를 생성하여 출력하는데, 이에 따라 1개의 링크 처리 그룹(300-1,…,300-M)에서는 총 64개(P'*Q')의 단말로 향하는 페이딩 신호를 생성한다. 결과적으로, 총 10개(M)의 링크 처리 그룹(300-1,…,300-M)으로 이루어진 링크 처리 블록(300)에서는 총 64개(P)의 다운링크 신호에 대해 각 채널별로 총 640개(P'*Q'*M)의 단말로 향하는 모든 다운링크 페이딩 신호를 생성하여 출력하게 된다.

도 2는 도 1에서 링크 프로세서의 상세 블록 구성도, 도 3은 도 2에서 각 페이딩 연산기의 기능 블록도, 도 4는 도 2에서 각 덧셈 연산기의 기능 블록도이다. 도 2 내지 도 4에 도시한 바와 같이, 각각의 링크 프로세서(320)는 총 64개의 다운링크 신호를 입력받아 8개의 단말에 대해 각 채널별로 각각 패스트 페이딩 연산과 슬로우 페이딩 연산을 수행하는 패스트 페이딩 연산기(322Db)와 슬로우 페이딩 연산기(322Dc)로 이루어진 총 8개(P')의 페이딩 연산기(322), 바람직하게는 FPGA 및 각 페이딩 연산기(322)에 대응, 예를 들어 1대1로 대응되어 전술한 페이딩 채널 구현 모델에 따른 공식을 이용해서 복소 게인을 생성하는 총 8개의 DSP(324), 8개(P')의 각 페이딩 연산기(322)로부터 출력되는 모든 페이딩 신호를 덧셈 연산하는 총 8개(Q')의 덧셈/복사기(328), 바람직하게는 FPGA 및 8개(P')의 페이딩 연산기(322)와 8개(Q')의 덧셈/복사기(328) 사이를 매트릭스 형태로 연결하는 커넥션 매트릭스(326)를 포함하여 이루어질 수 있다.

도면에서 미설명 부호 322Da는 임의 기지국으로부터의 다운링크 신호만을 페이딩 처리하여 임의의 단말로 송출할 수 있도록 하는 스위치를 나타낸다. 한편, 총 8개(P')의 페이딩 연산기(322)는 각각 기능적으로 전술한 다운링크용 페이딩 연산기(322D)와 후술하는 업링크용 페이딩 연산기(322U)로 구분될 수 있다.

이하에서는 도 1 내지 도 4에 도시한 채널 시뮬레이터의 업링크 처리 기능과 관련하여 설명하는데, 이해를 돕기 위해 광-전 변환기 및 직-병렬 변환기의 기능을 생략한 채로 설명한다. 본 발명의 채널 시뮬레이터의 구성은 도 1에 도시한 바와 같이, 복수(Q)의 단말 인터페이스 카드(400-1,…,400-Q)로 이루어진 단말 인터페이스 블록(400)은 복수(Q)의 단말로부터 입력되는 RF 업링크 신호를 다운 컨버전하여 얻어진 기저대역(baseband) 신호를 출력한다.

다음으로 복수(M)의 링크 처리 그룹(300-1,…,300-M)으로 이루어진 링크 처리 블록(300)의 각 링크 처리 그룹(300-1,…,300-M)은 다시 복수(P')의 전단 입/출력부(310), 복수(Q')의 링크 프로세서(320) 및 복수(Q')의 후단 입/출력부(330)로 이루어지는데, 최종적으로 기저대역 업링크 신호를 출력한다.

각각의 링크 프로세서(320)는 다시 복수(Q')의 덧셈/복사기(328), 커넥션 매트릭스(326), 복수(P')의 DSP(324) 및 복수의 페이딩 연산기(322)로 이루어지는데, 각각의 덧셈/복사기(328)는 1대1로 대응되는 후단 입/출력부(330)로부터 입력되는 업링크 신호를 복수(P') 만큼 복사한 후에 커넥터 매트릭스(326)를 통해 복수(P')의 페이딩 연산기(322)로 출력한다. 각각의 페이딩 연산기(322)의 업링크용 페이딩 연산기(322U)는 페이스 페이딩 연산기(322Ub)와 슬로우 페이딩 연산기(322Uc)로 이루어져서 복수(P')의 단말에 대해 채널별로 패스트 페이딩과 슬로우 페이딩을 수행한다. 도면에서 미설명 부호 322Ua는 임의 단말로부터의 업운링크 신호만을 페이딩 처리하여 임의의 기지국으로 송출할 수 있도록 하는 스위치를 나타낸다.

다음으로 복수(P)의 분배/통합기(200-1,…,200-P)를 구비한 분배통합 블록(200)의 각 분배/통합기(200-1,…,200-Q)는 링크 처리 블록(300)에서 출력된 총 Q개의 단말에 대한 모든 업링크 페이딩 신호 중에서 각 기지국으로 향하는 모든 업링크 페이딩 신호만을 통합한 후에 1대일로 대응되는 기지국 인터페이스 블록(100)의 기지국 인터페이스 카드(100-1,…,100-P)로 출력한다. 마지막으로 각 기지국 인터페이스 카드(100-1,…,100-P)는 업링크 페이딩 신호를 업 컨버전하여 대응되는 기지국으로 출력한다.

결과적으로 기지국 개수인 P가 예를 들어 64이고 단말 개수인 Q가 예를 들어 640이라고 할 때, 각 링크 프로세서(330)의 총 8개의 페이딩 연산기(322) 각각은 총 8개의 단말 각각에 대해 각각 복수의 채널별로 업링크 페이딩 신호를 출력, 즉 64개의 단말에 대한 복수의 채널별 업링크 페이딩 신호를 출력하게 되고, 각 덧셈/복사기(328)에서는 총 8개의 기지국의 각각으로 향하는 업링크 페이딩 신호를 모아서 출력하게 된다. 다음으로, 동일 링크 처리 그룹(300-1,…,300-M)에 속한 다른 링크 프로세서(320)는 동일 단말에 대해 다른 8개의 기지국으로 향하는 업링크 페이딩 신호를 모아서 출력하고, 이에 따라 하나의 링크 처리 그룹(300-1,…,300-M)에서는 총 64개의 단말로부터 총 64개의 기지국으로 향하는 모든 업링크 페이딩 신호를 출력하게 된다.

이와 같이 하여 다른 링크 처리 그룹(300-1,…,300-M)에서는 다른 총 64개의 단말로부터 총 64개의 기지국으로 향하는 모든 업링크 페이딩 신호를 출력하게 되고, 결과적으로 10개의 링크 처리 그룹(400-1,…,400-Q)에서는 총 640의 단말로부터 총 64개의 기지국으로 향하는 모든 업링크 페이딩 신호를 출력하게 된다.

다음으로, 분배통합 블록(200)의 총 64개의 분배/통합기(200-1,…,200-M) 각각은 1개의 기지국으로 향하는 총 640개 단말로부터의 업링크 페이딩 신호를 모아서 대응되는 기지국 인터페이스 카드(100-1,…,100-P)로 전달함으로써 총 640개의 단말로부터의 업링크 페이딩 신호가 총 64개의 기지국 각각으로 전달되게 된다.

본 발명의 채널 시뮬레이터는 전술한 실시예에 국한되지 않고 본 발명의 기술 사상이 허용하는 범위 내에서 다양하게 변형하여 실시할 수가 있다. 일 예로 전술한 실시예와는 달리 각 기능 블록의 광전변환기는 각각 2개 이상의 기지국 인터페이스 카드, 링크 프로세서 및 단말 인터페이스 카드에 대한 신호를 처리할 수 있도록 그 구성이 변형될 수도 있을 것이다.

100: 기지국 인터페이스 블록, 100-1,…,100-P: 기지국 인터페이스 카드,
200: 분배/통합 블록, 200-1,…,200-P: 분배/통합 카드
300: 링크 처리 블록, 300-1,…,300-M: 링크 처리 그룹,
310: 전단 입/출력부, 320: 링크 프로세서,
322: 페이딩 연산기, 322: 다운링크용 페이딩 연산기,
322U: 업링크용 페이딩 연산기, 324: DSP,
326: 커넥션 매트릭스, 328: 덧셈/복사기,
330: 후단 입/출력부, 400: 단말 인터페이스 블록,
400-1,…,400-Q: 단말 인터페이스 카드

Claims

복수(P)의 기지국으로부터 입력되는 RF 다운링크 신호를 다운 컨버전하여 얻어진 기저대역 다운링크 신호를 출력하고, 복수(P)의 기지국을 향하는 기저대역 업링크 페이딩 신호를 업 컨버전하여 얻어진 RF 업링크 신호를 출력하는 기지국 인터페이스 블록과;
상기 기지국 인터페이스 블록에서 처리된 복수(P)의 기지국으로부터의 기저대역 다운링크 신호를 복수(M)만큼 복사하여 출력하고, 복수(Q)의 단말로부터의 모든 상기 기저대역 업링크 페이딩 신호를 각 기지국별로 통합한 후에 상기 기지국 인터페이스 블록으로 출력하는 분배통합 블록과;
복수(Q)의 단말을 향하는 기저대역 다운링크 페이딩 신호를 업 컨버전하여 얻어진 RF 다운링크 신호를 복수(Q)의 단말 각각에 대해 출력하고, 복수(Q)의 단말로부터 입력되는 RF 업링크 신호를 다운 컨버전하여 얻어진 기저대역 업링크 신호를 출력하는 단말 인터페이스 블록 및
상기 분배통합 블록에서 출력된 상기 기저대역 다운링크 신호에 대해 복수의 채널별로 실시간 페이딩을 적용하여 상기 복수(Q)의 단말을 향하는 기저대역 다운링크 페이딩 신호를 생성하고, 상기 단말 인터페이스 블록에서 출력된 상기 기저대역 업링크 신호에 대해 복수의 채널별로 실시간 페이딩을 적용하여 상기 복수(P)의 기지국을 향하는 기저대역 업링크 페이딩 신호를 생성하는 링크 처리 블록을 포함하여 이루어진 채널 시뮬레이터.
제 1 항에 있어서,
상기 각 기능 블록 사이의 신호의 전달은 광신호의 형태로 이루어진 것을 특징으로 하는 채널 시뮬레이터.
제 1 항에 있어서,
상기 기지국 인터페이스 블록은 복수(P)의 기지국에 대응되는 복수(P/n; 단 n과 P/n은 정수)의 기지국 인터페이스 카드를 포함하되,
각각의 상기 복수의 기지국 인터페이스 카드는 상기 업 컨버전과 상기 다운 컨버전을 수행하는 업다운 컨버터 및 광신호를 전기 신호 또는 전기 신호를 광신호로 변환하는 광전 변환기를 구비한 것을 특징으로 하는 채널 시뮬레이터.
제 1 항에 있어서,
상기 단말 인터페이스 블록은 복수(Q)의 단말 신호에 대응되는 복수(Q/m; 단 Q/m과 m은 정수)의 단말 인터페이스 카드를 포함하되,
각각의 상기 복수의 단말 인터페이스 카드는 상기 업 컨버전과 상기 다운 컨버전을 수행하는 업다운 컨버터 및 광신호를 전기 신호 또는 전기 신호를 광신호로 변환하는 광전 변환기를 구비한 것을 특징으로 하는 채널 시뮬레이터.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 링크 처리 블록은,
상기 복수(Q)의 단말을 향하는 기저대역 다운링크 페이딩 신호를 생성하기 위해 패스트 페이딩 연산과 슬로우 페이딩 연산을 수행하는 복수의 다운링크용 페이딩 연산기;
상기 복수(P)의 기지국을 향하는 기저대역 업링크 페이딩 신호를 생성하기 위해 패스트 페이딩 연산과 슬로우 페이딩 연산을 수행하는 복수의 업링크용 페이딩 연산기 및
패스트 페이딩 채널 구현 모델에 따른 공식을 이용해서 복소 게인을 생성하는 복수의 DSP를 포함한 것을 특징으로 하는 채널 시뮬레이터.
제 5 항에 있어서,
상기 링크 처리 블록은 상기 복수(Q)의 단말을 향하는 기저대역 다운링크 페이딩 신호 또는 상기 복수(P)의 기지국을 향하는 기저대역 업링크 페이딩 신호 중에서 하나를 선택하는 스위치를 더 구비한 것을 특징으로 하는 채널 시뮬레이터.