KR101285883B1 - 다수의 프로세서 신호를 하나의 메모리로 전송하기 위한신호 처리 방법 및 장치 - Google Patents

다수의 프로세서 신호를 하나의 메모리로 전송하기 위한신호 처리 방법 및 장치 Download PDF

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Abstract

본 발명은 두 개 이상의 프로세서를 가지는 시스템 온 칩(SOC)의 플랫폼(platform) 구조에서 두 개의 프로세서가 공유할 수 있는 메모리와 그 메모리를 제어할 수 있는 메모리 제어부에 관한 것이다. 특히, 하나의 메모리를 두 개의 프로세서가 서로 공유하여 두 개의 프로세서 간의 데이터 송수신 시간을 줄임으로써 각각의 프로세서들을 효율적으로 이용할 수 있도록 만든 메모리와 메모리 제어부에 관한 것이다.
SDRAM, 메모리 전달 신호 제어, 대기 신호, PIN

Description

다수의 프로세서 신호를 하나의 메모리로 전송하기 위한 신호 처리 방법 및 장치{signal processing method and apparatus for transmitting multiful processor signals to a shared memory}
도 1은 종래 기술을 설명하기 위한 블록 구성도이다.
도 2는 본 발명의 일 실시 형태에 따른 블록 구성도이다.
도 3은 본 발명의 일 실시 형태를 설명하기 위한 흐름도이다.
도 4는 본 발명의 다른 실시 형태를 설명하기 위한 흐름도이다.
본 발명은 신호 처리에 관한 것으로 보다 구체적으로 다수의 프로세서 신호를 하나의 메모리로 전송하기 위한 신호 처리 방법 및 장치에 관한 것이다.
도 1은 종래 기술을 설명하기 위한 블록 구성도이다. 이하 도 1을 참조하여 종래의 메모리가 에스디램(SDRAM)인 경우 에스디램 전송 신호 처리 방법에 대해 설명한다.
디지털 장치는 적어도 두 개의 프로세서를 포함한다. 종래에는 각각의 프로세서에 에스디램(SDRAM) 및 상기 에스디램(SDRAM)에 전송되는 신호를 제어하기 위 한 에스디램(SDRAM) 제어부를 할당하여 이용한다. 즉, 제1 프로세서(100), 제2 프로세서(102), 제1 에스디램 제어부(101), 제2 에스디램 제어부(103) 제1 에스디램(104) 및 제2 에스디램(105)을 포함하여 이루어진다.
상기 구성 요소들을 이용한 종래 기술의 동작을 설명하면, 각각의 프로세서에 연결된 에스디램 제어부를 통하여 하나의 프로세서가 자신에게 할당된 에스디램에 저장한다. 즉, 제1 프로세서는 제1 에스디램 제어부를 통하여 제1 에스디램에 접속하고, 제2 프로세서는 제2 에스디램 제어부를 통하여 제2 에스디램에 접속한다. 그리고 두 개의 프로세서가 데이터를 주고 받을 시 버스(BUS)를 이용하여 데이터를 송수신한다.
제1 프로세서가 제2 프로세서에 데이터를 전달하고자 하는 경우, 제1 프로세서는 데이터를 제1 에스디램 제어부를 통해 제1 에스디램에 저장한다. 제2 프로세서는 버스 접속을 통하여 그 저장된 데이터를 가져가서 제2 에스디램 제어부를 통해 자신에게 할당된 제2 에스디램에 상기 데이터를 저장한다. 다른 방법으로는, 제1 프로세서는 버스를 통하여 제2 에스디램 제어부에 접속하여 제2 에스디램에 데이터를 저장하면, 제2 프로세서는 제2 에스디램 제어부를 통하여 제1 프로세서가 기록한 데이터를 읽는다
종래의 기술에 따르면, 제1 프로세서가 데이터를 버스를 통해 제2 메모리에 쓰고 제2 프로세서가 다시 데이터를 읽어 들일 때, 또는, 제1 에스디램에 저장된 데이터를 버스 접속을 통해 제2 프로세서가 읽을 때, 소량의 데이터일 경우에는 단시간에 끝나지만 대량의 데이터일 경우는 많은 시간이 소요된다. 따라서, 각각의 프로세서의 효율이 떨어져 전체적인 시스템의 성능을 저하될 수 있고, 두 개의 메모리에 따른 부품의 비용 증가와 함께 두 개의 메모리 제어부에서 나오는 핀(pin) 수의 증가로 시스템 온 칩(SOC)의 제작 비용도 증가하는 문제점이 있다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위해서 안출된 것으로서, 본 발명의 목적은, 프로세서 간의 효율적인 데이터 송수신을 위한 신호 처리 방법을 제공하는 것이다. 또한, 전반적인 시스템의 성능을 향상시키고, 비용 및 부피를 절감할 수 있는 방법을 제공하는 것이다.
본 발명의 일 양상으로서, 다수의 프로세서 전송 신호를 하나의 메모리로 전송하기 위한 신호 처리 장치는 메모리로 향하는 신호들을 수신하고 상기 수신 신호를 수신된 순서와 상응하게 순차적으로 상기 메모리에 전달하는 메모리 전달 신호 제어부 및 상기 메모리 전달 신호 제어부로부터 하나의 메모리 인터페이스 그룹을 통해 신호를 수신하여 상기 수신 신호를 처리하는 메모리를 포함한다.
본 발명의 다른 일 양상으로서, 다수의 프로세서 전송 신호를 하나의 메모리로 전송하기 위한 신호 처리 장치는 적어도 둘 이상의 프로세서에서 메모리로 향하는 신호들을 수신하여 메모리 전송 형식에 따라 상기 수신 신호들을 상기 메모리로 전달하는 메모리 전달 신호 제어부 및 상기 메모리 전달 신호 제어부로부터 하나의 메모리 인터페이스 그룹을 통해 신호를 수신하는 메모리를 포함한다.
본 발명의 또 다른 양상으로서, 다수의 프로세서 전송 신호를 하나의 메모리 로 전송하기 위한 신호 처리 방법은 다수의 프로세서로부터 신호를 수신하는 단계; 및 상기 수신 신호를 수신된 순서와 상응하게 순차적으로 상기 메모리로 전송하되, 각 수신 신호를 동일한 메모리 인터페이스를 통해서 전송하는 단계를 포함한다.
본 발명의 또 다른 양상으로서, 다수의 프로세서 전송 신호를 하나의 메모리로 전송하기 위한 신호 처리 방법은 제1 프로세서 신호를 수신하여 메모리로 전송하는 단계와, 상기 메모리로부터 대기 신호를 수신하는 단계와, 제2 프로세서 신호를 수신하는 경우 상기 제2 프로세서 신호를 저장하고 상기 제2 프로세서의 제어부로 상기 대기 신호를 전달하는 단계 및 상기 대기 신호에 따른 일정 시간 후에 상기 저장된 제2 프로세서 신호를 상기 제1 프로세서 신호가 전송된 메모리 인터페이스 그룹을 통해서 상기 메모리로 전송하는 단계를 포함한다.
상술한 본 발명의 목적, 구성 및 다른 특징들과 관련한 바람직한 실시 형태의 예들을 첨부된 도면을 참조하여 다음의 상세한 설명을 통해서 상세히 설명한다. 첨부된 도면과 함께 이하에 개시될 상세한 설명은 본 발명의 예시적인 실시 형태를 설명하고자 하는 것이며, 본 발명이 실시될 수 있는 유일한 실시 형태를 나타내고자 하는 것이 아니다.
이하 설명하는 실시 형태들에 있어서, 각 프로세서 시스템에 사용되는 메모리가 중앙 처리 장치(CPU)가 사용하는 주 클록을 직접 받아서 동작하여 빠른 속도로 작동할 수 있는 에스디램(synchronous dynamic RAM: SDRAM)인 경우에 적용한 것들을 설명한다. 즉, 상기 에스디램의 경우 프로세서와 메모리가 동기로 진행되기 때문에 상기 메모리에 접근하기 위한 대기 시간이 필요 없어 프로세서에서 고속으 로 메모리에 접근할 수 있다. 하지만, 본 발명의 기술적 사상은 상기 에스디램을 사용하는 경우뿐만이 아니라 다양한 경우에 적용될 수 있음은 자명하다.
도 2는 본 발명의 일 실시 형태에 따른 블록 구성도이다. 도 2를 참조하면, 본 발명에 따른 디지털 장치는 제1 프로세서(200), 제2 프로세서(202), 제1 에스디램 제어부(201), 제2 에스디램 제어부(203) 메모리 전달 신호 제어부(204), 에스디램(205) 및 메모리 인터페이스 그룹(206)을 포함한다. 도 1에서는 두 개의 프로세서를 포함하는 경우를 도시하였지만, 3개 이상의 프로세서를 포함하는 경우에도 적용될 수 있음은 자명하다.
상기 각 에스디램 제어부(201, 203)는 각각에 연결된 프로세서(200, 202)에서 전송되는 신호를 에스디램(205)로 저장하기 위한 기능을 수행한다. 즉, 상기 에스디램(205)에 대한 위치 정보, 상기 에스디램(205)의 동작 클록에 맞추기 위한 클록 정보 등의 제어 정보 및 기록 또는 독출 데이터 정보를 상기 에스디램(205)으로 전송한다.
상기 메모리 전달 신호 제어부(204)는 상기 각각의 프로세서에 연결된 에스디램 제어부로부터 신호를 수신하여 상기 하나의 에스디램(205)로 전달하는 기능을 수행한다. 즉, 상기 메모리 전달 신호 제어부는 제1 프로세서 신호와 제2 프로세서 신호가 순서대로 전송된 경우 상기 전송된 순서에 따라서 상기 수신된 신호들을 상기 에스디램(205)으로 전달한다. 또한, 상기 에스디램(205)에서 상기 프로세서 측으로 전달되는 신호를 전달하는 기능도 수행한다.
이때 상기 에스디램(205)은 소정의 에스디램 전송 규약에 따라서 신호가 전 달될 것이 요구될 수 있다. 예를 들어, 상기 에스디램을 위한 기록 신호이든지 독출 신호이든지 각 신호의 열(row) 및 행(column) 정보가 순차적으로 전송되어야 상기 에스디램에서 정상적으로 수신된 신호들을 처리할 수 있다. 이런 경우, 상기 메모리 전달 신호 제어부에서는 상기 전송 규약의 일례에 따라서 열에 대한 정보 다음에는 행에 대한 정보가 전송될 수 있도록 수신한 신호들을 에스디램으로 전송한다. 상기 메모리 전달 신호 제어부는 별도의 기능 모듈로 구성될 수도 있고, 기존의 제어부에 기능이 추가된 형태로 구현될 수도 있다.
상기 에스디램(205)은 종래 기술처럼 각각의 프로세서마다 구비되는 것이 아니라 다수의 프로세서에서 접속할 수 있는 즉, 다수의 프로세서가 공유하는 에스디램이다. 상기 공유할 수 있는 에스디램을 사용하여 디지털 장치의 부피를 절감할 수 있다. 또한, 다수의 에스디램을 사용하는 경우보다 상기 프로세서들 간에 전송되는 다량의 데이터를 처리하는 속도가 향상될 수 있다.
상기 에스디램(205)은 상기 예로서 설명한 전송 규약이 설정되어 있는 경우에 동시 접속을 방지하기 위해 대기 신호(wait signal)를 전송할 수 있다. 상기 에스디램(205)으로 전송되는 신호가 특정 신호인 경우에는 일 접속 과정(예를 들어, 기록 과정, 독출 과정 등을 들 수 있다.)이 상기 에스디램(205)에서 진행 중이라는 사실을 알리기 위해서 상기 대기 신호를 상기 메모리 전달 신호 제어부(204)로 전송할 수 있다. 즉, 일례로 위치 정보 중 열에 대한 정보가 상기 에스디램(205)으로 수신된 경우 상기 에스디램(205)에서는 상기 메모리 전달 신호 제어부로 상기 대기 신호를 전송한다. 따라서, 상기 메모리 전달 신호 제어부(204)가 또 다른 열 정보 를 전송하는 것을 방지할 수 있다. 또한, 상기 에스디램 제어부(201, 202)로 상기 대기 신호가 전달될 수 있도록 하여 일련의 과정의 오류없이 진행될 수 있도록 할 수 있다. 상기 대기 신호를 상기 메모리 전달 신호 제어부로 전송하기 위해서 별도의 메모리 인터페이스를 구비하여 전송할 수 있다. 즉, 상기 대기 신호 전송을 위한 핀을 구비하여 상기 대기 신호를 전송할 수 있다.
상기 메모리 전달 신호 제어부(204)와 상기 에스디램(205) 사이에는 데이터 및 제어 신호들이 이동할 수 있는 메모리 인터페이스 그룹(206)이 구비된다. 즉, 상기 메모리 인터페이스 그룹(206)은 상기 메모리 전달 신호 제어부(204)에서 상기 에스디램(205)으로 신호를 전달하기 위해서 사용된다. 상기 메모리 인터페이스 그룹(206)에는 적어도 하나의 메모리 인터페이스가 포함되어 이루어진다. 상기 메모리 인터페이스는 기능에 따라서 구분될 수 있다. 즉, 데이터를 전송하기 위한 메모리 인터페이스, 제어 신호를 전송하기 위한 메모리 인터페이스, 에스디램에 대한 위치 정보를 전송하기 위한 메모리 인터페이스 등으로 구분할 수 있다.
다수의 프로세서 신호가 전송되는 에스디램의 경우, 상기 프로세서마다 각각의 메모리 인터페이스 그룹을 할당하여 구비할 수도 있다. 또한, 상기 프로세서와 에스디램 사이에 상기 메모리 전달 신호 제어부를 구비하여 상기 메모리 전달 신호 제어부에서 다수의 프로세서 신호를 하나의 신호로 정렬, 즉, 제어하여 하나의 인터페이스 그룹을 통해 상기 에스디램으로 전달할 수도 있다.
본 발명에 따르면, 상기 메모리 전달 신호 제어부(204) 또는 그 기능을 구비함으로써 상기 메모리 인터페이스 그룹(206)을 장치 내 프로세서의 개수와 무관하게 구비할 수 있다. 즉, 각 프로세서에 연결된 에스디램 제어부에서 전송되는 신호들이 상기 메모리 전달 신호 제어부(204)를 거쳐서 상기 에스디램(205)으로 전송되기 때문에 상기 메모리 전달 신호 제어부(204)의 기능에 의해서 상기 에스디램(205)으로 연결되는 메모리 인터페이스 그룹(206)의 수를 대폭 감소시킬 수 있다. 상기 메모리 인터페이스가 구현될 수 있는 일례로 에스디램과 데이터 송수신하기 위해 장착된 핀(pin)을 들 수 있다. 상기 에스디램으로 연결되는 핀의 수는 비용 및 부피에 대해 민감한 부분이다. 따라서 에스디램과 연결하기 위한 핀의 수를 줄일 수 있다면, 상당히 유리한 효과를 나타낼 수 있다.
도 3은 본 발명의 일 실시 형태를 설명하기 위한 흐름도이다. 도 3을 참조하여 하나의 에스디램을 사용하여 제1 프로세서에서 기록한 데이터를 제2 프로세서에서 독출하는 방법을 설명한다. 도3에서는 메모리 제어부 및 메모리라고 도시되었으나, 이하 상기 메모리를 메모리의 일례인 에스디램에 적용한 경우에 대해 설명한다. 즉, 상기 도 3의 메모리 제어부는 이하 에스디램 제어부로, 메모리는 이하 에스디램으로 칭한다. 하지만, 이로 에스디램으로 본 발명의 기술적 사상이 제한되는 것이 아님은 자명하다. 또한, 이는 이하 도 4의 경우도 마찬가지이다.
제1 프로세서에서 데이터를 에스디램에 저장하고자 한다. 따라서 제1 에스디램 제어부로 상기 데이터 신호 등을 전송한다. 상기 제1 에스디램 제어부는 상기 데이터 신호등을 수신하여 에스디램으로 전송하기 위한 신호 처리를 수행한다. 상기 에스디램에 상기 데이터를 저장하기 위해서는 에스디램 클록과 맞추기 위한 클록 정보, 상기 에스디램의 저장 위치에 대한 정보, 상기 에스디램에 저장할 데이터 정보 등이 상기 에스디램으로 전송되어야 할 것이다. 상기 제1 에스디램 제어부는 먼저 제1 위치정보를 상기 메모리 전달 신호 제어부로 전송한다(S30). 상기 제1 위치 정보는 에스디램 저장 위치를 지시하기 위한 정보로 열(row)에 대한 정보 또는 행(column)에 대한 정보 등이 포함될 수 있으며 열에 대한 정보가 먼저 전송되는 것이 일반적이다. 또한, 각 전송 신호를 기록 즉, 저장을 위한 신호인지, 독출을 위한 신호인지를 알 수 있도록 전달될 수 있다. 즉, 상기 제1 위치 정보의 경우 기록을 위한 제1 위치 정보임을 지시하여 전송할 수 있다.
상기 기록을 위한 위치 정보를 수신한 메모리 전달 신호 제어부는 상기 수신한 제1 위치 정보를 에스디램으로 전달한다(S31). 상기 열에 대한 위치 정보를 수신한 에스디램은 상기 메모리 전달 신호 제어부로 대기 신호를 전달한다. 이는 에스디램 전송 규약에 따른 신호 전송을 보장하기 위함이다. 상기 제1 에스디램 제어부는 제2 위치 정보 즉, 행에 대한 정보와 기록할 데이터 정보를 포함한 신호를 상기 메모리 전달 신호 제어부로 전송한다(S33). 상기 메모리 전달 신호 제어부는 상기 신호를 수신하여 상기 에스디램으로 전달한다(34). 위 과정을 통해 열과 행의 위치 정보와 데이터 정보 등을 수신한 에스디램은 상기 수신한 위치 정보에 따라 상응하는 위치에 상기 수신한 데이터 정보를 저장한다(S35). 위와 같이 각각의 위치 정보가 상기 메모리 전달 신호 제어부로 전송되면 하나씩 바로 메모리로 전달될 수도 있고, 상기 위치 정보 및 데이터 정보 등이 모두 메모리 전달 신호 제어부에 전송된 후에 상기 메모리로 상기 수신 정보들을 전송할 수도 있다.
상기 에스디램이 데이터를 저장한 후 제2 프로세서에서 상기 저장된 신호를 독출하고자 한다. 상기 제2 프로세서는 상기 제1 프로세서와 상기 제2 프로세서 간에 연결된 버스를 통해 간단한 정보를 송수신하여 독출할 데이터가 상기 에스디램의 어느 위치에 저장되어 있음을 알 수도 있고 소정의 전송 규약을 설정하여 독출을 시도할 타이밍 또는 위치를 미리 알고 있도록 할 수도 있다. 이때 전자의 경우처럼 버스를 통해 정보를 송수신하는 경우라도 상기 송수신되는 정보는 데이터 량이 많지 않기 때문에 시간 측면에서도 많은 시간이 소요되지 않으므로 시스템상에 큰 부담이 되지 않는다.
상기 제2 에스디램 제어부에서는 상기 에스디램에 저장된 데이터를 독출하여 제2 프로세서가 읽을 수 있도록 하기 위해서 먼저 제1 위치 정보를 전송한다(S36). 이 경우 역시 상기 제1 위치 정보는 에스디램 위치 정보 중 열에 대한 정보가 되는 것이 일반적이다. 상기 독출을 위한 제1 위치 정보가 상기 메모리 전달 신호 제어부로 전송되면, 상기 메모리 전달 신호 제어부에서는 상기 제1 위치 정보를 상기 에스디램으로 전달한다(S37). 또한, 독출을 위한 제2 위치 정보 즉, 행에 대한 정보를 상기 메모리 전달 신호 제어부로 전송한다(S38). 상기 제2 위치 정보를 수신한 메모리 전달 신호 제어부에서는 상기 제2 위치 정보를 상기 에스디램으로 전달한다(S39). 이때 상기 제2 에스디램 제어부에서 전송된 신호를 전송할 때도 메모리 전달 신호 제어부에서는 상기 제1 에스디램 제어부에서 전송된 신호를 전송할 때와 동일한 메모리 인터페이스 그룹을 통해서 전송할 수 있다. 즉, 본 발명의 일 실시 형태에서는 프로세서 신호 별로 각각의 메모리 인터페이스를 통해 에스디램에 신호를 저장, 독출하는 방법뿐만 아니라 하나의 메모리 인터페이스를 통해 다수의 프로 세서 신호를 상기 에스디램으로 송수신하는 방법도 사용할 수 있다. 따라서, 후자의 방법에 따르면 메모리 인터페이스(핀(pin))의 수를 절반 정도 감소할 수 있다.
위와 같은 방법으로 독출할 위치 정보를 수신한 에스디램은 상기 위치 정보에 상응하는 위치에 저장된 신호를 상기 제2 프로세서 즉, 제2 에스디램 제어부에서 독출할 수 있도록 한다(S40).
위 실시 형태에서는 제1 프로세서에서 제2 프로세서로 데이터를 전송하고자 하는 경우를 설명하였지만, 반대의 경우도 가능하고, 제1 프로세서에서 에스디램에 데이터를 저장하고 다시 제1 프로세서가 상기 저장된 데이터를 독출할 수도 있다. 또한, 마찬가지로 제2 프로세서에서 에스디램에 데이터를 저장한 후 제2 프로세서에서 다시 상기 저장된 데이터를 독출하는 경우도 가능하다.
도 4는 본 발명의 다른 실시 형태를 설명하기 위한 흐름도이다. 도 4를 참조하여 하나의 에스디램을 사용하여 제1 프로세서에서 기록한 데이터를 제2 프로세서에서 독출하되, 동시 접속을 예방하거나 또는 에스디램 전송 규약에 따른 신호 전송을 보장하기 위해 에스디램에서 전송한 대기 신호(wait signal)를 이용하는 방법을 설명한다.
제1 프로세서는 제1 에스디램 제어부를 통하여 에스디램의 일정 영역에 데이터를 쓸려고 하고, 제2 프로세서는 제2 에스디램 제어부를 통하여 에스디램의 일정 영역에 있는 데이터를 읽으려고 한다. 제1 프로세서는 제1 에스디램 제어부에 쓰기 명령을 내리고, 제2 프로세서는 제2 에스디램 제어부에 읽기 명령을 내린다.
각각의 에스디램 제어부들은 각각의 프로세서에서 보내진 명령에 맞게 메모 리 전달 신호 제어부에 에스디램 접속 신호를 전송한다(S50, S53). 상기 메모리 전달 신호 제어부는 두 개의 에스디램 제어부에서 전송된 접속 신호들을 차례로 에스디램에 보낸다(S51). 상기 에스디램은 두 개의 에스디램 제어부에서 차례로 전송된 신호를 처리하여, 데이터 쓰기 동작 및 데이터 독출 동작을 수행한다. 본 실시 형태를 설명하기 위해서 제1 프로세서 신호에 대한 위치정보 및 기록할 데이터가 모두 메모리에 전송되어 기록이 완료되기 이전에 제2 프로세서로부터 독출 신호가 전송된다고 가정한다.
이때 현재 동작이 끝나지 않았을 때 (제1 에스디램 제어부에서 보낸 데이터 쓰기 동작) 다른 접속 신호가 들어온다면 (제2 에스디램 제어부에서 보낸 데이터 읽기 접속 신호) 그 신호는 상기 메모리 전달 신호 제어부의 내부에 저장되고, 상기 메모리 전달 신호 제어부는 에스디램 제어부에 대기 신호를 전달하여 기다리라고 알려 준다.
즉, 일례로 상기 에스디램에서는 제1 프로세서로부터 기록을 위한 위치 정보를 수신하면 상기 메모리 전달 신호 제어부로 대기 신호를 전송하여 일 기록 과정이 진행 중임을 알린다. 상기 대기 신호는 상기 기록 과정이 완료되는 예상 타이밍에 대한 정보를 포함할 수 있다. 따라서, 상기 대기 신호를 수신한 메모리 전달 신호 제어부는 상기 일 기록 과정이 종료되기 이전에 독출 신호가 전송되는 경우에는 상기 대기 신호를 상기 독출 신호를 전송한 프로세서 측으로 전달하여 독출 과정에 오류가 발생하지 않도록 할 수 있다. 이와 같은 에스디램의 기능을 파이프 라인 기능이라고 칭할 수 있다. 상기 파이프 라인(Pipeline) 기능은 저장 장치 예를 들어, 에스디램에서 읽기 또는 쓰기 명령 동작을 수행하고 있을 때 또 따른 읽기 또는 쓰기 명령이 들어온다면, 나중에 들어온 명령들을 계속 저장하고 있다가 현재 수행하는 동작이 완료가 된 후 저장된 명령 동작들을 수행하는 기능을 의미한다.
제1 프로세서의 기록 과정이 상기 에스디램에 전달되어 상기 대기 신호가 상기 메모리 전달 신호 제어부에 전송된 경우에 상기 제2 프로세서의 독출 신호가 상기 메모리 전달 신호 제어부에 전송되면, 상기 메모리 전달 신호 제어부에서는 상기 제2 프로세서의 독출 신호를 바로 상기 에스디램으로 전달하는 것이 아니라 상기 메모리 전달 신호 제어부에 저장한다(S54). 그리고, 상기 에스디램으로부터 수신한 대기 신호를 상기 제2 프로세서 측의 제2 에스디램 제어부로 전달하여 제2 프로세서가 적당한 타이밍에 독출을 시도할 수 있도록 한다(S56). 현재 동작(데이터 쓰기 동작)이 완료되면 다시 변경된 대기 신호가 전달되어 일 과정이 종료되었음을 알 수 있게 할 수 있다.
상기 대기 신호에 따른 소정의 시간이 지난 후 상기 제1 프로세서의 기록 과정이 종료되거나 상기 제2 프로세서의 독출 과정이 진행될 수 있는 경우 상기 메모리 전달 신호 제어부는 저장하였던 제2 에스디램 제어부에서 전송한 위치 정보를 상기 에스디램을 전달한다(S57). 상기 위치 정보에 따라서 상기 위치에 저장된 데이터를 상기 제2 프로세서 측에서 읽을 수 있도록 한다.
이 실시 형태의 경우에도 상기 제1 프로세서에 대한 신호와 제2 프로세서에 대한 신호가 동일한 메모리 인터페이스 그룹을 통해 전송될 수 있다. 그리하여 핀의 수를 줄이는 효과를 나타낼 수 있다.
제1 프로세서가 메모리에 데이터를 쓰고 그 데이터를 제2 프로세서가 메모리에서 읽어 갈 수 있고, 그와 반대의 경우도 가능하다. 즉 하나의 메모리를 두 개의 프로세서가 공유할 수 있어서 두 개의 프로세서 간에 버스를 이용하여 데이터를 전송할 필요가 없으며 두 프로세서 간 데이터 전송 시 소요되는 시간을 줄임과 동시에 경우에 따라서는 두 개의 프로세서 간의 버스 인터페이스(interface)에 대한 로직을 없앨 수도 있다.
제1 프로세서는 메모리에 데이터를 쓴 다음 다른 동작 수행이 가능하고 제2 프로세서는 제1 프로세서가 저장한 데이터를 메모리에서 직접 읽어 갈 수가 있어서, 각각의 프로세서들의 효율성이 증가한다.
그리고, 메모리가 두 개에서 하나로 줄어들어 메모리가 차지하는 면적을 줄였으며, 메모리의 접속을 위한 핀(pin)들의 수를 반으로 줄일 수 있어 비용 감소의 효과가 있다.
이상에서 설명한 본 발명은 디지털 장치에 포함되거나 사용될 수 있다. 상기 디지털 장치의 예로는 이동 통신 단말기, 개인 휴대 단말기(Personal Digital Assistant: PDA), 휴대형 멀티미디어 단말기(Potable Multimedia Player: PMP) 등을 포함하는 휴대형 단말기, 컴퓨터 및 노트북 등을 들 수 있다. 또한, 상기 메모리는 상기 설명한 에스디램뿐만 아니라 에스램(SRAM), 피에스램(PSRAM) 등이 될 수 있다.
이상에서 설명한 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다 는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 형태는 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해할 것이다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 동일한 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석될 것이다.
본 발명에 따르면, 프로세서 간의 효율적인 데이터 송수신을 위한 신호 처리 를 할 수 있다. 또한, 전반적인 시스템의 성능을 향상시키고, 비용 및 부피를 절감할 수 있다. 또한, 다수의 프로세서가 하나의 메모리를 사용할 수 있는 효과가 있다.

Claims (20)

  1. 메모리로 향하는 신호들을 수신하고 상기 수신 신호를 수신된 순서와 상응하게 순차적으로 상기 메모리에 전달하는 메모리 전달 신호 제어부; 및
    상기 메모리 전달 신호 제어부로부터 하나의 메모리 인터페이스 그룹을 통해 신호를 수신하여 상기 수신 신호를 처리하는 메모리를 포함하되,
    상기 메모리는 상기 수신 신호들 중 특정 신호를 수신한 후 상기 메모리 전달 신호 제어부로 대기 신호를 전송하고, 상기 특정 신호는 상기 메모리의 저장위치에 대한 정보 중 열(row) 정보인 것을 특징으로 하는, 다수의 프로세서 전송 신호를 하나의 메모리로 전송하기 위한 신호 처리 장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 상기 메모리 전달 신호 제어부가 메모리 전송 규약에 맞지 않게 상기 메모리로 전송될 신호를 수신한 경우 상기 메모리 전달 신호 제어부는,
    상기 메모리 전송 규약에 맞지 않게 상기 메모리로 전송될 신호를 전송한 측으로 상기 대기 신호를 전달하고,
    상기 메모리 전송 규약에 맞지 않게 상기 메모리로 전송될 신호를 저장하고,
    상기 저장된 신호를 상기 대기 신호에 따른 일정 시간 후에 상기 메모리로 전송하는 것을 특징으로 하는, 다수의 프로세서 전송 신호를 하나의 메모리로 전송하기 위한 신호 처리 장치.
  5. 적어도 둘 이상의 프로세서에서 메모리로 향하는 신호들을 수신하여 메모리 전송 형식에 따라 상기 수신 신호들을 상기 메모리로 전달하는 메모리 전달 신호 제어부; 및
    상기 메모리 전달 신호 제어부로부터 하나의 메모리 인터페이스 그룹을 통해 신호를 수신하는 메모리를 포함하되,
    상기 메모리는 상기 수신 신호가 상기 메모리의 저장 위치에 대한 정보 중 열(row) 정보인 경우 상기 메모리 전달 신호 제어부로 대기 신호를 전송하는 것을 특징으로 하는, 다수의 프로세서 전송 신호를 하나의 메모리로 전송하기 위한 신호 처리 장치.
  6. 삭제
  7. 제 5 항에 있어서, 상기 메모리 전달 신호 제어부는, 상기 대기 신호에 따른 소정의 시간 내에 다른 프로세서에서 전송되는 열(row) 정보에 대한 신호를 수신한 경우, 상기 다른 프로세서에서 전송되는 신호를 저장하고 상기 다른 프로세서로 상기 대기 신호를 전달하는 것을 특징으로 하는, 다수의 프로세서 전송 신호를 하나의 메모리로 전송하기 위한 신호 처리 장치.
  8. 제 7 항에 있어서, 상기 메모리 전달 신호 제어부는, 상기 저장된 다른 프로세서에서 전송되는 신호를 상기 대기 신호에 따른 일정 시간 후에 상기 메모리로 전송하는 것을 특징으로 하는, 다수의 프로세서 전송 신호를 하나의 메모리로 전송하기 위한 신호 처리 장치.
  9. 제 1 항 및 제 5 항 중 어느 한 항에 있어서, 상기 메모리로 향하는 신호들은 상기 메모리에 소정의 정보를 기록(write)하기 위한 신호 및 상기 메모리에 저장된 소정의 정보를 독출(read)하기 위한 신호 중 하나인 것을 특징으로 하는, 다수의 프로세서 전송 신호를 하나의 메모리로 전송하기 위한 신호 처리 장치.
  10. 제 9 항에 있어서, 상기 각 신호는 상기 메모리에 대한 행(column) 정보 및 기록하기 위한 데이터 정보 중 적어도 하나를 포함하는 것을 특징으로 하는, 다수의 프로세서 전송 신호를 하나의 메모리로 전송하기 위한 신호 처리 장치.
  11. 제 1 항 및 제 5 항 중 어느 한 항에 있어서, 상기 메모리 전달 신호 제어부는 상기 메모리로부터 독출에 상응하는 데이터가 메모리 전송 규약에 의한 예상 시간보다 지연되어 전송되는 경우, 상기 지연되는 시간에 상응하는 대기 신호를 수신하여 상기 프로세서 측으로 전달하는 것을 특징으로 하는 다수의 프로세서 전송 신호를 하나의 메모리로 전송하기 위한 신호 처리 장치.
  12. 다수의 프로세서 전송 신호를 하나의 메모리로 전송하기 위한 신호 처리 방법에 있어서,
    다수의 프로세서로부터 신호를 수신하는 단계;
    상기 수신 신호를 수신된 순서와 상응하게 순차적으로 상기 메모리로 전송하되, 각 수신 신호를 동일한 메모리 인터페이스를 통해서 전송하는 단계; 및
    상기 메모리로부터 상기 수신 신호 중 특정 신호에 대한 응답으로 대기 신호를 수신하는 단계를 포함하되,
    상기 특정 신호는 상기 메모리의 저장위치에 대한 정보 중 열(row) 정보인 것을 특징으로 하는, 다수의 프로세서 전송 신호를 하나의 메모리로 전송하기 위한 신호 처리 방법.
  13. 삭제
  14. 제 12 항에 있어서, 상기 수신된 신호가 메모리의 전송 규약에 맞지 않게 상기 메모리로 전달될 신호인 경우,
    상기 메모리 전송 규약에 맞지 않게 상기 메모리로 전달될 신호를 전송한 측으로 상기 대기 신호를 전달하는 단계;
    상기 메모리 전송 규약에 맞지 않게 상기 메모리로 전송될 신호를 저장하는 단계; 및
    상기 저장된 신호를 상기 대기 신호에 따른 일정 시간 후에 상기 메모리로 전송하는 단계를 더 포함하는 것을 특징으로 하는, 다수의 프로세서 전송 신호를 하나의 메모리로 전송하기 위한 신호 처리 방법.
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