KR101282898B1 - In-Plane Switching Mode Liquid Crystal Display Device and the method for fabricating thereof - Google Patents

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Abstract

본 발명은 횡전계 방식 액정표시장치 및 그 제조방법에 관한 것으로, 특히 기판 상에 일 방향으로 형성되는 게이트 배선과, 상기 게이트 배선과 수직하게 교차하여 화소 영역을 정의하는 데이터 배선과;BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transverse electric field type liquid crystal display device and a method for manufacturing the same, and more particularly, a gate wiring formed in one direction on a substrate, and a data wiring defining a pixel region perpendicular to the gate wiring;

상기 게이트 배선 및 데이터 배선과 교차하는 위치에 구성되는 박막트랜지스터와, 상기 게이트 배선과 이격된 공통 배선과, 상기 공통 배선에 연결되며, 서로 평행하게 이격되는 다수의 공통 전극과;A thin film transistor configured to intersect the gate wiring and the data wiring, a common wiring spaced apart from the gate wiring, and a plurality of common electrodes connected to the common wiring and spaced in parallel with each other;

상기 박막트랜지스터와 연결되며, 상기 다수의 공통 전극과 번갈아 배열되며, 상기 공통 전극의 폭 비율과 상이한 폭을 갖는 다수의 화소 전극을 포함하는 것을 특징으로 한다.And a plurality of pixel electrodes connected to the thin film transistor, alternately arranged with the plurality of common electrodes, and having a width different from a width ratio of the common electrode.

Description

횡전계 방식 액정표시장치 및 그 제조방법{In-Plane Switching Mode Liquid Crystal Display Device and the method for fabricating thereof}In-plane switching mode liquid crystal display device and the method for fabricating

도 1은 종래의 횡전계 방식 액정표시장치의 단위 화소를 나타낸 확대 평면도.1 is an enlarged plan view illustrating a unit pixel of a conventional transverse electric field type liquid crystal display device;

도 2는 도 1의 Ⅱ-Ⅱ 선을 따라 절단한 단면도.FIG. 2 is a cross-sectional view taken along the line II-II of FIG. 1. FIG.

도 3은 도 1의 A 부분을 확대한 도면. 3 is an enlarged view of a portion A of FIG. 1;

도 4는 도 3에 전압을 인가하였을 때, 공통 및 화소 전극의 폭이 동일한 경우의 공통 및 화소 전극의 투과율을 시뮬레이션 결과로 나타낸 그래프.4 is a graph showing simulation results of transmittances of common and pixel electrodes when the common and pixel electrodes have the same width when voltage is applied to FIG. 3;

도 5는 본 발명에 따른 횡전계 방식 액정표시장치의 단위 화소를 나타낸 확대 평면도.5 is an enlarged plan view illustrating a unit pixel of a transverse electric field type liquid crystal display device according to the present invention;

도 6a 내지 도 6d는 도 5의 Ⅵ-Ⅵ 선을 따라 절단한 공정 단면도.6A to 6D are cross-sectional views taken along the line VI-VI of FIG. 5.

도 7은 도 5의 B 부분을 확대한 도면.7 is an enlarged view of a portion B of FIG. 5;

도 8은 도 7에 전압을 인가하였을 때, 공통 및 화소 전극의 폭에 대한 비율에 따른 공통 및 화소 전극에서의 투과율을 시뮬레이션 결과로 나타낸 그래프.FIG. 8 is a graph showing simulation results of transmittances in common and pixel electrodes according to ratios of widths of common and pixel electrodes when voltage is applied to FIG. 7; FIG.

* 도면의 주요부분에 대한 부호의 설명*Description of the Related Art [0002]

200 : 기판 220 : 게이트 배선200: substrate 220: gate wiring

230 : 데이터 배선 232 : 게이트 전극230: data wiring 232: gate electrode

234 : 소스 전극 236 : 드레인 전극234: source electrode 236: drain electrode

238 : 순수 비정질 실리콘층 240 : 공통 배선238: pure amorphous silicon layer 240: common wiring

250 내지 252 : 화소 전극 260 내지 262 : 공통 전극250 to 252: pixel electrode 260 to 262: common electrode

T : 박막트랜지스터 CH2 : 드레인 콘택홀 T: Thin film transistor CH2: Drain contact hole

본 발명은 횡전계 방식 액정표시장치 및 그 제조방법에 관한 것으로, 특히 공통 전극의 폭과 화소 전극의 폭의 편차에 따른 투과율 비대칭 현상을 개선하여 화질이 우수한 액정표시장치를 제작하는 것에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transverse electric field type liquid crystal display device and a method for manufacturing the same, and more particularly, to manufacturing a liquid crystal display device having excellent image quality by improving asymmetry of transmittance asymmetry caused by variation in width of a common electrode and a width of a pixel electrode.

일반적으로 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 갖고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.In general, the driving principle of the liquid crystal display device uses the optical anisotropy and polarization of the liquid crystal. Since the liquid crystal is thin and long in structure, the liquid crystal has directivity in the arrangement of molecules, and the direction of the molecular arrangement can be controlled by artificially applying an electric field to the liquid crystal.

따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.Accordingly, when the molecular arrangement direction of the liquid crystal is arbitrarily adjusted, the molecular arrangement of the liquid crystal is changed, and light is refracted in the molecular arrangement direction of the liquid crystal due to optical anisotropy to express image information.

현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소 전극이 행렬 방식으로 배열된 능동행렬 액정표시장치(Active Matrix LCD: AM-LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.Currently, active matrix liquid crystal display (AM-LCD), in which a thin film transistor and pixel electrodes connected to the thin film transistor are arranged in a matrix manner, has been receiving the most attention because of its excellent resolution and video realization capability.

상기 액정표시장치는 공통 전극이 형성된 컬러필터 기판인 상부 기판과 화소 전극이 형성된 어레이 기판인 하부 기판으로 이루어지며, 상기 상부 및 하부 기판 사이에 충진된 액정으로 이루어진다.The liquid crystal display comprises an upper substrate, which is a color filter substrate on which a common electrode is formed, and a lower substrate, which is an array substrate on which pixel electrodes are formed, and is made of liquid crystal filled between the upper and lower substrates.

이러한 액정표시장치에서는 공통 전극과 화소 전극이 수직적으로 형성되고, 여기에 발생하는 상하의 수직적 전기장에 의해 액정을 구동하는 방식을 사용할 경우 투과율과 개구율 등의 특성이 우수한 정점은 있으나, 시야각 특성이 우수하지 못한 단점을 가지고 있다. In the liquid crystal display device, the common electrode and the pixel electrode are vertically formed, and when the liquid crystal is driven by vertical vertical electric fields generated therein, there are vertices such as transmittance and aperture ratio, but they have excellent viewing angle characteristics. It has a disadvantage.

따라서, 전술한 단점을 극복하기 위해 새로운 기술이 제안되고 있으며, 하기 기술될 액정표시장치는 횡전계에 의한 구동방법으로 시야각 특성이 우수한 장점을 갖고 있다.Therefore, a new technique has been proposed to overcome the above-described disadvantages, and the liquid crystal display device to be described below has an advantage of excellent viewing angle characteristics as a driving method using a transverse electric field.

이하, 첨부한 도면을 참조하여 종래에 따른 횡전계 방식 액정표시장치에 대해 설명한다.Hereinafter, a transverse electric field type liquid crystal display device according to the related art will be described with reference to the accompanying drawings.

도 1은 종래에 따른 횡전계 방식 액정표시장치를 나타낸 평면도이다.1 is a plan view illustrating a transverse electric field type liquid crystal display device according to the related art.

도시한 바와 같이, 기판(100) 상에 일 방향으로 다수의 게이트 배선(120)이 구성되며, 상기 게이트 배선(120)과 교차하여 다수의 데이터 배선(130)이 구성된다.As illustrated, a plurality of gate lines 120 are formed in one direction on the substrate 100, and a plurality of data lines 130 are formed to cross the gate lines 120.

상기 게이트 배선(120)과 데이터 배선(130)이 교차하는 부분에 박막트랜지스 터(T)가 구성된다.The thin film transistor T is formed at a portion where the gate line 120 and the data line 130 cross each other.

상기 박막트랜지스터(T)는 상기 게이트 배선(120)에서 연장한 게이트 전극(132)과, 상기 게이트 전극(132) 상의 순수 비정질 실리콘층(138) 및 불순물 비정질 실리콘층(미도시)과, 상기 순수 및 불순물 비정질 실리콘층 상부에서 상기 데이터 배선(130)에서 연장한 소스 전극(134)과, 상기 소스 전극(134)과 이격한 드레인 전극(136)으로 이루어진다.The thin film transistor T may include a gate electrode 132 extending from the gate wiring 120, a pure amorphous silicon layer 138 and an impurity amorphous silicon layer (not shown) on the gate electrode 132, and the pure water. And a source electrode 134 extending from the data line 130 on the impurity amorphous silicon layer and a drain electrode 136 spaced apart from the source electrode 134.

상기 게이트 배선(120)과 평행하게 이격하여 공통 배선(140)이 구성되며, 상기 공통 배선(140)에서 수직하게 연장하여 다수의 공통 전극(160 내지 162)이 구성된다.The common wiring 140 is spaced apart from and parallel to the gate wiring 120, and the plurality of common electrodes 160 to 162 are formed by extending vertically from the common wiring 140.

여기서, 상기 다수의 공통 전극(160 내지 162) 사이로 평행하게 엇갈려 다수의 화소 전극(151, 152)이 구성된다.Here, the plurality of pixel electrodes 151 and 152 are arranged in parallel to each other between the plurality of common electrodes 160 to 162.

이때, 상기 화소 전극(150 내지 152)은 드레인 콘택홀(CH1)과 연결된 화소 인출부(150)를 통해 상기 박막트랜지스터(T)와 연결되며, 상기 화소 인출부(151)에서 수직하게 분리하여 구성된다.In this case, the pixel electrodes 150 to 152 are connected to the thin film transistor T through the pixel lead part 150 connected to the drain contact hole CH1, and are vertically separated from the pixel lead part 151. do.

도 2는 도 1의 Ⅱ-Ⅱ선을 따라 절단한 단면도로, 이를 참조하여 종래의 횡전계 방식 액정표시장치에 대해 상세히 설명한다.FIG. 2 is a cross-sectional view taken along line II-II of FIG. 1, and a conventional transverse electric field type liquid crystal display device will be described in detail with reference to the cross-sectional view.

도시한 바와 같이, 횡전계 방식 액정표시장치(L)는 컬러필터 기판(L1)과 어레이 기판(L2)이 이격되어 구성되며, 컬러필터 기판(L1) 및 어레이 기판(L2) 사이에는 액정층(195)이 개재되어 있다.As shown in the drawing, the transverse electric field type liquid crystal display device L is configured by spaced apart from the color filter substrate L1 and the array substrate L2, and between the color filter substrate L1 and the array substrate L2. 195).

상기 어레이 기판(L2)은 투명한 절연 기판(100)에 정의된 화소 영역(P)의 양 측에 데이터 배선(130)을 사이에 두고 공통 전극(160 내지 162)과 화소 전극(151, 152)이 구성된다.The array substrate L2 includes the common electrodes 160 to 162 and the pixel electrodes 151 and 152 with data lines 130 interposed therebetween on both sides of the pixel region P defined in the transparent insulating substrate 100. It is composed.

전술한 구성에서, 상기 공통 전극(160 내지 162)과 화소 전극(151, 152)은 동일 기판(100) 상에 서로 평행하게 이격하여 구성된다.In the above configuration, the common electrodes 160 to 162 and the pixel electrodes 151 and 152 are configured to be spaced apart from each other in parallel on the same substrate 100.

이때, 상기 액정층(195)은 상기 동일 평면(100)상에 구성된 공통 전극(160 내지 162)과 화소 전극(151, 152) 간의 수평전계(185)에 의해 동작된다.In this case, the liquid crystal layer 195 is operated by a horizontal electric field 185 between the common electrodes 160 to 162 and the pixel electrodes 151 and 152 formed on the same plane 100.

도 3은 도 1의 A 부분을 확대한 도면으로 이를 참조하여 상세히 설명한다.3 is an enlarged view of a portion A of FIG. 1 and will be described in detail with reference to the drawing.

도시한 바와 같이, 상기 게이트 배선(도 1의 120)과 평행하게 이격한 공통 배선(도 1의 140)에서 연장하여 다수의 공통 전극(160 내지 162)이 구성되며, 상기 공통 전극(160 내지 162)과 평행하게 엇갈려 다수의 화소 전극(151, 152)이 구성된다.As shown, a plurality of common electrodes 160 to 162 extend from the common wiring (140 of FIG. 1) spaced in parallel with the gate wiring 120 (FIG. 1), and the common electrodes 160 to 162. ), A plurality of pixel electrodes 151 and 152 are arranged in parallel with each other.

이때, 상기 공통 전극(160 내지 162)과 화소 전극(151, 152)을 이격한 각각의 사이 간격(ℓ)은 동일하게 구성되며, 상기 공통 전극(160 내지 162)의 폭(critical dimension: CD1)과 화소 전극(151, 152)의 폭(critical dimension: CD2) 또한 같은 크기로 구성하게 된다.In this case, an interval ℓ between the common electrodes 160 to 162 and the pixel electrodes 151 and 152 is equally configured, and the width of the common electrodes 160 to 162 is critical. And the critical dimension (CD2) of the pixel electrodes 151 and 152 are also configured to be the same size.

도 4는 도 3에서 전압을 인가하였을 때, 공통 및 화소 전극의 폭이 동일한 경우의 공통 및 화소 전극의 개략적인 투과율을 시뮬레이션 결과로 나타낸 그래프이다.FIG. 4 is a graph showing a simulation result of rough transmittances of the common and the pixel electrodes when the common and the pixel electrodes have the same width when the voltage is applied in FIG. 3.

도시한 바와 같이, 가로 방향으로 공통 전극의 폭(CD1)과 화소 전극의 폭(CD2)이 동일하게 구성되어 있으며, 이에 따른 투과율(Transmittance)을 개략적 으로 세로 방향에 도시하고 있다.As shown in the figure, the width CD1 of the common electrode and the width CD2 of the pixel electrode are configured to be the same in the horizontal direction, and thus the transmittance is schematically shown in the vertical direction.

이때, 상기 공통 전극의 폭(CD1)과 화소 전극의 폭(CD2)에 따른 투과율(Transmittance)은 백분율로 구분하여 막대 형상으로 표시되어 있으며, 여기서 상기 공통 전극(160 내지 162)부에서의 투과율(Transmittance)에 비해 화소 전극(151, 152)부에서의 투과율(Transmittance)이 현저히 낮은 것을 알 수 있다.In this case, the transmittance according to the width CD1 of the common electrode and the width CD2 of the pixel electrode is displayed in a bar shape by dividing by a percentage, where the transmittance at the common electrodes 160 to 162 is measured. It can be seen that the transmittance of the pixel electrodes 151 and 152 is significantly lower than the transmittance.

이를 상세히 설명하면, 상기 화소 전극(151, 152)부의 전기장이 상기 공통 전극(160 내지 162)부의 전기장의 세기에 비해 크게 나타남으로써, 상기 화소 전극(151, 152)부 상부의 액정에 수직배열이 심하게 발생하여 상기 화소 전극(151, 152)부에서의 투과율(Transmittance)이 저하되었다.In detail, the electric field of the pixel electrodes 151 and 152 appears to be larger than the intensity of the electric field of the common electrodes 160 to 162, so that a vertical array is formed on the liquid crystals on the pixel electrodes 151 and 152. Severe generation occurred and the transmittance at the pixel electrode 151 and 152 was reduced.

즉, 상기 화소 전극부에서의 전기장이 강하게 발생하여 상기 화소 전극부 중앙 상부로 위치한 액정은, 상기 공통 전극부와 화소 전극부 간의 전기장의 세기 차이 만큼 공통 전극부 대비 화소 전극부의 휘도가 저하되는 문제점을 야기하였다.That is, in the liquid crystal positioned above the center of the pixel electrode part due to the strong electric field generated in the pixel electrode part, the luminance of the pixel electrode part compared to the common electrode part decreases by the difference in the intensity of the electric field between the common electrode part and the pixel electrode part. Caused.

전술한 바와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명에 따른 횡전계 방식 액정표시장치는 공통 전극의 폭과 화소 전극의 폭에 따른 편차를 달리하여 공통 전극과 화소 전극의 투과율 비대칭 현상을 개선함으로써, 휘도를 향상시킬 수 있는 장점이 있다.In order to solve the problems described above, the transverse electric field type liquid crystal display device according to the present invention improves the asymmetry of the transmittance asymmetry between the common electrode and the pixel electrode by varying the variation according to the width of the common electrode and the width of the pixel electrode. By doing so, there is an advantage that the luminance can be improved.

본 발명에 따른 횡전계 방식 액정표시장치는 기판 상에 일 방향으로 형성되는 게이트 배선과, 상기 게이트 배선과 수직하게 교차하여 화소 영역을 정의하는 데이터 배선과, 상기 게이트 배선 및 데이터 배선과 교차하는 위치에 구성되는 박막트랜지스터와;In a transverse electric field type liquid crystal display device according to the present invention, a gate wiring formed in one direction on a substrate, a data wiring defining a pixel region by crossing perpendicular to the gate wiring, and a position crossing the gate wiring and the data wiring A thin film transistor configured to;

상기 게이트 배선과 이격된 공통 배선과, 상기 공통 배선에 연결되며, 서로 평행하게 이격되는 다수의 공통 전극과;A common line spaced apart from the gate line, and a plurality of common electrodes connected to the common line and spaced apart from each other in parallel;

상기 박막트랜지스터와 연결되며, 상기 다수의 공통 전극과 번갈아 배열되며, 상기 공통 전극의 폭 비율과 상이한 폭을 갖는 다수의 화소 전극을 포함하는 것을 특징으로 한다.And a plurality of pixel electrodes connected to the thin film transistor, alternately arranged with the plurality of common electrodes, and having a width different from a width ratio of the common electrode.

이때, 상기 공통 전극과 화소 전극의 폭은 1 : 0.75의 비율로 구성하며, 상기 공통 전극과 화소 전극의 사이 구간은 동일한 간격으로 구성하는 것을 특징으로 한다.In this case, the widths of the common electrode and the pixel electrode are configured in a ratio of 1: 0.75, and the sections between the common electrode and the pixel electrode are configured at equal intervals.

또한, 상기 공통 전극과 화소 전극은 동일 공정에서 동시에 구성되는 것을 특징으로 한다.In addition, the common electrode and the pixel electrode may be configured simultaneously in the same process.

본 발명에 따른 횡전계 방식 액정표시장치 제조방법은 기판 상에 게이트 배선을 형성하는 단계와, 상기 게이트 배선에 연결되는 박막트랜지스터를 형성하는 단계와;A method of manufacturing a transverse electric field type liquid crystal display device according to the present invention comprises the steps of forming a gate wiring on a substrate, and forming a thin film transistor connected to the gate wiring;

상기 박막트랜지스터 상에 드레인 콘택홀을 포함하는 보호막을 형성하는 단계와; Forming a protective film including a drain contact hole on the thin film transistor;

상기 보호막 상에서 드레인 콘택홀을 통해 상기 박막트랜지스터와 연결되는 다수의 화소 전극과, 상기 게이트 배선과 이격된 공통 배선과, 상기 공통 배선에서 분기하여 상기 화소 전극과 평행하게 엇갈려 구성되며, 상기 화소 전극의 폭 비율과 상이한 폭을 갖는 다수의 공통 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.A plurality of pixel electrodes connected to the thin film transistor through the drain contact hole on the passivation layer, a common wiring spaced apart from the gate wiring, and branched from the common wiring in parallel with the pixel electrode; And forming a plurality of common electrodes having a width different from the width ratio.

이때, 상기 공통 전극의 폭과 화소 전극의 폭은 1 : 0.75의 비율로 형성되며, 상기 화소 전극은 상기 박막트랜지스터와 연결되는 화소 인출부와 상기 화소 인출부에서 수직하게 연장한 상기 다수의 화소 전극을 포함하는 것을 특징으로 한다.In this case, the width of the common electrode and the width of the pixel electrode are formed in a ratio of 1: 0.75, and the pixel electrode includes a pixel lead-out portion connected to the thin film transistor and the plurality of pixel electrodes vertically extending from the pixel lead-out portion. Characterized in that it comprises a.

상기 공통 전극과 화소 전극은 동일층에서 동일 물질로 형성되며, 상기 동일 물질은 투명한 도전성 금속 그룹 중에서 선택된 하나로 형성되는 것을 특징으로 한다.The common electrode and the pixel electrode may be formed of the same material in the same layer, and the same material may be formed of one selected from a group of transparent conductive metals.

이하, 첨부한 도면을 참조하여 본 발명에 따른 횡전계 방식 액정표시장치에 대해 상세히 설명한다.Hereinafter, a transverse electric field type liquid crystal display device according to the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명에 따른 횡전계 방식 액정표시장치를 나타낸 평면도이다.5 is a plan view showing a transverse electric field type liquid crystal display device according to the present invention.

도시한 바와 같이, 기판(200) 상에 일 방향으로 다수의 게이트 배선(220)이 구성되며, 상기 게이트 배선(220)과 교차하여 다수의 데이터 배선(230)이 구성된다.As illustrated, a plurality of gate lines 220 are formed in one direction on the substrate 200, and a plurality of data lines 230 are formed to cross the gate lines 220.

상기 게이트 배선(220)과 데이터 배선(230)이 교차하는 부분에 박막트랜지스터(T)가 구성되며, 상기 박막트랜지스터(T)는 상기 게이트 배선(220)에서 연장한 게이트 전극(232)과, 상기 게이트 전극(232) 상의 순수 비정질 실리콘층(238) 및 불순물 비정질 실리콘층(미도시)과, 상기 순수 및 불술물 비정질 실리콘층 상부에서 상기 데이터 배선(230)에서 연장한 소스 전극(234)과, 상기 소스 전극(234)과 이격한 드레인 전극(236)으로 이루어진다.A thin film transistor T is formed at a portion where the gate line 220 and the data line 230 cross each other. The thin film transistor T includes a gate electrode 232 extending from the gate line 220, and the thin film transistor T. A pure amorphous silicon layer 238 and an impurity amorphous silicon layer (not shown) on the gate electrode 232, a source electrode 234 extending from the data line 230 on the pure and unclean amorphous silicon layers; The drain electrode 236 is spaced apart from the source electrode 234.

상기 게이트 배선(220)과 평행하게 이격하여 공통 배선(240)을 구성하며, 상기 공통 배선(240)에서 수직하게 연장하고, 상기 데이터 배선(230)과는 평행하게 이격하여 다수의 공통 전극(260 내지 262)이 구성된다.The common wiring 240 is spaced apart from the gate wiring 220 in parallel to each other, and extends vertically from the common wiring 240, and is spaced apart from the data wiring 230 in parallel to the plurality of common electrodes 260. To 262).

상기 다수의 공통 전극(260 내지 262) 사이로 평행하게 엇갈려 다수의 화소 전극(251, 252)이 구성되며, 상기 다수의 화소 전극(251, 252)은 드레인 콘택홀(CH2)과 연결된 화소 인출부(250)를 통해 상기 박막트랜지스터(T)와 연결되며 상기 화소 인출부(250)에서 수직하게 분리하여 구성된다.A plurality of pixel electrodes 251 and 252 are configured to be parallel to the plurality of common electrodes 260 to 262, and the plurality of pixel electrodes 251 and 252 are connected to the drain contact hole CH2. The thin film transistor T is connected to the thin film transistor T, and is vertically separated from the pixel lead-out unit 250.

이때, 상기 공통 전극(260 내지 262)의 폭(critical dimension: CD3)과 화소 전극(251, 252)의 폭(critical dimension: CD4)은 1 : 0.75의 비율로 구성한다.In this case, the width of the common electrodes 260 to 262 (CD3) and the width of the pixel electrodes 251 and 252 (CD4) are in a ratio of 1: 0.75.

전술한 구성에서 특징적인 것은 공통 배선에서 분리된 다수의 공통 전극과, 상기 다수의 공통 전극 사이로 이와는 평행하게 이격하여 엇갈리게 구성된 다수의 화소 전극을 설계하는데 있어서, 상기 공통 전극의 폭과 화소 전극의 폭에 편차를 두고 구성하여 화소 전극부와 픽셀 전극부 간의 투과율 비대칭 현상을 개선함으로써, 화질을 향상시킬 수 있는 것을 특징으로 한다.What is characteristic in the above-described configuration is that in designing a plurality of common electrodes separated from a common wiring, and a plurality of pixel electrodes configured to be alternately spaced apart in parallel between the plurality of common electrodes, the width of the common electrode and the width of the pixel electrode. In this case, the image quality can be improved by improving the transmittance asymmetry between the pixel electrode portion and the pixel electrode portion.

이하, 첨부한 도면을 참조하여 본 발명에 따른 횡전계 방식 액정표시장치의 제조방법에 대해 설명한다.Hereinafter, a method of manufacturing a transverse electric field type liquid crystal display device according to the present invention will be described with reference to the accompanying drawings.

도 6a 내지 도 6d는 도 5의 Ⅵ-Ⅵ선을 따라 절단한 공정 단면도이다.6A to 6D are cross-sectional views taken along the line VI-VI of FIG. 5.

도 6a에 도시한 바와 같이, 기판(200) 상에 스위칭 영역(S), 화소 영역(P)과 데이터 영역(D)을 정의하는 단계를 진행한다.As shown in FIG. 6A, a step of defining a switching region S, a pixel region P, and a data region D is performed on the substrate 200.

여기서, 상기 데이터 영역(D)은 데이터 배선(도 5의 230)의 일 부분만을 도시한다.Here, the data area D shows only a part of the data line 230 (see FIG. 5).

이어, 상기 기판(200) 상에 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 등과 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 물질을 증착한 후, 이를 패턴하여, 상기 기판(200) 상의 일 방향으로 게이트 배선(도 5의 220)을 구성하고, 상기 스위칭 영역(S)에 대응하여 상기 게이트 배선에서 연장된 게이트 전극(232)을 형성한다.Subsequently, after depositing one or more materials selected from the group of conductive metals such as aluminum (Al), aluminum alloy (AlNd), molybdenum (Mo), tungsten (W), chromium (Cr) and the like on the substrate 200 This pattern is used to form a gate line 220 in one direction on the substrate 200 and to form a gate electrode 232 extending from the gate line corresponding to the switching region S. Referring to FIG.

이어, 상기 게이트 전극(232) 상에 무기절연물질 그룹 중에서 선택된 하나로 게이트 절연막(243)을 형성한다.Subsequently, the gate insulating layer 243 is formed on the gate electrode 232 with one selected from the group of inorganic insulating materials.

이어, 상기 게이트 절연막(243) 상에 상기 스위칭 영역(S)에 대응하여 순수 및 불순물 비정질 실리콘층(238, 239)을 차례로 형성한다.Subsequently, pure and impurity amorphous silicon layers 238 and 239 are sequentially formed on the gate insulating layer 243 corresponding to the switching region S. FIG.

도 6b에 도시한 바와 같이, 상기 순수 및 불순물 비정질 실리콘층(238, 239) 상에 소스 및 드레인 금속층(미도시)을 적층하고, 이를 패턴하여 상기 데이터 영역(D)에 대응하여 상기 게이트 배선(도 5의 220)과 수직하게 교차하는 데이터 배선(230)을 형성하고, 상기 스위칭 영역(S)에 대응하여 상기 데이터 배선(230)에서 연장된 소스 전극(234)과, 상기 소스 전극(234)과 이격한 드레인 전극(236)을 형성한다.As shown in FIG. 6B, a source and a drain metal layer (not shown) are stacked on the pure and impurity amorphous silicon layers 238 and 239, and patterned to correspond to the data region D. A data line 230 is formed to vertically intersect with 220 in FIG. 5, the source electrode 234 extending from the data line 230 corresponding to the switching region S, and the source electrode 234. A drain electrode 236 spaced apart from each other is formed.

따라서, 상기 게이트 전극(232)과 순수 및 불순물 비정질 실리콘층(238, 239)과 소스 및 드레인 전극(234, 236)을 포함하여 박막트랜지스터(T)가 이루어진다.Accordingly, the thin film transistor T is formed by including the gate electrode 232, the pure and impurity amorphous silicon layers 238 and 239, and the source and drain electrodes 234 and 236.

도 6c에 도시한 바와 같이, 상기 소스 및 드레인 전극(234, 236) 상에 무기절연물질 이나 유기절연물질 그룹 중에서 선택된 하나로 보호막(245)을 형성한다.As illustrated in FIG. 6C, the passivation layer 245 is formed on the source and drain electrodes 234 and 236 with one selected from an inorganic insulating material and an organic insulating material group.

이어, 상기 보호막(245)의 일부를 제거하여 상기 드레인 전극(236)의 일부를 노출시키는 드레인 콘택홀(CH2)을 형성한다.Next, a portion of the passivation layer 245 is removed to form a drain contact hole CH2 exposing a portion of the drain electrode 236.

도 6d에 도시한 바와 같이, 상기 보호막(245) 상에 인듐-틴-옥사이드(ITO) 혹은 인듐-징크-옥사이드(IZO)와 같은 투명한 금속 그룹 중 어느 하나를 선택하여 증착한 후, 이를 패턴하여, 상기 화소 영역(P)에 대응하여 상기 박막트랜지스터(T)와 연결되는 화소 연결부(250)와, 상기 화소 연결부(250)에서 수직하게 분기한 다수의 화소 전극(251, 252)을 형성한다.As shown in FIG. 6D, one of a transparent metal group such as indium tin oxide (ITO) or indium zinc oxide (IZO) is selected and deposited on the passivation layer 245. The pixel connection part 250 connected to the thin film transistor T corresponding to the pixel area P and the plurality of pixel electrodes 251 and 252 vertically branched from the pixel connection part 250 are formed.

또한, 상기 게이트 배선(220)과 평행하게 이격하여 일 방향으로 공통 배선(240)을 형성하고, 상기 공통 배선(240)에서 연장하여 다수의 공통 전극(260 내지 262)을 형성한다.In addition, the common wiring 240 is formed in one direction while being spaced in parallel with the gate wiring 220, and the common wiring 240 extends from the common wiring 240 to form a plurality of common electrodes 260 to 262.

이때, 상기 공통 전극(260 내지 262)은 상기 데이터 배선(230)과 평행하게 이격하여 형성하며, 상기 다수의 공통 전극(260 내지 262) 사이로 이와는 엇갈리게 다수의 화소 전극(251, 252)을 형성한다.In this case, the common electrodes 260 through 262 are spaced apart from each other in parallel with the data line 230, and a plurality of pixel electrodes 251 and 252 are alternately disposed between the common electrodes 260 through 262. .

여기서, 상기 공통 전극(260 내지 262)과 화소 전극(251, 252) 사이를 이격한 각각의 간격은 동일하게 구성하며, 상기 공통 전극(260 내지 262)의 폭(CD3)과 화소 전극(251, 252)의 폭(CD4)을 다르게 구성한다.Here, the intervals spaced apart from the common electrodes 260 to 262 and the pixel electrodes 251 and 252 are configured to be the same, and the width CD3 of the common electrodes 260 to 262 and the pixel electrodes 251 and 252 are the same. The width CD4 of 252 is configured differently.

도 7은 도 5의 B 부분을 확대한 도면으로 이를 참조하여 상세히 설명한다.FIG. 7 is an enlarged view of a portion B of FIG. 5 and will be described in detail with reference to the drawing.

도시한 바와 같이, 상기 공통 배선(도 5의 240)에서 분기하여 다수의 공통 전극(260 내지 262)이 구성되며, 상기 공통 전극(260 내지 262)과 평행하게 엇갈려 다수의 화소 전극(251, 252)이 구성된다.As illustrated, a plurality of common electrodes 260 to 262 are formed by branching from the common wire 240 (in FIG. 5), and the plurality of pixel electrodes 251 and 252 are crossed in parallel with the common electrodes 260 to 262. ) Is configured.

이때, 상기 공통 전극(260 내지 262)과 화소 전극(251, 252)을 이격한 각각의 사이 간격(ℓ)은 동일하게 구성되며, 상기 공통 전극의 폭(CD3)과 화소 전극의 폭(CD4)은 1 : 0.75의 비율로 구성한다.In this case, the interval ℓ between the common electrodes 260 to 262 and the pixel electrodes 251 and 252 is equally configured, and the width CD3 of the common electrode and the width CD4 of the pixel electrode are the same. Consists of a ratio of 1: 0.75.

도 8은 도 7의 B 부분에 전압을 인가하였을 때, 공통 전극의 폭과 화소 전극의 폭의 변화에 따른 공통 전극과 화소 전극에서의 투과율(Transmittance)을 시뮬레이션 결과로 나타낸 그래프이다.FIG. 8 is a graph illustrating simulation results of transmittances of the common electrode and the pixel electrode according to the change of the width of the common electrode and the width of the pixel electrode when voltage is applied to the portion B of FIG. 7.

도시한 바와 같이, 상기 그래프 하측의 가로 방향은 상기 공통 전극의 폭(CD3)의 비율을 1로 고정시킨 상태에서 화소 전극의 폭(CD4)의 비율을 0.5씩 감소시킴에 따른 투과율(Transmittance)의 변화를 2차원으로 도식화하고 있다.As shown in the figure, the horizontal direction of the lower side of the graph shows the transmittance as the ratio of the width CD4 of the pixel electrode is reduced by 0.5 while the ratio of the width CD3 of the common electrode is fixed to 1. Change is plotted in two dimensions.

이때, 전술한 그래프 상측에 위치한 네모 표시는 공통 전극부의 투과율(Transmittance)을 나타낸 것이며, 상기 네모 표시 하부에 위치한 다이아몬드 표시는 화소 전극부의 투과율(Transmittance)을 나타낸 것이다.In this case, the square display located above the graph represents the transmittance of the common electrode portion, and the diamond display positioned below the square display represents the transmittance of the pixel electrode portion.

이를 상세히 설명하면, 상기 공통 및 화소 전극의 폭(CD3, CD4)을 좌측에서부터 1 : 1 내지 1 : 0.75의 비율로 설계했을 때, 상기 세로 방향으로 그에 따른 투과율(Transmittance)을 개략적으로 나타내고 있다.In detail, when the widths CD3 and CD4 of the common and pixel electrodes are designed at a ratio of 1: 1 to 1: 0.75 from the left side, the transmittance according to the vertical direction is schematically illustrated.

여기서, 전압이 인가되었을 때, 공통 전극의 폭(CD3)의 비율을 1로 고정시킨 상태에서 상기 화소 전극의 폭(CD4)의 비율을 0.5씩 감소시킴에 따라, 상기 공통 전극부와 화소 전극부에서의 투과율(Transmittance)의 차이가 감소하는 것을 알 수 있으며, 상기 공통 전극의 폭(CD3)과 화소 전극의 폭(CD4) 비율을 1 : 0.75의 비율로 설계했을 때 투과율(Transmittane)의 차이가 가장 작음을 알 수 있다. Here, when the voltage is applied, the ratio of the width CD4 of the pixel electrode is decreased by 0.5 while the ratio of the width CD3 of the common electrode is fixed to 1, so that the common electrode part and the pixel electrode part are reduced by 0.5. It can be seen that the difference in the transmittance at is reduced. When the ratio of the width (CD3) of the common electrode and the width (CD4) of the pixel electrode is designed at a ratio of 1: 0.75, the difference in transmittance is You can see the smallest.

따라서, 종래의 횡전계 방식 액정표시장치에서는 공통 전극부와 화소 전극부 간의 전기장의 세기 차이에 의해 그 상부에 위치한 액정을 완벽하게 제어하는 것이 불가능하였으나, 본 발명에서는 공통 전극의 폭과 화소 전극의 폭을 1 : 0.75의 비율로 설계함으로써, 화소 전극부의 중앙 부분을 기준으로 한 위치에서의 투과율이 공통 전극부의 투과율과 대칭적인 방향으로 개선되어 휘도를 향상시킬 수 있게 된다.Therefore, in the conventional transverse electric field type liquid crystal display device, it is impossible to completely control the liquid crystal located above the same due to the difference in electric field intensity between the common electrode part and the pixel electrode part. However, in the present invention, the width of the common electrode and the pixel electrode By designing the width at a ratio of 1: 0.75, the transmittance at the position relative to the center portion of the pixel electrode portion is improved in the symmetrical direction with the transmittance of the common electrode portion, thereby improving the luminance.

전술한 바와 같이 공통 전극의 폭과 화소 전극의 폭을 달리 설계하여, 기존에 화소 전극부에서 강하게 발생한 전기장을 바로 잡아줌으로써, 공통 전극부와 화소 전극부에서의 투과율 비대칭 현상을 개선하여 휘도를 향상시킬 수 있는 효과가 있다.As described above, the width of the common electrode and the width of the pixel electrode are designed differently, thereby correcting the electric field generated in the pixel electrode part, thereby improving transmittance asymmetry in the common electrode part and the pixel electrode part, thereby improving luminance. It can be effected.

Claims (9)

기판과;A substrate; 상기 기판 상에 일 방향으로 형성되는 게이트 배선과;A gate wiring formed on the substrate in one direction; 상기 게이트 배선과 수직하게 교차하여 화소 영역을 정의하는 데이터 배선과;A data line crossing the gate line perpendicularly to define a pixel area; 상기 게이트 배선 및 데이터 배선과 교차하는 위치에 구성되는 박막트랜지스터와;A thin film transistor configured to intersect the gate line and the data line; 상기 게이트 배선과 이격된 공통 배선과;A common wiring spaced apart from the gate wiring; 상기 공통 배선에 연결되며, 서로 평행하게 이격되는 다수의 공통 전극과;A plurality of common electrodes connected to the common wires and spaced apart from each other in parallel; 상기 박막트랜지스터와 연결되며, 상기 다수의 공통 전극과 번갈아 배열되는 다수의 화소 전극 A plurality of pixel electrodes connected to the thin film transistors and alternately arranged with the plurality of common electrodes; 을 포함하고, / RTI > 상기 다수의 공통전극과 상기 다수의 화소전극은, 투명한 도전성 금속 그룹 중 선택된 하나로 이루어지며 동일층으로 형성되고,The plurality of common electrodes and the plurality of pixel electrodes are made of one selected from a group of transparent conductive metals and formed of the same layer. 상기 다수의 공통전극 각각의 폭과 상기 다수의 화소전극 각각의 폭은 1:0.75의 비율로 구성하고, 상기 다수의 화소전극과 상기 다수의 공통전극 사이의 구간은 동일한 간격으로 구성하여, 상기 다수의 화소전극 각각의 중앙부의 투과율과 상기 다수의 공통전극 각각의 중앙부의 투과율이 대칭이 되는 횡전계 방식 액정표시장치.The width of each of the plurality of common electrodes and the width of each of the plurality of pixel electrodes are configured in a ratio of 1: 0.75, and the sections between the plurality of pixel electrodes and the plurality of common electrodes are configured at equal intervals. And a transmissivity of the central portion of each pixel electrode of the plurality of pixel electrodes of the plurality of common electrodes. 삭제delete 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 공통 전극과 화소 전극은 동일 공정에서 동시에 구성되는 횡전계 방식 액정표시장치.And the common electrode and the pixel electrode are simultaneously configured in the same process. 기판 상에 게이트 배선을 형성하는 단계와;Forming a gate wiring on the substrate; 상기 게이트 배선에 연결되는 박막트랜지스터를 형성하는 단계와;Forming a thin film transistor connected to the gate wiring; 상기 박막트랜지스터 상에 드레인 콘택홀을 포함하는 보호막을 형성하는 단계와;Forming a protective film including a drain contact hole on the thin film transistor; 상기 보호막 상에서 상기 드레인 콘택홀을 통해 상기 박막트랜지스터와 연결되는 다수의 화소 전극과, 상기 게이트 배선과 이격된 공통 배선과, 상기 공통 배선에서 분기하여 상기 다수의 화소 전극과 평행하게 엇갈려 구성되는 다수의 공통 전극을 형성하는 단계A plurality of pixel electrodes connected to the thin film transistor through the drain contact hole on the passivation layer, a common line spaced apart from the gate line, and a plurality of pixel electrodes alternately branched from the common line in parallel with the plurality of pixel electrodes Forming a common electrode 를 포함하고,Including, 상기 다수의 공통전극과 상기 다수의 화소전극은, 투명한 도전성 금속 그룹 중 선택된 하나로 이루어지며 동일층으로 형성되고,The plurality of common electrodes and the plurality of pixel electrodes are made of one selected from a group of transparent conductive metals and formed of the same layer. 상기 다수의 공통전극 각각의 폭과 상기 다수의 화소전극 각각의 폭은 1:0.75의 비율로 구성하고, 상기 다수의 화소전극과 상기 다수의 공통전극 사이의 구간은 동일한 간격으로 구성하여, 상기 다수의 화소전극 각각의 중앙부의 투과율과 상기 다수의 공통전극 각각의 중앙부의 투과율이 대칭이 되는 횡전계 방식 액정표시장치 제조방법.The width of each of the plurality of common electrodes and the width of each of the plurality of pixel electrodes are configured in a ratio of 1: 0.75, and the sections between the plurality of pixel electrodes and the plurality of common electrodes are configured at equal intervals. And a transmissivity of the central portion of each of the plurality of common electrodes is symmetrical. 삭제delete 제 5 항에 있어서,6. The method of claim 5, 상기 화소 전극은 상기 박막트랜지스터와 연결되는 화소 인출부와 상기 화소 인출부에서 수직하게 연장한 상기 다수의 화소 전극을 포함하는 횡전계 방식 액정표시장치 제조방법.And the pixel electrode includes a pixel lead-out unit connected to the thin film transistor and the plurality of pixel electrodes vertically extending from the pixel lead-out unit. 삭제delete 삭제delete
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