KR101282563B1 - 액정표시장치 및 그 제조방법 - Google Patents

Abstract

본 발명의 실시예들은 개구율 및 정전 용량을 향상시키는 중소형 액정표시장치 및 그 제조방법에 관한 것이다.
본 발명의 실시예에 의한 중소형 액정표시장치는, 상기 제1 기판의 제1 영역에 형성되는 박막 트랜지스터와; 상기 제1 기판의 제2 영역에 형성되는 스토리지 캐패시터를 구비하며, 상기 스토리지 캐패시터의 제1 전극 및 제2 전극은 투명 도전성 물질로 형성된다.

Description

액정표시장치 및 그 제조방법{Liquid crystal display device and fabrication method of the same}

본 발명의 실시예들은 중소형 액정표시장치 및 그 제조방법에 관한 것이다. 보다 구체적으로 본 발명의 실시예들은 화상을 구현할 수 있으며 노트북 사이즈 이하의 크기를 갖는 중소형 액정표시장치 및 그 제조방법에 관한 것이다.

액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이와 같은 액정표시장치는 박막 트랜지스터가 형성된 하부기판과 컬러필터가 형성된 상부기판에 서로 대향하게 배치된 화소전극과 공통전극 사이의 전계를 제어하여 액정을 구동한다.

이를 위해, 액정표시장치는 서로 대향되게 합착된 하부기판 및 상부기판과, 하부기판 및 상부기판 사이에서 셀갭을 일정하게 유지하기 위한 스페이서와, 셀갭에 채워진 액정을 구비한다.

상부기판은 컬러 구현을 위한 컬러필터, 빛샘 방지를 위한 블랙 매트릭스 및 전계를 제어하기 위한 공통전극과, 액정 배향을 위해 도포된 배향막으로 구성된다. 하부기판은 다수의 신호배선들 및 박막 트랜지스터와, 박막 트랜지스터와 접속된 화소전극과, 액정 배향을 위해 도포된 배향막으로 구성된다. 또한, 하부기판은 화소전극에 충전된 화소전압 신호가 다음 전압신호가 충전될 때까지 안정적으로 유지되도록 하는 스토리지 캐패시터를 더 구비한다.

스토리지 캐패시터는 절연막을 사이에 두고 스토리지 하부전극 및 스토리지 상부전극이 중첩됨으로써 형성된다. 여기서, 스토리지 캐패시터는 화소전압 신호를 안정적으로 유지함과 동시에 고해상도에 적용 가능하도록 큰 용량값이 요구된다. 하지만, 스토리지 캐패시터의 용량값을 키우기 위해 스토리지 상/하부전극의 중첩면적을 넓히게 되면 상/하부전극이 차지하는 면적만큼 개구율이 저하되는 문제점이 있다.

한편, 액정표시장치의 동작 모드 중에서 VA 모드의 액정표시장치의 일종인 PVA 모드(Patterned Vertical Alignment mode)는, 패터닝된 투명 전극을 이용하여 액정 분자들을 서로 다른 방향으로 배열시켜 액정 도메인을 형성함으로써 액정표시장치의 시야각을 향상시킬 수 있다. 이때, 상기 PVA 모드의 액정표시장치를 제조하기 위해서는 상기 패터닝된 투명 전극을 형성하는 공정이 수반되어야 한다.

또한, PVA 모드의 다른 형태로, 대향 기판에 돌기를 형성하고, 상기 돌기가 형성된 기판 상에 공통 전극층을 형성함으로써 액정 도메인을 형성함으로써 액정표시장치의 시야각을 향상시킬 수 있다. 그러나, 이 경우 또한 상기 돌기를 형성하기 위한 별도의 공정이 수반되어야 한다.

상기와 같이 액정표시장치의 액정 도메인을 형성하기 위해서는 투명 전극을 패터닝하는 공정 및/또는 돌기를 형성하는 공정을 더 수행해야 하므로, 액정표시장치의 제조 공정 수가 증가한다. 또한, 표시 기판 및 대향 기판의 어셈블리 공정에서 상기 표시 기판과 상기 대향 기판의 미스 얼라인은, 상기 표시 기판의 화소 전극과 상기 대향 기판의 공통 전극의 패턴들의 미스 얼라인으로 이어져 정상적인 액정 도메인을 형성하지 못한다. 또한, 상기 투명 전극의 패터닝 및 상기 돌기의 형성은 액정표시장치의 개구율을 저하시키는 요인이 된다.

본 발명의 실시예들은 개구율 및 정전 용량을 향상시키는 중소형 액정표시장치를 제공한다.

본 발명의 실시예들은 상기 중소형 액정표시장치의 제조방법을 제공한다.

본 발명의 실시예들에 따르면, 액정표시장치는, 제1 기판과; 상기 제1 기판의 제1 영역에 형성되는 박막 트랜지스터와; 상기 제1 기판의 제2 영역에 형성되는 스토리지 캐패시터를 구비하며, 상기 스토리지 캐패시터의 제1 전극 및 제2 전극은 투명 도전성 물질로 형성된다.

또한, 상기 스토리지 캐패시터의 제1 및 2 전극과 중첩되는 제2 영역 상에 화소 전극이 더 형성되며, 상기 스토리지 캐패시터의 제2 전극과 화소 전극 사이에 액정 도메인을 형성하기 위한 함입패턴을 포함하는 도메인 형성층이 형성된다.

또한, 상기 제1 기판과 대향하는 전면에 형성된 공통 전극을 포함하는 제2 기판과; 상기 제1 기판과 상기 제2 기판 사이에 위치하고, 액정 도메인을 형성하는 액정 분자들을 고정시키는 반응성 메조겐(Reactive mesogen, RM)을 갖는 액정층이 포함된다.

또한, 상기 박막트랜지스터는, 게이트 전극과, 상기 게이트 전극 및 절연층을 사이에 두고 형성되는 소스 전극 및 드레인 전극이 포함되어 구성되며, 상기 게이트 전극은 상기 제1 전극과 동일층에 형성되고, 상기 게이트 전극은 투명 도전성 물질 및 저저항 금속의 적층 구조로 구현된다.

또한, 상기 드레인 전극은 상기 제2 전극의 일부 영역과 중첩되도록 형성되어 상기 제2 전극과 상기 드레인전극이 전기적으로 접속되며, 상기 함입패턴에 의해 노출되는 제2 전극의 영역 상에 콘택전극이 더 형성된다.

또한, 상기 콘택전극은 상기 박막트랜지스터의 소스전극 및 드레인전극과 동일 물질로 형성되고, 상기 투명 도전성 물질은 인듐주석산화물(Indium Tin Oxide; ITO), 주석산화물(Tin Oxide; TO), 인듐아연산화물(Indium Zinc Oxide; IZO), 인듐주석아연산화물(Indium Tin Zinc Oxide; ITZO) 중 어느 하나로 구현된다.

또한, 본 발명의 실시예에 의한 액정표시장치의 제조방법은, 제1 기판 상에 박막트랜지스터의 게이트 전극 및 스토리지 캐패시터의 제1 전극을 형성하는 단계와; 상기 제1 전극과 중첩되는 제1 절연층 상에 스토리지 캐패시터의 제2 전극을 형성하는 단계와; 상기 제2 전극의 일부를 노출시키는 함입패턴이 형성된 제2 절연층 및 도메인 형성층을 형성하는 단계와; 상기 제2 전극과 중첩되는 상기 도메인 형성층 상에 화소 전극을 형성하는 단계가 포함되며, 상기 스토리지 캐패시터의 제1 전극 및 제2 전극은 투명 도전성 물질로 형성됨을 특징으로 한다.

또한, 상기 제1 기판과 대향하는 전면에 공통 전극을 포함한 제2 기판이 위치되는 단계와; 상기 제1 기판과 상기 제2 기판 사이에 위치하고, 액정 도메인을 구현하는 액정 분자들을 고정시키는 반응성 메조겐(Reactive mesogen, RM)을 갖는 액정층이 형성되는 단계가 더 포함된다.

또한, 상기 게이트 전극 및 제1 전극은 하프톤 마스크 공정을 이용하여 동일층 상에 구현되며, 상기 게이트 전극은 투명 도전성 물질 및 저저항 금속의 적층 구조로 이루어진다.

또한, 상기 게이트 전극과 중첩되는 상부 또는 하부에 반도체층이 형성되는 단계와; 상기 반도체층과 전기적으로 연결되는 소스 및 드레인 전극이 형성되는 단계가 더 포함되며, 상기 함입패턴에 의해 노출되는 제2 전극의 영역 상에 콘택전극을 형성하는 단계가 더 포함된다.

여기서, 상기 콘택전극은 박막트랜지스터의 소스전극 및 드레인전극과 동일 물질로 형성된다.

본 발명의 다른 실시예에 의한 액정표시장치는, 비투과 영역에 위치하는 박막트랜지스터와 투과 영역에 순차적으로 위치하는 투명한 제1 전극, 절연층 및 투명한 제2 전극을 포함하는 스토리지 캐패시터 및 화소 전극을 포함하는 제1 기판; 제1 기판과 대향하고 공통 전극을 포함하는 제2 기판; 및 상기 제1 기판과 상기 제2 기판 사이에 위치하는 액정층을 포함하고, 상기 투과 영역은 상기 화소 전극과 상기 공통 전극이 중첩하는 영역으로 정의된다.

또한, 상기 화소 전극은 투명한 도전성 물질을 포함하고, 상기 제1 전극 및 상기 제2 전극 중 적어도 하나와 중첩하여 스토리지 캐패시터와 함께 캐패시턴스를 형성한다.

또한, 상기 제1 기판의 아래에 위치하는 백라이트를 더 포함하고, 상기 백라이트로부터 입사되어 상기 투과 영역 내에서 상기 제1 기판, 상기 액정층 및 상기 제2 기판을 통과한 광의 투과율은 80% 내지 99.5%이며, 절연층은 실리콘 질화물 및 실리콘 산화물로 이루어지는 그룹에서 선택된 적어도 하나를 포함하는 막으로 이루어진다.

또한, 상기 제1 전극의 두께는 150Å 내지 1500 Å이고, 상기 절연층의 두께는 400Å 내지 6000Å이고, 상기 제2 전극의 두께는 150Å 내지 1500 Å이다.

또한, 제 21 항에 있어서, 상기 제1 전극 및 상기 제2 전극 중 적어도 하나는 상기 투과 영역의 외부까지 연장되며, 상기 액정표시장치는 11인치 이하인 중소형 액정표시장치이다.

본 발명의 실시예들에 의하면, 스토리지 캐패시터의 하부전극 및 상부전극을 투명 도전성 물질로 형성하여 화소의 투과영역(P) 전체에 대응되는 넓이를 갖도록 형성할 수 있으며, 이를 통해 개구율 및 충분한 정전 용량을 확보할 수 있다.

또한, 공통 전극에 별도의 패턴 없이도 액정 도메인을 형성할 수 있으며, 이를 통해 액정표시장치의 상하판 미스 얼라인의 원인을 원천적으로 제거함으로써 제조 공정의 신뢰성을 향상시킬 수 있다. 나아가, 공통 전극에 패턴을 형성하기 위한 별도의 패터닝 공정을 생략함으로써 제조 공정을 단순화시킬 수 있다. 이에 따라, 표시 장치의 생산성 및 표시 품질을 향상시킬 수 있다.

도 1은 본 발명의 실시예에 의한 액정표시장치의 단면도이다.
도 2는 본 발명의 다른 실시예에 의한 액정표시장치의 평면도이다.
도 3a는 도 2의 I-I' 선을 따라 자른 단면도이다.
도 3b는 도 2의 II-II'선을 따라 자른 단면도이다.
도 3c는 도 3b에 도시된 표시 장치에 전압이 인가된 상태의 단면도이다.
도 4a 내 4e는 도 1에 도시된 실시예에 의한 액정표시장치의 제조 공정을 나타내는 단면도들이다.
도 5a 내지 5e는 도 2 및 도 3에 도시된 본 발명의 실시예에 의한 액정표시장치의 제조 공정을 나타내는 단면도들이다.
도 6a 내지 6f는 도 2 및 도 3에 도시된 본 발명의 다른 실시예에 의한 액정표시장치의 제조 공정을 나타내는 단면도들이다.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예에 의한 중소형 액정표시장치 및 그 제조방법을 설명한다. 여기서 i) 첨부된 도면들에 도시된 형상, 크기, 비율, 각도, 개수 등은 개략적인 것으로 다소 변경될 수 있다. ii) 도면은 관찰자의 시선으로 도시되기 때문에 도면을 설명하는 방향이나 위치는 관찰자의 위치에 따라 다양하게 변경될 수 있다. iii) 도면 번호가 다르더라도 동일한 부분에 대해서는 동일한 도면 부호가 사용될 수 있다. iv) '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. v) 단수로 설명되는 경우 다수로도 해석될 수 있다. vi) 형상, 크기의 비교, 위치 관계 등이 '약', '실질적' 등으로 설명되지 않아도 통상의 오차 범위가 포함되도록 해석된다. vii) '~후', '~전', '이어서', '그리고', '여기서', '후속하여', '이 때' 등의 용어가 사용되더라도 시간적 위치를 한정하는 의미로 사용되지는 않는다. viii) '제1', '제2', '제3' 등의 용어는 단순히 구분의 편의를 위해 선택적, 교환적 또는 반복적으로 사용되며 한정적 의미로 해석되지 않는다. ix) '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우 '바로'가 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. x)부분들이 '~또는'으로 연결되는 경우 부분들 단독뿐만 아니라 조합도 포함되게 해석되나 '~또는 ~중 하나'로 연결되는 경우 부분들 단독으로만 해석된다.

중소형 액정표시장치

도 1은 본 발명의 실시예에 의한 액정표시장치의 단면도이다.

도 1에 도시된 실시예는 TN, VA모드 등으로 구현되는 액정표시장치를 그 예로 하며, 설명의 편의를 위해 박막 트랜지스터 및 스토리지 커패시터를 포함하는 하부기판을 도시하기로 한다.

도 1을 참조하면, 본 발명의 실시예에 의한 액정표시장치는, 하부기판(10)과, 하부기판(10)의 제1 영역에 형성되는 박막 트랜지스터(TFT) 및 제2 영역에 형성되는 스토리지 커패시터(Cst)를 구비한다.

박막 트랜지스터(TFT)는 하부기판(10) 상에 형성되는 게이트전극(12)과, 게이트전극(12) 상에 형성되는 게이트 절연막(18), 게이트 절연막(18) 상에 형성되는 반도체층(23)과, 반도체층(23) 상에 형성되는 소스전극(26) 및 드레인전극(28)을 구비한다.

게이트전극(12)은 게이트라인(도시 안함)과 전기적으로 접속되며, 상기 게이트라인으로부터 게이트신호를 공급받는다. 게이트 절연막(18)은 게이트전극(12) 상에 형성되어 게이트전극(12)과 소스/드레인전극(26, 28)을 전기적으로 절연한다.

반도체층(23)은 소스전극(26) 및 드레인전극(28) 사이에 도통채널을 형성한다. 이를 위하여, 반도체층(23)은 활성층(20)과, 활성층(20)과 소스전극(26) 및 드레인전극(28) 사이에 형성되는 오믹 접촉층(22)을 구비한다. 활성층(20)은 불순물이 도핑되지 않은 비정실실리콘으로 형성되고, 오믹 접촉층(22)은 N형 또는 P형 불순물이 도핑된 비정질실리콘으로 형성된다. 이와 같은 반도체층(23)은 게이트전극(12)에 게이트신호가 공급될 때 소스전극(26)에 공급된 전압을 드레인전극(28)으로 공급한다.

스토리지 커패시터(Cst)는 게이트 절연막(18)을 사이에 두고 스토리지 하부전극(30)과 스토리지 상부전극(25)이 중첩되어 형성된다. 스토리지 하부전극(30)은 게이트전극(12)과 동일층에 투명 도전성 물질로 형성된다. 예를 들어, 스토리지 하부전극(30)은 ITO(indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide)로 형성될 수 있다.

스토리지 상부전극(25)은 스토리지 하부전극(30)과 중첩되게 위치되며, 드레인전극(28)과 전기적으로 접속된다. 스토리지 상부전극(25)은 스토리지 하부전극(30)과 동일한 투명 도전성 물질로 형성된다. 이와 같은 스토리지 상부전극(25)은 컨택홀(40)을 통하여 화소전극(42)과 전기적으로 접속된다. 이를 위하여, 스토리지 상부전극(25) 상에는 컨택홀(40)에 의하여 노출되도록 컨택전극(32)이 추가로 형성된다.

컨택전극(32)은 투명 도전성 물질보다 저항이 낮은 물질로 형성된다. 예를 들어, 컨택전극(32)은 드레인전극(28)과 동일물질로 형성되어 스토리지 상부전극(25)의 저항을 낮추는 역할을 수행한다. 컨택전극(32)은 화소전극(42)과 전기적으로 접속된다.

스토리지 상부전극(25)과 화소전극(42) 사이에는 보호막(38)이 형성된다. 실제로, 보호막(38)은 소스전극(26), 드레인전극(28), 스토리지 상부전극(25) 및 컨택전극(32)을 덮도록 형성된다.

즉, 도 1에 도시된 실시예는 스토리지 캐패시터를 구성하는 전극들(25, 30)이 투명 도전성 물질로 구현됨을 특징으로 한다.

일반적으로 액정표시장치는 화면의 크기에 대하여 11인치를 기준으로 이보다 크면 대형 액정표시장치, 이보다 작으면 중소형 액정표시장치로 구분한다.

이 때, 상기 중소형 액정표시장치는 TV 등에 채용되는 대형 액정표시장치에 비해 화소의 크기가 작으며, 이에 상기 스토리지 캐패시터가 화소의 투과영역에 위치된다. 여기서, 상기 투과영역은 하부기판(10)에 형성된 화소전극(42)와 상부기판(도시 안함)에 형성된 공통전극(도시 안함)이 중첩되는 영역을 의미한다.

즉, 상기 스토리지 캐패시터를 구성하는 전극들이 불투명 금속으로 형성될 경우 상기 중소형 액정표시장치의 투과영역이 줄어들게 되어 개구율이 현저히 저하되는 단점이 있다.

이에 본 발명의 실시예에서는 상기 스토리지 캐패시터를 구성하는 전극들(25, 30)이 투명 도전성 물질로 구현됨을 통해 상기 개구율 저하 문제를 극복할 수 있게 된다.

도 2는 본 발명의 다른 실시예에 따른 중소형 액정표시장치의 평면도이다. 도 3a는 도 2의 I-I'선을 따라 자른 단면도이다. 도 3b는 도 1의 II-II'선을 따라 자른 단면도이다.

이 때, 도 2 및 도 3에 도시된 실시예는 액정 도메인을 형성하여 시야각을 향상시키는 HVA 모드(High Vertical Alignment mode)를 그 예로 설명한다.

또한, 도 3a 및 3b에서의 액정층은 화소 전극과 공통 전극 사이에 전압이 인가되지 않은 상태를 나타낸다. 설명의 편의를 위하여 도 3a 및 3b에서는 비정질 실리콘을 포함하는 반도체층을 갖고 바텀(bottom) 게이트 구조를 갖는 박막트랜지스터를 설명한다. 그러나 본 발명의 실시예들은 상기 박막트랜지스터에 제한되는 것은 아니다.

도 2, 3a 및 3b를 참조하면, 표시 장치는 제1 기판(100), 제2 기판(200) 및 액정층(300)을 포함한다.

제1 기판(100)은 제1 베이스 부재(110), 제1 게이트선(GL1), 제2 게이트선(GL2), 스토리지선(STL), 제1 절연층(120), 제1 데이터선(DL1), 제2 데이터선(DL2), 스위칭 소자인 박막 트랜지스터(SW), 제2 절연층(140), 도메인 형성층(150), 화소 전극(PE) 및 제1 배향막(AL1)을 포함한다.

스토리지선(STL)은 화소 전극(PE)와 중첩되는 스토리지 캐패시터의 제1 전극(160)과 연결될 수 있다. 제1 전극(160)과 화소전극(PE) 사이에 제1 전극(160)과 적어도 일부가 중첩되도록 상기 스토리지 캐패시터의 제2 전극(170)이 위치할 수 있다. 상기 스토리지 캐패시터에 포함된 제1 전극(160) 및 제2 전극(170)에 의해 각 화소의 스토리지 캐패시턴스(Cst)가 구현될 수 있다.

앞서 언급한 바와 같이 중소형 사이즈(11인치 이하)의 액정표시장치는 TV 사이즈 이상의 대형 액정표시장치보다 화소의 크기가 작다. 또한, 스토리지 캐패시터가 화소의 투과 영역(P)에 위치한다. 이로 인해 스토리지 캐패시터의 제1 전극(160) 및 제2 전극(170)이 불투명 도전성 물질을 포함하는 경우 투과율이 현저히 저하된다.

액정표시장치에서는 유기전계 발광 표시장치와 달리 제1 기판(100)의 아래에 위치하여 광을 제공하는 백라이트 유닛(도시 안함)을 채용한다. 따라서 유기발광물질로부터 직접 광이 발광되는 유기발광장치와 달리 액정표시장치에서는 백라이트 유닛으로부터 제공된 광이 투과되는 투과율이 상대적으로 중요하다.

따라서 원하는 투과율을 유지하기 위해서는 불투명 도전성 물질을 포함하는 제1 전극(160) 및 제2 전극(170)의 넓이를 충분히 확장시킬 수 없거나 제한적으로만 확장시킬 수 있다. 이러한 불투명 도전성 물질을 포함하는 제1 전극(160) 및 제2 전극(170)의 제한적 확장으로 인해 스토리지 캐패시터의 캐패시턴스를 충분히 확보하기 어렵다.

본 발명의 실시예들에 따르면, 스토리지 캐패시터의 제1 전극(160) 및 제2 전극(170) 중 적어도 하나는 투명 도전성 물질을 포함할 수 있다. 일 예로, 제1 전극(160) 및 제2 전극(170)은 각각 투명 도전성 물질 및 불투명 도전성 물질을 포함할 수 있다. 다른 예로, 제1 전극(160) 및 제2 전극(170)은 각각 불투명 도전성 물질 및 투명 도전성 물질을 포함할 수 있다. 또 다른 예로, 제1 전극(160) 및 제2 전극(170)은 모두 투명 도전성 물질을 포함할 수 있다.

이 경우, 제1 전극(160) 및 제2 전극(170) 중의 적어도 하나의 넓이를 증가시키더라도 투과율 저하가 상대적으로 적다. 따라서 투과율 저하로 인한 문제를 상대적으로 적게 고려하면서 제1 전극(160) 및 제2 전극(170) 사이의 캐패시턴스를 높이기 위해 제1 전극(160) 및 제2 전극(170)의 넓이를 증가시킬 수 있다.

화소 전극(PE)은 실질적으로 투과 영역(P)에 대응될 수 있다. 여기서 제1 전극(160) 및 제2 전극(170) 중 적어도 하나를 화소 전극(PE)과 실질적으로 대응하도록 연장할 수 있다. 이와 다르게, 제1 전극(160) 및 제2 전극(170) 중 적어도 하나가 화소 전극(PE) 보다 넓게 형성될 수 있다. 이 경우, 제1 전극(160) 및 제2 전극(170) 중 적어도 하나는 비투과 영역에 위치하는 블랙 매트릭스 패턴(220)과 중첩할 수 있다.

화소의 투과 영역(P)에 실질적으로 대응하는 화소전극(PE)과 중첩되도록 투과 영역(P) 전체에 대응되는 넓이로 제1 전극(160) 및 제2 전극(170) 중의 적어도 하나를 형성하더라도 투과율 저하가 상대적으로 적다.

따라서, 투과율 저하로 인한 문제를 상대적으로 적게 고려하여 설계를 변경할 수 있다는 장점이 있다. 또한, 제1 전극(160) 및 제2 전극(170) 중의 하나를 비투과 영역까지 확장시켜 캐패시턴스를 늘일 수도 있다.

상기 투명 도전성 물질의 예는 인듐주석산화물(Indium Tin Oxide; ITO), 주석산화물(Tin Oxide; TO), 인듐아연산화물(Indium Zinc Oxide; IZO), 인듐주석아연산화물(Indium Tin Zinc Oxide; ITZO) 등을 포함할 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다.

제1 및 제2 게이트선들(GL1, GL2)은 제1 베이스 부재(110) 상에 제1 방향(D1)을 따라 연장할 수 있다. 제1 및 제2 데이터선들(DL1, DL2)은 제1 방향(D1)과 다른 제2 방향(D2)으로 서로 실질적으로 평행하게 배열될 수 있다. 제2 방향(D2)은 예를 들어, 제1 방향(D1)과 수직한 방향일 수 있다. 스토리지선(STL)은 제1 및 제2 게이트선들(GL1, GL2) 사이에 배치되고, 제1 방향(D1)을 따라 연장될 수 있다. 제1 절연층(120)은 제1 및 제2 게이트선들(GL1, GL2)과 스토리지선(STL) 및 제1 전극(160)을 덮도록 제1 베이스 부재(110) 상에 형성될 수 있다.

제1 및 제2 데이터선들(DL1, DL2)은 제1 절연층(120) 상에 제2 방향(D2)을 따라 연장되며, 제1 및 제2 데이터선들(DL1, DL2)은 각각 제1 및 제2 게이트선들(GL1, GL2) 및 스토리지선(STL)과 교차할 수 있다. 제1 기판(100)은 제1 및 제2 게이트선들(GL1, GL2)과 제1 및 제2 데이터선들(DL1, DL2)에 의해서 화소 영역이 구획될 수 있다. 상기 화소 영역 중 투과 영역(P)에 화소 전극(PE)이 형성될 수 있다. 상술한 바와 같이 제1 및 제2 게이트선들(GL1, GL2)과 제1 및 제2 데이터선들(DL1, DL2)에 화소 영역이 구획될 수 있으나 본 발명의 실시예들이 이에 제한되는 것은 아니다.

상기 화소 영역은 화소 전극(PE) 및 제1 및 2 전극(160, 17)이 형성된 투과 영역(P)과, 박막트랜지스터(SW)가 형성된 박막트랜지스터 영역으로 나뉠 수 있다.

박막 트랜지스터(SW)는 제1 게이트선(GL1)과 연결된 게이트 전극(GE), 게이트 전극(GE)과 대응되도록 제1 절연층(120) 상에 형성된 반도체층(130), 제1 데이터선(DL1)과 연결되고 반도체층(130)과 중첩된 소스 전극(SE), 소스 전극(SE1)과 이격되고 반도체층(130)과 중첩된 드레인 전극(DE)을 포함할 수 있다.

반도체층(130)은 제1 절연층(120) 상에 순차적으로 형성된 액티브층(130a) 및 오믹 콘택층(130b)을 포함할 수 있다.

본 발명의 실시예의 경우 드레인 전극(DE)의 끝단은 스토리지 캐패시터의 상부전극인 제2 전극(170)과 전기적으로 연결될 수 있다.

제2 절연층(140)은 제1 및 제2 데이터선들(DL1, DL2), 소스 전극(SE), 드레인 전극(DE)을 덮도록 제1 절연층(120) 상에 형성될 수 있다.

도메인 형성층(150)은 제1 기판(100)을 평탄화시키는 역할을 하는 것으로 제2 절연층(140) 상에 형성될 수 있다.

도메인 형성층(150)은 표면으로부터 하부 방향으로 함입되어 형성된 함입패턴(152)을 포함할 수 있다. 함입패턴(152)은 투과 영역(P)에 형성되고, 투과 영역(P)의 액정 도메인을 형성할 수 있다. 함입패턴(152)은 도트형(dot type)으로 구현될 수 있으며, 함입패턴(152)이 위치된 영역에 대응되는 도메인 형성층(150) 및 제2 절연층(140)은 개구되어 제2 전극(170)이 노출될 수 있다.

단, 본 발명의 실시예의 경우 개구 형상을 갖는 함입패턴(152) 영역 하부에 콘택전극(CNT)이 형성될 수 있다. 콘택전극(CNT)은 제2 전극(170) 상에 섬(island) 형태로 형성될 수 있다. 여기서 콘택전극(CNT)은 함입패턴(152)에 의해 개구 형상을 갖는 영역에 대응된다. 또한, 콘택전극(CNT)은 상기 박막트랜지스터의 소스전극(SE) 및 드레인전극(DE)와 동일 물질을 포함할 수 있다. 즉, 콘택전극(CNT)은 저저항의 금속을 포함할 수 있다.

함입패턴(152)은 콘택전극(CNT)의 일부를 노출시키는 도트형의 홀(hole)로 형성될 수 있다. 함입패턴(152)는 유기 물질 또는 무기 물질을 포함할 수 있다. 다른 실시예들에서, 도메인 형성층(150)은 상기 유기 물질로 형성된 유기층 및 상기 무기 물질로 형성된 무기층을 포함하고, 상기 유기층 또는 무기층에 함입패턴(152)이 형성될 수 있다.

화소 전극(PE)은 투과 영역(P)의 도메인 형성층(150) 상에 형성된다. 화소 전극(PE)은 투명 도전성 물질을 포함할 수 있다. 화소 전극(PE)은 함입패턴(152)을 전체적으로 덮도록 형성될 수 있다. 화소 전극(PE)은 함입패턴(152)을 통해 콘택전극(CNT)과 접촉함으로써 박막 트랜지스터(SW)와 전기적으로 연결될 수 있다.

또한, 콘택전극(CNT)은 저저항의 금속을 포함함으로써 투명 도전성 물질을 포함하는 제1 및 2 전극(160, 170)의 저항값이 높아서 발생되는 문제를 극복할 수 있다.

평면적으로 동일한 면적을 갖는 영역에서, 함입패턴(152) 상의 화소 전극(PE)의 면적이 도메인 형성층(150)의 평평한 영역 상에 형성된 화소 전극(PE)의 면적에 비해 상대적으로 넓다. 이에 따라, 제1 기판(100)과 제2 기판(200) 사이에 전계가 형성되는 경우, 함입패턴(152)과 가까운 영역의 전계의 세기가 함입패턴(152)이 형성되지 않은 상기 평평한 영역의 전계의 세기에 비해 상대적으로 클 수 있다.

제1 배향막(AL1)은 화소 전극(PE)을 포함하는 제1 베이스 부재(110)의 전면에 형성될 수 있다.

제2 기판(200)은 제1 기판(100)과 대향하는 제2 베이스 부재(210), 블랙 매트릭스 패턴(220), 제1, 제2 및 제3 컬러필터들(232, 234, 236), 오버 코팅층(240), 공통 전극층(250) 및 제2 배향막(AL2)을 포함할 수 있다. 제2 기판(200)은 오버코팅층(240)을 포함하지 않을 수 있다.

블랙 매트릭스 패턴(220)은 제1 및 제2 게이트선들(GL1, GL2), 제1 및 제2 데이터선들(DL1, DL2) 및 박막 트랜지스터(SW)가 형성된 영역과 대응하는 제2 베이스 부재(210) 상에 형성될 수 있다. 제1, 제2 및 제3 컬러필터들(232, 234, 236)은 블랙 매트릭스 패턴(220)에 의해 구획되는 제2 베이스 부재(210)의 영역들에 형성될 수 있다. 예를 들어, 화소 전극(PE)이 형성된 투과 영역(P)과 대응하는 영역의 제2 베이스 부재(210) 상에 제1 컬러필터(232)가 형성될 수 있다. 제1 컬러필터(232)의 제1 방향(D1)에 제2 컬러필터(234)가 형성될 수 있고, 제1 컬러필터(232)의 제1 방향(D1)의 반대 방향에 제3 컬러필터(236)가 형성될 수 있다. 오버 코팅층(240)은 블랙 매트릭스 패턴(220) 및 제1, 제2 및 제3 컬러필터들(232, 234, 236)이 형성된 제2 베이스 부재(210) 상에 형성되고, 제2 기판(200)을 평탄화시킬 수 있다.

공통 전극(250)은 오버 코팅층(240) 상에 형성될 수 있다. 공통 전극(250)은 투명 도전성 물질을 포함할 수 있다.

본 발명의 실시예의 경우 공통 전극(250)은 별도의 패턴 없이 제2 기판(200)의 전면에 형성될 수 있다. 즉, 함입패턴(152)에 의해 전계의 세기를 변경할 수 있는 화소 전극(PE)과 패턴이 없는(patternless) 공통 전극(250)에 의해서 액정층(300)의 액정 도메인을 형성할 수 있다.

제2 배향막(AL2)은 공통 전극(250)이 형성된 제2 베이스 부재(210) 상에 형성될 수 있다. 제2 배향막(AL2)는 제2 기판(200)의 전면에 형성될 수 있다.

액정층(300)은 제1 기판(100)과 제2 기판(200) 사이에 위치할 수 있다. 액정층(300)은 액정 분자들(310) 및 반응성 메조겐 경화물(Reactive Mesogen, 320, 이하 "RM 경화물"로 지칭함)을 포함할 수 있다.

액정 분자들(310)은 화소 전극(PE)과 공통 전극(250) 사이에 형성되는 전계에 의해 배열이 변경됨으로써 광의 투과율을 조절할 수 있다. 액정 분자들(310)은 예를 들어, 음의 유전율 이방성을 가질 수 있다.

화소 전극(PE)과 공통 전극(250) 사이에 전압이 인가되지 않은 상태에서, 제1 기판(100) 및/또는 제2 기판(200)과 가까운 액정 분자들(310)은 액정 분자들(310)의 장축이 제1 베이스 부재(110) 및/또는 제2 베이스 부재(210)의 표면을 기준으로 수직한 상태로 배열될 수 있다. 함입패턴(152)과 가까운 액정 분자들(310)의 장축은 합입 패턴(152)을 형성하는 도메인 형성층(150)의 측벽의 표면을 기준으로 상기 측벽의 표면과 수직한 방향으로 배열될 수 있다.

RM 경화물(320)은 액정 분자들(310) 사이에 위치할 수 있다. RM 경화물(320)은 화소 전극(PE) 및/또는 공통 전극(250)과 가까운 액정 분자들(310) 사이에 위치할 수 있다. 구체적으로 RM 경화물(320)은 제1 배향막(AL1)과 가까운 액정 분자들(310) 사이에 위치할 수 있다. 또한, RM 경화물(320)은 제2 배향막(AL2)과 가까운 액정 분자들(310) 사이에 위치할 수 있다.

RM 경화물(320)은 화소 전극(PE)과 공통 전극(250) 사이에 전계가 인가되지 않은 경우라도, 제1 기판(100) 및/또는 제2 기판(200)과 가까운 액정 분자들(310)이 제1 베이스 부재(110) 및/또는 제2 베이스 부재(210)의 표면을 기준으로 프리틸트된 상태를 유지시킬 수 있다. RM(320)은 상기 표시 장치를 제조하는 공정 중에서 외부광에 의해 RM 모노머들이 중합되어 형성될 수 있다.

상기 외부광은 예를 들어, 자외선(ultra violet ray, UV)일 수 있다. 상기 외부광에 의해서 RM 모노머들이 광반응하고 상기 RM 모노머들이 중합됨으로써 액정 분자들(310) 사이에 위치한 RM 경화물(320)이 형성된다.

보다 구체적으로 화소 전극(PE)과 공통 전극(250)에 전압을 인가한 상태에서 약 6 내지 7분 동안 약 10 내지 15주울(joule, [J])의 자외선을 조사하고, 화소 전극(PE)과 공통 전극(250)에 전압을 인가하지 않은 상태에서 약 50분 내지 약 60분 동안 약 15주울의 강한 자외선을 조사하여 RM 모니머들을 화소 전극(PE)과 공통 전극(250)에 부착된 RM 경화물(320)으로 변화시킨다.

만약, 제1 전극(160) 및 제2 전극(170)이 모두 투명한 도전성 물질이 아닌 반사성 또는 불투명성 도전성 물질을 포함하는 경우, 2차에 걸친 자외선 조사에도 RM 경화물(320)을 온전히 형성되지 않거나 제1 전극(160) 및 제2 전극(170)고 중첩하는 영역에서는 RM 경화물(320)이 부착되지 않는다는 문제점이 발생할 수 있다. 따라서 본 발명의 실시예들에 따르면, 제1 전극(160) 및 제2 전극(170) 중 적어도 하나를 투명한 도전성 물질을 포함하도록 함으로써 RM 경화물의 온전한 부착 내지 형성을 도모하고 있다.

이와 같은 구조에 의할 경우 공통 전극(250)에 별도의 패턴을 형성하지 않고서도 도메인 형성층(150)의 함입패턴(152)에 의해 액정 도메인을 형성할 수 있다. 또한, 공통 전극(250)에 별도의 패턴이 없기에 제1 기판(100)과 제2 기판(200)의 미스 얼라인의 원인을 제거할 수 있다.

또한, 공통 전극(250)을 패터닝하기 위한 별도의 패터닝 공정을 생략함으로써 제조 공정을 단순화시킬 수 있다. 이에 따라, 표시 장치의 생산성 및 표시 품질을 향상시킬 수 있다.

도 2 및 도 3에 도시된 실시예에서 상기 제1 전극(160) 및 제2 전극(170)의 두께는 150Å 내지 1500Å으로 구현됨이 바람직하며, 상기 제1, 2 전극 사이에 형성된 제1 절연막(120)의 두께는 400Å 내지 6000Å으로 구현됨이 바람직하다.

즉, 상기 제1, 2 전극(160, 170)의 두께가 150Å 이하인 경우에는 두께가 너무 얇아 신뢰성 측면에서 단점이 있으며, 1500Å 이상인 경우에는 두께가 너무 두꺼워 투과율 측면에서 단점이 있다.

또한, 상기 제1 절연막(120)의 두께가 400Å 이하인 경우에는 두께가 너무 얇아 정전기 유입시 상기 제1, 2 전극이 단락되는 원인이 될 수 있으며, 6000Å 이상인 경우에는 두께가 너무 두꺼워 유전율 측면에서 상기 제1, 2 전극에 의한 캐패시턴스가 낮아지는 단점이 있다.

상기와 같이 제1, 2 전극(160, 170) 및 제1 절연막(120)의 두께가 최적화된 상태로 액정표시장치가 구현될 경우 제1 기판(100) 하부에 위치한 백라이트(도시 안함)가 상기 제1, 2 기판을 투과하여 측정된 광 투과율은 80% 내지 99.5%에 이른다.

도 3c는 도 3b에 도시된 표시 장치에 전압이 인가된 상태의 단면도이다.

도 3c를 참조하면, 화소 전극(PE)과 공통 전극(250) 사이에 전계가 형성된 경우, 상기 화소 영역 내부에서의 상기 전계의 방향은 제1 기판(100) 및/또는 제2 기판(200)의 표면과 수직한 방향이다.

화소 전극(PE)의 단부와 공통 전극(250) 사이에서는 상기 전계의 방향이 휘어질 수 있다. 화소 전극(PE)과 인근한 다른 화소 전극의 단부와 공통 전극(250) 사이에서도 상기 전계의 방향이 휘어질 수 있다. 이에 따라, 서로 인근하는 화소 전극(PE) 사이에서는 액정 분자들(310)이 공통 전극(250)의 서로 다른 지점을 향해 발산되도록 배열됨으로써 서로 인근한 화소 영역들 사이의 액정 도메인이 분할될 수 있다.

함입패턴(152)과 가까운 영역의 전계 모양은, 함입패턴(152)의 측벽들에 의한 프리틸트로 인하여 공통 전극(250)의 일 지점, 예를 들어 함입패턴(152)과 대응하는 영역의 공통 전극(250)을 향해 수렴하는 형상을 가질 수 있다.

즉, 상기와 같은 본 발명의 실시예에 의할 경우, 액정 도메인을 형성함으로써 시야각을 향상시키는 HVA 모드 액정표시장치를 구현함에 있어서, 각 화소의 스토리지 캐패시터의 전극으로 사용되는 제1 전극(160) 및 제2 전극(170)을 모두 투명 도전성 물질로 형성하여 화소 영역(P)에 해당되는 화소전극과 중첩되도록 상기 화소 영역 전체에 대응되는 넓이로 형성함을 통해 투과율이 저하됨을 줄이면서 충분한 정전 용량을 확보할 수 있게 된다.

액정표시장치의 제조방법

이하, 도 4 내지 도 6을 통해 본 발명의 실시예들에 의한 액정표시장치의 제조방법을 설명한다.

먼저 도 4a 내 4e 도 1에 도시된 실시예에 의한 액정표시장치의 제조 공정을 나타내는 단면도이다.

도 4a를 참조하면, 먼저 하부기판(10) 상의 박막 트랜지스터(TFT) 형성영역에 게이트전극(12)이 형성된다. 게이트전극(12)은 스퍼터링 방법 등의 증착방법을 통해 하부기판(10) 상에 적층된다. 이와 같은 게이트전극(12)은 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 구리(Cu) 등으로 형성된다.

게이트전극(12)이 형성된 이후에 증착방법을 통해 하부기판 상의 스토리지 커패시터(Cst) 형성영역에 스토리지 하부전극(30)이 형성된다. 이와 같은 스토리지 하부전극(30)은 투명 도전성 물질로 형성된다. 예를 들어, 스토리지 하부전극(30)은 ITO, TO, IZO 및 ITZO 중 어느 하나로 형성될 수 있다.

스토리지 하부전극(30)이 형성된 후 도 4b와 같이 하부기판(10) 상에 게이트절연막(18)이 형성되고, 박막 트랜지스터(TFT) 형성영역에 활성층(20) 및 오믹 접촉층(22)을 포함하는 반도체층(23)이 형성된다.

게이트 절연막(18)은 하부기판(10) 상에 PECVD(Plasma Enhanced Chemical Vapor Deposion) 등의 증착벙법에 의하여 질화 실리콘(SiOx) 및 산화 실리콘(SiNx)등과 같은 무기 절연물질이 전면 증착됨으로써 형성된다. 게이트 절연막(18)이 형성된 후 비정질 실리콘층, 불술물이 도핑된 비정질 실리콘층이 순차적으로 형성된다. 이어서, 포토리소 그래피 공정 및 식각 공정으로 비정질 실리콘층 및 불순물이 도핑된 비정질 실리콘층이 패터닝됨으로써 활성층(20) 및 오믹 접촉층(22)을 포함하는 반도체층(23)이 형성된다.

반도체층(23)이 형성된 후 증착방법을 통해 도 4c와 같이 스토리지 커패시터(Cst) 형성영역에 스토리지 상부전극(25)이 형성된다. 이와 같은 스토리지 상부전극(25)은 투명 도전성 물질로 형성된다. 예를 들어, 스토리지 상부전극(25)은 ITO, TO, IZO 및 ITZO 중 어느 하나로 형성될 수 있다.

스토리지 상부전극(25)이 형성된 이후에 소스전극(26), 드레인전극(28) 및 컨택전극(32)이 형성된다. 소스전극(26), 드레인전극(28) 및 컨택전극(32)은 스퍼터링 등의 증착방법으로 형성된다. 실질적으로 소스전극(26), 드레인전극(28) 및 컨택전극(32)은 금속물질(예를 들면, 몰리브덴(Mo), 몰리브덴 텅스텐(MoW)) 등으로 증착된 후 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 형성된다. 여기서, 소스전극(26)과 드레인전극(28)을 마스크로 하여 두전극(26, 28) 사이로 노출된 오믹 접촉층(22)을 제거하여 활성층(20)이 노출된다. 그리고, 드레인전극(28)은 스토리지 상부전극(25)과 전기적으로 접촉될 수 있도록 스토리지 상부전극(25)과 일부 중첩되도록 형성된다. 다시 말하여, 소스전극(26)을 경유하여 드레인전극(28)으로 공급된 화소전압이 스토리지 커패시터(Cst)에 충전될 수 있도록 드레인전극(28)과 스토리지 상부전극(25)은 전기적으로 접속된다.

또한, 컨택전극(32)은 스토리지 상부전극(25)의 일부영역에 형성된다. 실제로, 컨택전극(32)은 이후에 형성될 보호막(38)의 컨택홀(40)과 중첩되는 영역에 위치된다.

소스전극(26) 및 드레인전극(28)이 형성된 후 도 4d와 같이 소스전극(26), 드레인전극(28) 및 스토리지 상부전극(25)을 덮도록 보호막(38)이 형성된다. 보호막은 PECVD, 스핀코팅(Spin Coating), 스핀리스 코팅(Spinless Coating) 등의 방법으로 형성된다. 그리고, 보호막(38)이 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 컨택홀(40)이 형성된다. 여기서, 컨택홀(40)은 컨택전극(32)과 중첩되는 영역에 위치된다. 보호막(38)은 게이트 절연막(18)과 같은 무기 절연 물질로 형성되거나, 아크릴 등과 같은 유기 절연 물질로 형성된다.

보호막(38)이 형성된 후 도 4e와 같이 보호막(38) 상에 화소전극(42)이 형성된다. 화소전극(42)은 스퍼터링 등과 같은 증착방법으로 형성된다. 이와 같은 화소전극(42)은 컨택홀(40)을 경유하여 컨택전극(32)과 전기적으로 접촉된다. 즉, 화소전극(42)은 컨택전극(32)을 경유하여 스토리지 상부전극(25)과 전기적으로 접촉되며, 스토리지 커패시터(Cst)에 충전된 전압에 대응하는 액정의 전계를 제어한다. 한편, 화소전극(42)은 ITO, TO, IZO 및 ITZO와 같은 투명 도전성 물질로 형성된다.

상기의 설명과 같이 스토리지 상부전극(25) 및 스토리지 하부전극(30)이 투명 도전성 물질로 형성되는 경우 개구율과 무관하게 스토리지 상부전극(25) 및 스토리지 하부전극(30)의 중첩면적을 넓게 설정할 수 있다. 따라서, 높은 용량의 스토리지 커피시터(Cst)를 형성할 수 있고, 이에 따라 구동의 신뢰성을 향상시킬 수 있다. 또한, 스토리지 상부전극(25) 및 스토리지 하부전극(30)이 투명 도전성 물질로 형성되면 높은 개구율을 확보할 수 있는 장점이 있다. 더불어, 본원 발명에서는 스토리지 상부전극(25)과 화소전극(42)이 접촉되는 부분에 금속물질로 형성된 컨택전극(32)을 추가로 형성함으로써 투명 도전성 물질로 인한 저항의 증가를 최소화한다.

도 5a 내지 도 5e는 도 3a에 도시된 단면 영역 중 제1 기판의 제조 공정을 나타내는 단면도다.

도 5a를 참조하면, 기판(110) 상에 투명 도전성 물질(162) 및 저저항 금속(164)을 순차적으로 증착한다. 이어서, 패터닝 공정을 수행하여 게이트선(GL), 게이트 전극(GE) 및 스토리지 캐패시터의 제1 전극(160)을 형성한다.

앞서 설명한 바와 같이 본 발명의 실시예의 경우 제1 전극(160)은 스토리지선(STL)과 일체형으로 형성되며 투명 도전성 물질을 포함한다.

제1 전극(160)이 게이트선(GL) 및 게이트 전극(GE)과 동일층 상에 위치하고 게이트선(GL) 및 게이트 전극(GE)과 서로 다른 물질로 형성되는 경우, 제1 전극(160)을 형성할 때 게이트선(GL) 및 게이트 전극(GE)을 형성할 때 사용되는 마스크 공정 이외에 다른 마스크 공정이 추가된다.

예를 들어, 게이트선(GL) 및 게이트 전극(GE)은 몰리브덴(Mo) 등과 같은 저저항의 불투명 금속을 포함하고 제1 전극(160)은 인듐주석산화물(ITO) 등과 같은 투명 도전성 물질을 포함하는 경우, 게이트선(GL) 및 게이트 전극(GE)을 형성하는 마스크로 제1 전극(160)을 형성하는 것이 공정상 어렵다. 따라서 이 경우 제1 전극(160)을 형성하기 위해 마스크 공정을 추가하여야 하므로 제조 비용이 상승하거나 공정 시간이 증가될 수 있다.

이에 본 발명의 실시예에서는 게이트선(GL)/게이트 전극(GE)과 제1 전극(160)을 형성함에 있어 하프톤 마스크 공정을 사용하여 마스크가 추가됨 없이 게이트선(GL)/게이트 전극(GE)과 제1 전극이 동시에 형성된다.

단, 이와 같이 하프톤 마스크 공정을 사용할 경우 게이트선(GL)/게이트 전극(GE)은 도시된 바와 같이 투명 도전성 물질(162)과 저저항의 금속(164)의 적층 구조로 구현된다.

구체적으로, 기판 상에 투명 도전성 물질 및 저저항 금속을 순차적으로 증착한 뒤, 포토 공정을 진행함에 있어 제1 전극(160)이 형성될 영역 상에 위치하는 포토레지스터(PR)의 두께를 게이트선/게이트 전극이 형성될 영역 상에 위치하는 포토레지스터의 두께보다 얇게 함으로써, 추후 노광 및 식각 공정 진행 시 게이트선(GL)/게이트 전극(GE)은 투명 도전성 물질(162)과 저저항 금속(164)의 적층 구조로 이루어지나, 제1 전극(160)은 상부에 위치한 저저항의 금속이 모두 제거되므로 결과적으로는 도시된 바와 같이 투명 도전성 물질만을 포함하는 제1 전극(160)만이 잔류하게 된다.

이를 통해 별도의 마스크 공정이 추가되지 아니하고도 게이트선(GL)/게이트 전극(GE)과 제1 전극(160)을 동시에 형성할 수 있다.

여기서, 상기 투명 도전성 물질의 예들은 인듐주석산화물(Indium Tin Oxide; ITO), 주석산화물(Tin Oxide; TO), 인듐아연산화물(Indium Zinc Oxide; IZO), 인듐주석아연산화물(Indium Tin Zinc Oxide; ITZO) 등을 포함할 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다.

또한, 저저항 금속의 예들은 몰리브덴(Mo), 알루미늄(Al), 알루미늄니오븀(AlNd), 티타늄(Ti) 등을 포함할 수 있으며, 이들은 단독 또는 혼합되어 사용되거나 적층 구조로 사용될 수 있다.

다음으로 도 5b와 같이 게이트선(GL)/게이트 전극(GE) 및 제1 전극(160)이 형성된 기판(110) 상에 제1 절연층(120)이 형성되고, 박막 트랜지스터 형성영역에 활성층(130a) 및 오믹 접촉층(130b)을 포함하는 반도체층(130)을 형성한다.

제1 절연층(120)은 기판(110) 상에 질화 실리콘(SiOx) 및 산화 실리콘(SiNx)등과 같은 무기 절연물질을 PECVD(Plasma Enhanced Chemical Vapor Deposion) 등의 증착방법을 통해 증착하여 형성한다. 제1 절연층(120)이 형성된 후 비정질 실리콘층, 불술물이 도핑된 비정질 실리콘층이 순차적으로 형성한다. 이어서, 포토리소 그래피 공정으로 비정질 실리콘층 및 불순물이 도핑된 비정질 실리콘층이 패터닝하여 활성층(130a) 및 오믹 접촉층(130b)을 포함하는 반도체층(130)을 형성한다.

반도체층(130)을 형성한 후 증착방법을 통해 도 3c와 같이 투과 영역(P) 즉,제1 전극(160)과 중첩되는 영역에 스토리지 캐패시터의 제2 전극(170)이 형성된다. 제2 전극(170)은 투명 도전성 물질로 형성할 수 있다. 상기 투명 도전성 물질의 예들은 ITO, TO, IZO, ITZO 등을 포함할 수 있다. 이들은 단독 또는 혼합으로 사용될 수 있다.

이와 같이 본 발명의 실시예의 경우 스토리지 캐패시터의 전극으로 사용되는 제1 전극(160) 및 제2 전극(170)이 모두 투명 도전성 물질을 포함하므로 제1 전극(160) 및 제2 전극(170)을 화소의 투과 영역(P)에 해당되는 화소전극(PE)과 중첩되도록 상기 투과 영역 전체에 대응되는 넓이로 형성할 수 있다. 따라서 투과율이 저하됨을 줄이면서 충분한 정전 용량을 확보할 수 있다.

또한, 제2 전극(170)이 형성된 이후에 데이터선(DL) 소스전극(SE), 드레인전극(DE) 및 콘택전극(CNT)을 형성할 수 있다. 소스전극(SE), 드레인전극(DE) 및 콘택전극(CNT)은 스퍼터링 등의 증착방법으로 형성할 수 있다. 소스전극(SE), 드레인전극(DE) 및 콘택전극(CNT)은 금속물질(예를 들면, 몰리브덴(Mo), 몰리브덴 텅스텐(MoW)) 등으로 증착한 후 포토리소그래피 공정을 수행하여 형성할 수 있다. 여기서, 소스전극(SE)과 드레인전극(DE)을 마스크로 하여 두 전극 사이로 노출된 오믹 접촉층(130b)을 제거하여 활성층(130a)을 노출시킬 수 있다. 그리고, 드레인전극(DE)은 제2 전극(170)과 전기적으로 접촉하도록 제2 전극(170)과 일부 중첩하게 형성할 수 있다.

즉, 소스전극(SE)을 경유하여 드레인전극(DE)으로 공급된 화소전압이 스토리지 캐패시터(Cst)에 충전될 수 있도록 드레인전극(DE)과 제2 전극(170)은 전기적으로 접속될 수 있다.

또한, 콘택전극(CNT)은 제2 전극(170)의 일부 영역에 형성될 수 있다. 콘택전극(CNT)은 이후에 형성될 제2 절연층(140) 및 도메인 형성층(150)의 함입패턴(152)에 의해 노출되는 영역과 중첩되도록 위치할 수 있다.

소스전극(SE) 및 드레인전극(DE)이 형성된 후 도 5d와 같이 소스전극(SE), 드레인전극(DE) 및 제2 전극(170)을 덮도록 제2 절연층(140) 및 도메인 형성층(150)이 형성될 수 있다. 제2 절연층(140) 및 도메인 형성층(150)은 PECVD, 스핀코팅(Spin Coating), 스핀리스 코팅(Spinless Coating) 등의 방법으로 형성될 수 있다. 그리고, 상기 제2 절연층 및 도메인 형성층이 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 함입패턴(152)이 형성될 수 있다. 여기서, 함입패턴(152)은 콘택전극(CNT)과 중첩되는 영역에 위치할 수 있다.

제2 절연층(140)을 형성하는 물질의 예들은 산화 실리콘, 질화 실리콘 등을 포함할 수 있다. 도메인 형성층(150)에 포함된 물질의 예들은 포지티브형 포토레지스트 조성물 또는 네가티브형 포토레지스트 조성물 등의 유기 물질을 포함할 수 있다. 이와 다르게, 도메인 형성층(150)에 포함된 물질의 예들은 산화 실리콘, 질화 실리콘 등의 무기 물질을 포함할 수 있다.

도 5e를 참조하면, 함입패턴(152)이 형성된 도메인 형성층(150) 상에 투명 전극층(미도시)을 형성한다. 그리고 상기 투명 전극층을 패터닝하여 화소 전극(PE)을 형성한다.

화소 전극(PE)은 함입패턴(152)을 통해 콘택전극(CNT)과 접촉함으로써 박막 트랜지스터(SW)와 전기적으로 연결될 수 있다.

상기 투명 전극층에 포함된 물질의 예들은 인듐 틴 옥사이드(Indium tin oxide, ITO), 인듐 징크 옥사이드(Indium zinc oxide, IZO) 등을 포함할 수 있다.

또한, 화소 전극(PE) 상에는 제1 배향막(AL1)을 형성할 수 있다. 이 때, 제1 배향막(AL1)은 액정 분자들(310)을 수직 배향할 수 있는 수직 배향 물질을 포함할 수 있다.

도 5에 도시된 실시예는 박막 트랜지스터가 비정질 실리콘으로 반도체층이 구현된 바텀 게이트 구조인 것을 그 예로 설명하였으나, 본 발명의 실시예가 이에 한정되는 것은 아니다.

즉, 상기 박막트랜지스터가 폴리 실리콘으로 반도체층이 구현된 탑 게이트 구조로 구현될 수도 있으며, 상기 구조에 의한 실시예를 이하에서 보다 상세히 설명하도록 한다.

도 6a 내지 도 6f는 본 발명의 다른 실시예에 의한 액정표시장치의 제조방법을 나타내는 단면도다.

단, 이는 도 3a에 도시된 단면 영역 중 제1 기판의 제조 공정을 나타내는 단면도로서, 설명의 편의를 위해 게이트선 및 데이터선에 의해 구획되는 화소 영역으로 한정하여 설명한다. 이 때, 상기 화소 영역은 박막트랜지스터 영역과 투과 영역으로 나뉜다.

먼저 도 6a를 참조하면, 기판(110) 상의 박막트랜지스터 영역(SW) 상에 폴리 실리콘(Poly-Si)으로 구현되는 반도체층(430)이 형성될 수 있다.

상기 폴리 실리콘으로 이루어진 반도체층(430)은 비정질 실리콘층을 증착한 후 엑시머 레이저를 이용한 ELA(Excimer Laser Annealing)법 또는 SLS(Sequential lateral Solidification) 결정화법 또는 열처리법 또는 MILC(metal induced lateral crystallization)법 등의 결정화 공정을 진행하여 상기 비정질 실리콘층을 폴리실리콘층으로 결정화될 수 있다.

또한, 반도체층(430)은 중앙의 순수 폴리 실리콘을 포함하는 액티브 영역(430a)과 액티브 영역 양측으로 도핑된 소스/ 드레인 영역(430b)을 가질 수 있다.

도 6b를 참조하면, 반도체층(430)이 형성된 기판(110) 전면에 제1 절연층(420)이 형성될 수 있다. 반도체층(430)과 중첩되는 영역 및 투과 영역(P)에 각각 게이트 전극(GE) 및 스토리지 캐패시터의 제1 전극(160)이 형성될 수 있다.

단, 이는 투명 도전성 물질 및 저저항 금속을 순차적으로 증착한 뒤, 이를 패터닝하여 형성하는 것으로, 앞서 도 5a를 통해 설명한 바와 같이 하프톤 마스크 공정을 사용하여 마스크가 추가됨 없이 상기 게이트 전극과 제1 전극이 동시에 형성될 수 있다.

단, 이와 같이 하프톤 마스크 공정을 사용할 경우 상기 게이트 전극은 도시된 바와 같이 투명 도전성 물질(462)과 저저항의 금속(464)의 적층 구조를 가질 수 있다.

구체적으로, 기판(110) 상에 투명 도전성 물질(462) 및 저저항 금속(464)을 순차적으로 증착한 뒤, 포토 공정을 진행함에 있어 제1 전극이 형성될 영역 상에 위치하는 포토레지스터(PR)의 두께를 게이트 전극이 형성될 영역 상에 위치하는 포토레지스터의 두께보다 얇게 함으로써, 추후 노광 및 식각 공정 진행 시 게이트 전극(GE)은 투명 도전성 물질(462)과 저저항 금속(464)의 적층 구조로 이루어지나, 제1 전극(460)은 상부에 위치한 저저항의 금속이 모두 제거되므로 결과적으로는 도시된 바와 같이 투명 도전성 물질로만 구현되는 것이다.

이를 통해 마스크 공정이 추가되지 아니하고도 게이트 전극(GE)과 제1 전극(460)을 동시에 형성할 수 있다.

여기서, 상기 투명 도전성 물질의 예는 인듐주석산화물(Indium Tin Oxide; ITO), 주석산화물(Tin Oxide; TO), 인듐아연산화물(Indium Zinc Oxide; IZO), 인듐주석아연산화물(Indium Tin Zinc Oxide; ITZO) 등을 포함할 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다.

또한, 저저항 금속의 예들은 몰리브덴(Mo), 알루미늄(Al), 알루미늄니오븀(AlNd), 티타늄(Ti) 등을 포함할 수 있다. 이들은 단독 또는 혼합될 수 있다. 또한, 이들은 단일 구조 또는 적층 구조로 사용될 수 있다.

도 6c와 같이 게이트 전극(GE) 및 제1 전극(460)을 포함하는 기판 상에 제2 절연층(422)을 형성하고, 제1 전극(460)과 중첩되는 제2 절연층 상의 영역에 스토리지 캐패시터의 제2 전극(470)을 형성한다.

이 때, 제2 전극(470)은 제1 전극(460)과 같은 투명 도전성 물질로 형성될 수 있다.

즉, 본 발명의 실시예의 경우 스토리지 캐패시터의 전극으로 사용되는 제1 전극 및 제2 전극이 모두 투명 도전성 물질로 구현되므로, 이는 화소의 투과 영역(P)에 해당되는 화소전극과 중첩되도록 상기 투과 영역 전체에 대응되는 넓이로 형성될 수 있으며, 이를 통해 투과율이 저하됨을 줄이면서 충분한 정전 용량을 확보할 수 있다.

또한, 제2 전극(470)이 형성된 이후에는 도 6d에 도시된 바와 같이 소스전극(SE), 드레인전극(DE) 및 콘택전극(CNT)이 형성될 수 있다. 소스전극(SE), 드레인전극(DE) 및 콘택전극(CNT)은 스퍼터링 등의 증착방법으로 형성될 수 있다. 실질적으로 소스전극, 드레인전극 및 콘택전극은 금속물질(예를 들면, 몰리브덴(Mo), 몰리브덴 텅스텐(MoW)) 등으로 증착된 후 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 형성될 수 있다.

이 때, 소스전극(SE) 및 드레인 전극(DE)은 반도체층(430)의 소스/드레인 영역(430b)과 각각 전기적으로 연결되며, 이는 상기 소스 영역 및 드레인 영역 상에 형성된 제2 절연층(422)에 콘택홀이 형성됨을 통해 구현될 수 있다.

그리고, 드레인전극(DE)은 제2 전극(470)과 전기적으로 접촉될 수 있도록 제2 전극(470)과 일부 중첩되도록 형성될 수 있다.

다시 말하여, 소스전극(SE)을 경유하여 드레인전극(DE)으로 공급된 화소전압이 스토리지 캐패시터(Cst)에 충전될 수 있도록 드레인전극(DE)과 제2 전극(470)은 전기적으로 접속될 수 있다.

또한, 콘택전극(CNT)은 제2 전극(470)의 일부영역에 형성될 수 있다. 실제로, 콘택전극(CNT)은 이후에 형성될 제 3절연층(440) 및 도메인 형성층(450)의 함입패턴(452)에 의해 노출되는 영역과 중첩되도록 위치할 수 있다.

소스전극(SE) 및 드레인전극(DE)이 형성된 후 도 6e와 같이 소스전극, 드레인전극 및 제2 전극(470)을 덮도록 제 3절연층(440) 및 도메인 형성층(450)이 형성될 수 있다. 제 3절연층(440) 및 도메인 형성(450)층은 PECVD, 스핀코팅(Spin Coating), 스핀리스 코팅(Spinless Coating) 등의 방법으로 형성될 수 있다. 그리고, 제 3절연층(440) 및 도메인 형성층(450)이 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 함입패턴(452)이 형성될 수 있다. 여기서, 함입패턴(452)은 콘택전극(CNT)과 중첩되는 영역에 위치할 수 있다.

제 3절연층(440)을 형성하는 물질의 예로서는, 산화 실리콘, 질화 실리콘 등을 들 수 있다. 도메인 형성층(450)을 형성하는 물질의 예로서는, 포지티브형 포토레지스트 조성물 또는 네가티브형 포토레지스트 조성물 등의 유기 물질이나, 산화 실리콘, 질화 실리콘 등의 무기 물질을 들 수 있다.

이후 도 6f를 참조하면, 함입패턴(452)이 형성된 도메인 형성층(450) 상에 투명 전극층(미도시)을 형성하고, 상기 투명 전극층을 패터닝하여 화소 전극(PE)을 형성한다.

화소 전극(PE)은 함입패턴(452)을 통해 콘택전극(CNT)과 접촉함으로써 박막 트랜지스터(SW)와 전기적으로 연결될 수 있다.

상기 투명 전극층을 형성하는 물질의 예로서는, 인듐 틴 옥사이드(Indium tin oxide, ITO), 인듐 징크 옥사이드(Indium zinc oxide, IZO) 등을 들 수 있다.

또한, 화소 전극(PE) 상에는 제1 배향막(AL1)을 형성하며, 이 때, 제1 배향막(AL1)은 액정 분자들(310)을 수직 배향할 수 있는 수직 배향 물질을 포함할 수 있다.

130, 430: 반도체층 160, 460: 제1 전극
170, 470: 제2 전극 150, 450: 도메인 형성층
152, 452: 함입패턴

Claims (27)

1. 제1 기판과;
   상기 제1 기판의 제1 영역에 형성되고, 게이트 전극과, 상기 게이트 전극 및 절연층을 사이에 두고 형성되는 소스 전극 및 드레인 전극이 포함되는 박막 트랜지스터와;
   상기 제1 기판의 제2 영역에 형성되고, 투명 도전성 물질로 구현되는 스토리지 캐패시터의 제1 전극 및 제2 전극과;
   상기 스토리지 캐패시터의 제1 및 제2 전극과 중첩되어 제2 영역 상에 형성되는 화소 전극이 구비되며,
   상기 드레인 전극은 상기 스토리지 캐패시터의 제2전극과 동일층에 형성되고, 상기 스토리지 캐패시터의 제2 전극 일부영역과 중첩하도록 직접 접촉되어 전기적으로 접속되며,
   상기 스토리지 캐패시터의 제1 전극 및 제2 전극 중 적어도 하나는 상기 화소전극보다 넓은 면적으로 형성되어 비투과영역에 위치되는 블랙매트릭스 패턴과 중첩되고,
   상기 게이트 전극은 상기 제1 전극과 동일층에 형성되고,
   상기 스토리지 캐패시터의 제2 전극과 화소 전극 사이에 액정 도메인을 형성하기 위한 함입패턴을 포함하는 도메인 형성층이 형성되며, 상기 함입패턴 상에 형성된 상기 화소 전극의 면적이 상기 도메인 형성층의 평평한 영역 상에 형성된 화소 전극의 면적에 비해 넒음을 특징으로 하는 액정표시장치.
   
2. 삭제
3. 삭제
4. 제 1 항에 있어서, 상기 제1 기판과 대향하는 전면에 형성된 공통 전극을 포함하는 제2 기판과;
   상기 제1 기판과 상기 제2 기판 사이에 위치하고, 액정 도메인을 형성하는 액정 분자들을 고정시키는 반응성 메조겐(Reactive mesogen, RM)을 갖는 액정층이 포함되는 액정표시장치.
   
5. 삭제
6. 삭제
7. 제 1 항에 있어서, 상기 게이트 전극은 투명 도전성 물질 및 금속의 적층 구조로 구현되는 액정표시장치.
   
8. 삭제
9. 제 1 항에 있어서, 상기 함입패턴에 의해 노출되는 제2 전극의 영역 상에 콘택전극이 더 형성되는 액정표시장치.
10. 제 9 항에 있어서, 상기 콘택전극은 상기 박막트랜지스터의 소스전극 및 드레인전극과 동일 물질로 형성되는 액정표시장치.
11. 제 1 항에 있어서, 상기 투명 도전성 물질은 인듐주석산화물, 주석산화물, 인듐아연산화물, 인듐주석아연산화물 중 어느 하나로 구현되는 액정표시장치.
12. 제 1 항에 있어서, 상기 제1 영역은 비투과 영역이고, 상기 제2 영역은 투과 영역인 액정표시장치.
13. 제1 기판 상에 박막트랜지스터의 게이트 전극 및 스토리지 캐패시터의 제1 전극을 형성하는 단계와;
    상기 게이트 전극과 중첩되는 상부 또는 하부에 반도체층이 형성되는 단계와;
    상기 반도체층과 전기적으로 연결되는 소스 및 드레인 전극이 형성되는 단계와;
    상기 제1 전극과 중첩되는 제1 절연층 상에 스토리지 캐패시터의 제2 전극을 형성하는 단계와;
    상기 제2 전극의 일부를 노출시키는 함입패턴이 형성된 제2 절연층 및 도메인 형성층을 형성하는 단계와;
    상기 제2 전극과 중첩되는 상기 도메인 형성층 상에 화소 전극을 형성하는 단계가 포함되며,
    상기 스토리지 캐패시터의 제1 전극 및 제2 전극은 투명 도전성 물질로 형성되고,
    상기 드레인 전극은 상기 스토리지 캐패시터의 제2전극과 동일층에 형성되고, 상기 스토리지 캐패시터의 제2 전극 일부영역과 중첩하도록 직접 접촉되어 전기적으로 접속되며,
    상기 스토리지 캐패시터의 제1 전극 및 제2 전극 중 적어도 하나는 상기 화소전극보다 넓은 면적으로 형성되고,
    상기 함입패턴 상에 형성된 상기 화소 전극의 면적이 상기 도메인 형성층의 평평한 영역 상에 형성된 화소 전극의 면적에 비해 넒음을 특징으로 하는 액정표시장치의 제조방법.
14. 제 13 항에 있어서, 상기 제1 기판과 대향하는 전면에 공통 전극을 포함한 제2 기판이 위치되는 단계와;
    상기 제1 기판과 상기 제2 기판 사이에 위치하고, 액정 도메인을 구현하는 액정 분자들을 고정시키는 반응성 메조겐을 갖는 액정층이 형성되는 단계가 더 포함되는 액정표시장치의 제조방법.
15. 제 13 항에 있어서, 상기 게이트 전극 및 제1 전극은 하프톤 마스크 공정을 이용하여 동일층 상에 구현되는 액정표시장치의 제조방법.
16. 제 15 항에 있어서, 상기 게이트 전극은 투명 도전성 물질 및 금속의 적층 구조로 이루어지는 액정표시장치의 제조방법.
    
17. 삭제
18. 제 13 항에 있어서, 상기 함입패턴에 의해 노출되는 제2 전극의 영역 상에 콘택전극을 형성하는 단계가 더 포함되는 액정표시장치의 제조방법.
19. 제 18 항에 있어서, 상기 콘택전극은 박막트랜지스터의 소스전극 및 드레인전극과 동일 물질로 형성되는 액정표시장치의 제조방법.
20. 제 13 항에 있어서, 상기 투명 도전성 물질은 인듐주석산화물, 주석산화물, 인듐아연산화물, 인듐주석아연산화물 중 어느 하나로 구현되는 액정표시장치의 제조방법.
21. 비투과 영역에 위치하는 박막트랜지스터와 투과 영역에 순차적으로 위치하는 투명한 제1 전극, 절연층 및 투명한 제2 전극을 포함하는 스토리지 캐패시터 및 화소 전극을 포함하는 제1 기판;
    제1 기판과 대향하고 공통 전극을 포함하는 제2 기판; 및
    상기 제1 기판과 상기 제2 기판 사이에 위치하는 액정층을 포함하고,
    상기 투과 영역은 상기 화소 전극과 상기 공통 전극이 중첩하는 영역으로 정의되며,
    상기 박막트랜지스터는 게이트 전극과, 상기 게이트 전극 및 절연층을 사이에 두고 형성되는 소스 전극 및 드레인 전극이 포함되어 구성되고,
    상기 드레인 전극은 상기 스토리지 캐패시터의 제2전극과 동일층에 형성되고, 상기 스토리지 캐패시터의 제2 전극 일부영역과 중첩하도록 직접 접촉되어 전기적으로 접속되며,
    상기 스토리지 캐패시터의 제1 전극 및 제2 전극 중 적어도 하나는 상기 화소전극보다 넓은 면적으로 형성되고,
    상기 스토리지 캐패시터의 제2 전극과 화소 전극 사이에 액정 도메인을 형성하기 위한 함입패턴을 포함하는 도메인 형성층이 형성되며, 상기 함입패턴 상에 형성된 상기 화소 전극의 면적이 상기 도메인 형성층의 평평한 영역 상에 형성된 화소 전극의 면적에 비해 넒음을 특징으로 하는 액정표시장치.
22. 제 21 항에 있어서, 상기 화소 전극은 투명한 도전성 물질을 포함하고, 상기 제1 전극 및 상기 제2 전극 중 적어도 하나와 중첩하여 스토리지 캐패시터와 함께 캐패시턴스를 형성하는 액정표시장치.
23. 제 21 항에 있어서, 상기 제1 기판의 아래에 위치하는 백라이트를 더 포함하고,
    상기 백라이트로부터 입사되어 상기 투과 영역 내에서 상기 제1 기판, 상기 액정층 및 상기 제2 기판을 통과한 광의 투과율은 80% 내지 99.5%인 액정표시장치.
24. 제 23 항에 있어서, 상기 절연층은 실리콘 질화물 및 실리콘 산화물로 이루어지는 그룹에서 선택된 적어도 하나를 포함하는 막으로 이루어지는 액정표시장치.
25. 제 24 항에 있어서, 상기 제1 전극의 두께는 150Å 내지 1500 Å이고,
    상기 절연층의 두께는 400Å 내지 6000Å이고,
    상기 제2 전극의 두께는 150Å 내지 1500 Å인 액정표시장치.
    
26. 삭제
27. 제 21 항에 있어서, 상기 액정표시장치의 사이즈는 11인치 이하인 액정표시장치.

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