KR101278441B1 - 일 단계 도핑공정을 이용한 ｅｗｔ 태양전지의 제조방법 - Google Patents

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Abstract

본 발명은 선택적 에미터 EWT 태양전지의 제조방법에 관한 것으로, 상세하게, 본 발명에 따른 태양전지의 제조방법은 a) 레이저를 이용하여 p형 반도체 기판의 서로 대향하는 두 표면을 관통하도록 비아 홀을 형성하는 단계; b) 상기 반도체 기판의 상기 두 표면 중 일 표면에 반사방지막을 형성하고, 상기 일 표면의 대향면에 패시베이션막을 형성하는 단계; c) 상기 비아 홀의 상기 대향면측 개구부와 접한 반도체 표면이 노출되도록 상기 패시베이션막을 부분적으로 제거하는 단계; 및 d) n형 불순물의 존재 하에 상기 반도체 기판을 열처리하여, 상기 반도체 기판에 상기 n형 불순물을 도핑하는 단계;를 포함하여 수행되는 특징이 있다.

Description

일 단계 도핑공정을 이용한 ＥＷＴ 태양전지의 제조방법{Fabrication Method of Emitter Wrap Through Solar Cell Using One―step Doping Process}
본 발명은 EWT 태양전지의 제조방법에 관한 것으로, 상세하게는 수광면 도핑, 비아홀 도핑 및 후면 도핑이 단일한 도핑 공정으로 모두 이루어지는 선택적 에미터 EWT 태양전지의 제조방법에 관한 것이다.
실리콘 태양전지는 1950년대부터 개발되었으나, 1980년대에 마이크로 엘렉트로닉스에서 사용하기 시작한 실리콘 산화막을 이용한 실리콘 표면 페시베이션(passivation) 기술을 통해 기판 표면의 결함을 감소시키고 이로 인한 전압 및 전류의 대폭적인 증대를 통해 본격적인 고효율 태양전지 시대가 도래하게 되었다.
가장 일반적인 태양전지인 반도체 기반 무기 태양전지의 효율에 영향을 미치는 요소는 크게 세 가지로 구분된다.
태양전지의 효율을 높이기 위한 첫 번째 요소로, 태양전지는 빛의 흡수를 극대화 할 수 있는 구조로 디자인 되어야 한다. 이를 위해 결정질 실리콘 태양전지는 표면을 요철 형태로 조직화(texturing) 하여 반사율을 낮추고 있다. 우리가 보는 태양전지의 표면은 짙은 청색을 나타내고 있는데 이는 반사방지막을 코팅하여 빛이 최대한 태양전지 내부로 입사하려는 목적이다. 또한 전극의 면적을 최소화하여 수광면적을 최대한 확보하여야 한다.
태양전지의 효율을 높이기 위한 두 번째 요소로, 빛의 흡수를 최대한 높이더라도 내부에서 빛에 의해 여기된 전자와 정공이 바닥상태로 떨어지면 전력을 생산할 수 없다. '캐리어'라고 부르는 전자와 정공의 수명은 기판의 불순물 및 표면의 결함에 의해 재결합되어 소멸되기 때문에 고순도 실리콘을 사용하거나 불순물을 제거하는 게더링 공정 및 표면의 결함을 제거하는 부동태화(passivation) 공정을 통해 캐리어의 수명을 최대한 높여주어야 재결합되기 전에 표면 전극으로 이동하여 전기를 발생시킬 수 있는 것이다. 현재 태양전지의 표면결함을 감소시키는 페시베이션인 실리콘나이트라이드 층은 반사방지막을 겸하고 있는데 이는 원가절감에서 매우 유리한 공정이기 때문이다.
태양전지의 효율을 높이기 위한 세 번째 요소로, 태양전지는 전기 소자이기 때문에 캐리어의 이동 및 외부전극과의 접촉 과정에서 각종 전기적인 저항손실을 최소화할 수 있는 전극배치 및 소재 선정 등의 고려가 필요하다. 특히 어골(fish bone) 형태의 표면전극은 빛 가림손실(shading loss)은 최소화하면서 전기 전도도는 증대시켜야 하기 때문에 소자 특성에 따른 선폭 및 전극 갯수 등의 최적화가 요구된다.
태양전지 시장의 주력제품인 결정질 실리콘 태양전지의 고효율 기술에 있어, 가장 주목 받는 기술 중 하나가 후면전극(back contact) 태양전지이다. 후면전극 태양전지 기술 중의 하나인 EWT(emitter wrap-through) 태양전지는 태양광에 의해 생성된 캐리어를 전면 및 후면에서 모두 수집이 가능하기 때문에 n-형의 고품위 기판을 사용하는 IBC(Interdigitated back contact) 태양전지와 달리 대한민국 공개특허 제2006-0035657호와 같이 p-형의 저품위 기판으로도 고효율이 가능한 태양전지이다.
EWT 태양전지는 전면에서 수집된 캐리어가 도핑된 비아홀을 통해 후면으로 전달되고 후면 에미터에서 전극과 연결되기 때문에 직렬저항을 낮추기 위해서는 비아홀 및 후면 에미터의 도핑농도를 전면 수광면보다 높게 하는 선택적 에미터의 구현이 요구된다.
일반 표준형 태양전지와 마찬가지로 도핑 레벨을 이원화하기 위해서는 두 번의 도핑 공정이 요구되나 이는 공정 비용의 증가 및 기판의 열화에 의한 효율저하를 수반하기 때문에 한 번의 도핑공정을 통한 선택적 에미터 공정 개발이 요구되고 있다.
대한민국 공개특허 제2006-0035657호
상술한 문제점을 해결하기 위한 본 발명의 목적은 단일한 도핑 공정으로 도핑 레벨이 서로 상이한 수광면의 도핑, 비아홀의 도핑 및 후면의 도핑이 이루어지는 EWT 태양전지의 제조방법을 제공하는 것이다.
본 발명에 따른 EWT 태양전지의 제조방법은 a) 레이저를 이용하여 p형 반도체 기판의 서로 대향하는 두 표면을 관통하도록 비아 홀을 형성하는 단계; b) 상기 반도체 기판의 상기 두 표면 중 일 표면에 반사방지막을 형성하고, 상기 일 표면의 대향면에 패시베이션막을 형성하는 단계; c) 상기 비아 홀의 상기 대향면측 개구부와 접한 반도체 표면이 노출되도록 상기 패시베이션막을 부분적으로 제거하는 단계; 및 d) n형 불순물의 존재 하에 상기 반도체 기판을 열처리하여, 상기 반도체 기판에 상기 n형 불순물을 도핑하는 단계;를 포함하여 수행되는 특징이 있다.
상세하게, 상기 a) 단계에서, 다수개의 비아 홀이 서로 이격 형성되며, 상기 c) 단계에서, 상기 패시베이션막은 띠 형상으로 부분 제거되어, 둘 이상의 상기 대향면측 개구부가 상기 패시베이션막의 부분 제거에 의해 띠 형상으로 노출된 반도체 표면 영역에 위치하는 특징이 있다.
상기 b) 단계의 반사방지막 및 상기 패시베이션막은 각각 반도체 산화물, 반도체 질화물, 알루미나, 티타니아 또는 이들의 적층박막인 특징이 있다.
상기 반사방지막의 두께는 10 내지 30nm이며, 상기 패시베이션막의 두께는 30 내지 100nm이며, 상기 d) 단계의 도핑에 의해, 상기 일 표면에 면 저항이 50Ω/square ~ 100 Ω/square의 전면 에미터층이 형성되며, 상기 비아 홀에는 면 저항이 10Ω/square ~ 50 Ω/square의 비아홀 에미터가 형성되며, 상기 c) 단계에 의해 노출된 반도체 표면에는 면 저항이 10Ω/square ~ 50 Ω/square의 후면 에미터가 형성되는 특징이 있다.
특징적으로, 본 발명에 따른 EWT 태양전지의 제조방법은 상기 d) 단계 후, e) 상기 비아 홀의 상기 대향면측 개구부를 덮도록 전극 물질을 도포 또는 증착하고 열처리하여 n형 전극을 형성하고, 펀치 스루(punch through) 현상에 의해 상기 패시베이션막을 관통하여 상기 반도체 기판과 접속하는 p형 전극을 형성하는 단계;를 더 포함하여 수행되는 특징이 있다.
보다 특징적으로, 상기 p형 전극의 형성은 상기 패시베이션막 상부로, 열처리에 의해 상기 패시베이션막을 관통하여 상기 반도체 기판과 접속하는 제1전극을 형성하는 단계; 상기 제1전극 상부로 상기 패시베이션막을 관통하지 않으며 상기 제1전극을 덮는 제2전극을 형성하는 단계; 및 상기 제1전극 및 제2전극이 형성된 반도체 기판을 열처리하여, 펀치 스루(punch through) 현상을 통해 상기 제1전극 및 제2전극 중 제1전극만을 선택적으로 상기 반도체 기판과 접속시키는 단계;를 포함하여 수행되는 특징이 있다.
본 발명에 따른 태양전지의 제조방법은 최소한의 공정으로, 서로 상이한 도핑 레벨을 갖는 선택적 에미터 구조의 EWT 태양전지의 제조가 가능한 특징이 있으며, 단일한 도핑 공정에 의해 수광면의 전면 에미터, 비아홀 에미터 및 후면 에미터가 형성되어, 공정 비용 및 시간을 단축할 수 있으며 기판의 열화에 의한 효율저하가 방지되는 특징이 있으며, 비아홀 및 후면 에미터는 고농도로 도핑되어, 비아홀의 직렬 저항 감소 및 후면 에미터의 접촉저항이 낮아 높은 개방전압(open circuit voltage) 및 충실도(fill factor)가 증가되는 특징이 있으며, 전면 수광면의 전면 에미터는 저농도로 도핑되어 쉘로우 정션(shallow junction)에 의한 단파장 흡수율을 증가시켜 전류가 증대되는 특징이 있다.
도 1은 본 발명에 따른 태양전지 제조방법의 공정을 도시한 일 공정도이며,
도 2는 본 발명에 따른 태양전지 제조방법의 공정을 도시한 다른 공정도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 200 : 반사방지막
300 : 패시베이션막
1 : 비아홀 2 : 전면 에미터
3 : 비아홀 에미터 4 : 후면 에미터
5 : n형 전극 7, 8 : p형 전극
이하 첨부한 도면들을 참조하여 본 발명에 따른 EWT 태양전지의 제조방법을 상세히 설명한다. 다음에 소개되는 도면들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 제시되는 도면들에 한정되지 않고 다른 형태로 구체화될 수도 있으며, 이하 제시되는 도면들은 본 발명의 사상을 명확히 하기 위해 과장되어 도시될 수 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
이때, 사용되는 기술 용어 및 과학 용어에 있어서 다른 정의가 없다면, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 통상적으로 이해하고 있는 의미를 가지며, 하기의 설명 및 첨부 도면에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 설명은 생략한다.
도 1은 본 발명에 따른 EWT 태양전지의 제조방법을 도시한 일 공정도로, 도 1에 도시한 바와 같이, 본 발명에 따른 제조방법은 a) 레이저를 이용하여 p형 반도체 기판(100)의 서로 대향하는 두 표면을 관통하도록 비아 홀(1)을 형성하는 단계; 상기 비아 홀(1)이 형성된 반도체 기판(100)의 상기 두 표면 중 일 표면에 반사방지막(200)을 형성하고, 상기 일 표면의 대향면에 패시베이션막(300)을 형성하는 단계; c) 상기 비아 홀(1)의 상기 대향면측 개구부와 접한 반도체 표면이 노출되도록 상기 패시베이션막(300)을 부분적으로 제거하는 단계; 및 d) n형 불순물의 존재 하에 상기 반도체 기판(100)을 열처리하여, 상기 반도체 기판(100)에 상기 n형 불순물을 도핑하는 단계;를 포함하여 수행되는 특징이 있다.
상세하게, 상기 반도체 기판(100)은 실리콘(Si), 게르마늄 또는 실리콘게르마늄(SiGe)을 포함하는 4족 반도체 기판; 갈륨비소(GaAs), 인듐인(InP) 또는 갈륨인(GaP)을 포함하는 3-5족 반도체 기판; 황화카드뮴(CdS) 또는 텔루르화아연(ZnTe)을 포함하는 2-6족 반도체 기판; 또는 황화납(PbS)을 포함하는 4-6족 반도체기판;을 포함한다.
결정학적으로, 상기 반도체 기판은 단결정체, 다결정체 또는 비정질 기판을 포함한다.
상기 a) 단계는 레이저를 이용하여 반도체 기판(100)의 대향하는 두 표면, 바람직하게, 태양광을 수광하는 수광면과 상기 수광면의 대향면인 후면을 관통하는 비아 홀(1)을 형성하는 단계이다. 상기 비아 홀(1)의 직경은 30μm 내지 100μm인 것이 바람직하다.
상기 a) 단계에서 상기 반도체 기판(100)에는 서로 이격 배열된 다수개의 상기 비아 홀(1)이 형성될 수 있음은 물론이다.
상세하게, 도 2에 도시한 바와 같이, n형 핑거 전극이 위치할 영역에 서로 이격되어 2차원 배열된 비아 홀(1a)이 형성되며, 바람직하게 다수개의 n형 핑거 전극을 연결하는 n형 버스 바 전극이 위치할 영역에도 다수개의 비아 홀(1b)이 형성되는 것이 바람직하다.
레이저 조사에 의한 비아 홀(1)을 형성 단계는 반도체 기판(100)에 열손상(thermal damage)이 수반되기 때문에 비아 홀(1) 형성 공정 후, 손상된 영역을 제거하기 위한 에칭공정(damage removal etching)이 수반되는 것이 바람직하다.
상기 비아 홀(1)이 형성된 반도체 기판(100)에는 비아 홀(1)이 관통하는 두 표면 중 일 표면에 반사방지막(200)을 형성하고, 상기 비아 홀(1)이 관통하는 두 표면 중 다른 한 표면에 패시베이션막(300)을 형성하는 단계가 수행된다.
상기 반도체 기판(100)의 일 표면에 형성되는 상기 반사방지막(200)은 태양전지 내부로 수광된 빛이 태양전지 외부로 다시 빠져나가는 것을 방지하는 역할 및 상기 반도체 기판(100) 표면에서 전자의 트랩 싸이트(trap site)로 작용하는 표면 결함을 부동태화(passivation)시키는 역할을 모두 수행하는 막을 의미한다.
상기 반사 방지 작용 및 부동태화 작용이 단일한 물질에 의해 수행되는 경우와 같이 상기 반사방지막(200)은 단층박막일 수 있으며, 상기 반사 방지 작용 및 부동태화 작용이 서로 다른 물질에 의해 수행되는 경우, 상기 반사방지막(200)은 서로 다른 물질 층이 적층된 다층박막일 수 있다.
또한, 상기 반사 방지 작용 및 부동태화 작용이 단일한 물질에 의해 수행되는 경우에도, 상기 반사 방지 작용을 극대화 시키며 효과적으로 결함을 부동태화 시키기 위해, 상기 반사방지막(200)은 서로 다른 물질 층이 적층된 다층박막일 수 있다.
바람직하게, 상기 반사방지막(200)은 반도체 산화물, 반도체 질화물, 질소를 함유하는 반도체 산화물, 수소를 함유하는 반도체 질화물, Al2O3, MgF2, ZnS, MgF2, TiO2 및 CeO2에서 선택된 어느 하나의 단일 막 또는 이들에서 선택된 둘 이상의 막이 적층된 다층막일 수 있다.
실리콘 태양전지의 일예로, 단층박막의 반사방지막(200)은 실리콘 나이트라이드막, 수소를 함유하는 실리콘 나이트라이드막 또는 실리콘 옥시나이트라이드막일 수 있으며, 다층박막의 반사방지막(200)은 실리콘 옥사이드, 실리콘 나이트라이드, Al2O3, MgF2, ZnS, MgF2, TiO2 및 CeO2에서 둘 이상 선택된 막이 적층된 적층 박막을 포함한다.
상기 반도체 기판(100)의 다른 일 표면에 형성되는 상기 패시베이션막(300)은 상기 반도체 기판(100) 표면에서 전자의 트랩 싸이트(trap site)로 작용하는 표면 결함을 부동태화(passivation)시키는 역할을 수행하는 막을 의미한다.
바람직하게, 상기 패시베이션막(300)은 반도체 산화물, 반도체 질화물, 질소를 함유하는 반도체 산화물, 수소를 함유하는 반도체 질화물, 알루미나, 티타니아 또는 이들의 적층박막을 포함한다.
실리콘 태양전지의 일예로, 상기 패시베이션막(300)은 실리콘 나이트라이드막, 수소를 포함하는 실리콘 나이트라이드막, 실리콘 옥사이드막, 알루미나막 또는 실리콘 옥시나이트라이드막일 수 있으며, 다층박막의 패시베이션막(300)은 실리콘 나이트라이드막, 수소를 포함하는 실리콘 나이트라이드막, 실리콘 옥사이드막, 알루미나막, 실리콘 옥시나이트라이드막 및 티타니아에서 선택된 둘 이상의 막이 적층된 적층박막을 포함한다.
본 발명의 제조방법에 있어, 상기 반사방지막(200) 및 상기 패시베이션막(300)은 상기 d) 단계의 불순물 도핑 시, 불순물의 확산을 억제하여 반도체 기판(100)에 도핑되는 불순물의 농도를 제어하는 역할을 수행한다.
보다 상세하게, 상기 반사방지막(200)은 반사방지 및 표면 결함의 부동태화 역할과 함께, 도핑공정에서 태양전지의 일면에 쉘로우 에미터가 형성될 수 있도록 n형 불순물이 부분적으로 확산되는 확산방지의 역할을 수행하며, 상기 패시베이션막(300)은 표면 결함의 부동태화 역할과 함께, 도핑공정에서 n형 불순물의 확산을 방지하여, 상기 부분에칭에 의해 노출된 반도체 표면에만 n형 불순물이 고 농도로 도핑되는 패턴된(패시베이션막의 부분 에칭에 의한 패턴임)후면 에미터를 형성하는 역할을 수행한다.
상기 반사방지막(200) 및 상기 d) 단계의 열처리에 의해, 반도체 기판(100)의 일 표면에 그 표면층으로 면 저항이 50Ω/square ~ 100 Ω/square의 전면 에미터층을 형성하기 위해, 상기 반사방지막(200)의 두께는 10 내지 30nm인 특징이 있다.
상기 패시베이션막(300)은 상기 d) 단계의 열처리 시 반도체 기판(100)의 후면에 n형 불순물이 도핑 되지 않도록 그 두께가 30 내지 100 nm로 제어되는 것이 바람직하다.
상기 반사방지막(200) 및 상기 패시베이션막(300)은 반도체 패시베이션 공정에서 통상적으로 사용하는 박막 형성 방법을 사용하여 형성될 수 있으며, 일예로, 물리적 증착(PVD), 화학적 증착(CVD), 플라즈마 증착(PECVD) 및 열적 증착(thermal evaporation)에서 하나 이상 선택된 방법으로 형성될 수 있으며, 또한 잉크 혹은 페이스트를 이용한 일반적인 인쇄공정에 의해 형성될 수 있다.
상기 b) 단계에서 반사방지막(200) 및 패시베이션막(300)을 형성한 후, 수광면의 후면에 n형 에미터를 형성하기 위해, 상기 패시베이션막(300)을 부분적으로 에칭 제거하는 단계(c) 단계)가 수행된다.
상기 패시베이션막(300)은 상기 수광면인 후면에 노출된 상기 비아 홀(1)의 개구부(1a)와 접하는 반도체 표면이 노출되도록 부분 에칭된다. 상세하게, 도 2에 도시한 바와 같이, 상기 반도체 기판(100)에는 n형 핑거 전극의 형성을 위해, 일정 배열로 서로 이격 형성된 다수개의 비아홀(1)이 형성되며, 종 또는 횡으로 일직선상이 위치한 상기 후면의 비아홀 개구부(1a)들이 상기 패시베이션막(300)의 부분 에칭에 의해 띠 형상으로 노출되는 단일한 반도체 표면에 위치하도록, 상기 패시베이션막(300)은 띠 형상(310)으로 부분 에칭되며, 동일 선상에 있는 모든 비아홀 개구부(1a)와 인접한 반도체 표면 영역이 노출되도록 서로 이격된 다수개의 띠 형상으로 상기 패시베이션막(300)이 부분 에칭된다.
일 예로, n형 핑거 전극의 형성을 위한 비아홀 개구부(1a)가 MxN(M, N은 각각 2 이상의 자연수임) 매트릭스 형태로 배열 형성된 경우, M개의 비아홀 개구부(1a)를 연결하는 띠 형상의 에칭 영역(310)이 N개 존재하게 된다. 이때, 상기 띠 형상의 에칭 영역(310) 각각에 n형 핑거 전극이 형성되게 된다.
n형 핑거 전극 형성을 위해, 상기 일직선상에 위치한 비아홀 개구부(1a)별로 띠 형상으로 상기 패시베이션막(300)이 부분 에칭되는데, 이때, 상기 부분 에칭되는 띠 형상의 영역(310)의 일단이 서로 연결되도록 상기 띠 형상의 영역(310)들을 관통하는 또 다른 띠 형상(320)으로 상기 패시베이션막(300)의 부분에칭이 수행될 수 있음은 물론이다. 상기 또 다른 띠 형상(320)의 에칭 영역에는 상기 n형 핑거 전극을 연결하는 n형 버스바 전극이 형성되게 된다. 이때, 상술한 바와 같이, 상기 n형 버스바 전극이 형성될 영역에도 비아 홀(1b)이 형성될 수 있음은 물론이다.
일직선상에 위치한 상기 비아홀 개구부(1a)들이 단일한 띠 형상(310)으로 노출된 반도체 표면에 위치하도록 상기 패시베이션막(300)을 에칭함에 따라, 상기 노출된 반도체 표면에는 고농도의 n형 불순물이 도핑되며 후면 에미터를 형성하게 된다. 상기 노출된 반도체 표면(후면 에미터)에 전극 물질이 도포됨에 따라 n형 전극이 형성되며, 상기 띠 형상의 영역(310)들을 관통하는 또 다른 띠 형상(320)에 전극 물질이 도포됨에 따라 다수개의 n형 전극들이 서로 전기적으로 연결되는 공통전극(버스바 전극)이 형성되게 된다.
상기 비아홀 개구부(1a, 1b)와 접하는 후면 에미터 형성을 위한 띠 형상(310)의 부분 에칭 영역의 폭은 비아홀 직경을 기준으로 3 내지 4배인 것이 바람직하다.
상기 패시베이션막(300)의 부분 에칭은 반도체 공정에 통상적으로 사용되는 레이저 어블레이션, 기계적 스크라이빙 또는 에칭 페이스트의 도포에 의해 수행될 수 있다.
이후, 비아홀(1)이 형성되고, 수광면에 반사방지막(200)이 형성되며, 상기 수광면의 대향면인 후면에 패시베이션막(300)이 형성되고, 상기 패시베이션막(300)의 부분에칭이 수행된 후, 반도체 기판(100)에 열 에너지를 가하여 n형 불순물을 반도체 기판(100)에 도핑시키는 단계가 수행된다.
상세하게, 기체상의 POCl3, P2O5 및 PH3에서 하나 이상 선택된 물질인 n형 불순물을 불활성 기체의 캐리어 가스와 혼합하여 공급하고, 상기 반도체 기판(100)을 800˚C 내지 900˚C의 온도로 10분 내지 60분 동안 열처리 하여 상기 n형 불순물을 상기 반도체 기판(100)에 도핑한다. 이때, 도핑 열처리에 의해 생성된 포스포실리케이트 글라스(glass)와 같은 불순물 막을 제거하는 단계가 수행될 수 있음은 물론이다.
상기 d) 단계의 도핑 열처리에 의해, 반도체 표면이 노출된 상기 비아 홀(1)에는 면 저항이 10 Ω/square 내지 50 Ω/square의 비아홀 에미터가 형성되며, 상기 c) 단계에 의해 노출된 반도체 표면에는 면 저항이 10 Ω/square 내지 50 Ω/square의 후면 에미터가 형성되며, 상기 반사방지막(200) 하부의 반도체 기판(100)의 일 표면에는 면 저항이 50Ω/square ~ 100 Ω/square의 전면 에미터층이 형성되는 특징이 있다.
상술한 바와 같이, 본 발명에 따른 제조방법은 선택적 에미터 EWT 태양전지의 제조 시, 수광면의 반사방지막(200) 및 후면의 패시베이션막(300)을 형성하고, 이를 이용하여 단일한 도핑 공정을 통해 서로 다른 도핑 레벨을 갖는 에미터층(선택적 에미터 구조)을 형성하는 특징이 있다.
이때, 상술한 바와 같이, 상기 반사방지막(200) 및 상기 패시베이션막(300)은 상기 d) 단계의 열처리에 의해 서로 다른 특정 레벨의 도핑 농도로 반도체 기판(100)의 일부 영역들이 도핑 되도록 그 두께가 제어되는 특징이 있다.
이에 따라, 상기 d) 단계의 열처리 후, 태양광의 반사방지 및 반도체 기판(100)의 부동태화를 위해 최적의 조성 및 두께를 갖도록 상기 반사방지막(200) 또는 상기 패시베이션막(300)을 제거하거나 추가 증착하는 형성 단계가 다시 수행될 수 있음은 물론이다.
보다 상세하게, 상기 d) 단계의 열처리 후, 상기 b) 단계의 반사방지막(200) 상부로, 반도체 산화물, 반도체 질화물, 질소를 함유하는 반도체 산화물, 수소를 함유하는 반도체 질화물, Al2O3, MgF2, ZnS, MgF2, TiO2 및 CeO2에서 선택된 어느 하나의 단일막 또는 이들에서 선택된 둘 이상의 막이 적층된 다층막을 더 형성하는 단계(반사방지막 재형성단계)가 수행될 수 있으며, 상기 패시베이션막(300) 상부로 반도체 산화물, 반도체 질화물, 질소를 함유하는 반도체 산화물, 수소를 함유하는 반도체 질화물 및 티타니아에서 선택된 어느 하나의 단일막 또는 이들에서 선택된 둘 이상의 막이 적층된 다층막을 더 형성하는 단계(패시베이션막 재형성단계)가 더 수행될 수 있다. 이때, 상기 반사방지막 재형성 단계 또는 패시베이션막 재형성단계는 이미 형성된 반사방지막 또는 패시베이션막과 동일한 물질을 형성하여 막의 두께를 증가시키거나, 이미 형성된 반사방지막 또는 패시베이션막과 상이한 물질의 막을 더 형성시키는 것을 포함한다.
본 발명에 따른 태양전지의 제조방법은 도 3에 도시한 바와 같이, 상기 d) 단계 후, e) 상기 비아 홀(1)의 후면(수광면의 대향면) 개구부를 덮도록 전극 물질을 도포 또는 증착하여 n형 전극(5, n형 핑거 전극)을 형성하고, 펀치 스루(punch through) 현상에 의해 상기 패시베이션막(300)을 관통하여 상기 반도체 기판(102)과 접속하는 p형 전극(7 및 8, p형 핑거 전극)형성하는 단계;를 더 포함하는 특징이 있다.
상기 n형 전극(5)은 도전성 잉크의 인쇄 및 열처리에 의해 형성되는 것이 바람직하며, 상기 도전성 잉크는 은(Ag), 구리(Cu), 티타늄(Ti), 금(Au), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 납(Pb), 팔라듐(Pd) 및 이들의 합금을 포함한 금속 입자를 함유하는 것이 바람직하며, 은을 함유하는 것이 더 바람직하다.
상기 p형 전극(7,8)은 상기 패시베이션막(300) 상부로 열처리 시 상기 패시베이션막(300)을 관통하는 제1전극 물질을 도포하여 제1전극(6)을 형성하는 제1전극 인쇄단계, 상기 제1전극(6) 상부로, 상기 제1전극(6)을 덮도록 열처리시 상기 반사방지막을 관통하지 않는 제2전극 물질을 도포하여 제2전극(7)을 형성하는 제2전극 인쇄단계 및 상기 제1전극(6) 및 제2전극(7)이 형성된 반도체 기판(100)을 열처리하여, 펀치 스루(punch through) 현상을 통해 상기 제1전극(6) 및 제2전극(7) 중 제1전극(6)만을 선택적으로 상기 반도체 기판(100)과 접속시키는 선택적 접속 단계를 포함하여 수행되는 특징이 있다.
상기 패시베이션막(300)을 관통하는 제1전극(6)은 제1전극의 물질이 상기 반사방지막과 계면반응하여, 상기 제1전극의 물질이 상기 반도체 기판과 물리적으로 접촉하게 됨을 의미하며, 펀치 스루(punch through) 현상에 의해 제1전극의 물질이 p형 반도체 기판(100)과 접촉하게 됨을 의미한다. 상기 펀치 스루 현상과 관련된 구체적인 메커니즘에 대해서는 J. Hoomstra, et al., 31st IEEE PVSC Florida 2005를 참고한다.
상기 제1전극(6)은 전도성 금속물질 및 상기 패시베이션막(300)을 에칭하는 유리 프릿을 함유하는 제1잉크를 인쇄하여 형성되며, 상기 제1잉크에 함유된 전도성 금속 물질은 은(Ag), 구리(Cu), 티타늄(Ti), 금(Au), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 납(Pb), 팔라듐(Pd) 및 이들의 합금에서 하나 또는 둘 이상 선택된 물질을 들 수 있으며, 낮은 용융점 및 우수한 전기전도도 측면에서 은, 구리, 니켈, 알루미늄 또는 이들의 합금인 것이 바람직하다. 상기 제1잉크에 함유되어 상기 반사방지막을 에칭하는 유리 프릿은 산화납을 함유하는 납 유리, 산화비스무트 및 산화붕소를 함유하는 무연 유리를 사용할 수 있다. 상기 납 유리계 프릿의 일예로, PbO-SiO2-B2O3-Al2O3 유리 프릿, PbO-SiO2-B2O3-Al2O3-ZrO2 유리 프릿, PbO-SiO2-B2O3-Al2O3-ZnO 유리 프릿 또는 PbO-SiO2-B2O3-Al2O3-ZnO-TiO2 유리 프릿을 들 수 있으며, 상기 무연 유리계 프릿으로, Bi2O3-ZnO-SiO2-B2O3-Al2O3 유리 프릿, Bi2O3-SrO-SiO2-B2O3-Al2O3 유리 프릿, Bi2O3-ZnO-SiO2-B2O3-La2O3-Al2O3 유리 프릿, Bi2O3-ZnO-SiO2-B2O3-TiO2 유리 프릿, Bi2O3-SiO2-B2O3-SrO 유리 프릿 또는 Bi2O3-SiO2-B2O3-ZnO-SrO 유리 프릿을 들 수 있다. 이때, 상기 납 유리 또는 상기 무연 유리는 Ta2O5, Sb2O5, HfO2, In2O3, Ga2O3, Y2O3 및 Yb2O3에서 하나 또는 둘 이상 선택되는 첨가제를 더 함유할 수 있다. 상기 제1전극(6)은 3 내지 5 중량%의 상기 납 유리 또는 무연 유리를 함유하는 것이 바람직하다.
상술한 바와 같이, 상기 제1전극(6) 및 제2전극(7) 중, 제2전극(7)은 패시베이션막(300)을 관통하지 않고 상기 제1전극(6)만이 선택적으로 패시베이션막(300)을 관통하여 기판과 접속하게 되는데, 상기 제2전극(7)이 상기 패시베이션막(300)을 관통하지 않는다는 의미는 제2전극(7)의 물질이 상기 패시베이션막(300)과 계면반응하지 않음을 의미하며, 열에너지가 가해진 경우에도 상기 제2전극(7) 물질에 의한 상기 패시베이션막(300)의 펀치 스루가 발생하지 않음을 의미한다.
상기 제2전극(7)은 전도성 금속물질 및 상기 패시베이션막(300)과 반응하지 않는 유리 프릿을 함유하는 제2잉크를 인쇄하여 형성되며, 상기 제2잉크에 함유된 전도성 금속 물질은 은(Ag), 구리(Cu), 티타늄(Ti), 금(Au), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 납(Pb), 팔라듐(Pd) 및 이들의 합금에서 하나 또는 둘 이상 선택된 물질을 들 수 있으며, 상기 제2잉크에 함유된 유리 프릿은 상기 패시베이션막(300)을 에칭하지 않는 유리 프릿으로, B, Bi 및 Pb를 함유하지 않는 통상의 실리카계 또는 포스페이트계 유리인 것이 바람직하다. 보다 바람직하게, 상기 제2전극(7)에 함유된 유리 프릿은 상기 제1전극(6)에 함유된 유리 프릿의 유리화온도(Tg)를 기준으로 1.2~2배의 유리화온도를 가지며 B, Bi 및 Pb를 함유하지 않는 실리카계 또는 포스페이트계 유리인 것이 바람직하다.
상기 실리카계 유리 프릿은 망목형성 성분을 SiO2로 하여, Li2O, Na2O, K2O, MgO, CaO, BaO, SrO, ZnO, Al2O3, TiO2, ZrO2, Ta2O5, Sb2O5, HfO2, In2O3, Ga2O3, Y2O3 및 Yb2O3에서 하나 또는 둘 이상 선택된 물질을 함유하며, 상기 포스페이트계 유리 프릿은 P2O5-V2O5인 바나듐-포스페이트계 유리 또는 P2O5-ZnO-Sb2O3인 징크-안티모니-포스페이트계 유리이며, 상기 포스페이트계 유리 프릿은 K2O, Fe2O3, Sb2O3, ZnO, TiO2, Al2O3 및 WO3에서 하나 또는 둘 이상 선택된 물질을 함유하는 것이 바람직하다. 이때, 상기 제2전극(7)은 3 내지 5중량%의 상기 실리카계 또는 포스페이트계 유리를 함유하는 것이 바람직하다.
상기 제1전극(6)은 도트 형상 또는 미세 라인 형상일 수 있다. 상세하게, 상기 제1전극(6)이 도트 형상인 경우, 상기 제1전극(6)은 일직선상 서로 이격 배열된 다수개의 도트로 이루어진 구조를 일 단위체로 하여, 둘 이상의 상기 단위체가 일정거리 서로 이격되어 배열된 구조인 것이 바람직하며, 상기 둘 이상의 단위체는 서로 평행하도록 이격되어 배열된 것이 더욱 바람직하다.
상기 제1전극(6)이 도트 형상인 경우, 상기 제2전극(7)은 서로 이격 배열된 다수개의 띠 형상이며, 상기 띠는 둘 이상의 상기 도트를 연결하는 특징이 있다.
상기 제1전극(6)의 도트 직경은 30μm 내지 300μm인 것이 바람직하며, 상기 도트 직경은 펀치 스루에 의해 안정적으로 반도체 기판(100)과의 접속이 이루어지며 패시베이션막(300)의 손상을 최소화하는 크기이다.
상기 제1전극(6)이 미세 라인인 경우, 상기 제1전극(6)은 서로 평행하게 이격 배열된 다수개의 띠 형상이며, 상기 제2전극(7)은 상기 제1전극(6)을 구성하는 띠 각각을 감싸는 다수개의 띠 형상인 것이 바람직하다.
미세 라인인 띠 형태를 갖는 상기 제1전극(6)은 그 폭(W1)이 30μm 내지 300μm인 것이 바람직하다. 상기 제1전극(6)의 폭은 펀치 스루에 의해 연속적인 라인 형상으로 상기 반도체 기판과 접속되며 패시베이션막(300)의 손상을 최소화하는 크기이다. 이때, 상기 제2전극(7)의 폭은 제1전극이 도트 형상인 경우와 유사하게 30μm 내지 300μm인 것이 바람직하다.
상기 제1전극(6) 상부로 형성되어, 상기 도트 형상 또는 미세 라인형상의 제1전극(6)을 덮는 띠 형상의 제2전극(7)은 그 폭(W2)이 50μm 내지 1,000μm인 것이 바람직하다. 반도체 기판과 국부적 미세 접촉을 이루는 제1전극(6)에 의해 증가하는 저항을 낮출 수 있는 폭으로, 상세하게 제1전극(6) 및 제2전극(7)으로 이루어진 전극이 3~6x10-6Ωcm의 저항을 가질 수 있는 폭이다.
상기 패시베이션막(300) 상부로, 상술한 상기 제1전극(6) 및 상기 제1전극(6)을 덮는 제2전극(7)을 인쇄한 후, 펀치 쓰루에 의해 상기 제1전극(6)만을 선택적으로 상기 반도체 기판(100)과 접속시키기 위한 열처리가 수행된다.
이때, 상기 p형 전극의 인쇄 및 n형 전극의 인쇄가 수행된 후, 단일한 열처리를 통해 상기 p형 전극(8,7) 및 n형 전극(5)이 제조되는 것이 바람직하다. 상기 p형 전극(8,7) 및 n형 전극(5) 형성을 위한 열처리는 100 내지 1,000℃ 온도에서 수행되는 것이 바람직하다.
도 4는 미세 라인 형태로 제1전극이 형성되고, 상기 제1전극을 덮도록 제2전극이 형성된 p형 전극(8,7) 및 패시베이션막(300)의 부분에칭 영역에 형성된 n형 전극(5)의 형상을 도시한 일 예로, 도 4에 도시한 바와 같이, 상기 n형 전극(5)은 일직선상에 위치하는 비아 홀 개구부(1a)를 연결하는 띠 형상을 가지며, n형 공통전극(10, n형 버스바 전극)에 의해 다수개의 상기 띠 형상의 n형 전극(5)의 일단이 서로 연결된다. 상기 p형 전극(8,7)은 서로 인접하는 두 n형 전극(5) 사이에 위치하며, p형 공통전극(20, p형 버스바 전극)에 의해 다수개의 상기 p형 전극(8,7)의 일단이 서로 연결된다. 이에 따라, 각각의 공통 전극에 의해 일단이 서로 연결된 빗살 형태로 p형 또는 n형 전극이 형성되며, p형 전극(8,7) 및 n형 전극이 서로 맞물려있는 인터디지테이트 구조(interdigitated structure) 또는 어골구조(Fish bone structure)로 반도체 기판(100)의 후면에 전극이 형성된 것이 바람직하다.
p형 전극(6 및 7)과 마찬가지로, 상기 p형 공통전극(20) 또한, 다수개의 제1전극(6)의 일 단을 연결하는 제1공통전극(21) 및 상기 제1공통전극(21) 상부에 상기 제1공통전극을 덮도록 형성되는 제2공통전극(22)을 포함하는 것이 바람직하다.
상기 p형 공통전극(20)은 상기 p형 전극(6 및 7)과 유사하게 펀치 스루(punch through) 현상을 통해 상기 제1공통전극(21) 및 제2공통전극(22) 중 제1공통전극(21)만을 선택적으로 펀치-스루 현상에 의해 상기 반도체 기판(100)과 접속하는 특징이 있다. 상기 제1공통전극(21)은 상기 제1전극(6) 물질과 유사한 물질을 도포하여 형성될 수 있으며, 제2공통전극(22)은 상기 제2전극(7)과 유사한 물질을 도포하여 형성될 수 있다.
상기 n형 공통전극(10)과 상기 p형 공통전극(20)은 상기 e) 단계의 n형 전극(5) 및 p형 전극(6 및 7)의 인쇄 단계에서 형 전극(5) 및 p형 전극(6 및 7)의 형성과 유사한 방법을 이용하여 형성될 수 있으며, 상기 n형 전극(5), p형 전극(6 및 7), 상기 n형 공통전극(10) 및 상기 p형 공통전극(20)이 인쇄에 의해 형성된 후, 상기 선택적 펀치-스루를 위한 열처리가 수행되는 것이 바람직하다.
본 발명에 따른 태양전지의 제조방법에 있어, 상기 비아 홀(1) 형성 단계(a) 단계)전, 반도체 기판(100)을 식각하여 표면에 미세 요철을 형성하는 표면 조직화(texturing) 단계가 더 수행될 수 있다. 상기 식각은 건식 또는 습식 식각을 포함하며, 상기 조직화된 표면은 역 피라미드형상의 미세 요철이 다수개 배열된 표면을 포함한다.
또한, 본 발명에 따른 태양전지의 제조방법에 있어, 상기 반사방지막(200) 및 패시베이션막(300) 형성 단계(b) 단계) 전, 수광면에 대향하는 후면에 p형 불순물을 함유하는 도핑액을 도포하고 p형 불순물 도핑액이 도포된 반도체 기판을 열처리하여 상기 반도체 기판(100)의 후면에 후면 전계를 형성하는 BSF(back surface field) 표면층을 제조하는 단계가 더 수행될 수 있으며, 상기 p형 전극의 제1전극 및 제2전극 중, 제1전극만의 선택적 펀치 쓰루에 의해, 상기 제1전극이 상기 반도체 기판(100)의 후면에 형성된 BSF 영역과 전기적, 물리적으로 접속될 수 있음은 물론이다.

Claims (10)

  1. a) 레이저를 이용하여 p형 반도체 기판의 서로 대향하는 두 표면을 관통하도록 비아 홀을 형성하는 단계;
    b) 상기 반도체 기판의 상기 두 표면 중 일 표면에 반사방지막을 형성하고, 상기 일 표면의 대향면에 패시베이션막을 형성하는 단계;
    c) 상기 비아 홀의 상기 대향면측 개구부와 접한 반도체 표면이 노출되도록 상기 패시베이션막을 부분적으로 제거하는 단계;
    d) n형 불순물의 존재 하에 상기 반도체 기판을 열처리하여, 상기 반도체 기판에 상기 n형 불순물을 도핑하는 단계; 및
    e) 상기 비아 홀의 상기 대향면측 개구부를 덮도록 전극 물질을 도포 또는 증착하고 열처리하여 n형 전극을 형성하고, 펀치 스루(punch through) 현상에 의해 상기 패시베이션막을 관통하여 상기 반도체 기판과 접속하는 p형 전극을 형성하는 단계;
    를 포함하며,
    상기 p형 전극의 형성은
    상기 패시베이션막 상부로, 열처리에 의해 상기 패시베이션막을 관통하여 상기 반도체 기판과 접속하는 제1전극을 형성하는 단계;
    상기 제1전극 상부로 상기 패시베이션막을 관통하지 않으며 상기 제1전극을 덮는 제2전극을 형성하는 단계; 및
    상기 제1전극 및 제2전극이 형성된 반도체 기판을 열처리하여, 펀치 스루(punch through) 현상을 통해 상기 제1전극 및 제2전극 중 제1전극만을 선택적으로 상기 반도체 기판과 접속시키는 단계;를 포함하는 EWT 태양전지의 제조방법.
  2. 제 1항에 있어서,
    상기 a) 단계에서, 다수개의 비아 홀이 서로 이격 형성되며,
    상기 c) 단계에서, 상기 패시베이션막은 띠 형상으로 부분 제거되어, 둘 이상의 상기 대향면측 개구부가 상기 패시베이션막의 부분 제거에 의해 띠 형상으로 노출된 반도체 표면 영역에 위치하는 것을 특징으로 하는 EWT 태양전지의 제조방법.
  3. 제 1항에 있어서,
    상기 b) 단계의 반사방지막 및 상기 패시베이션막은 각각 반도체 산화물, 반도체 질화물, 알루미나, 티타니아 또는 이들의 적층박막인 것을 특징으로 하는 EWT 태양전지의 제조방법.
  4. 제 2항에 있어서,
    상기 반사방지막의 두께는 10nm내지 30nm이며, 상기 패시베이션막의 두께는 30 내지 100nm인 것을 특징으로 하는 EWT 태양전지의 제조방법.
  5. 제 3항에 있어서,
    상기 d) 단계의 도핑에 의해,
    상기 일 표면에 면 저항이 50Ω/square ~ 100 Ω/square의 전면 에미터층이 형성되며, 상기 비아 홀에는 면 저항이 10Ω/square ~ 50 Ω/square의 비아홀 에미터가 형성되며, 상기 c) 단계에 의해 노출된 반도체 표면에는 면 저항이 10Ω/square ~ 50 Ω/square의 후면 에미터가 형성되는 것을 특징으로 하는 EWT 태양전지의 제조방법.
  6. 삭제
  7. 삭제
  8. 제 1항에 있어서,
    상기 제1전극은 도트 또는 라인 형상인 것을 특징으로 하는 EWT 태양전지의 제조방법.
  9. 제 1항에 있어서,
    상기 제1전극은 직경이 30μm 내지 300μm인 도트 형상 또는 폭이 30μm 내지 300μm인 라인 형상인 것을 특징으로 하는 EWT 태양전지의 제조방법.
  10. 제 8항에 있어서,
    상기 제2전극은 도트 또는 라인 형상의 제1전극을 덮는 띠 형상인 것을 특징으로 하는 EWT 태양전지의 제조방법.
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