KR101266002B1 - 건식 적층 세라믹 커패시터 제조방법 - Google Patents
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Abstract
본 발명은 건식 방법을 이용한 적층 세라믹 커패시터 (Multi-Layer Ceramics Capacitor)의 제조방법에 관한 것이다. 개시된 본 발명은 웨이퍼 기판을 이용하여 MLCC를 제조하는 방법으로써, 웨이퍼 준비 단계, 내부 전극과 유전층의 횟수를 지정하는 단계, 웨이퍼를 식각하는 단계, 내부 전극 형성 단계, 유전층을 형성하는 단계, 내부 전극과 유전층의 형성을 반복적으로 실시하는 적층 단계, 웨이퍼의 뒷면을 연마하는 단계, 적층된 웨이퍼를 칩(Chip) 형태로 절단하는 단계, 절단된 칩의 모서리를 연마하는 단계 및 칩의 외면에 외부 전극을 형성하는 단계를 포함한다.
본 발명은 건식 방법만으로 내부전극과 유전층을 형성하는 방식이므로, 기존의 슬러리 형태의 습식 공정에서 반드시 필요로 하는 고온 소결 공정에 기인한 층간 계면의 불량을 제거할 수 있으며, 또한 원자층 증착 방식을 사용하므로 정밀한 두께 조절이 가능하고, 박막이 치밀하여 고품질의 캐패시터의 제조가 가능하다.
본 발명은 건식 방법만으로 내부전극과 유전층을 형성하는 방식이므로, 기존의 슬러리 형태의 습식 공정에서 반드시 필요로 하는 고온 소결 공정에 기인한 층간 계면의 불량을 제거할 수 있으며, 또한 원자층 증착 방식을 사용하므로 정밀한 두께 조절이 가능하고, 박막이 치밀하여 고품질의 캐패시터의 제조가 가능하다.
Description
본 발명은 건식 적층 세라믹 커패시터 제조방법에 관한 것으로서, 상세하게는 유전층을 형성하는 단계에서 챔버전환에 의하여 증착공정을 달리하거나 유전체 재료를 달리하여 복합 유전층을 형성하는 것을 특징으로 하는 건식 적층 세라믹 커패시터 제조방법에 관한 것이다.
일반적으로 콘덴서 혹은 커패시터는 두 개의 도체판 사이에 절연체 또는 유전체를 두어 전하를 축적하는 축전기로서, 적층 세라믹 커패시터인 MLCC(Multi Layer Ceramic Capacitor)는 정전용량 증대와 크기의 소형화를 위하여 유전체층과 전극면적을 소형 박막으로 다층화한 칩 타입(chip type)의 커패시터이다. 이러한 MLCC는 리드 인덕턴스가 적어 고주파 특성이 좋아 주로, TV, VCR, PC, 자동차 전장품, 이동통신기기, 디지털 AV기기, 컴퓨터 등의 전자기기에서 DC-blocking, By-passing, 커플링 등의 다양한 용도로 사용된다. 또한, MLCC는 세트 동향과 밀접한 연관을 갖고 발전을 거듭하고 있는데, 최근들어 이동통신기기를 중심으로 한 세트기기 소형화에 따라 더욱 빠르게 발전하고 있고, 정전용량도 유전체층 박층화와 다층화, 유효면적의 확대, 재료개선 등으로 증가하고 있다.
종래의 습식 방식을 통한 MLCC 제조방법의 일례를 도 1을 참고로 살펴보면, 유전체시트를 생성하는 제1 단계(100), 유전체시트의 상단에 스크린 프린팅 방식을 통한 내부전극 패턴을 인쇄하고 내부전극이 인쇄된 박막을 적층 압착하는 제2 단계(200) 및 고온에서 소결 공정을 통하여 MLCC를 제조하는 제3 단계(300)를 포함한다. 이와 같은 습식방법은 원료를 슬러리 형태로 만들어 일정한 두께로 캐리어 필름위에 흘려보내기 위하여 닥터 블레이드(Doctor blade)방법이 사용된다.
닥터 블레이드방법은 파우더 (powder)를 제조하는 것부터 시작된다. 파우더는 일정 기본조성을 가진 출발원료 물질을 증류수와 함께 혼합시킨 다음 특정 온도에서 일정시간 동안 하소(calcination)시키는 공정에 의해 제조된다. 제조된 파우더에 성형성 증대를 위해 PVA등의 바인더(binder)가 첨가되어 슬러리(slurry)상태로 만들어진 후 세라믹 그린 시트(ceramic green sheet)로 캐스팅(casting)된다. 이후, Ni, Ag, Pd, Pt등의 알맞은 내부전극(internal electrode)이 시트 위에 스크린 프린트되고 이를 겹쳐 포개어 압착한다. 일정온도(약 400∼500℃)로 승온시켜 바인더(binder)를 태우고 일정한 칩 형태 크기의 절단 공정을 거치고 다시 고온의 일정온도로 소결된 후 양쪽 면에 최종 외부전극이 부착되어 MLCC가 제조된다.
상기와 같은 종래의 제조방법에 의해 제작된 MLCC는 현재 전자기기가 소형화, 경량화, 대용량화 됨에 따라 적층 세라믹 콘덴서의 용량이 증가되는 추세에 있기 때문에 적층되는 적층시트의 더욱더 세밀한 박막화와 다층화가 불가피하다.
닥터 블레이드 방식으로 형성된 유전체시트가 다층구조로 적층되는 소결공정은 많은 결함을 발생시킬 수 있으며, 또한 일정한 두께의 유전층을 얻기가 힘들다는 단점이 있다.
상기와 같은 습식방법의 고용량 MLCC의 제조에 따른 유전체시트의 박막화 및 적층화 공정에서는 다음과 같은 문제가 발생한다.
MLCC의 내부전극이 인쇄된 유전체 시트를 적층 압착하여 MLCC를 형성하는 경우, 유전체 시트에 내부전극이 인쇄된 부분과 내부전극이 인쇄되지 않은 곳에는 두께 단차가 형성된다. 이와 같은 두께 단차는 유전체 시트를 여러 장 적층시키는 경우에 두드러지게 나타난다. 즉, 내부전극이 인쇄되어 있는 부분은 내부전극의 두께로 인해 내부전극이 인쇄되어 있지 않은 곳보다 그 두께가 두껍게 형성된다. 따라서, 적층된 유전체시트를 압착시키더라도 내부전극이 인쇄되어 있는 부분은 내부전극의 두께로 인해 볼록한 형태를 이루게 된다. 이렇게 볼록한 형태는 MLCC를 전자기기 등에 실장 시키는 경우 픽업불량을 발생시키는 주요원인이 된다. 그리고, 상기 닥터 블레이드(Doctor Blade) 방식에 의한 테입 캐스팅(Tape Casting)의 경우 그 두께의 편차가 심하며, 적층 이후 소결의 공정에서도 크랙(crack)이 발생하여 내부전극에 결함을 갖는 문제점이 있다.
또한, 고용량의 커패시터를 만들려면 전극판의 면적을 증가하거나, 전극판 사이에 유전체의 유전율이 높은 재료를 사용하던가, 동일한 유전물질의 경우 전극판 사이의 거리 즉 유전막의 두께가 얇아야 한다. 그런데, 상기와 같은 제품의 소형화 때문에 전극 면적은 좁아지고 기존의 슬러리를 사용하는 습식 방법에서는 원재료인 슬러리의 단위 입자 크기가 크기 때문에 고용량의 커패시터를 달성하는데 한계가 있다. 이러한 문제점을 개선하고자 하는 MLCC 제조방법으로는 특허문헌 1 내지 특허문헌 2에 제시되어 있다.
종래의 방법에 의한 MLCC는 유전율이 높은 유전원료를 사용하는 방법이 주로 사용 되고 있으나, 이러한 재료 역시 슬러리 방식이므로 소결 공정이 필수적이기 때문에 막이 치밀하지 못하고 새로운 유전율 재료의 기술 한계 상황에 이르렀다. 다른 방법으로 유전층의 적층수를 증가시키고 있으나 이는 공정수의 많아지기 때문에 원가 상승뿐만 아니라 생산성도 많이 저하되는 실정이다.
본 발명은 종래기술의 문제점을 해결하기 위한 것으로서, 적층되는 MLCC의 유전층을 복수개의 증착챔버를 전환하면서 서로 다른 증착방식에 의해 형성시킴으로써, 습식 공정에서 고온 소성 공정에 기인한 각 층간 계면의 불량을 제거할 수 있는 건식 적층 세라믹 커패시터 제조방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 변경되는 증착 방식을 통해 유전박막을 형성하고, 스퍼터링 방식을 통해 내부 금속전극을 형성함으로써, 막이 치밀하고 단단하여 외부의 환경 변화에 강한 고품질 MLCC 제조하는 건식 적층 세라믹 커패시터 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 유전층에 원자층 증착을 실시함으로써, 막의 단위 입자크기가 슬러리를 사용하는 것보다 상당히 작기 때문에 박막화를 통한 고용량 커패시터의 제조에 용이한 건식 적층 세라믹 커패시터 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 고저항 기판을 사용하고 웨이퍼의 표면을 일정 부분 식각하여 내부전극의 표면적을 증가시키켜 고용량의 커패시터를 제조하는 건식 적층 세라믹 커패시터 제조방법을 제공하는데 있다.
상기의 해결하고자 하는 과제를 위한 본 발명에 따른 적층 세라믹 커패시터 제조방법은, 건식 적층 세라믹 커패시터의 제조를 위한 웨이퍼를 준비하는 제1 단계, 정전용량을 확보하기 위하여 상기 웨이퍼 상에 적층될 내부전극과 유전층의 적층수를 지정하는 제2 단계, 표면적을 증가시키기 위하여 웨이퍼의 상면을 소정의 패턴으로 식각하는 제3 단계, 식각된 웨이퍼 표면에 내부전극을 형성하는 제4 단계, 내부전극 상부에 복수의 유전층을 증착하는 제5 단계, 상기 제2 단계에서 지정된 횟수만큼 상기 제4 단계와 제5 단계를 반복적으로 적층하는 제6 단계, 제품의 두께를 조절하기 위하여 적층이 완료된 웨이퍼의 뒷면을 소정의 두께로 연마하는 제7 단계, 연마된 웨이퍼를 칩 형태로 절단하는 제8 단계, 절단된 칩의 모서리를 연마하는 제9 단계 및 상기 칩의 양 측면에 외부전극을 형성하는 제10 단계를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예로서, 웨이퍼는 누설전류를 방지하기 위하여 적어도 1 kΩ의 고저항 기판인 것을 특징으로 하는 한다.
본 발명의 바람직한 실시예로서, 제3 단계의 웨이퍼 식각은 습식방법으로 하되, 실리콘 웨이퍼의 경우는 수산화 칼륨의 식각용액을 사용하고, 글래스나 쿼츠 웨이퍼의 경우는 불산을 사용하는 것을 특징으로 한다.
본 발명의 바람직한 실시예로서, 내부전극은 리프트오프(lift-off) 방법으로 구리 또는 알루미늄을 증착하여 형성하는 것을 특징으로 한다.
본 발명의 바람직한 실시예로서, 제5 단계의 복수의 유전층 증착은, 원자층 증착챔버(ALD)에서 내부전극상에 유전층을 증착한 후, 상기 웨이퍼를 트랜스퍼 챔버를 통하여 화학기상 증착챔버(CVD)로 이송하여 유전층을 더 증착하고, 다시 상기 원자층 증착챔버에서 유전층을 증착하는 것을 특징으로 한다.
본 발명의 바람직한 실시예로서, 제5 단계의 복수의 유전층은 알루미나, 지르코니아, 티타니아, 티탄산 스트론튬 산화물 중 어느 하나 또는 2가지 이상의 유전체의 복합층으로 구성되는 것을 특징으로 한다.
본 발명의 바람직한 실시예로서, 원자층 증착 챔버에서는 알루미나가 증착되고, 화학기상 증착챔버에서는 지르코니아가 증착되는 것을 특징으로 한다.
본 발명의 바람직한 실시예로서, 유전층 증착의 전구체로서 알루미나는 MPTMA (Metyl Pyrrolidine Tri-Methyl Aluminium), 지르코니아는 TEMAZ (Tetrakis EthylMethylAmino Zirconium), 티타니아는 TIP (Titanium-IsoPropoxide), 티탄산스트론튬 산화물의 스트론튬은 Sr(iPr3Cp)2를 사용하고 각각의 산화 매체로써 산소를 사용하는 것을 특징으로 한다.
상기와 같은 본 발명에 따른 건식 적층 세라믹 커패시터 제조방법은 적층되는 MLCC의 유전층을 복수개의 증착챔버를 전환하면서 서로 다른 증착방식에 의해 형성시키므로써, 습식이 아닌 원자층 증착(ALD; Atomic Layer Deposition) 방식과 스퍼터링 방식을 통한 건식 방식을 사용한 적층으로 습식공정에서 반드시 필요로 하는 고온 소결 공정에 기인한 각 층간 계면의 불량을 제거할 수 있고, 막이 치밀하고 단단하여 외부의 환경 변화에 강한 고품질 MLCC 제조방법을 제공하는 효과를 가지고 있다.
또한, 본 발명에 따른 커패시터 제조방법은 내부전극으로 고가인 Ag, Ag-Pd, Pt 금속 등을 저가인 구리(Cu)나 알루미늄(Al)으로 대체 가능한 효과를 얻을 수 있다.
도 1은 종래 MLCC의 제조방법의 일례를 설명하는 플로우차트.
도 2는 본 발명의 일 실시예에 따른 커패시터 제조방법의 플로우차트.
도 3은 상기 도 2에 의한 웨이퍼 식각 설계도를 설명하는 설명도.
도 4는 본 발명에 따른 원자층 증착에 대한 사이클 그래프.
도 5는 본 발명에 따른 증착챔버들을 개략적으로 도시한 설명도.
도 2는 본 발명의 일 실시예에 따른 커패시터 제조방법의 플로우차트.
도 3은 상기 도 2에 의한 웨이퍼 식각 설계도를 설명하는 설명도.
도 4는 본 발명에 따른 원자층 증착에 대한 사이클 그래프.
도 5는 본 발명에 따른 증착챔버들을 개략적으로 도시한 설명도.
이하, 본 발명에 따른 건식 적층 세라믹 캐패시터 제조방법의 바람직한 실시 예를 첨부된 도면을 참조하여 설명한다.
도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있으므로 명세서 전반에 걸친 기술사상으로 해석되어야 한다.
또한, 하기 실시예는 본 발명의 권리범위를 한정하는 것이 아니라 본 발명의 청구범위에 제시된 구성요소의 예시적인 사항에 불과하며, 본 발명의 명세서 전반에 걸친 기술사상에 포함되고 청구범위의 구성요소에서 균등물로서 치환 가능한 구성요소를 포함하는 실시예는 본 발명의 권리범위에 포함될 수 있다.
본 발명의 일 실시예로 기재되는 MLCC는 제조하는 방법상 원자층 증착(Atomic Layer Depositon)방식과 스퍼터(sputter) 방식 그리고 열처리를 통한 건식 방법만을 통한 MLCC 제작방법이라고 볼 수 있다.
도 2는 본 발명의 일 실시예에 따른 커패시터 제조방법의 플로우차트이고, 도 3은 상기 도 2에 의한 웨이퍼 식각 설계도이다. 도 4는 원자층 증착에 대한 사이클 그래프이다. 도 5는 본 발명에 따른 증착챔버들을 개략적으로 도시한 설명도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 건식 적층 세라믹 커패시터 제조방법은 웨이퍼 상에서 건식방법을 이용한 다층 증착을 통하여 고품질의 MLCC(Multi-Layer Ceramics Capacitor)를 제조하는 방법으로서, 웨이퍼를 준비하여 세척하는 제1 단계(S1), 내부전극패턴 및 유전층의 적층수를 조절하기 위한 적층횟수를 지정하는 제2 단계(S2), 웨이퍼를 식각하는 제3 단계(S3), 내부전극패턴을 형성하는 제4 단계(S4), 내부전극패턴의 상부에 복수의 증착방식으로 복수의 유전층을 증착하는 제 5단계(S5), 상기 제4 단계(S4)와 제 5단계(S5)를 반복적으로 수행하여 적층시키는 제6 단계(S6), 웨이퍼의 뒷면을 연마하는 제7 단계(S7), 전극패턴과 유전층이 적층된 시트 웨이퍼를 칩(Chip) 형태로 절단하는 제8 단계(S8), 절단된 칩의 모서리를 연마하는 제9 단계(S9), 칩의 외면에 외부전극을 형성하는 제10 단계(S10)을 포함한다.
본 발명의 건식 적층 세라믹 커패시터 제조방법에 사용된 장치는 도 5에 도시된 바와 같이 각 챔버 모듈이 클러스터를 형성하고 트랜스퍼 모듈을 통하여 웨이퍼(1)가 챔버 모듈간에 이동이 되도록 구성되어 있다. 즉, 전극을 증착하는 스퍼터챔버(2), 원자층 증착챔버(atomic layer deposition: ALD, 3), 화학기상 증착챔버(CVD, 4), 열처리(annealing)를 위한 열처리 챔버(5), 스퍼터 챔버(2), 원자층 증착챔버(3), 화학기상 증착챔버(4), 히터챔버(5) 사이에서 웨이퍼의 이송을 담당하는 트랜스퍼(Transfer) 챔버(6)로 구성된다.
원자층 증착(ALD)은 CVD(Chemical Vapor Depostion)과 마찬가지로 화학반응물질을 기체상태로 공급하나 반응물질을 펄스 형태로 공급하는 것이 특징이다. 즉, 유동상태에서 정화 기체(purge gas)에 의해 반응물질이 서로 격리되어 원자단위로 증착(layer-by-layer)되는 나노 박막 증착 기술로서, CVD 보다 낮은 온도(500 ℃ 이하)에서 원자층을 형성할 수 있는 기술이다. ALD는 자기 제한적 반응특성을 가지고 있어 등방 공정(conformal process)이 가능하므로 균일하고 정밀한 막 두께를 제어할 수 있다. 막 두께의 제어는 펄스를 계수하여 cycle 단위로 구현할 수 있다. ALD 증착속도는 200~400 ℃ 반응온도에서 1Å/cycle 가 보통이며 각 cycle은 2~3초 정도이다.
한편, CVD(Chemical Vapor Deposition)증착은 원료를 기체로 공급하여, 기상 또는 기판표면에 있어서의 화학반응에 의하여 박막을 형성하는 기술로써 다른 박막형성 방법에 비해 광범위하고 다양한 박막형성이 가능하며 SiO2, Si3N4 로 시작해서 다양한 재료로 확대되고 있다. CVD증착은 외부와 차단된 반응실 안에 기판을 넣고 기체를 공급하여 열, 플라즈마, 빛, 또는 임의의 에너지에 의하여 열분해를 일으켜 기판의 성질을 변화시키지 않고 박막을 증착할 수 있다.
본 발명의 일 실시예에 따른 건식 적층 세라믹 커패시터 제조방법을 구체적으로 설명한다.
제1 단계의 웨이퍼(또는 기판) 준비단계(S1)에서는 웨이퍼 자체가 가지고 있는 전도성을 최소화 하여 누설전류 방지 등 커패시터의 전기적 안정성을 확보하기 위하여 최소 1 kΩ 이상의 자체 저항을 가지는 고저항 웨이퍼를 사용하는 것이 바람직하다. 고저항 웨이퍼로는 실리콘 웨이퍼, 글래스(glass) 웨이퍼, 쿼츠(quartz) 웨이퍼 등을 사용할 수 있다.
제2 단계의 적층 횟수 지정 단계(S2)에서는 원하는 정전용량을 확보하기 위하여 내부전극과 유전층을 여러 번 반복 적층하게 되는데, 이러한 반복적인 실시 횟수를 증착하기 전에 미리 지정하게 된다. ALD 방식을 통한 적층은 그 두께 생성의 속도가 낮아서 성막의 두께가 낮다는 단점이 있어 원하는 막 두께를 얻기 위해서는 사이클(cycle)의 횟수를 많이 반복적으로 실시하여 성막층을 형성 및 그 두께를 제어할 수 있다. 통상 유전체층으로서 역할을 하기에 100회 이상의 사이클이 필요하다.
제3 단계(S3)의 웨이퍼 식각단계에서는 도 3에 도시된 바와 같이 정전용량을 증가시키기 위하여 웨이퍼의 표면적을 넓히는 방법으로서 미리 설계된 일정한 패턴에 따라 웨이퍼를 식각한다. 이때, 패턴의 형태는 식각 부분(10)과 식각을 하지 않는 부분(20)이 반복되는 형태를 예시하였으나 이에 한정하지 않고 그루브(groove), 요철(embossing) 등 다양한 형태로 형성할 수 있다.
이때, 선택적인 식각을 하기 위하여 일반적인 사진 식각 방법을 사용하며, PR(photo resist) 도포, 노광, 현상의 공정으로 PR 패터닝을 하고 이후 미리 준비된 용액으로 식각을 하고 PR 제거를 하여 완성한다. 이 공정에서 식각 용액은 웨이퍼의 종류에 따라 다른데, 실리콘 웨이퍼의 경우 식각 용액으로써, 수산화 칼륨(KOH)이 주로 사용되며, 글래스나 쿼츠 웨이퍼의 경우는 불산(HF)이 주로 사용된다. 이때 사용하는 용액은 식각하는 양에 따라 적당히 희석하여 사용한다. 습식 식각 외에 플라즈마를 이용한 건식 식각 등이 사용될 수 있다.
제4 단계(S4)의 내부전극패턴 형성공정은 식각이나 선택적 적층공정을 이용한다. 식각공정은 웨이퍼 전면에 금속층을 형성하고 전극이 형성될 부분을 PR 등으로 마스킹하고 나머지 부분의 금속층을 식각으로 제거하는 방법이다. 선택적 적층공정은 식각으로 제거하기 어려운 금속(금, 구리 등)을 사용할 때 사용하는 공정으로서 전극이 형성될 부분을 개방하고 그 외의 부분을 PR이나 유전체로 마스킹하여 금속을 증착하고 PR이나 유전체를 제거하면 증착된 금속도 같이 제거되는 방법이다. 이때 증착된 금속이 전극부분과 그 외의 부분이 불연속이 되어 쉽게 제거될 수 있도록 역경사 패턴(negative slope)이 형성되는 것이 핵심기술이다. 리프트오프 방법은 PR 도포하는 단계, 역경사를 갖도록 PR을 패터닝하는 단계, 전면에 전극 금속막을 증착하는 단계, 습식 방법에 의해 PR과 PR상에 증착된 금속막을 제거하는 단계의 순서로 진행된다.
본 발명의 바람직한 실시예로서, 내부전극은 웨이퍼 또는 유전층 상에 스퍼터링 방식에 의해 구리(Cu)을 800 ~ 1000 Å 두께로 증착되어 형성된다. 이때, 종래의 내부전극으로 사용되는 Ag, Ag-Pd 금속이 구리(Cu)로 대체됨으로써 적층 커패시터의 생산원가가 절감되어 최종 제품인 적층 커패시터의 가격 경쟁력을 높일 수 있다. 또한 가격이 저렴한 알루미늄(Al)을 사용할 수 있다.
본 발명의 바람직한 실시예로서 누설전류 등을 방지하기 위하여 식각된 표면층에 산화막 등의 절연막을 증착하고 절연막상에 내부전극을 형성할 수 있다.
제5 단계(S5)에 따른 유전층 증착공정에는 내부전극 상부에 유전층을 증착하는 공정으로서 ALD 또는 CVD 방법을 사용한다. ALD 방식을 통한 적층은 그 두께 생성의 속도가 낮아서 성막의 두께가 낮다는 단점이 있어 전기적으로 안정적인 막 두께를 얻기 위해서는 100회 이상의 사이클이 필요하고, 적층속도가 낮으므로 생산성이 저하된다. 이러한 단점을 극복하기 위하여 본 발명에서는 ALD 증착챔버와 CVD 증착챔버를 전환해가면서 원자층 증착 (ALD)와 화학 기상 증착(CVD)을 포함한 복수의 증착 방식을 이용하여 복수의 유전층을 형성하는 공정을 포함한다.
본 발명의 일 실시예로서, 내부전극 상부에 ALD챔버를 통해 먼저 원자층 증착하고 증착속도가 빠른 CVD 챔버를 통해 CVD로 유전층을 형성하는 방식을 사용할 수 있다. 박막의 품질이 ALD가 우수하므로 내부전극과 접합을 하는 부분은 ALD로 증착을 하고 필요한 두께의 유전층은 CVD 챔버에서 증착을 하며, 다시 내부전극 형성을 위하여 ALD 챔버에서 유전층을 증착시킨 후 스퍼터 챔버로 이송하여 구리를 증착하는 과정을 반복한다. 웨이퍼의 이송은 외기에 노출되지 않도록 트랜스퍼챔버를 통하여 이송되고 필요에 따라 CVD와 ALD의 증착 순서를 변경할 수 있다.
유전체는 물질에 따라 그 특성이 다르므로 복합층으로 구성하여 전기적 특성을 상호 보완하는 방법을 사용할 수 있다. 예를 들어 하부에 알루미나(alumina, aluminum oxide)를 먼저 증착하고 티타니아(titnia, titanium oxide)를 증착한 후 마지막으로 다시 알루미나를 증착하는 방법은 알루미나의 누설전류 특성이 우수한 점을 이용하여 상부와 하부에 증착을 하고, 내전압 특성을 보완하기 위하여 내전압 특성이 우수한 티타니아를 중간에 증착하는 방법이다.
본 발명의 일 실시예에 따른 유전층의 전구체(Precursor)로서의 유기금속화물을 사용한다. 알루미나 전구체로는 MPTMA (Metyl Pyrrolidine Tri-Methyl Aluminium)을 사용하고, 지르코니아(zirconia, zirconium oxide)의 전구체로서는 TEMAZ (Tetrakis Ethyl Amino Zirconium)을 사용할 수 있으며, 티타니아의 전구체로는 TIP(Titanium Isopropoxide)을 사용할 수 있고, 티탄산스트론튬 산화물(TiSrO3)의 스트론튬 전구체로서는 Sr(iPr3Cp)2를 사용할 수 있다. 물론, 각각 산화막들의 산화제 전구체로서는 산소가 사용된다.
이와 같은 본 발명의 실시예에 의하면 건식 방법만으로 금속 전극막과 유전막이 증착됨으로써 습식공정에서 반드시 필요로 하는 소결공정 생략에 따라 소결 공정시 발생하는 막 수축에 의한 각 층간 계면의 불량을 제거하고, 정밀한 두께의 박막의 형성이 가능하다. 그리고 내부전극과 유전층의 증착을 미리 지정한 회수만큼 실시하여 적층하게 된다.
원자층 증착 방법의 순서는 웨이퍼 기판 가열 후, 산화제 소스(source)인 산소 유입, 질소 가스 퍼지(purge), 유전막 소스(source)가스 공급, 질소 가스 퍼지(purge)의 순서로 진행되며 일련의 공정이 도 4와 같이 하나의 사이클(cycle)을 구성하게 된다.
원자층 증착은 온도 조절이 가능한 진공 챔버 내에서 이루어지며, 사용하는 막의 전구체인 반응기체가 원자층 증착챔버에 공급된 후, 표면에서 원자층의 반응성을 통한 증착에 의해 이루어진다. 이때 열 반응이 필요한 화학 기상 증착(CVD)은 고온(400℃ 이상)을 필요로 하는 반면에, 원자층 증착 방식은 고온을 필요로 하지 않는다는(300℃ 이하) 장점이 있다.
성장된 박막은 표면의 상태를 좋게 하고, 막질의 전기적인 특성을 좋게 하기 위하여 열처리 챔버(annealing chamber)(5)에서 열처리 과정을 거친다. 열처리 챔버는 온도상승 조건이 25℃/sec 정도로 구성되어 있으며, 400~600 ℃ 온도까지 상승시킨 후, 질소(N2) 주입한 상태에서 소정의 시간동안 열처리를 가할 수 있다.
제6 단계(S6)에서는 최종제품의 정전용량을 맞추기 위하여 제2 단계에서 지정된 횟수로 제5 단계를 반복 적층한다.
제7 단계(S7)에서는 커패시터의 최종 두께를 맞추기 위하여 적층이 완료된 웨이퍼의 뒷면을 연마한다. 연마장치로는 래핑(lapping) 장치, CMP 장치, 또는 폴리싱(polishing) 장치 등을 사용할 수 있다.
제8 단계(S8)에서는 쏘잉(sawing) 장치 등을 이용하여 일정한 칩(chip) 형태로 절단을 한다.
제9 단계(S9)에서는 절단 시 발생한 날카로운 모양의 칩 모서리 부분을 부드럽게 하여 전기적인 충격을 완화하고 내부전극을 노출하여 후속의 외부전극과 접촉을 원활하게 하기 위하여 모서리 연마한다. 모서리 연마는 배럴(barrel)과 같은 통 속에 연마제를 혼합하여 연마하는 방식으로 실시한다.
제10 단계(S10)에서는 일반적인 도금 방법을 이용하여 칩의 외면에 외부전극을 형성한다. 이때 필요에 따라 열처리를 하여 외부전극에 대한 통전성 및 결합성을 확보할 수 있다. 외부전극의 재료로는 구리가 대표적으로 사용되고 보호막으로는 주석이 사용될 수 있다.
1: 웨이퍼 2: 스퍼터 챔버
3: 원자층 증착챔버(ALD) 4: 화학기상 증착챔버(CVD)
5: 열처리 챔버 6: 트랜스퍼 챔버
3: 원자층 증착챔버(ALD) 4: 화학기상 증착챔버(CVD)
5: 열처리 챔버 6: 트랜스퍼 챔버
Claims (8)
- 건식 적층 세라믹 커패시터의 제조를 위한 웨이퍼를 준비하는 제1 단계;
정전용량을 확보하기 위하여 상기 웨이퍼 상에 적층될 내부전극과 유전층의 적층 수를 지정하는 제2 단계;
표면적을 증가시키기 위하여 상기 웨이퍼의 상면을 소정의 패턴으로 식각하는 제3 단계;
식각된 상기 웨이퍼 표면에 내부전극을 형성하는 제4 단계;
상기 내부전극 상부에 원자층 증착방법과 화학기상 증착방법을 전환 반복하면서 증착하여 복수의 유전층을 증착하는 제5 단계;
상기 제2 단계에서 지정된 횟수만큼 상기 제4 단계와 제5 단계를 반복하여 적층하는 제6 단계;
제품의 두께를 조절하기 위하여 적층이 완료된 상기 웨이퍼의 뒷면을 소정의 두께로 연마하는 제7 단계;
연마된 상기 웨이퍼를 칩 형태로 절단하는 제8 단계;
절단된 상기 칩의 모서리를 연마하는 제9 단계; 및
상기 칩의 양 측면에 외부전극을 형성하는 제10 단계를 포함하는 것을 특징으로 하는 건식 적층 세라믹 커패시터 제조방법. - 제1항에 있어서,
상기 웨이퍼는 누설전류를 방지하기 위하여 적어도 1 kΩ의 고저항 기판인 것을 특징으로 하는 건식 적층 세라믹 커패시터 제조방법. - 제1항에 있어서,
상기 제3 단계의 웨이퍼 식각은 습식방법으로 하되, 실리콘 웨이퍼의 경우는 수산화 칼륨의 식각용액을 사용하고, 글래스나 쿼츠 웨이퍼의 경우는 불산을 사용하는 것을 특징으로 하는 건식 적층 세라믹 커패시터 제조방법. - 제1항에 있어서,
상기 내부전극은 리프트오프(lift-off) 방법으로 구리 또는 알루미늄을 증착하여 형성하는 것을 특징으로 하는 건식 적층 세라믹 커패시터 제조방법. - 제1항에 있어서,
상기 제5 단계의 복수의 유전층 증착은, 원자층 증착챔버(ALD)에서 내부전극상에 유전층을 증착한 후, 상기 웨이퍼를 트랜스퍼 챔버를 통하여 화학기상 증착챔버(CVD)로 이송하여 유전층을 더 증착하고, 다시 상기 원자층 증착챔버에서 유전층을 증착하는 것을 특징으로 하는 건식 적층 세라믹 커패시터 제조방법. - 제1항에 있어서,
상기 제5 단계의 복수의 유전층은 알루미나, 지르코니아, 티타니아, 티탄산 스트론튬 산화물 중 어느 하나 또는 2가지 이상의 유전체의 복합층으로 구성되는 것을 특징으로 하는 건식 적층 세라믹 커패시터 제조방법. - 제5항에 있어서,
상기 원자층 증착챔버에서는 알루미나가 증착되고, 상기 화학기상 증착챔버에서는 티타니아가 증착되는 것을 특징으로 하는 건식 적층 세라믹 커패시터 제조방법. - 제6항에 있어서,
상기 유전층 증착의 전구체로서 알루미나는 MPTMA (Metyl Pyrrolidine Tri-Methyl Aluminium), 지르코니아는 TEMAZ (Tetrakis EthylMethylAmino Zirconium), 티타니아는 TIP (Titanium-IsoPropoxide), 티탄산스트론튬 산화물의 스트론튬은 Sr(iPr3Cp)2를 사용하고 각각의 산화 매체로써 산소를 사용하는 것을 특징으로 하는 건식 적층 세라믹 캐패시터 제조방법.
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| KR1020120113781A KR101266002B1 (ko) | 2012-10-12 | 2012-10-12 | 건식 적층 세라믹 커패시터 제조방법 |
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