KR101260142B1 - Semiconductor component having a transistor and method of fabricating the same - Google Patents

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Abstract

트랜지스터를 갖는 반도체 소자는 캐리어 기판; 상기 캐리어 기판 상에 형성된 금속 산화물 반도체층; 상기 금속 산화물 반도체층 상에 형성된 유전체층으로서, 상기 유전체층은 각각의 패턴으로부터 상기 금속 산화물 반도체층의 일부를 노출하는 마이크로-나노 스케일 라인 폭을 갖는 복수의 패턴으로 형성되며, 상기 금속 산화물 반도체층의 노출된 표면은 캐리어 농도에 있어서 상기 금속 산화물 반도체층의 내부보다 높은, 상기 유전체층; 상기 유전체층의 상부면 상에 형성된 패턴화된 마스크층; 및 상기 패턴 각각으로부터 노출된 금속 산화물 반도체층의 일부 상에 각각 형성된 소스 금속층 및 드레인 금속층을 포함한다. 본 발명에서, 반도체 소자의 게이트 영역은 캐리어의 효과적인 이동도를 현저히 향상시키고 트랜지스터의 동작 특성을 더욱 증가시키기 위하여 마이크로-나노 스케일을 갖는 패턴에서 도핑된다. 본 발명은 또한 상술한 트랜지스터를 갖는 반도체 소자를 형성하는 방법을 개시한다.A semiconductor device having a transistor includes a carrier substrate; A metal oxide semiconductor layer formed on the carrier substrate; A dielectric layer formed on the metal oxide semiconductor layer, wherein the dielectric layer is formed in a plurality of patterns having a micro-nano scale line width that exposes a portion of the metal oxide semiconductor layer from each pattern, the exposure of the metal oxide semiconductor layer The dielectric layer having a carrier surface higher than the inside of the metal oxide semiconductor layer at a carrier concentration; A patterned mask layer formed on an upper surface of the dielectric layer; And a source metal layer and a drain metal layer respectively formed on a portion of the metal oxide semiconductor layer exposed from each of the patterns. In the present invention, the gate region of the semiconductor device is doped in a pattern with a micro-nano scale to significantly improve the effective mobility of the carrier and further increase the operating characteristics of the transistor. The present invention also discloses a method of forming a semiconductor device having the above-described transistor.

Description

트랜지스터를 갖는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR COMPONENT HAVING A TRANSISTOR AND METHOD OF FABRICATING THE SAME}A semiconductor device having a transistor and a method of manufacturing the same {SEMICONDUCTOR COMPONENT HAVING A TRANSISTOR AND METHOD OF FABRICATING THE SAME}

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 구체적으로는, 트랜지스터를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device having a transistor and a method for manufacturing the same.

박막 트랜지스터는 전자 제품들에 널리 사용되고 있는데, 예를 들면, 드라이버, 액정 표시장치(LCD)의 화소의 스위칭 디바이스, 정적 램(SRAM)에서의 능동 부하 디바이스이다.Thin film transistors are widely used in electronics, for example, drivers, switching devices of pixels in liquid crystal displays (LCDs), and active load devices in static RAM (SRAM).

LCD 어플리케이션의 경우, 저온의 한계와 LCD 공정에서 큰 영역의 요구를 충족시키기 위해, 탑 게이트(top-gate) 폴리실리콘층 박막 트랜지스터들이 최근에 집적회로를 구동하기 위한 주요 소자로서 사용되고 있다.In LCD applications, top-gate polysilicon thin film transistors have recently been used as key devices for driving integrated circuits in order to meet low temperature limits and large area requirements in LCD processes.

하지만, 종래의 기술들은 이하의 반도체 소자의 동작 특성을 더욱 향상하기 위한 여러 가지 방법들을 제공한다.However, the related arts provide various methods for further improving the operating characteristics of the following semiconductor devices.

우선, 미국특허 6,229,177B1과 6,380,041은 반도체 소자를 개시하고 있는데, 경사진(수직으로부터 0°에서 60°의 범위에서) 도핑은 이온 주입에 의한 반도체 소자의 횡형 채널을 형성하도록 수행되며, 다른 원자들은 경사진 도핑에서 다른 반도체 물질(N-타입 또는 P-타입)을 기초하여 사용된다. 하지만, 도핑의 강도는 일반적으로 깊은 채널로 감소한다. 뿐만 아니라, 도핑 후, 900℃에서 1050℃ 온도에서의 급속 열처리(Rapid Thermal Anneal:RTA)는 도핑의 효과를 증가시키기 위하여 수행될 것이 요구된다. 그러므로, 상기에서 언급한 기술들을 사용할 때, 비교적 높은 온도가 이용되는 것이 필요하고, 높은 제조 비용이 요구된다.First, US Pat. Nos. 6,229,177B1 and 6,380,041 disclose semiconductor devices, wherein inclined doping (from 0 ° to 60 ° from the vertical) is performed to form a lateral channel of the semiconductor device by ion implantation, while other atoms It is used based on other semiconductor materials (N-type or P-type) in inclined doping. However, the strength of the doping is generally reduced to deep channels. In addition, after doping, Rapid Thermal Anneal (RTA) at a temperature of 900 ° C. to 1050 ° C. is required to be performed to increase the effect of doping. Therefore, when using the above-mentioned techniques, a relatively high temperature needs to be used, and a high manufacturing cost is required.

더욱이, "유기 억셉터들을 가지는 전하이동 인터페이스에서 도핑된 캐리어를 이용한 펜타센 박막 트랜지스터에서의 문턱전압의 제어"(Applied Physics letters 87, 2005)에서, 억셉터층에 의해 직접 커버된 반도체 소자의 채널을 개시하고 있으며, 상기 반도체 소자의 특성들(예를 들면, 임계전압 등)은 캐리어의 도핑 농도를 조정함에 의해 변경된다. 그럼에도 불구하고, 반도체 소자가 이중층 물질에 의해 구성된 경우, 두 개의 층이 섞일 수 있다. 그리고, 캐리어 도핑 농도가 적절히 제어되지 않으면, 백채널(back-channel) 누설 문제가 발생하게 된다.Furthermore, in "Control of Threshold Voltage in Pentacene Thin Film Transistors Using Doped Carriers at Charge Transfer Interfaces with Organic Acceptors" (Applied Physics letters 87, 2005), the channel of the semiconductor device directly covered by the acceptor layer The characteristics of the semiconductor device (eg, threshold voltage, etc.) are changed by adjusting the doping concentration of the carrier. Nevertheless, if the semiconductor device is composed of a bilayer material, the two layers may be mixed. And, if the carrier doping concentration is not properly controlled, a back-channel leakage problem occurs.

또한, "(Zn,Mg)O 채널이 도핑된 인(P)을 이용한 증가형 박막 전계효과 트랜지스터"(Applied Physics letters 84, 2004)에서, 소자는 반도체 물질의 에너지 갭의 크기를 조정하기 위하여 산화아연(ZnO)과 같은 반도체 물질로 복수의 마그네슘(Mg) 원자들을 도핑함으로써 형성되거나, 반도체 소자의 전자 농도를 감소하기 위하여 ZnO와 같은 반도체 물질로 복수의 인(P) 원자들을 도핑함으로써 형성되는 것이 개시되어 있다. 하지만, 상기 반도체 물질의 에너지 갭 및 상기 반도체 소자의 전자 농도는 적절한 비율을 조정하기가 어렵고, 상기 반도체 소자의 누설 전류는 상기에서 언급한 방법에 의하여 쉽게 제어될 수 없다.In addition, in "Increased Thin Film Field Effect Transistors Using Phosphorus (P) Doped with (Zn, Mg) O Channels" (Applied Physics letters 84, 2004), the device is oxidized to adjust the size of the energy gap of the semiconductor material. Formed by doping a plurality of magnesium (Mg) atoms with a semiconductor material such as zinc (ZnO) or by doping a plurality of phosphorus (P) atoms with a semiconductor material such as ZnO to reduce the electron concentration of the semiconductor device. Is disclosed. However, the energy gap of the semiconductor material and the electron concentration of the semiconductor device are difficult to adjust the proper ratio, and the leakage current of the semiconductor device cannot be easily controlled by the above-mentioned method.

이와 함께, "아르곤 플라즈마 처리에 의한 비정질 인듐 갈륨 아연 산화 박막 트랜지스터의 디바이스 특성의 개선"(Applied Physics letters 90, 2007)에서, 디바이스는 디바이스의 주입 배리어를 감소시키기 위하여 디바이스의 소스/드레인 전극을 처리하는 아르곤 플라즈마를 적용하고 상기 디바이스의 저항력을 감소시킴으로써 수행되는 것이 개시되어 있다. 하지만, 아르곤 플라즈마는 오직 디바이스의 전극 각각의 인터페이스에서만 수행되기 때문에, 디바이스 특성의 향상은 제한된다.Along with this, in "Improving the Device Characteristics of Amorphous Indium Gallium Zinc Oxide Thin Film Transistors by Argon Plasma Treatment" (Applied Physics letters 90, 2007), the device treats the device's source / drain electrodes to reduce the device's injection barrier. Is performed by applying an argon plasma and reducing the resistivity of the device. However, since the argon plasma is performed only at the interface of each electrode of the device, the improvement of device characteristics is limited.

그러므로, 상술한 종래기술의 문제점들을 고려하면, 이것은 효과적이고 편리하게 전자 소자들의 특성을 향상시키기 위한 산업에서 매우 시급한 문제이며, 특히, 전자 소자의 성능을 향상시키기 위한 트랜지스터의 캐리어들의 이동성을 증가시키기 위한 것이다.Therefore, in view of the above-mentioned problems of the prior art, this is a very urgent problem in the industry for effectively and conveniently improving the characteristics of electronic devices, and in particular, increasing the mobility of carriers of transistors to improve the performance of the electronic devices. It is for.

상술한 종래기술의 문제점들을 고려하면, 이것은 효과적이고 편리하게 전자 소자들의 특성을 향상시키기 위한 산업에서 매우 시급한 문제이며, 본 발명은 특히, 전자 소자의 성능을 향상시키기 위한 트랜지스터의 캐리어들의 이동성을 증가시키기 위한 것이다.Considering the above-mentioned problems of the prior art, this is a very urgent problem in the industry for effectively and conveniently improving the characteristics of electronic devices, and the present invention particularly increases the mobility of carriers of transistors for improving the performance of electronic devices. It is to let.

종래 기술의 상기 문제점들의 관점에서, 본 발명은 캐리어 기판을 제공하는 단계; 상기 캐리어 기판 상에 금속 산화물 반도체층을 형성하는 단계; 상기 금속 산화물 반도체층 상에 유전체층을 형성하여, 상기 캐리어 기판과 상기 유전체층 사이에 상기 금속 산화물 반도체층을 개재시키는 단계; 상기 유전체층의 상면 상에 패턴화된 마스크층을 형성하는 단계로서, 상기 패턴화된 마스크층은 패턴으로부터 상기 유전체층의 일부를 노출시키는 마이크로-나노 스케일 라인 폭을 가지는 상기 패턴으로 구성되는, 상기 패턴화된 마스크층을 형성하는 단계; 상기 패턴화된 마스크층에 의해 커버되지 않는 상기 유전체층을 제거하여, 유전체층에서 복수의 홀을 형성하여, 상기 홀 각각으로부터 상기 금속 산화물 반도체층이 노출되는 단계; 상기 노출된 금속 산화물 반도체층 상에 표면 처리를 수행하여, 상기 금속 산화물 반도체층의 노출된 표면상의 캐리어 농도를 증가시키는 단계; 및 상기 노출된 금속 산화물 반도체층 상에 소스 금속층 및 드레인 금속층을 형성하는 단계를 포함하는, 트랜지스터를 갖는 반도체 소자의 제조 방법을 제공한다.In view of the above problems of the prior art, the present invention provides a method of providing a carrier substrate; Forming a metal oxide semiconductor layer on the carrier substrate; Forming a dielectric layer on the metal oxide semiconductor layer, and interposing the metal oxide semiconductor layer between the carrier substrate and the dielectric layer; Forming a patterned mask layer on an upper surface of the dielectric layer, the patterned mask layer consisting of the pattern having a micro-nano scale line width that exposes a portion of the dielectric layer from a pattern Forming a mask layer; Removing the dielectric layer not covered by the patterned mask layer to form a plurality of holes in the dielectric layer, exposing the metal oxide semiconductor layer from each of the holes; Performing a surface treatment on the exposed metal oxide semiconductor layer to increase carrier concentration on the exposed surface of the metal oxide semiconductor layer; And forming a source metal layer and a drain metal layer on the exposed metal oxide semiconductor layer.

또한, 본 발명은 캐리어 기판을 제공하는 단계; 상기 캐리어 기판 상에 금속 산화물 반도체층을 형성하는 단계로서, 상기 캐리어 기판은 단층 또는 한쪽 면 상에 형성된 절연층을 갖는 전도층으로 이루어질 수 있고, 상기 금속 산화물 반도체층은 상기 절연층 상에 배치되는, 상기 금속 산화물 반도체층을 형성하는 단계; 상기 금속 산화물 반도체층의 상면 중 일부에 표면 처리를 수행하여, 상기 금속 산화물 반도체층의 상면 중 일부에 캐리어의 농도를 증가시킴으로써, 상기 금속 산화물 반도체층의 상부면을 마이크로-나노 스케일 라인 폭을 갖는 패턴을 구비한 고농도 캐리어 서브층으로 구성하는 단계; 및 상기 금속 산화물 반도체층 상에 소스 금속층 및 드레인 금속층을 형성하는 단계를 포함하는, 트랜지스터를 갖는 반도체 소자의 제조 방법을 제공한다.The invention also provides a carrier substrate; Forming a metal oxide semiconductor layer on the carrier substrate, wherein the carrier substrate may be formed of a conductive layer having an insulating layer formed on a single layer or one side, and the metal oxide semiconductor layer is disposed on the insulating layer. Forming the metal oxide semiconductor layer; Surface treatment is performed on a portion of the upper surface of the metal oxide semiconductor layer to increase the concentration of the carrier on a portion of the upper surface of the metal oxide semiconductor layer, whereby the upper surface of the metal oxide semiconductor layer has a micro-nano scale line width. Constructing a high concentration carrier sublayer with a pattern; And forming a source metal layer and a drain metal layer on the metal oxide semiconductor layer.

상술한 트랜지스터를 갖는 반도체 소자의 제조 방법에서, 상기 제조 방법은 상기 금속 산화물 반도체층 상에 유전체층을 형성하고, 상기 유전체층 상에 게이트 금속층을 형성하며, 상기 게이트 금속층은 상기 소스 금속층과 드레인 금속층 사이에 간격을 두고 배치되며, 상기 소스 금속층 및 상기 드레인 금속층은 각각 상기 금속 산화물 반도체층의 측벽 각각을 통해 연장되며, 상기 캐리어 기판의 상부면까지 더 연장되는 단계를 더 포함한다.In the method of manufacturing a semiconductor device having a transistor as described above, the manufacturing method forms a dielectric layer on the metal oxide semiconductor layer, forms a gate metal layer on the dielectric layer, and the gate metal layer is disposed between the source metal layer and the drain metal layer. Spaced apart, wherein the source metal layer and the drain metal layer each extend through each of sidewalls of the metal oxide semiconductor layer and further extend to an upper surface of the carrier substrate.

상술한 제조 방법에 따르면, 상기 캐리어 기판은 유리, 플라스틱 또는 실리콘 등으로 이루어지는 그룹으로부터 선택된 물질로 이루어질 수 있다. 또한, 마이크로-나노 스케일 라인 폭을 가지는 상기 패턴은 원형 홀, 직사각형 홀, 삼각형 홀, 고리모양 홀, 십자 홀 및 불규칙한 홀을 포함할 수 있는 복수의 마스크층 홀로 이루어진다.According to the above-described manufacturing method, the carrier substrate may be made of a material selected from the group consisting of glass, plastic or silicon. Further, the pattern having the micro-nano scale line width is composed of a plurality of mask layer holes which may include circular holes, rectangular holes, triangle holes, annular holes, cross holes, and irregular holes.

상술한 제조 방법에 의하여, 상기 금속 산화물 반도체층은 ZnO(zinc oxide), IZO(indium zinc oxide), IGZO(indium gallium zinc oxide) 등으로 이루어지는 그룹으로부터 선택된 물질로 이루어질 수 있다. 그리고, 상기 유전체층은 폴리-(4-비닐페놀)(PVP), 폴리메틸메타크릴레이트(PMMA) 및 폴리비닐알코올(PVA)로 이루어지는 그룹으로부터 선택된 물질로 이루어질 수 있지만, 이에 한정되는 것은 아니다.By the above-described manufacturing method, the metal oxide semiconductor layer may be made of a material selected from the group consisting of zinc oxide (ZnO), indium zinc oxide (IZO), indium gallium zinc oxide (IGZO), and the like. The dielectric layer may be made of a material selected from the group consisting of poly- (4-vinylphenol) (PVP), polymethyl methacrylate (PMMA), and polyvinyl alcohol (PVA), but is not limited thereto.

상술한 제조 방법에 따르면, 상기 금속 산화물 반도체층의 상면의 일부 상에 표면 처리를 적용하는 단계는 예를 들면, 아르곤 플라즈마, 산소 플라즈마, 수소 플라즈마, 자외선(UV) 또는 레이저 어닐링(annealing)과 같이 반도체의 도핑 농도를 증가시킬 수 있는 광학 어닐링을 포함하는 어느 제조 방법일 수 있다.According to the above-described manufacturing method, the step of applying the surface treatment on a part of the upper surface of the metal oxide semiconductor layer is, for example, argon plasma, oxygen plasma, hydrogen plasma, ultraviolet (UV) or laser annealing (annealing) It can be any manufacturing method that includes optical annealing that can increase the doping concentration of the semiconductor.

상술한 트랜지스터를 갖는 반도체 소자의 제조 방법에 따르면, 상기 패턴화된 마스크층은 상기 소스 금속층과 드레인 금속층 사이에 간격을 두고 배치될 수 있으며, 상기 소스 금속층 및 드레인 금속층은 각각 상기 금속 산화물 반도체층의 측벽 각각을 통하여 연장되고, 상기 캐리어 기판의 상부면까지 더 연장될 수 있다.According to the method of manufacturing a semiconductor device having a transistor as described above, the patterned mask layer may be disposed at intervals between the source metal layer and the drain metal layer, wherein the source metal layer and the drain metal layer are formed of the metal oxide semiconductor layer, respectively. It extends through each of the side walls and can further extend to the upper surface of the carrier substrate.

본 발명의 실시예에서, 상기 캐리어 기판은 전도층 및 상기 전도층의 한쪽 면 상에 형성된 절연층으로 이루어질 수 있으며, 상기 금속 산화물 반도체층은 상기 절연층 상에 배치된다.In an embodiment of the present invention, the carrier substrate may be formed of a conductive layer and an insulating layer formed on one side of the conductive layer, and the metal oxide semiconductor layer is disposed on the insulating layer.

상술한 제조 방법에 의해, 상기 전도층은 도핑된 반도체층일 수 있으며, 상기 캐리어 기판은 상기 전도층의 다른쪽 면 상에 형성된 베이스층을 더 포함할 수 있어, 상기 전도층은 상기 절연층과 베이스층 사이에 개재된다.By the above-described manufacturing method, the conductive layer may be a doped semiconductor layer, the carrier substrate may further include a base layer formed on the other side of the conductive layer, the conductive layer is the insulating layer and the base Interposed between layers.

또한, 상술한 트랜지스터를 갖는 반도체 소자의 제조 방법에 의하면, 상기 패턴화된 마스크층은 금속 물질 또는 절연 물질일 수 있다.In addition, according to the method of manufacturing a semiconductor device having the above-described transistor, the patterned mask layer may be a metal material or an insulating material.

본 발명은 또한, 캐리어 기판; 상기 캐리어 기판 상에 형성된 금속 산화물 반도체층; 상기 금속 산화물 반도체층 상에 형성된 유전체층으로서, 상기 유전체층은 각각의 패턴으로부터 상기 금속 산화물 반도체층의 일부를 노출시키는 마이크로-나노 스케일 라인 폭을 갖는 복수의 패턴들로 이루어지며, 상기 금속 산화물 반도체층의 노출된 표면은 캐리어의 농도에 있어서 상기 금속 산화물 반도체층의 내부보다 높은, 상기 유전체층; 상기 유전체층의 상면 상에 형성된 패턴화된 마스크층; 및 상기 노출된 금속 산화물 반도체층 상에 형성된 소스 금속층 및 드레인 금속층을 포함하는, 트랜지스터를 갖는 반도체 소자를 제공한다.The present invention also provides a carrier substrate; A metal oxide semiconductor layer formed on the carrier substrate; A dielectric layer formed on the metal oxide semiconductor layer, the dielectric layer consisting of a plurality of patterns having a micro-nano scale line width that exposes a portion of the metal oxide semiconductor layer from each pattern, The exposed surface is higher in the concentration of the carrier than the interior of the metal oxide semiconductor layer; A patterned mask layer formed on an upper surface of the dielectric layer; And a source metal layer and a drain metal layer formed on the exposed metal oxide semiconductor layer.

또한, 본 발명은 캐리어 기판; 상기 캐리어 기판 상에 배치된 금속 산화물 반도체층으로서, 상기 금속 산화물 반도체층의 상부면은 마이크로-나노 스케일 라인 폭을 가지는 복수의 패턴을 구비한 고농도 캐리어 서브층을 가지며, 상기 캐리어 기판은 단일층 또는 한쪽 면 상에 형성된 절연층을 갖는 전도층으로 이루어질 수 있으며, 상기 금속 산화물 반도체층은 상기 절연층 상에 배치되는, 상기 금속 산화물 반도체층; 및 상기 금속 산화물 반도체층의 양 종단면 각각의 표면 상에 각각 배치된 소스 금속층 및 드레인 금속층을 포함하는, 트랜지스터를 갖는 반도체 소자를 제공한다.In addition, the present invention is a carrier substrate; A metal oxide semiconductor layer disposed on the carrier substrate, the upper surface of the metal oxide semiconductor layer having a high concentration carrier sublayer having a plurality of patterns having a micro-nano scale line width, the carrier substrate being a single layer or The metal oxide semiconductor layer may be formed of a conductive layer having an insulating layer formed on one surface, wherein the metal oxide semiconductor layer is disposed on the insulating layer; And a source metal layer and a drain metal layer respectively disposed on surfaces of each of the both end surfaces of the metal oxide semiconductor layer.

상술한 트랜지스터를 갖는 반도체 소자에서, 상기 반도체 소자는 상기 금속 산화물 반도체층 상에 배치된 유전체층 및 상기 유전체층 상에 배치된 게이트 금속충을 더 포함하여 이루어질 수 있으며, 상기 게이트 금속층은 상기 소스 금속층과 드레인 금속층 사이에 간격을 두고 배치될 수 있고, 상기 소스 금속층 및 드레인 금속층은 각각 상기 금속 산화물 반도체층의 측벽을 통하여 연장되며, 상기 캐리어 기판의 상부면까지 더 연장된다.In the semiconductor device having the above-described transistor, the semiconductor device may further include a dielectric layer disposed on the metal oxide semiconductor layer and a gate metal charge disposed on the dielectric layer, wherein the gate metal layer is formed from the source metal layer and the drain. The source metal layer and the drain metal layer may be disposed at intervals between the metal layers, and each of the source metal layer and the drain metal layer may extend through sidewalls of the metal oxide semiconductor layer, and may further extend to an upper surface of the carrier substrate.

상술한 반도체 소자에 따르면, 상기 캐리어 기판은 유리, 플라스틱 및 실리콘 등으로 이루어진 그룹으로부터 선택된 물질로 이루어질 수 있다. 또한, 마이크로-나노 스케일 라인 폭을 갖는 상기 패턴은 원형 홀, 직사각형 홀, 삼각형 홀, 고리모양 홀, 십자 홀 및 불규칙한 홀을 포함할 수 있는 복수의 마스크층 홀로 이루어진다. 더욱이, 상술한 반도체 소자에 의하면, 상기 금속 산화물 반도체층은 ZnO, IZO, IGZO 등으로 이루어진 그룹으로부터 선택된 물질로 이루어질 수 있다. 그리고, 상기 유전체층은 PVP, PMMA 및 PVA로 이루어진 그룹으로부터 선택된 물질로 이루어질 수 있지만, 이에 한정되는 것은 아니다.According to the semiconductor device described above, the carrier substrate may be made of a material selected from the group consisting of glass, plastic, silicon, and the like. In addition, the pattern with the micro-nano scale line width consists of a plurality of mask layer holes which may include circular holes, rectangular holes, triangle holes, annular holes, cross holes and irregular holes. Furthermore, according to the semiconductor device described above, the metal oxide semiconductor layer may be made of a material selected from the group consisting of ZnO, IZO, IGZO, and the like. The dielectric layer may be made of a material selected from the group consisting of PVP, PMMA, and PVA, but is not limited thereto.

상술한 트랜지스터를 갖는 반도체 소자에 따르면, 상기 패턴화된 마스크층은 상기 소스 금속층과 드레인 금속층 사이에 간격을 두고 배치될 수 있으며, 상기 소스 금속층 및 드레인 금속층은 각각 상기 금속 산화물 반도체층의 측벽 각각을 통하여 연장되고, 상기 캐리어 기판의 상부면까지 더 연장된다.According to the semiconductor device having the above-described transistor, the patterned mask layer may be disposed at intervals between the source metal layer and the drain metal layer, wherein the source metal layer and the drain metal layer each have sidewalls of the metal oxide semiconductor layer. Extends through and further up to an upper surface of the carrier substrate.

본 발명의 반도체 소자에서, 상기 캐리어 기판은 전도층 및 상기 전도층의 한쪽 면 상에 형성된 절연층을 포함할 수 있으며, 상기 금속 산화물 반도체층은 상기 절연층 상에 배치된다.In the semiconductor device of the present invention, the carrier substrate may include a conductive layer and an insulating layer formed on one side of the conductive layer, and the metal oxide semiconductor layer is disposed on the insulating layer.

상술한 반도체 소자에 의하여, 상기 전도층은 도핑된 반도체층이며, 상기 캐리어 기판은 상기 전도층의 다른쪽 면 상에 형성된 베이스층을 더 포함할 수 있어, 상기 전도층은 상기 절연층과 베이스층 사이에 개재된다.By the above-described semiconductor device, the conductive layer may be a doped semiconductor layer, and the carrier substrate may further include a base layer formed on the other side of the conductive layer, and the conductive layer may include the insulating layer and the base layer. It is interposed in between.

또한, 상술한 트랜지스터를 갖는 반도체 소자에 따르면, 패턴화된 마스크층은 금속 물질 또는 절연 물질일 수 있다.In addition, according to the semiconductor device having the above-described transistor, the patterned mask layer may be a metal material or an insulating material.

마이크로-패턴화된 도핑(micro-patterned doping:MPD) 또는 나노-패턴화된 도핑(nano-patterned doping:NPD)은 캐리어의 효과적인 이동성의 현저한 향상을 야기하는 채널 영역에서 전도성을 증가시키는 반도체 소자의 트랜지스터의 채널에서 수행되어, 주변회로의 전류로 트랜지스터의 구동력을 향상시킨다. 또한, 본 발명인 트랜지스터를 갖는 상기 반도체 소자의 소스 전극 및 드레인 전극은 높은 캐리어 이동성을 갖는 채널 상에 직접 형성될 수 있다. 따라서, 제조 단계의 수와 생산비용이 절감될 수 있다. 또한, 접촉 저항은 옴 접촉을 형성하면서 감소될 수 있으며, 상기 반도체 소자의 성능을 더욱 향상시킬 수 있다.Micro-patterned doping (MPD) or nano-patterned doping (NPD) is a method of semiconductor devices that increases conductivity in channel regions causing significant improvement in effective mobility of carriers. It is performed in the channel of the transistor to improve the driving force of the transistor with the current of the peripheral circuit. In addition, the source electrode and the drain electrode of the semiconductor device having the transistor of the present invention can be formed directly on the channel having high carrier mobility. Thus, the number of manufacturing steps and the production cost can be reduced. In addition, the contact resistance can be reduced while forming an ohmic contact, which can further improve the performance of the semiconductor device.

도 1a 내지 도 1g는 본 발명의 제 1 실시예에 따른 트랜지스터를 갖는 반도체 소자를 제조하는 단계를 도시한 단면도이며, 도 1b' 및 도 1c'은 도 1b 및 도 1c의 다른 실시예이고, 도 1g'은 도 1g의 상면도이다.
도 2는 종래 기술과 본 발명 각각에 따른 트랜지스터를 갖는 반도체 소자의 드레인 전류 대 게이트 전압 특성 도면이다.
도 3a 내지 도 3f는 본 발명의 제 2 실시예에 따른 트랜지스터를 갖는 반도체 소자를 제조하기 위한 단계를 도시한 단면도이며, 도 3b' 및 도 3c'은 도 3b 및 도 3c의 다른 실시예이다.
도 4a 및 도 4b는 본 발명의 제 3 실시예에 따른 트랜지스터를 갖는 반도체 소자를 도시한 단면도로서, 도 4a는 도 4b의 다른 실시예이다.
도 5a 및 도 5b는 본 발명의 제 4 실시예에 따른 트랜지스터를 갖는 반도체소자를 도시한 단면도로서, 도 5a는 도 5b의 다른 실시예이다.1A to 1G are cross-sectional views illustrating steps of fabricating a semiconductor device having a transistor according to a first embodiment of the present invention, and FIGS. 1B 'and 1C' are different embodiments of FIGS. 1B and 1C, and FIG. 1g 'is a top view of FIG. 1g.
2 is a drain current vs. gate voltage characteristic diagram of a semiconductor device having a transistor according to the prior art and the present invention, respectively.
3A to 3F are cross-sectional views illustrating steps for manufacturing a semiconductor device having a transistor according to a second embodiment of the present invention, and FIGS. 3B 'and 3C' are another embodiment of FIGS. 3B and 3C.
4A and 4B are cross-sectional views illustrating a semiconductor device having a transistor according to a third embodiment of the present invention, and FIG. 4A is another embodiment of FIG. 4B.
5A and 5B are cross-sectional views illustrating a semiconductor device having a transistor according to a fourth embodiment of the present invention, and FIG. 5A is another embodiment of FIG. 5B.

이하의 실시예들은 당해 기술분야의 당업자들이 본 발명을 제조하고 실시할 수 있도록 충분히 상세하게 설명되었다. 다른 실시예들은 현재의 개시에 기초하여 명백하고, 증명이나 기계적인 변경은 본 발명의 범위로부터 출발하지 않고도 이루어질 수 있음은 이해될 수 있다.The following examples are described in sufficient detail to enable those skilled in the art to make and practice the invention. It is to be understood that other embodiments are apparent based on the present disclosure, and that proof or mechanical changes may be made without departing from the scope of the present invention.

이하의 설명에서, 많은 상세한 세부 설명은 본 발명의 철저한 이해를 제공하기 위하여 주어진다. 하지만, 본 발명은 이러한 상세한 세부 설명 없이도 실시될 수 있음은 명백하다. 본 발명의 불명확함을 피하기 위하여, 널리 알려진 구성들과 공정 단계들은 자세히 개시하지 않는다.In the following description, numerous specific details are given to provide a thorough understanding of the present invention. However, it will be apparent that the invention may be practiced without these specific details. In order to avoid obscuring the present invention, well known configurations and process steps are not disclosed in detail.

또한, 구조의 실시예들을 도시한 도면들은 반도식이고, 실제 크기가 아니며, 특히, 크기의 일부는 설명의 명확함을 위한 것이며, 도면에서 매우 과장되어 도시되었다. 마찬가지로, 설명의 용이함을 위한 도면의 관점은 일반적으로 유사한 방향을 보여주지만, 도면에서의 이러한 묘사는 대부분 임의이다. 일반적으로, 본 발명은 어느 방향에서도 작동될 수 있다.In addition, the drawings showing embodiments of the structure are semi-conductors, not actual sizes, and in particular, some of the sizes are for clarity of description and are shown to be exaggerated in the drawings. Likewise, the perspective of the figures for ease of explanation generally shows a similar direction, but these depictions in the figures are mostly arbitrary. In general, the present invention can be operated in either direction.

제 1 1st 실시예Example

도 1a 내지 도 1g는 본 발명의 제 1 실시예에 따른 트랜지스터를 갖는 반도체 소자를 제조하는 단계를 도시한 단면도이며, 도 1b' 및 도 1c'은 도 1b 및 도 1c의 다른 실시예이고, 도 1g'은 도 1g의 상면도이다.1A to 1G are cross-sectional views illustrating steps of fabricating a semiconductor device having a transistor according to a first embodiment of the present invention, and FIGS. 1B 'and 1C' are different embodiments of FIGS. 1B and 1C, and FIG. 1g 'is a top view of FIG. 1g.

도 1 A를 참조하면, 캐리어 기판(10)이 제공되며, 금속 산화물 반도체층(11)은 상기 캐리어 기판(10) 상에 배치된다. 상기 캐리어 기판(10)은 유리, 플라스틱 및 실리콘 등으로 이루어진 그룹으로부터 선택된 물질로 이루어질 수 있다. 상기 금속 산화물 반도체층(11)은 ZnO, IZO 및 IGZO 등으로 이루어진 그룹으로부터 선택된 물질로 이루어질 수 있다. 바람직하게, 상기 금속 산화물 반도체층(11)은 비정질 In-Ga-Zn-O(a-IGZO) 등으로 이루어진다. 또한, 유전체층(12)은 상기 금속 산화물 반도체층(11) 상에 배치되며, 상기 유전체층(12)은 PVP, PMMA 및 PVA로 이루어진 그룹으로부터 선택된 물질로 이루어질 수 있지만, 이에 한정되는 것은 아니다.Referring to FIG. 1A, a carrier substrate 10 is provided, and a metal oxide semiconductor layer 11 is disposed on the carrier substrate 10. The carrier substrate 10 may be made of a material selected from the group consisting of glass, plastic, silicon, and the like. The metal oxide semiconductor layer 11 may be formed of a material selected from the group consisting of ZnO, IZO, and IGZO. Preferably, the metal oxide semiconductor layer 11 is made of amorphous In—Ga—Zn—O (a-IGZO) or the like. In addition, the dielectric layer 12 is disposed on the metal oxide semiconductor layer 11, the dielectric layer 12 may be made of a material selected from the group consisting of PVP, PMMA and PVA, but is not limited thereto.

도 1b 내지 도 1d에 도시되어 있듯이, 마스크층(13)은 상기 유전체층(12) 상에 형성되고, 레지스트층(14)은 상기 마스크층(13) 상에 형성된다. 다음으로, 상기 레지스트층(14)은 패턴화된 레지스트층(14')을 형성하기 위하여 마이크로-나노 임프린트용 몰드(15)에 의해 임프린트되고, 상기 패턴화된 레지스트층(14')에 의해 커버되지 않은 상기 마스크층(13)의 일부는 패턴화된 마스크층(13')을 형성하기 위하여 제거된다. 결국, 상기 패턴화된 레지스트층(14')은 제거된다.As shown in FIGS. 1B-1D, a mask layer 13 is formed on the dielectric layer 12, and a resist layer 14 is formed on the mask layer 13. Next, the resist layer 14 is imprinted by the micro-nano imprint mold 15 to form the patterned resist layer 14 'and covered by the patterned resist layer 14'. The unmasked portion of the mask layer 13 is removed to form the patterned mask layer 13 '. As a result, the patterned resist layer 14 'is removed.

또는, 도 1b', 도 1c' 및 도 1d에서 도시한 바와 같이, 복수의 마이크로-나노 볼(16)이 상기 유전체층(12) 상에 코팅되고, 금속으로 이루어진 마스크층(13)은 상기 마이크로-나노 볼(16) 및 상기 유전체층(12)의 일부 상에 형성된다. 그런 다음, 상기 마이크로-나노 볼(16) 및 상기 마이크로-나노 볼(16) 상에 형성된 상기 마스크층(13)은 패턴화된 마스크층(13')을 형성하기 위하여 제거된다.Alternatively, as shown in FIGS. 1B ', 1C' and 1D, a plurality of micro-nano balls 16 are coated on the dielectric layer 12, and the mask layer 13 made of metal is the micro- It is formed on the nano ball 16 and a portion of the dielectric layer 12. Then, the micro-nano balls 16 and the mask layer 13 formed on the micro-nano balls 16 are removed to form a patterned mask layer 13 '.

도 1d에 도시한 바와 같이, 마이크로-나노 스케일(일반적으로, 10 나노미터에서 999 마이크로미터의 범위에서) 라인 폭을 갖는 패턴으로 이루어진 상기 패턴화된 마스크층(13')은 상기 유전체층(12)의 일부 상에 형성되며, 상기 패턴화된 마스크층(13')은 상기 유전체층(12)의 일부를 노출시키기 위하여 복수의 마스크층 홀(130)이 형성된다. 상기 실시예에서, 상기 패턴화된 마스크층(13')의 패턴에서, 원형 홀은 예시적인 형태로서 사용된 것이다. 예를 들면, 상기 마스크층 홀(130)의 지름은 5 나노미터에서 50 마이크로미터의 범위일 수 있다. 물론, 상기 마스크층 홀(130)은 또한, 직사각형 홀, 삼각형 홀, 고리모양 홀, 십자 홀, 불규칙한 홀 또는 다른 어떤 형태의 홀도 가능한 것으로, 원형 홀에 한정되지 않는다.As shown in FIG. 1D, the patterned mask layer 13 ′ made up of a pattern having a line width with a micro-nano scale (typically in the range of 10 nanometers to 999 micrometers) is the dielectric layer 12. The mask layer 13 ′ is formed on a portion of the patterned mask layer 13 ′, and a plurality of mask layer holes 130 are formed to expose a portion of the dielectric layer 12. In this embodiment, in the pattern of the patterned mask layer 13 ', circular holes are used as exemplary forms. For example, the diameter of the mask layer hole 130 may range from 5 nanometers to 50 micrometers. Of course, the mask layer holes 130 may also be rectangular holes, triangle holes, annular holes, cross holes, irregular holes, or any other type of hole, and are not limited to circular holes.

도 1e에 도시된 바와 같이, 상기 패턴화된 마스크층(13')에 의해 커버된 유전체층(12)은 복수의 유전체층 홀(120)을 형성하기 위해 제거되며, 상기 금속 산화물 반도체층(11)은 상기 유전체층 홀(120) 각각으로부터 노출된다. 상기 유전체층(12)을 제거하는 방법으로 아르곤 플라즈마, 산소 플라즈마 또는 습식 식각(wet etching)일 수 있으며, 상기 유전체층 홀(120)은 원형 홀, 직사각형 홀, 삼각형 홀, 고리모양 홀, 십자 홀 또는 불규칙한 홀 또는 다른 형태의 홀일 수 있다.As shown in FIG. 1E, the dielectric layer 12 covered by the patterned mask layer 13 'is removed to form a plurality of dielectric layer holes 120, and the metal oxide semiconductor layer 11 is Exposed from each of the dielectric layer holes 120. The dielectric layer 12 may be removed by argon plasma, oxygen plasma, or wet etching, and the dielectric layer hole 120 may be a circular hole, a rectangular hole, a triangle hole, a ring hole, a cross hole, or an irregular shape. Holes or other types of holes.

도 1f에 도시된 바와 같이, 표면 처리는 상기 유전체층 홀(120) 각각과 상기 마스크층 홀(130) 각각으로부터 노출된 상기 금속 산화물 반도체층(11)의 상면에서 수행되어, 상기 금속 산화물 반도체층의 노출된 표면 상의 캐리어 농도를 증가시켜, 상기 금속 산화물 반도체층(11)의 상부면은 고농도 캐리어 서브층(111)으로 이루어진다. 이에, 상기 금속 산화물 반도체층의 상면 상에 표면 처리를 적용하는 방법은 반도체의 도핑 농도를 증가시킬 수 있는 광학적 어닐링, 예를 들어, 아르곤 플라즈마, 산소 플라즈마, 수소 플라즈마, 자외선(UV) 또는 레이저 어닐링을 포함하는 제조 방법일 수 있다.As shown in FIG. 1F, surface treatment is performed on the top surface of the metal oxide semiconductor layer 11 exposed from each of the dielectric layer holes 120 and the mask layer holes 130, thereby to obtain a metal oxide semiconductor layer. By increasing the carrier concentration on the exposed surface, the top surface of the metal oxide semiconductor layer 11 is made of a high concentration carrier sublayer 111. Thus, the method of applying the surface treatment on the upper surface of the metal oxide semiconductor layer is an optical annealing that can increase the doping concentration of the semiconductor, for example, argon plasma, oxygen plasma, hydrogen plasma, ultraviolet (UV) or laser annealing It may be a manufacturing method comprising a.

도 1g 및 도 1g'에 도시된 바와 같이, 소스 금속층(17) 및 드레인 금속층(18)은 각각 상기 금속 산화물 반도체층(11)의 일부 상에 배치된다. 이에, 상기 패턴화된 마스크층(13')은 상기 소스 금속층(17)과 드레인 금속층(18) 사이에 간격을 두고 배치되며, 상기 소스 금속층(17) 및 드레인 금속층(18)은 각각 상기 금속 산화물 반도체층(11)의 측벽 각각을 통하여 연장되고, 상기 캐리어 기판(10)의 상부면까지 더 연장된다. 상기 단계를 통하여, 본 발명의 실시예에 따른 탑 게이트 형의 트랜지스터를 갖는 반도체 소자는 완료된다. 즉, 상기 패턴화된 마스크층(13')은 게이트 전극이 된다.1G and 1G ', the source metal layer 17 and the drain metal layer 18 are disposed on a portion of the metal oxide semiconductor layer 11, respectively. Accordingly, the patterned mask layer 13 ′ is disposed at intervals between the source metal layer 17 and the drain metal layer 18, and the source metal layer 17 and the drain metal layer 18 are each the metal oxide. It extends through each of the sidewalls of the semiconductor layer 11 and further extends to the upper surface of the carrier substrate 10. Through the above steps, the semiconductor device having the transistor of the top gate type according to the embodiment of the present invention is completed. That is, the patterned mask layer 13 'becomes a gate electrode.

본 발명은 캐리어 기판(10); 상기 캐리어 기판(10) 상에 형성된 금속 산화물 반도체층(11); 상기 금속 산화물 반도체층(11) 상에 형성된 유전체층(12)으로서, 상기 유전체층(12)은 각각의 패턴으로부터 상기 금속 산화물 반도체층(11)의 일부를 노출시키는 마이크로-나노 스케일 라인 폭을 갖는 복수의 패턴으로 이루어지며, 상기 금속 산화물 반도체층(11)의 노출된 표면은 캐리어의 농도에 있어서 상기 금속 산화물 반도체층(11)의 내부보다 높은, 상기 유전체(12)층; 상기 유전체층(12)의 상면 상에 형성된 패턴화된 마스크층(13'); 및 상기 노출된 금속 산화물 반도체층(11) 상에 형성된 소스 금속층(17) 및 드레인 금속층(18)을 포함하는, 트랜지스터를 갖는 반도체 소자를 더 제공한다.The present invention is a carrier substrate (10); A metal oxide semiconductor layer 11 formed on the carrier substrate 10; A dielectric layer 12 formed on the metal oxide semiconductor layer 11, the dielectric layer 12 having a plurality of micro-nano scale line widths that expose a portion of the metal oxide semiconductor layer 11 from each pattern. A pattern, wherein the exposed surface of the metal oxide semiconductor layer 11 is higher than the inside of the metal oxide semiconductor layer 11 in the concentration of carrier; A patterned mask layer 13 'formed on the top surface of the dielectric layer 12; And a source metal layer 17 and a drain metal layer 18 formed on the exposed metal oxide semiconductor layer 11.

상술한 반도체 소자에 따르면, 상기 캐리어 기판(10)은 유리, 플라스틱 또는 실리콘 등으로 이루어진 그룹으로부터 선택된 물질로 이루어질 수 있다. 또한, 마리크로-나노 스케일 라인 폭을 갖는 상기 패턴은 원형 홀, 직사각형 홀, 삼각형 홀, 고리모양 홀, 십자 홀 및 불규칙한 홀을 포함할 수 있는 복수의 유전체층 홀(120)로 이루어진다.According to the semiconductor device described above, the carrier substrate 10 may be made of a material selected from the group consisting of glass, plastic or silicon. In addition, the pattern having the microcro-nano scale line width consists of a plurality of dielectric layer holes 120 which may include circular holes, rectangular holes, triangular holes, annular holes, cross holes and irregular holes.

본 발명의 반도체 소자에서, 상기 금속 산화물 반도체층(11)은 ZnO, IZO 및 IGZO로 이루어진 그룹으로부터 선택된 물질로 이루어질 수 있다. 바람직하게는, 상기 금속 산화물 반도체층(11)은 a-IGZO 등으로 이루어질 수 있다. 상기 유전체층(12)은 PVP, PMMA 및 PVA로 이루어진 그룹으로부터 선택된 물질로 이루어질 수 있지만, 이에 한정되는 것은 아니다. 상기 패턴화된 마스크층(13')은 금속 물질 또는 절연 물질일 수 있지만, 이에 한정되는 것은 아니다.In the semiconductor device of the present invention, the metal oxide semiconductor layer 11 may be formed of a material selected from the group consisting of ZnO, IZO, and IGZO. Preferably, the metal oxide semiconductor layer 11 may be made of a-IGZO or the like. The dielectric layer 12 may be made of a material selected from the group consisting of PVP, PMMA, and PVA, but is not limited thereto. The patterned mask layer 13 ′ may be a metal material or an insulating material, but is not limited thereto.

또한, 상술한 트랜지스터를 갖는 반도체 소자에 따르면, 상기 패턴화된 마스크층(13')은 상기 소스 금속층(17)과 드레인 금속층(18) 사이에 간격을 두고 배치될 수 있으며, 상기 소스 금속층(17) 및 드레인 금속층(18)은 각각 상기 금속 산화물 반도체층(11)의 측벽 각각을 통하여 연장되고, 상기 캐리어 기판(10)의 상부면까지 더 연장된다.In addition, according to the semiconductor device having the above-described transistor, the patterned mask layer 13 ′ may be disposed at intervals between the source metal layer 17 and the drain metal layer 18, and the source metal layer 17 ) And the drain metal layer 18 respectively extend through the sidewalls of the metal oxide semiconductor layer 11 and further extend to the upper surface of the carrier substrate 10.

도 2는 종래 기술 및 본 발명의 실시예 각각에 따른 트랜지스터를 갖는 반도체 소자의 드레인 전류(ID) 대 게이트 전압(VG) 특성 도면이다. 여기서, A는 종래 기술의 트랜지스터를 갖는 반도체 소자를 나타내며, B는 본 발명의 실시예의 트랜지스터를 갖는 반도체 소자를 나타낸다. 종래 기술에서의 마스크층과 본 발명에서의 패턴화된 마스크층(13') 모두의 구조는, 종래 기술의 마스크층은 복수의 회로 홀이 형성되지 않지만, 본 발명의 패턴화된 마스크층(13')은 복수의 회로 홀이 형성되어 있는 것을 제외하고는, 동일하다. 본 발명의 실시예에서, 상기 캐리어 기판(10)은 유리로 이루어져 있고, 상기 금속 산화물 반도체층(11)은 50나노미터 두께의 a-IGZO로 이루어져 있으며, 상기 유전체층(12)은 420나노미터 두께의 PVP로 이루어져 있고, 상기 소스 금속층(17) 및 드레인 금속층(18)은 모두 알루미늄으로 이루어져 있고, 상기 패턴화된 마스크층(13')은 100나노미터 두께의 알루미늄으로 이루어져 있다.FIG. 2 is a diagram of drain current I D versus gate voltage V G characteristics of a semiconductor device having a transistor according to the prior art and each embodiment of the present invention. Here, A represents a semiconductor device having a transistor of the prior art, and B represents a semiconductor device having a transistor of an embodiment of the present invention. In the structure of both the mask layer in the prior art and the patterned mask layer 13 'in the present invention, the mask layer in the prior art does not have a plurality of circuit holes, but the patterned mask layer 13 of the present invention. ') Is the same except that a plurality of circuit holes are formed. In an embodiment of the present invention, the carrier substrate 10 is made of glass, the metal oxide semiconductor layer 11 is made of a-IGZO having a thickness of 50 nanometers, and the dielectric layer 12 is 420 nanometers thick. And the source metal layer 17 and the drain metal layer 18 are all made of aluminum, and the patterned mask layer 13 'is made of aluminum having a thickness of 100 nanometers.

상술한 바와 같이, 본 실시예에서, 종래 기술의 반도체 소자 및 본 발명의 반도체 소자의 소자 특성이 측정되었고, 상기 결과는 이하의 표 1에 기재하였다.As described above, in this embodiment, device characteristics of the semiconductor device of the prior art and the semiconductor device of the present invention were measured, and the results are shown in Table 1 below.

Figure 112011032661970-pat00001
Figure 112011032661970-pat00001

상기 표 1에 따라, 종래기술의 트랜지스터를 갖는 반도체 소자와 비교해보면, 본 발명의 트랜지스터를 갖는 반도체 소자는 캐리어 이동도가 17배로 현저히 증가될 수 있으며, 본 발명의 트랜지스터를 갖는 반도체 소자의 온/오프 비율은 또한, 106 크기의 수준에서 유지될 수 있다.According to Table 1, compared with the semiconductor device having a transistor of the prior art, the semiconductor device having a transistor of the present invention can be significantly increased carrier mobility 17 times, the on / off of the semiconductor device having a transistor of the present invention The off ratio can also be maintained at the level of 10 6 size.

제 2 Second 실시예Example

도 3a 내지 도 3f는 본 발명의 제 2 실시예에 따른 트랜지스터를 갖는 반도체 소자를 제조하기 위한 단계를 도시한 단면도이며, 도 3b' 및 도 3c'은 도 3b 및 도 3c의 다른 실시예이다.3A to 3F are cross-sectional views illustrating steps for manufacturing a semiconductor device having a transistor according to a second embodiment of the present invention, and FIGS. 3B 'and 3C' are another embodiment of FIGS. 3B and 3C.

본 실시예는 제 1 실시예와 유사하다. 제 1 실시예와 본 실시예의 주요한 차이점은, 제 1 실시예의 반도체 소자는 고농도 캐리어 서브층(111)의 형성 전에 유전체층(12)을 형성함으로써 제조되지만, 본 실시예의 반도체 소자는 유전체층(12)의 형성 전에 고농도 캐리어 서브층(111)을 형성함으로써 제조되는 것에 있다.This embodiment is similar to the first embodiment. The main difference between the first embodiment and the present embodiment is that the semiconductor device of the first embodiment is manufactured by forming the dielectric layer 12 before the formation of the high concentration carrier sublayer 111, but the semiconductor device of this embodiment is formed of the dielectric layer 12. It is produced by forming the high concentration carrier sublayer 111 before formation.

도 3a를 참조하면, 캐리어 기판(10)이 제공되고, 금속 산화물 반도체층(11)은 상기 캐리어 기판(10) 상에 배치된다.Referring to FIG. 3A, a carrier substrate 10 is provided, and a metal oxide semiconductor layer 11 is disposed on the carrier substrate 10.

도 3b 내지도 3d에서 도시된 바와 같이, 레지스트층(14)은 상기 금속 산화물 반도체층(11) 상에 형성된다. 다음으로, 레지스트층(14)은 패턴화된 레지스트층(14') 형성을 위해 마이크로-나노 임프린팅 몰드(15)에 의해 임프린팅되며, 표면 처리 공정은 상기 패턴화된 레지스트층(14')에 의해 노출된 금속 산화물 반도체층(11) 상에 수행되어, 상기 패턴화된 레지스트층(14')으로부터 노출된 금속 산화물 반도체층(11)의 상면 상에 캐리어 농도를 증가시켜, 상기 금속 산화물 반도체층(11)의 상면은 마이크로-나노 스케일 라인 폭을 가진 복수의 패턴을 구비한 고농도 캐리어 서브층(111)으로 이루어진다. 최종적으로, 상기 패턴화된 레지스트층(14')은 제거된다.As shown in FIGS. 3B to 3D, a resist layer 14 is formed on the metal oxide semiconductor layer 11. Next, the resist layer 14 is imprinted by the micro-nanoimprint mold 15 to form the patterned resist layer 14 ', and the surface treatment process is performed on the patterned resist layer 14'. Is carried out on the metal oxide semiconductor layer 11 exposed by, thereby increasing the carrier concentration on the top surface of the metal oxide semiconductor layer 11 exposed from the patterned resist layer 14 ', thereby increasing the metal oxide semiconductor. The top surface of layer 11 consists of a high concentration carrier sublayer 111 having a plurality of patterns with micro-nano scale line widths. Finally, the patterned resist layer 14 'is removed.

아니면, 도 3b' 내지 도 3c' 및 도 3d에 도시된 바와 같이, 복수의 마이크로-나노 볼(16)은 상기 금속 산화물 반도체층(11) 상에 코팅되며, 표면 처리 공정은 상기 복수의 마이크로-나노 볼(16)에 의해 노출된 상기 금속 산화물 반도체층(11) 상에 수행되어, 상기 복수의 마이크로-나노 볼(16)에 의해 노출된 금속 산화물 반도체층(11)의 상면 상에 캐리어의 농도를 증가시켜, 상기 금속 산화물 반도체층(11)의 상면은 마이크로-나노 스케일 라인 폭을 가진 복수의 패턴을 구비한 고농도 캐리어 서브층(111)으로 이루어진다. 최종적으로, 마이크로-나노 볼(16)은 제거된다.Alternatively, as shown in FIGS. 3B 'to 3C' and 3D, a plurality of micro-nano balls 16 are coated on the metal oxide semiconductor layer 11, and a surface treatment process is performed on the plurality of micro- The concentration of carrier on the top surface of the metal oxide semiconductor layer 11 exposed by the plurality of micro-nano balls 16 is performed on the metal oxide semiconductor layer 11 exposed by the nano balls 16. As a result, the upper surface of the metal oxide semiconductor layer 11 is made of a highly-concentrated carrier sublayer 111 having a plurality of patterns having a micro-nano scale line width. Finally, the micro-nano balls 16 are removed.

도 3e에 도시된 바와 같이, 복수의 유전체층(12)은 상기 금속 산화물 반도체층(11) 상에 형성되고, 다음으로, 게이트 금속층(19)이 상기 유전체층(12) 상에 형성된다.As shown in FIG. 3E, a plurality of dielectric layers 12 are formed on the metal oxide semiconductor layer 11, and then a gate metal layer 19 is formed on the dielectric layer 12.

도 3f에 도시된 바와 같이, 소스 금속층(17) 및 드레인 금속층(18)은 각각 상기 유전체층(12) 및 게이트 금속층(19)으로부터 노출된 금속 산화물 반도체층(11)의 상부면의 일부 상에 배치된다. 게이트 금속층(19)은 상기 소스 금속층(17)과 드레인 금속층(18) 사이에 간격을 두고 배치되며, 상기 소스 금속층(17) 및 드레인 금속층(18) 각각은 상기 금속 산화물 반도체층(11)의 측벽 각각을 통하여 연장되고, 상기 캐리어 기판(10)의 상부면으로 더 연장된다. 상기 단계를 통하여, 본 발명의 실시예에 따른 탑 게이트형의 트랜지스터를 갖는 반도체 소자가 완성된다.As shown in FIG. 3F, the source metal layer 17 and the drain metal layer 18 are disposed on a portion of the top surface of the metal oxide semiconductor layer 11 exposed from the dielectric layer 12 and the gate metal layer 19, respectively. do. The gate metal layer 19 is disposed at intervals between the source metal layer 17 and the drain metal layer 18, and each of the source metal layer 17 and the drain metal layer 18 is a sidewall of the metal oxide semiconductor layer 11. Extends through each and further extends to an upper surface of the carrier substrate 10. Through the above steps, a semiconductor device having a top gate transistor according to an embodiment of the present invention is completed.

또한, 본 발명은 단일층으로 이루어진 캐리어 기판(10); 상기 캐리어 기판(10) 상에 형성된 금속 산화물 반도체층(11)으로서, 상기 금속 산화물 반도체층(11)의 상부면은 마이크로-나노 스케일 라인 폭을 가지는 복수의 패턴을 구비한 고농도 캐리어 서브층(111)으로 형성되는, 상기 금속 산화물 반도체층(11); 및 상기 금속 산화물 반도체층(11)의 양 종단면 각각의 표면 상에 각각 배치된 소스 금속층(17) 및 드레인 금속층(18)을 포함하는, 트랜지스터를 갖는 반도체 소자를 제공한다.In addition, the present invention is a carrier substrate 10 consisting of a single layer; The metal oxide semiconductor layer 11 formed on the carrier substrate 10, wherein the upper surface of the metal oxide semiconductor layer 11 has a high concentration carrier sublayer 111 having a plurality of patterns having a micro-nano scale line width. The metal oxide semiconductor layer (11); And a source metal layer 17 and a drain metal layer 18 respectively disposed on surfaces of each of the both end surfaces of the metal oxide semiconductor layer 11.

본 발명의 반도체 소자에서, 상기 반도체 소자는 상기 금속 산화물 반도체층(11) 상에 배치된 유전체층(12) 및 상기 유전체층(12) 상에 배치된 게이트 금속층(19)을 더 포함할 수 있다.In the semiconductor device of the present invention, the semiconductor device may further include a dielectric layer 12 disposed on the metal oxide semiconductor layer 11 and a gate metal layer 19 disposed on the dielectric layer 12.

상술한 트랜지스터를 갖는 반도체 소자에 따르면, 상기 게이트 금속층(19)은 상기 소스 금속층(17)과 드레인 금속층(18) 사이에 간격을 두고 배치되며, 상기 소스 금속층(17) 및 드레인 금속층(18)은 각각 상기 금속 산화물 반도체층(11)의 측벽 각각을 통하여 연장되고, 상기 캐리어 기판(10)의 상부면까지 더 연장된다.According to the semiconductor device having the transistor described above, the gate metal layer 19 is disposed at intervals between the source metal layer 17 and the drain metal layer 18, and the source metal layer 17 and the drain metal layer 18 are Each extends through each of the sidewalls of the metal oxide semiconductor layer 11, and further extends to an upper surface of the carrier substrate 10.

제 3 Third 실시예Example

도 4a 및 도 4b는 본 발명의 제 3 실시예에 따른 트랜지스터를 갖는 반도체 소자를 도시한 단면도로서, 도 4a는 도 4b의 다른 실시예이다.4A and 4B are cross-sectional views illustrating a semiconductor device having a transistor according to a third embodiment of the present invention, and FIG. 4A is another embodiment of FIG. 4B.

도 4a에 도시된 바와 같이, 도 1g의 단계를 참조하면, 제 1 실시예의 반도체 소자가 탑 게이트형이지만, 본 실시예의 반도체 소자는 바텀 게이트형인 것을 제외하고는 본 실시예는 제 1 실시예와 상당히 유사하다.As shown in Fig. 4A, referring to the step of Fig. 1G, although the semiconductor device of the first embodiment is a top gate type, this embodiment is different from the first embodiment except that the semiconductor device of the present embodiment is a bottom gate type. Quite similar.

상세하게는, 본 실시예의 캐리어 기판(10)은 전도층(101) 및 상기 전도층(101)의 한쪽 면 상에 형성된 절연층(102)으로 이루어지며, 상기 금속 산화물 반도체층(11)은 상기 절연층(102) 상에 배치되고, 상기 전도층(101)은 도핑된 반도체층일 수 있다. 바람직하게는, 상기 전도층(101)은 고도핑된 p형 반도체로 이루어지고, 더 바람직하게는 고도핑된 p형 실리콘(P+-Si)이다. 상기 절연층(102)은 질화규소(SiNx)로 이루어지는 것이 바람직하다. 본 실시예의 상기 전도층(101)은 게이트 전극으로서 되므로, 상기 패턴화된 마스크층(13 또는 13')은 산화규소(SiOx)와 같은 비전도성 물질로 이루어지는 것이 바람직하다.In detail, the carrier substrate 10 of the present embodiment includes a conductive layer 101 and an insulating layer 102 formed on one side of the conductive layer 101, and the metal oxide semiconductor layer 11 is formed as described above. The conductive layer 101 may be disposed on the insulating layer 102, and may be a doped semiconductor layer. Preferably, the conductive layer 101 is made of highly doped p-type semiconductor, more preferably doped p-type silicon (P + -Si). The insulating layer 102 is preferably made of silicon nitride (SiNx). Since the conductive layer 101 of the present embodiment serves as a gate electrode, the patterned mask layer 13 or 13 'is preferably made of a non-conductive material such as silicon oxide (SiOx).

도 4b에 도시된 바와 같이, 상기 캐리어 기판(10)은 상기 전도층(101)의 다른 쪽면 상에 형성된 베이스층(103)을 더 포함하며, 상기 전도층(101)은 상기 절연층(102)과 베이스층(103) 사이에 개재된다. 상기 절연층(102)은 SiNx, SiOx, PMMA 및 PVA로 이루어진 그룹으로부터 선택된 물질로 이루어질 수 있지만, 이에 한정되는 것은 아니다. 상기 베이스층(103)은 유리, 플라스틱 및 실리콘으로 이루어진 그룹으로부터 선택된 물질로 이루어질 수 있으며, 상기 전도층(101)은 금속(예를 들면, 알루미늄 또는 금) 및 투명 전극(예를 들면, ITO 또는 FTO)으로 이루어진 그룹으로부터 선택된 물질로 이루어질 수 있다.As shown in FIG. 4B, the carrier substrate 10 further includes a base layer 103 formed on the other side of the conductive layer 101, and the conductive layer 101 includes the insulating layer 102. And the base layer 103 is interposed. The insulating layer 102 may be made of a material selected from the group consisting of SiNx, SiOx, PMMA, and PVA, but is not limited thereto. The base layer 103 may be made of a material selected from the group consisting of glass, plastic, and silicon, and the conductive layer 101 may be formed of a metal (eg, aluminum or gold) and a transparent electrode (eg, ITO or FTO) and a material selected from the group consisting of.

본 실시예의 제조 방법은 제 1 실시예의 제조 방법과 실질적으로 유사하므로, 여기서 반복하지는 않는다.Since the manufacturing method of this embodiment is substantially similar to the manufacturing method of the first embodiment, it is not repeated here.

제 4 Fourth 실시예Example

도 5a 및 도 5b는 본 발명의 제 4 실시예에 따른 트랜지스터를 갖는 반도체소자를 도시한 단면도로서, 도 5a는 도 5b의 다른 실시예이다.5A and 5B are cross-sectional views illustrating a semiconductor device having a transistor according to a fourth embodiment of the present invention, and FIG. 5A is another embodiment of FIG. 5B.

도 5a에 도시된 바와 같이, 도 3f를 참조하면, 제 2 실시예의 반도체 소자는 탑 게이트형이지만 본 실시예의 반도체 소자는 바텀 게이트형인 것을 제외하면, 본 실시예는 제 2 실시예와 실질적으로 유사하다.As shown in FIG. 5A, referring to FIG. 3F, the present embodiment is substantially similar to the second embodiment except that the semiconductor device of the second embodiment is a top gate type but the semiconductor device of the present embodiment is a bottom gate type. Do.

상세히는, 본 실시예의 캐리어 기판(10)은 전도층(101) 및 상기 전도층(101)의 한쪽 면 상에 형성된 절연층(102)으로 이루어져 있고, 금속 산화물 반도체층(11)은 상기 절연층(102) 상에 배치되며, 상기 전도층(101)은 도핑된 반도체층일 수 있다. 바람직하게는, 상기 전도층(101)은 고도핑된 p형 반도체로 이루어지고, 더 바람직하게는 고도핑된 p형 실리콘(P+-Si)이다. 상기 절연층(102)은 질화규소(SiNx)로 이루어지는 것이 바람직하다. 본 실시예의 상기 전도층(101)은 게이트 전극이 되므로, 상기 게이트 금속층(19) 및 유전체층(12)은 생략될 수 있으며, 상기 패턴화된 레지스트층(14') 또는 마이크로 나노볼(16)은 반도체 소자 상에 남을 수 있다(도시하지 않음).In detail, the carrier substrate 10 of this embodiment is composed of a conductive layer 101 and an insulating layer 102 formed on one side of the conductive layer 101, and the metal oxide semiconductor layer 11 is the insulating layer. It is disposed on the 102, the conductive layer 101 may be a doped semiconductor layer. Preferably, the conductive layer 101 is made of highly doped p-type semiconductor, more preferably doped p-type silicon (P + -Si). The insulating layer 102 is preferably made of silicon nitride (SiNx). Since the conductive layer 101 of the present embodiment becomes a gate electrode, the gate metal layer 19 and the dielectric layer 12 may be omitted, and the patterned resist layer 14 ′ or the micro nanoball 16 may be omitted. May remain on the semiconductor device (not shown).

도 5b에 도시된 바와 같이, 상기 캐리어 기판(10)은 상기 전도층(101)의 다른쪽 면 상에 형성된 베이스층(103)을 더 포함할 수 있으며, 상기 전도층(101)은 상기 절연층(102)과 베이스층(103) 사이에 개재된다. 상기 절연층(102)은 SiNx, SiOx, PMMA 및 PVA로 이루어진 그룹으로부터 선택된 물질로 이루어질 수 있지만, 이에 한정되는 것은 아니다. 상기 베이스층(103)은 유리, 플라스틱 및 실리콘으로 이루어진 그룹으로부터 선택된 물질로 이루어질 수 있으며, 상기 전도층(101)은 금속(예를 들면, 알루미늄 또는 금) 및 투명 전극(ITO 또는 FTO)으로 이루어진 그룹으로부터 선택된 물질로 이루어질 수 있다.As shown in FIG. 5B, the carrier substrate 10 may further include a base layer 103 formed on the other side of the conductive layer 101, and the conductive layer 101 may include the insulating layer. It is interposed between 102 and the base layer 103. The insulating layer 102 may be made of a material selected from the group consisting of SiNx, SiOx, PMMA, and PVA, but is not limited thereto. The base layer 103 may be formed of a material selected from the group consisting of glass, plastic, and silicon, and the conductive layer 101 may be formed of a metal (eg, aluminum or gold) and a transparent electrode (ITO or FTO). It may consist of a material selected from the group.

본 실시예의 제조 방법은 제 2 실시예의 제조 방법과 실질적으로 유사하므로 여기서 반복하지는 않는다.The manufacturing method of this embodiment is substantially similar to the manufacturing method of the second embodiment and thus will not be repeated here.

본 발명에 따르면, 마이크로-패턴화된 도핑(MPD) 또는 나노-패턴화된 도핑(NPD)은 캐리어의 효과적인 이동성의 현저한 향상을 야기하는 채널 영역에서 전도성을 증가시키는 반도체 소자의 트랜지스터의 채널에서 수행되어, 주변 회로의 전류로 트랜지스터의 구동력을 향상시키게 된다. 더욱이, 본 발명의 방법은 트랜지스터의 탑 게이트형 또는 바텀 게이트형에 적용될 수 있고, 패턴화된 마스크층은 마이크로-나노 임프린팅 또는 마이크로-나노 볼 코팅에 의해 형성될 수 있다. 이와 함께, 본 발명인 트랜지스터를 갖는 반도체 소자의 소스 전극 및 드레인 전극은 높은 캐리어 이동도를 갖는 채널 상에 직접 형성될 수 있다. 따라서, 제조 단계의 수와 생산비용이 절감될 수 있다. 또한, 접촉 저항은 옴 접촉을 형성하면서 감소될 수 있어 반도체 소자의 성능을 더욱 향상시킬 수 있다.According to the present invention, micro-patterned doping (MPD) or nano-patterned doping (NPD) is performed in the channel of a transistor of a semiconductor device which increases conductivity in the channel region resulting in a significant improvement in the effective mobility of the carrier. Thus, the driving force of the transistor is improved by the current of the peripheral circuit. Moreover, the method of the present invention can be applied to the top gate type or the bottom gate type of the transistor, and the patterned mask layer can be formed by micro-nanoimprinting or micro-nano ball coating. In addition, the source electrode and the drain electrode of the semiconductor device having the transistor of the present invention can be formed directly on the channel having a high carrier mobility. Thus, the number of manufacturing steps and the production cost can be reduced. In addition, the contact resistance can be reduced while forming an ohmic contact, which can further improve the performance of the semiconductor device.

구체적인 실시예들에 대한 상술한 설명은 단지 본 발명에 따른 바람직한 구현을 설명하기 위한 것으로, 본 발명의 범위를 제한하기 위한 것이 아니며, 따라서, 당해 기술분야에서 통상의 지식을 가진 자들에 의해 행해지는 모든 변경 및 변형은 첨부된 청구항들에 의해 정의된 본 발명의 범위에 포함된다.The foregoing descriptions of specific embodiments are only intended to describe preferred embodiments according to the present invention, and are not intended to limit the scope of the present invention, and are therefore to be made by those skilled in the art. All changes and modifications are included within the scope of the invention as defined by the appended claims.

Claims (19)

캐리어 기판을 제공하는 단계;
상기 캐리어 기판 상에 금속 산화물 반도체층을 형성하는 단계;
상기 금속 산화물 반도체층 상에 유전체층을 형성하여, 상기 캐리어 기판과 상기 유전체층 사이에 상기 금속 산화물 반도체층을 개재시키는 단계;
상기 유전체층의 상면 상에 패턴화된 마스크층을 형성하는 단계로서, 상기 패턴화된 마스크층은 패턴으로부터 상기 유전체층의 일부를 노출시키는 마이크로-나노 스케일 라인 폭을 가지는 상기 패턴으로 형성되는, 상기 패턴화된 마스크층을 형성하는 단계;
상기 패턴화된 마스크층에 의해 커버되지 않는 상기 유전체층의 일부를 제거하여, 복수의 유전체층 홀을 형성하며, 상기 유전체층 홀 각각으로부터 상기 금속 산화물 반도체층이 노출되는 단계;
상기 유전체층 홀 각각으로부터 노출된 금속 산화물 반도체층에 표면 처리를 수행하여, 상기 금속 산화물 반도체층의 노출된 표면상의 캐리어 농도를 증가시키고, 상기 금속 산화물 반도체층의 상기 노출된 표면을 고농도 캐리어 서브층으로 형성시키는 단계; 및
상기 고농도 캐리어 서브층의 일부 위에 소스 금속층 및 드레인 금속층을 형성하는 단계를 포함하며, 상기 고농도 캐리어 서브층의 또 다른 일부는 상기 소스 금속층 및 상기 드레인 금속층 사이에 존재하는, 트랜지스터를 갖는 반도체 소자를 형성하는 방법.Providing a carrier substrate;
Forming a metal oxide semiconductor layer on the carrier substrate;
Forming a dielectric layer on the metal oxide semiconductor layer, and interposing the metal oxide semiconductor layer between the carrier substrate and the dielectric layer;
Forming a patterned mask layer on an upper surface of the dielectric layer, the patterned mask layer being formed into the pattern having a micro-nano scale line width that exposes a portion of the dielectric layer from a pattern Forming a mask layer;
Removing a portion of the dielectric layer not covered by the patterned mask layer to form a plurality of dielectric layer holes, exposing the metal oxide semiconductor layer from each of the dielectric layer holes;
Surface treatment is performed on the metal oxide semiconductor layers exposed from each of the dielectric layer holes to increase the carrier concentration on the exposed surface of the metal oxide semiconductor layer, and to expose the exposed surface of the metal oxide semiconductor layer to a high concentration carrier sublayer. Forming; And
Forming a source metal layer and a drain metal layer over a portion of the high concentration carrier sublayer, wherein another portion of the high concentration carrier sublayer is present between the source metal layer and the drain metal layer. How to. 제 1항에 있어서,
상기 마이크로-나노 스케일 라인 폭을 가지는 패턴은 복수의 패턴화된 마스크층 홀로 이루어지며, 상기 복수의 패턴화된 마스크층 홀은 원형 홀, 직사각형 홀, 삼각형 홀, 고리모양 홀, 십자 홀 및 불규칙한 홀을 포함하는, 트랜지스터를 갖는 반도체 소자를 형성하는 방법. The method of claim 1,
The pattern having the micro-nano scale line width is composed of a plurality of patterned mask layer holes, wherein the plurality of patterned mask layer holes are circular holes, rectangular holes, triangle holes, annular holes, cross holes and irregular holes. A method for forming a semiconductor device having a transistor, comprising a. 제 1 항에 있어서,
상기 패턴화된 마스크층은 상기 소스 금속층과 상기 드레인 금속층 사이에 간격을 두고 형성되며, 상기 소스 금속층 및 드레인 금속층은 각각 상기 금속 산화물 반도체층의 측벽 각각을 통해 연장되며, 상기 캐리어 기판의 상부 면으로 더 연장되는, 트랜지스터를 갖는 반도체 소자를 형성하는 방법.The method of claim 1,
The patterned mask layer is formed at intervals between the source metal layer and the drain metal layer, wherein the source metal layer and the drain metal layer each extend through each of sidewalls of the metal oxide semiconductor layer, and to the top surface of the carrier substrate. A method of forming a semiconductor device having a transistor, which further extends. 제 1 항에 있어서,
상기 캐리어 기판은 전도층 및 상기 전도층의 한쪽 면 상에 형성된 절연층을 포함하며, 상기 금속 산화물 반도체층은 상기 절연층 상에 형성되는, 트랜지스터를 갖는 반도체 소자를 형성하는 방법.The method of claim 1,
And the carrier substrate comprises a conductive layer and an insulating layer formed on one side of the conductive layer, wherein the metal oxide semiconductor layer is formed on the insulating layer. 캐리어 기판을 제공하는 단계;
상기 캐리어 기판 상에 금속 산화물 반도체층을 형성하는 단계;
상기 금속 산화물 반도체층의 상면 중 일부 상에 표면 처리를 수행하여, 상기 금속 산화물 반도체층의 상면 중 일부에 캐리어의 농도를 증가시킴으로써, 상기 금속 산화물 반도체층의 상면을 마이크로-나노 스케일 라인 폭을 갖는 복수의 패턴을 구비한 고농도 캐리어 서브층으로 형성하는 단계;
상기 금속 산화물 반도체층 상에 유전체층을 형성하며, 상기 유전체층 상에 게이트 금속층을 형성하는 단계; 및
상기 고농도 캐리어 서브층의 일부 위에 소스 금속층 및 드레인 금속층을 형성하는 단계를 포함하며, 상기 고농도 캐리어 서브층의 또 다른 일부는 상기 소스 금속층 및 상기 드레인 금속층 사이에 존재하는, 트랜지스터를 갖는 반도체 소자를 형성하는 방법.Providing a carrier substrate;
Forming a metal oxide semiconductor layer on the carrier substrate;
The surface of the metal oxide semiconductor layer has a micro-nano scale line width by performing a surface treatment on a part of the top surface of the metal oxide semiconductor layer to increase the concentration of the carrier on a part of the top surface of the metal oxide semiconductor layer. Forming a high concentration carrier sublayer having a plurality of patterns;
Forming a dielectric layer on the metal oxide semiconductor layer, and forming a gate metal layer on the dielectric layer; And
Forming a source metal layer and a drain metal layer over a portion of the high concentration carrier sublayer, wherein another portion of the high concentration carrier sublayer is present between the source metal layer and the drain metal layer. How to. 제 5 항에 있어서,
상기 게이트 금속층은 상기 소스 금속층과 상기 드레인 금속층 사이에 간격을 두고 형성되며, 상기 소스 금속층 및 상기 드레인 금속층은 각각 상기 금속 산화물 반도체층의 측벽 각각을 통해 연장되며, 상기 캐리어 기판의 상부 면으로 더 연장되는, 트랜지스터를 갖는 반도체 소자를 형성하는 방법.The method of claim 5, wherein
The gate metal layer is formed at intervals between the source metal layer and the drain metal layer, and the source metal layer and the drain metal layer each extend through each of sidewalls of the metal oxide semiconductor layer, and further extend to an upper surface of the carrier substrate. The method of forming a semiconductor device having a transistor. 캐리어 기판을 제공하는 단계;
상기 캐리어 기판 상에 금속 산화물 반도체층을 형성하는 단계로서, 상기 캐리어 기판은 전도층 및 상기 전도층의 한쪽 면 상에 형성된 절연층을 포함하며, 상기 금속 산화물 반도체층은 상기 절연층 상에 형성되는, 상기 금속 산화물 반도체층을 형성하는 단계;
상기 금속 산화물 반도체층의 상면 중 일부에 표면 처리를 수행하여, 상기 금속 산화물 반도체층의 상면 중 일부에 캐리어의 농도를 증가시킴으로써, 상기 금속 산화물 반도체층의 상면을 마이크로-나노 스케일 라인 폭을 갖는 복수의 패턴을 구비한 고농도 캐리어 서브층으로 형성하는 단계; 및
상기 고농도 캐리어 서브층의 일부 위에 소스 금속층 및 드레인 금속층을 형성하는 단계를 포함하며, 상기 고농도 캐리어 서브층의 또 다른 일부는 상기 소스 금속층 및 상기 드레인 금속층 사이에 존재하는, 트랜지스터를 갖는 반도체 소자를 형성하는 방법.Providing a carrier substrate;
Forming a metal oxide semiconductor layer on the carrier substrate, wherein the carrier substrate includes a conductive layer and an insulating layer formed on one side of the conductive layer, wherein the metal oxide semiconductor layer is formed on the insulating layer. Forming the metal oxide semiconductor layer;
A surface treatment is performed on a portion of the upper surface of the metal oxide semiconductor layer to increase the concentration of the carrier on a portion of the upper surface of the metal oxide semiconductor layer, whereby the upper surface of the metal oxide semiconductor layer has a plurality of micro-nano scale line widths. Forming a high concentration carrier sublayer with a pattern of? And
Forming a source metal layer and a drain metal layer over a portion of the high concentration carrier sublayer, wherein another portion of the high concentration carrier sublayer is present between the source metal layer and the drain metal layer. How to. 제 1 항, 제 5 항 또는 제 7 항에 있어서,
상기 표면 처리는 아르곤 플라즈마, 산소 플라즈마, 수소 플라즈마, 자외선(UV), 레이저 어닐링(annealing) 및 그 조합으로 이루어진 그룹으로부터 선택되는, 트랜지스터를 갖는 반도체 소자를 형성하는 방법.The method according to claim 1, 5 or 7,
And the surface treatment is selected from the group consisting of argon plasma, oxygen plasma, hydrogen plasma, ultraviolet (UV), laser annealing, and combinations thereof. 제 4 항 또는 제 7 항에 있어서,
상기 전도층은 도핑된 반도체층인, 트랜지스터를 갖는 반도체 소자를 형성하는 방법.The method according to claim 4 or 7,
Wherein the conductive layer is a doped semiconductor layer. 제 4 항 또는 제 7 항에 있어서,
상기 캐리어 기판은 상기 전도층의 다른 쪽면 상에 형성된 베이스층을 더 포함하여, 상기 전도층이 상기 절연층과 상기 베이스층 사이에 개재되는, 트랜지스터를 갖는 반도체 소자를 형성하는 방법.The method according to claim 4 or 7,
And the carrier substrate further comprises a base layer formed on the other side of the conductive layer, wherein the conductive layer is interposed between the insulating layer and the base layer. 캐리어 기판;
상기 캐리어 기판 상에 형성된 금속 산화물 반도체층;
상기 금속 산화물 반도체층 상에 형성된 유전체층으로서, 상기 유전체층은 상기 금속 산화물 반도체층의 일부를 노출시키는 마이크로-나노 스케일 라인 폭을 갖는 패턴으로 형성되며, 상기 금속 산화물 반도체층의 노출된 표면은 캐리어의 농도에 있어서 상기 금속 산화물 반도체층의 내부보다 높고, 상기 금속 산화물 반도체층의 상기 노출된 표면을 고농도 캐리어 서브층으로 형성시키는 상기 유전체층;
상기 유전체층의 상면 상에 형성된 패턴화된 마스크층; 및
상기 고농도 캐리어 서브층의 일부 위에 형성된 소스 금속층 및 드레인 금속층을 포함하고, 상기 고농도 캐리어 서브층의 또 다른 일부는 상기 소스 금속층 및 상기 드레인 금속층 사이에 존재하는, 트랜지스터를 갖는 반도체 소자.A carrier substrate;
A metal oxide semiconductor layer formed on the carrier substrate;
A dielectric layer formed on the metal oxide semiconductor layer, the dielectric layer being formed in a pattern having a micro-nano scale line width that exposes a portion of the metal oxide semiconductor layer, wherein the exposed surface of the metal oxide semiconductor layer is a concentration of carrier A dielectric layer higher than the inside of said metal oxide semiconductor layer, said dielectric layer forming said exposed surface of said metal oxide semiconductor layer as a high concentration carrier sublayer;
A patterned mask layer formed on an upper surface of the dielectric layer; And
And a source metal layer and a drain metal layer formed over a portion of said high concentration carrier sublayer, wherein another portion of said high concentration carrier sublayer is between said source metal layer and said drain metal layer. 제 11 항에 있어서,
상기 마이크로-나노 스케일 라인 폭을 가지는 패턴은 복수의 유전체층 홀로 이루어지며, 상기 유전체층 홀은 원형 홀, 직사각형 홀, 삼각형 홀, 고리 모양 홀, 십자 홀 또는 불규칙한 홀인, 트랜지스터를 갖는 반도체 소자.The method of claim 11,
Wherein the pattern having the micro-nano scale line width is formed of a plurality of dielectric layer holes, wherein the dielectric layer holes are circular holes, rectangular holes, triangle holes, annular holes, cross holes, or irregular holes. 제 11 항에 있어서,
상기 패턴화된 마스크층은 상기 소스 금속층과 상기 드레인 금속층 사이에 간격을 두고 형성되며, 상기 소스 금속층 및 상기 드레인 금속층은 각각 상기 금속 산화물 반도체층의 측벽 각각을 통해 연장되며, 상기 캐리어 기판의 상부 면으로 더 연장되는, 트랜지스터를 갖는 반도체 소자.The method of claim 11,
The patterned mask layer is formed at intervals between the source metal layer and the drain metal layer, wherein the source metal layer and the drain metal layer each extend through each of sidewalls of the metal oxide semiconductor layer, and an upper surface of the carrier substrate. Extending further into the semiconductor device. 제 11 항에 있어서,
상기 캐리어 기판은 전도층 및 상기 전도층의 한쪽 면 상에 형성된 절연층을 포함하며, 상기 금속 산화물 반도체층은 상기 절연층 상에 형성되는, 트랜지스터를 갖는 반도체 소자.The method of claim 11,
And the carrier substrate comprises a conductive layer and an insulating layer formed on one side of the conductive layer, wherein the metal oxide semiconductor layer is formed on the insulating layer. 캐리어 기판;
상기 캐리어 기판 상에 형성된 금속 산화물 반도체층으로서, 상기 금속 산화물 반도체층의 상면의 일부는 마이크로-나노 스케일 라인 폭을 가지는 복수의 패턴을 구비한 고농도 캐리어 서브층으로 형성되는, 상기 금속 산화물 반도체층;
상기 금속 산화물 반도체층 상에 형성된 유전체층;
상기 유전체층 상에 형성된 게이트 금속층; 및
상기 금속 산화물 반도체층의 양 종단면 상의 상기 고농도 캐리어 서브층에 각각 형성된 소스 금속층 및 드레인 금속층을 포함하고, 상기 고농도 캐리어 서브층의 일부는 상기 소스 금속층 및 상기 드레인 금속층 사이에 존재하는, 트랜지스터를 갖는 반도체 소자.A carrier substrate;
A metal oxide semiconductor layer formed on the carrier substrate, wherein a portion of an upper surface of the metal oxide semiconductor layer is formed of a high concentration carrier sublayer having a plurality of patterns having a micro-nano scale line width;
A dielectric layer formed on the metal oxide semiconductor layer;
A gate metal layer formed on the dielectric layer; And
A source metal layer and a drain metal layer respectively formed in said high concentration carrier sublayers on both longitudinal cross-sections of said metal oxide semiconductor layer, a portion of said high concentration carrier sublayer being between said source metal layer and said drain metal layer device. 제 15 항에 있어서,
상기 게이트 금속층은 상기 소스 금속층과 상기 드레인 금속층 사이에 간격을 두고 형성되며, 상기 소스 금속층 및 상기 드레인 금속층은 각각 상기 금속 산화물 반도체층의 측벽을 통해 연장되며, 상기 캐리어 기판의 상부 면으로 더 연장되는, 트랜지스터를 갖는 반도체 소자.The method of claim 15,
The gate metal layer is formed at intervals between the source metal layer and the drain metal layer, and the source metal layer and the drain metal layer respectively extend through sidewalls of the metal oxide semiconductor layer and further extend to an upper surface of the carrier substrate. And a semiconductor device having a transistor. 캐리어 기판;
상기 캐리어 기판 상에 형성된 금속 산화물 반도체층으로서, 상기 금속 산화물 반도체층의 상면의 일부는 마이크로-나노 스케일 라인 폭을 가지는 패턴을 구비한 고농도 캐리어 서브층으로 형성되며, 상기 캐리어 기판은 전도층 및 상기 전도층의 한쪽 면 상에 형성된 절연층을 포함하며, 상기 금속 산화물 반도체층은 상기 절연층 상에 형성되는, 상기 금속 산화물 반도체층; 및
상기 금속 산화물 반도체층의 양 종단면 상의 상기 고농도 캐리어 서브층에 각각 형성된 소스 금속층 및 드레인 금속층을 포함하고, 상기 고농도 캐리어 서브층의 일부는 상기 소스 금속층 및 상기 드레인 금속층 사이에 위치하는, 트랜지스터를 갖는 반도체 소자.A carrier substrate;
A metal oxide semiconductor layer formed on the carrier substrate, wherein a portion of the upper surface of the metal oxide semiconductor layer is formed of a high concentration carrier sublayer having a pattern having a micro-nano scale line width, and the carrier substrate is formed of a conductive layer and the An insulating layer formed on one side of a conductive layer, wherein the metal oxide semiconductor layer is formed on the insulating layer; And
A source metal layer and a drain metal layer respectively formed in said high concentration carrier sublayers on both longitudinal cross-sections of said metal oxide semiconductor layer, wherein a portion of said high concentration carrier sublayer is located between said source metal layer and said drain metal layer device. 제 14 항 또는 제 17 항에 있어서,
상기 전도층은 도핑된 반도체층인, 트랜지스터를 갖는 반도체 소자.18. The method according to claim 14 or 17,
And the conductive layer is a doped semiconductor layer. 제 14 항 또는 제 17 항에 있어서,
상기 캐리어 기판은 상기 전도층의 다른쪽 면 상에 형성된 베이스층을 더 포함하여, 상기 전도층이 상기 절연층과 상기 베이스층 사이에 개재되는, 트랜지스터를 갖는 반도체 소자.18. The method according to claim 14 or 17,
The carrier substrate further comprises a base layer formed on the other side of the conductive layer, wherein the conductive layer is interposed between the insulating layer and the base layer.
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