KR101258257B1 - 유기전계발광소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은, 제 1 기판; 제 1 기판 상에 위치하는 스캔 배선, 데이터 배선, 제 1 전원 배선 및 제 2 전원 배선을 포함하는 신호 배선들; 제 1 기판 상에 위치하는 게이트 전극, 하나 이상의 절연막층, 반도체층, 소오스 전극 및 드레인 전극을 포함하는 구동 트랜지스터; 제 1 기판과 대향 하는 제 2 기판; 제 2 기판 상에 위치하는 제 1 전극; 제 1 전극 상에 위치하며, 제 1 전극의 일부를 노출시키는 제 1 콘택홀 및 개구부와 동일공정에 의해 패턴된 제 1 및 제 2 스페이서들을 포함하는 화소정의막; 개구부 내에 위치하는 유기 발광층; 및 제 1 스페이서 상에 위치하여 제 1 전극에 연결된 제 1 연결 전극과, 제 2 스페이서 및 유기 발광부 상에 위치하는 제 2 연결 전극을 포함하는 유기전계발광소자를 제공한다.
유기전계발광소자, 스페이서, 제조방법

Description

유기전계발광소자 및 그 제조방법{Organic Light Emitting Device and Method for Manufacturing the same}
도 1은 종래기술에 따른 유기전계발광소자의 단면도.
도 2는 본 발명의 일 실시예에 따른 유기전계발광소자의 평면도.
도 3은 도 2의 Ⅰ-Ⅰ'선을 따라 절단한 본 발명의 일 실시예에 따른 유기전계발광소자의 콘택 영역 및 화소 영역의 단면도.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 유기전계발광소자의 제조방법을 설명하기 위한 공정별 단면도.
<도면의 주요 부분에 관한 부호의 설명>
300,400: 제 1 기판 305,405: 버퍼층
315,415: 게이트 절연막 330,430: 패시베이션막
310a,410a: 제 1 전원 배선 310b,410b: 게이트 전극
310c,410c: 제 2 전원 배선 365c,465c: 제 1 스페이서
365d,465d: 제 2 스페이서 350,450: 제 2 기판
355,455: 제 1 전극 360, 460: 화소정의막
370,470: 유기 발광층 380a,480a: 제 1 연결 전극
380b,480b: 제 2 연결 전극 390,490: 실란트
본 발명은 유기전계발광소자 및 그 제조방법에 관한 것이다.
도 1은 종래기술에 따른 유기전계발광소자의 단면도이다.
도 1을 참조하면, 콘택 영역(A) 및 화소 영역(B)을 포함하는 제 1 기판(100) 상에는 버퍼층(105), 스캔 배선(도시 안됨), 제 1 전원 배선(110a), 게이트 전극(110b), 제 2 전원 배선(110c)을 포함하는 신호 배선들이 위치한다.
신호 배선들을 포함하는 제 1 기판 상(100)에는 제 1 전원 배선(110a) 및 제 2 전원 배선(110c)의 일부를 노출시키는 제 1 및 제 2 비어홀(135a, 135d)을 포함하는 게이트 절연막(115)이 위치한다.
게이트 절연막(115)의 화소 영역(B) 상에는 반도체층(120), 드레인 전극 및 소오스 전극(125b,125c)이 위치한다. 게이트 절연막(115)의 콘택 영역(A) 상에 제 1 비어홀(135a)을 통하여 제 1 전원 배선(110a)과 연결되는 제 1 금속 전극(125a)이 위치한다. 제 1 금속 전극(125a), 드레인 전극 및 소오스 전극(125b,125c)을 포함하는 제 1 기판(100) 상에는 제1금속 전극(125a) 및 제 2 비어홀(135d)을 노출시키도록 패시베이션막(130)이 위치한다. 패시베이션막(130)에는 드레인 전극 (125b) 및 소오스 전극(125c)의 일부를 노출시키는 제 3 및 제 4 비어홀(135b, 135c)이 위치한다. 그리고 소오스 전극(125c) 상에는 제 4 비어홀(135c) 및 제 2 비어홀(135d)을 통하여 소오스 전극(125c)과 제 2 전원 배선(110c)을 연결하는 제2금속 전극(140)이 위치한다.
제 1 기판(100)과 대향되도록 위치한 제 2 기판(150) 상에는 제 1 전극(155)과, 제 1 전극(155)의 일부를 노출시키는 제 1 콘택홀(165a)와 개구부(165b)를 포함하는 화소정의막(160)이 위치한다. 제 1 콘택홀(165a)은 콘택 영역(A) 상에 위치하며, 개구부(165b)는 화소 영역(B) 상에 위치한다.
화소정의막(160)의 콘택 영역(A) 및 화소 영역(B) 상에 각각 제 1 및 제 2 스페이서(175a,175b)가 위치한다. 그리고, 제 1 스페이서(175a) 상에는 제 1 콘택홀(165a)을 통하여 제 1 전극(155)과 연결되는 제 1 연결 전극(180a)이 위치하며, 제 1 스페이서(175b) 및 발광층(170) 상에는 제 2 연결 전극(180b)이 위치한다.
제 1 기판(100)과 제 2 기판(150)은 실란트(190)에 의해 합착되며, 합착시 제 1 연결 전극(180a)과 제 2 연결 전극(180b)은 각각 제 1 기판(100)에 위치한 제 1 금속 전극(125a)과 드레인 전극(125b)에 전기적으로 연결된다.
앞서 설명한 바와 같은 구조를 갖는 유기전계발광소자는 화소정의막(160)에 위치하는 제 1 및 제 2 스페이서(175a,175b)를 형성하려면, 두 차례에 걸친 공정 절차를 수행하므로 공정 시간이 길어짐은 물론 공정 단계 및 비용적 측면에 있어서 개선이 필요하다.
상술한 문제점을 해결하기 위한 본 발명의 목적은, 제조공정 및 비용을 절감할 수 있는 유기전계발광소자와 그 제조방법을 제공하는 것이다.
상술한 과제를 해결하기 위한 본 발명은, 제 1 기판; 제 1 기판 상에 위치하는 스캔 배선, 데이터 배선, 제 1 전원 배선 및 제 2 전원 배선을 포함하는 신호 배선들; 제 1 기판 상에 위치하는 게이트 전극, 하나 이상의 절연막층, 반도체층, 소오스 전극 및 드레인 전극을 포함하는 구동 트랜지스터; 제 1 기판과 대향 하는 제 2 기판; 제 2 기판 상에 위치하는 제 1 전극; 제 1 전극 상에 위치하며, 제 1 전극의 일부를 노출시키는 제 1 콘택홀 및 개구부와 동일공정에 의해 패턴된 제 1 및 제 2 스페이서들을 포함하는 화소정의막; 개구부 내에 위치하는 유기 발광층; 및 제 1 스페이서 상에 위치하여 제 1 전극에 연결된 제 1 연결 전극과, 제 2 스페이서 및 유기 발광부 상에 위치하는 제 2 연결 전극을 포함하는 유기전계발광소자를 제공한다.
제 1 및 제 2 스페이서는, 제 2 기판 상에 위치하는 화소정의막 상에 돌출 되도록 형성될 수 있다.
제 1 기판과 제 2 기판의 외곽에 위치하는 실란트를 포함하며, 제 1 기판과 제 2 기판이 실란트에 의해 합착시, 제 1 연결 전극은, 제 1 전원 배선과 연결되며, 제 2 연결 전극은 구동 트랜지스터의 소오스 전극 또는 드레인 전극 중 어느 하나와 연결될 수 있다.
한편, 또 다른 측면에서 본 발명은, 제 1 기판 상에, 게이트 전극, 스캔 배선, 제 1 전원 배선 및 제 2 전원 배선을 포함하는 신호 배선들을 형성하는 단계; 게이트 전극 및 신호 배선들을 포함한 제 1 기판 상에 게이트 절연막을 형성하는 단계; 게이트 절연막 상에 게이트 전극과 일정 영역이 대응되도록 반도체층을 형성 하고, 반도체층 상에 소오스 전극 및 드레인 전극을 형성하며, 제 1 전원 배선에 연결되는 제 1 금속 전극과, 제 2 전원 배선에 연결되는 제 2 금속 전극을 형성하는 단계; 제 1 기판과 대향 하는 제 2 기판 상에 제 1 전극을 형성하는 단계; 제 1 전극 상에 화소정의막을 형성하고, 제 1 전극의 일부를 노출시키는 제 1 콘택홀 및 개구부와, 제 1 및 제 2 스페이서들을 동시에 형성하는 단계; 개구부 내에 유기 발광층을 형성하는 단계; 및 제 1 스페이서 상에 제 1 전극에 연결되는 제 1 연결 전극과, 제 2 스페이서 및 상기 유기 발광층 상에 제 2 연결 전극을 형성하는 단계를 포함하는 유기전계발광소자의 제조방법을 제공한다.
제 1 및 제 2 스페이서는, 제 2 기판 상에 위치하는 화소정의막 상에 돌출 되도록 형성할 수 있다.
제 1 연결 전극과 제 2 연결 전극 형성단계 이후에는, 제 1 기판과 제 2 기판의 외곽에 실란트를 형성하고 합착하는 단계를 포함하며, 제 1 기판과 제 2 기판을 합착하는 단계에서, 제 2 기판 상에 형성된 제 1 연결 전극은 제 1 기판 상에 형성된 제 1 전원 배선과 연결되며, 제 2 기판 상에 형성된 제 2 연결 전극은 제 1 기판 상에 형성된 소오스 전극 또는 드레인 전극 중 어느 하나와 연결될 수 있다.
반도체층, 소오스 전극, 드레인 전극, 제 1 금속 전극 및 제 2 금속 전극을 형성하는 단계 이후에는, 제 1 금속 전극, 소오스 전극 및 드레인 전극 상에서, 제 1 금속 전극의 일부와, 소오스 전극 및 드레인 전극의 일부가 노출되도록 패시베이션막을 형성하는 단계를 더 포함할 수 있다.
게이트 절연막은 상기 제 1 전원 배선과 상기 제 2 전원 배선을 노출시키는 제 1 및 제 2 비어홀을 포함하며, 제 1 금속 전극과 제 2 금속 전극은, 제 1 및 제 2 비어홀을 통해 제 1 전원 배선과 제 2 전원 배선에 연결될 수 있다.
제 1 연결 전극은, 제 1 콘택홀을 통해 연결될 수 있다.
<일 실시예>
도 2는 본 발명의 일 실시예에 따른 전계발광소자를 도시한 평면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 전계발광소자는 스캔 구동부(200), 데이터 구동부(210), 제어부(도시 안됨), 전압공급부(도시 안됨) 및 표시부(220)를 포함한다.
제어부(도시 안됨)는 스캔 구동부(200), 데이터 구동부(210) 및 전원공급부(도시 안됨)에 제어 신호를 출력한다. 스캔 구동부(200)는 제어부(도시 안됨)의 제어신호에 따라 스캔 구동부(200)에 연결된 스캔 라인(250)들을 통하여 표시부(220)에 스캔 신호를 출력한다.
데이터 구동부(210)는 제어부(도시 안됨)의 제어 신호에 따라, 데이터 배선들(260)을 통하여 표시부(220)에 데이터 신호들을 출력한다.
전원공급부(도시 안됨)는 제 1 및 제 2 전원 배선(230, 240)을 통하여 표시부(220)에 구동에 필요한 전류 또는 전압을 출력한다. 한편, 제 1 및 제 2 전원 배선(230, 240)은 도시된 도면과 다르게 라우팅 될 수도 있음은 물론이다.
표시부(220)는 복수개의 화소(P)들을 포함할 수 있으며, 화소(P) 영역은 데이터 배선(260)들과 스캔 배선(250)들의 교차에 의하여 정의된다. 화소(P)들은 적 어도 하나 이상의 박막 트랜지스터{ 일반적으로 스위칭 박막 트랜지스터와 구동 박막 트랜지스터를 포함(도시 안됨) }를 포함하고, 제 1 전극(270),유기 발광층(도시 안됨) 및 제 2 전극(도시 안됨)을 포함하는 유기발광다이오드(도시 안됨)를 포함한다.
도 3은 도 2의 Ⅰ-Ⅰ'선을 따라 절단한 본 발명의 일 실시예에 따른 유기전계발광소자의 콘택 영역 및 화소 영역의 단면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 유기전계발광소자는 콘택 영역(A) 및 화소 영역(B)을 포함하는 제 1 기판(300) 상에 버퍼층(305)이 위치하며, 버퍼층(305) 상에 스캔 배선(도시 안됨), 제 1 전원 배선(310a), 게이트 전극(310b), 제 2 전원 배선(310c)을 포함하는 신호 배선들이 위치한다.
신호 배선들을 포함하는 제 1 기판(300) 상에는 제 1 전원 배선(310a) 및 제 2 전원 배선(310c)의 일부를 노출시키는 제 1 및 제 2 비어홀(335a, 335d)을 포함하는 게이트 절연막(315)이 위치한다.
게이트 절연막(315)의 화소 영역(B) 상에는 게이트 전극(310b)과 일정 영역이 대응되도록 반도체층(320)이 위치하며, 반도체층(320)의 일정 영역 상에는 드레인 전극 및 소오스 전극(325b,325c)이 위치한다.
한편, 게이트 절연막(315)의 콘택 영역(A) 상에 제 1 비어홀(335a)을 통하여 제 1 전원 배선(310a)과 연결되는 제 1 금속 전극(325a)이 위치한다. 제 1 금속 전극(325a)은 드레인 전극 및 소오스 전극(325b,325c)과 동일한 물질로 이루어질 수 있다.
제 1 금속 전극(325a), 드레인 전극 및 소오스 전극(325b,325c)을 포함하는 제 1 기판(300) 상에 패시베이션막(330)이 위치한다. 패시베이션막(330)은 제 1 금속 전극(325a) 및 제 2 비어홀(335d)을 노출시키도록 형성된다. 또한, 패시베이션막(330)에는 드레인 전극(325b) 및 소오스 전극(325c)의 일부를 노출시키는 제 3 및 제 4 비어홀(335b, 335c)이 위치한다.
그리고 소오스 전극(325c) 상에는 제 4 비어홀(335c) 및 제 2 비어홀(335d)을 통하여 소오스 전극(325c)과 제 2 전원 배선(310c)을 전기적으로 연결하는 제 2 금속 전극(140)이 위치한다.
제 1 기판(300)과 대향 되도록 위치한 제 2 기판(350) 상에는 제 1 전극(355)이 위치한다. 여기서, 제 1 전극(355)은 애노드일 수 있다.
제 1 전극(355) 상에는 제 1 전극(355)의 일부를 노출시키는 제 1 콘택홀(365a), 개구부(365b), 제 1 스페이서(365c) 및 제 2 스페이서(365d)를 포함하는 화소정의막(360)이 위치한다.
제 1 콘택홀(165a)과 제 1 스페이서(365c)는 콘택 영역(A) 상에 위치하며, 개구부(365b)와 제 2 스페이서(365d)는 화소 영역(B) 상에 위치한다. 제 1 스페이서(365c) 및 제 2 스페이서(365d)는 화소정의막(360) 상에 돌출 되도록 형성된다.
여기서, 제 1 콘택홀(365a), 개구부(365b), 제 1 스페이서(365c) 및 제 2 스페이서(365d)는 동일한 재료로 형성된 후 동일한 공정에 의해 패터닝된 것이다. 이와 같이 패터닝을 하기 위해서는 노광시 특정 영역 즉, 제 1 스페이서(365c) 및 제 2 스페이서(365d)를 제외한 제 1 콘택홀(365a)와 개구부(365b)의 영역만 오버 노출하여 얻을 수 있다.
제 1 스페이서(375a) 상에는 제 1 콘택홀(365a)을 통하여 제 1 전극(355)과 연결된 제 1 연결 전극(380a)이 위치하며, 제 2 스페이서(375b) 및 유기 발광층(370) 상에는 제 2 연결 전극(380b)이 위치한다. 여기서, 제 2 전극(380b)은 캐소드일 수 있다. 그리고 도시하지는 않았지만, 제 1 전극(455)과 유기 발광층(470) 사이에는 정공주입층 및 정공수송층이 형성될 수 있으며, 유기 발광층(470) 상에는 전자수송층 및 전자주입층이 형성될 수 있다.
제 1 기판(300)과 제 2 기판(350)은 실란트(390)에 의해 합착되며, 합착시 제 1 연결 전극(380a)과 제 2 연결 전극(380b)은 각각 제 1 기판(300)에 위치한 제 1 금속전극(325a) 및 드레인 전극(325b)에 전기적으로 연결된다.
상기와 같은 구조를 갖는 유기전계발광소자는 제 1 기판(300)과 제 2 기판(350)을 각각 제조하여 이들을 합착하여 형성하기 때문에, 돌출된 제 1 및 제 2 스페이서들(375a,375b)을 이용하여 제 1 기판(300)에 위치한 박막 트랜지스터들과 제 2 기판(350)에 위치한 전극들을 연결하는 구조를 갖는다.
따라서, 본 발명은 도 3의 "S"영역에 도시된 바와 같이 제 1 및 제 2 스페이서들(375a,375b)을 따로 형성하지 않고, 절연막이나 패시베이션막 등에 개구부 또는 콘택홀 등을 패터닝할 때 함께 형성 가능하므로 제조공정 및 비용이 증가하는 문제를 해결할 수 있게 된다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 전계발광소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 4a를 참조하면, 제 1 기판(400) 상에 버퍼층(405)을 형성한다. 버퍼층(405)은 기판(400)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하기 위해 형성하는 것으로, 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 등을 사용하여 선택적으로 형성할 수 있다.
버퍼층(405) 상에 제 1 도전층을 적층한다. 제 1 도전층은 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 텅스텐(W), 텅스텐 실리사이드(WSi2)로 이루어진 군에서 선택되는 하나로 형성할 수 있다.
이후, 제 1 도전층을 패터닝하여, 스캔 배선(도시 안됨), 제 1 전원 배선(410a), 게이트 전극(410b), 제 2 전원 배선(410c)을 포함하는 신호 배선들을 형성한다. 여기서, 제 1 전원 배선(410a)은 양의 전원 라인(VDD)일 수 있으며, 제 2 전원 배선(410c)은 음의 전원 라인(VSS)일 수 있다. 이와 같은 신호 배선들의 교차에 의하여 화소 영역(B)들이 한정된다. 또한, 제 1 전원 배선(410a)의 위치에 의하여 콘택 영역(A)이 한정된다.
이와 같은 신호선들을 포함하는 제 1 기판(400) 상에 게이트 절연막(415)을 적층한다. 게이트 절연막(415)은 제 1 전원 배선(410a)과 제 2 전원 배선(410c)을 노출하도록 패터닝하여 제 1 비어홀(435a)을 형성한다. 게이트 절연막(415)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중 층으로 형성할 수 있다.
도 4b를 참조하면, 게이트 절연막(415) 상에 비정질 실리콘층 또는 다결정 실리콘층을 적층한다. 그런 다음 이를 패터닝하여 화소 영역(B) 상에서 게이트 전극(410b)과 일정 영역이 대응되도록 반도체층(420b)을 형성한다.
이후, 콘택 영역(A)과 화소 영역(B) 상의 일부에 위치한 반도체층(420b)과 제 1 전원 배선(410a)의 제 1 비어홀(435a) 상에 제 2 도전층을 적층한다. 여기서, 제 2 도전층은 배선 저항을 낮추기 위해 저저항 물질로 형성되어 있으며, 몰리 텅스텐(MoW), 티타늄(Ti), 알루미늄(Al) 또는 알루미늄 합금(Al alloy)으로 형성할 수 있다.
이와 같이 형성된 제 2 도전층을 패터닝하여 반도체층(420b)의 일정 영역에 드레인 전극 및 소오스 전극(425b,425c)을 형성하고, 제 1 전원 배선(410a)의 제 1 비어홀(435a)을 포함하는 영역에 제 1 금속 전극(425a)을 형성한다.
도 4c를 참조하면, 제 1 금속 전극(425a), 드레인 전극 및 소오스 전극(425b,425c)을 포함한 제 1 기판(400) 상에 패시베이션막(430)을 적층한다.
이후, 패시베이션막(430) 및 게이트 절연막(415)을 식각하여, 게이트 절연막(415)의 하부에 위치한 제 2 전원 배선(410c)이 노출되도록 제 2 비어홀(435d)을 형성한다. 그리고 패시베이션막(430)은 제 1 금속 전극(425a)의 일부와 드레인 전극 및 소오스 전극(425b,425c)의 일부를 노출하도록 형성한다.
도 4d를 참조하면, 화소 영역(B) 상에 위치하는 소오스 전극(425c)과 제 2 전원 배선(410c) 상에 제 3 도전층을 적층하여 소오스 전극(425c)과 제 2 전원 배선(410c)을 연결하는 제 2 금속 전극(440)을 형성한다. 이때, 콘택 영역(A)에 위치하는 제 1 금속 전극(425a)을 전 단계에서 형성하지 않고, 현재 공정 단계에서 함 께 형성할 수도 있음은 물론이다.
도 4e를 참조하면, 콘택 영역(A) 및 화소 영역(B)을 포함하는 제 2 기판(450)을 준비한다. 제 2 기판(450) 상에 제 4 도전층인 제 1 전극(455)을 형성한다.
여기서 제 1 전극(455)은 애노드일 수 있으며, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ICO(Indium Cerium Oxide) 또는 ZnO(Zinc Oxide)와 같은 일함수가 높은 투명도전막을 사용하여 형성할 수 있다. 여기서, 제 1 전극(455)은 화소 영역별로 패터닝되지 않고 공통전극으로 형성될 수 있음을 참조한다.
제 1 전극(455) 상에 화소정의막(460)을 적층한다. 그런 다음, 화소정의막(460)을 식각하여 제 1 전극(455)의 일부를 노출시키는 제 1 콘택홀(465a) 및 개구부(465b)와, 제 1 및 제 2 스페이서들(465c,465d)을 동시에 형성한다.
제 1 스페이서(465c) 및 제 2 스페이서(465d)는 화소정의막(360) 상에 돌출 되도록 형성된다. 이와 같이 패터닝을 하기 위해서는 노광시 특정 영역 즉, 제 1 스페이서(465c) 및 제 2 스페이서(465d)를 제외한 제 1 콘택홀(465a)와 개구부(465b)의 영역만 오버 노출하여 얻을 수 있다.
여기서, 제 1 콘택홀(465a)과 제 1 스페이서(465c)는 콘택 영역(A) 상에 위치하며, 개구부(465b)와 제 2 스페이서(465d)는 화소 영역(B) 상에 위치한다.
더욱 자세하게는 제 1 스페이서(465c)는 제 1 기판(400) 상에 위치하는 제 1 금속 전극(425a)과 대응하는 영역 상에 위치하고, 제 2 스페이서(475b)는 제 1 기판(400) 상에 위치하는 소오스 전극(425c)와 대응하는 위치에 형성된다. 이는 제 1 기판(400)과 제 2 기판(450)이 합착될 시 제 1 및 제 2 스페이서(475a,475b)가 각각 제 1 금속 전극(425a)과 소오스 전극(425c)에 연결되도록 하기 위함이다.
이후, 개구부(465b) 내에 유기 발광층(470)을 형성한다. 여기서 도시하지는 않았지만, 제 1 전극(455)과 유기 발광층(470) 사이에는 정공주입층 및 정공수송층이 형성될 수 있으며, 유기 발광층(470) 상에는 전자수송층 및 전자주입층이 형성될 수 있다.
도 4f를 참조하면, 제 1 및 제 2 스페이서(475a,475b), 제 1 콘택홀(465a) 및 유기 발광층(470)을 포함한 제 2 기판 상에 제 5 도전층을 적층한다. 제 5 도전층은 배선 저항 및 일함수가 낮은 마그네슘(Mg), 은(Ag), 알루미늄(Al), 칼슘(Ca) 또는 이들의 합금으로 이루어질 수 있다.
제 5 도전층을 패터닝하여, 제 1 스페이서(475a) 상에는 제 1 콘택홀(465a)을 통하여 제 1 전극(455)과 전기적으로 연결되는 제 1 연결 전극(480a)을 형성하고, 제 2 스페이서(475b) 및 유기 발광층(470) 상에는 제 2 연결 전극(480b)을 형성한다. 이들은 제 1 연결 전극(480a)과 제 2 연결 전극(480b)은 동시에 형성되나 각각 구분되도록 형성된다.
도 4g를 참조하면, 앞서 설명한 바와 같이 제조된 제 1 기판(400)과 제 2 기판(450)의 외곽에 실란트(490)를 형성하고 이를 이용하여 합착한다. 합착시 제 1 연결 전극(480a)과 제 2 연결 전극(480b)은, 각각 제 1 기판(400) 상에 위치한 제 1 금속 전극(425a) 및 소오스 전극(425c)과 전기적으로 연결될 수 있다.
여기서, 제 2 연결 전극(480b)과 전기적으로 연결되는 소오스 전극(425c)은 제 1 기판(400) 상에 위치하는 구동 트랜지스터의 전극이며, 이는 구동 트랜지스터의 구조에 따라 소오스 전극(425c)이 아닌 드레인 전극(425b)이 될 수도 있음을 참조한다.
한편, 본 발명에서는 제 2 기판(450) 상에 형성된 화소정의막(460)을 이용하여 제 1 콘택홀(465a) 및 개구부(465b)와 함께 제 1 및 제 2 스페이서들(475a,475b)을 패터닝 하는 것을 설명하였다. 그러나 이와 같은 방법은 이에 한정되지 않는다. 이는 제 1 및 제 2 스페이서들(475a,475b)을 어느 기판 상에 형성하느냐에 따라 제 1 기판(400)의 소오스 전극(425c) 또는 드레인 전극(425b) 상에 형성할 수도 있기 때문이다. 예컨대, 이와 같이 제 1 기판(400)과 제 2 기판(450) 간에 전기적인 연결을 위해 제 1 기판(400)의 소오스 전극(425c) 또는 드레인 전극(425b) 상에 제 1 및 제 2 스페이서들(475a,475b)과 같은 스페이서를 형성하게 된다면, 이는 소오스 전극(425c) 또는 드레인 전극(425b)을 노출시키는 패시베이션막(430)을 이용하여 형성할 수 있기 때문이다.
본 발명은 도 4g의 "S"영역에 도시된 바와 같이 제 1 및 제 2 스페이서들(475a,475b)을 따로 형성하지 않고, 절연막이나 패시베이션막 등에 개구부 또는 콘택홀 등을 패터닝할 때 함께 형성 가능하므로 제조공정 및 비용이 증가하는 문제를 해결할 수 있게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술 적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상술한 바와 같이 본 발명은, 제조공정 및 비용을 절감할 수 있는 유기전계발광소자와 그 제조방법을 제공하는 효과가 있다.

Claims (9)

  1. 제 1 기판;
    상기 제 1 기판 상에 위치하는 스캔 배선, 데이터 배선, 제 1 전원 배선 및 제 2 전원 배선을 포함하는 신호 배선들;
    상기 제 1 기판 상에 위치하는 게이트 전극, 하나 이상의 절연막층, 반도체층, 소오스 전극 및 드레인 전극을 포함하는 구동 트랜지스터;
    상기 제 1 기판과 대향 하는 제 2 기판;
    상기 제 2 기판 상에 위치하는 제 1 전극;
    상기 제 1 전극 상에 위치하며, 상기 제 1 전극의 일부를 노출시키는 제 1 콘택홀 및 개구부와 동일공정에 의해 패턴된 제 1 및 제 2 스페이서들을 포함하는 화소정의막;
    상기 개구부 내에 위치하는 유기 발광층; 및
    상기 제 1 스페이서 상에 위치하여 상기 제 1 전극에 연결된 제 1 연결 전극과, 상기 제 2 스페이서 및 상기 유기 발광부 상에 위치하는 제 2 연결 전극을 포함하는 유기전계발광소자.
  2. 제1항에 있어서, 상기 제 1 및 제 2 스페이서는,
    상기 제 2 기판 상에 위치하는 화소정의막 상에 돌출되도록 형성되어 있는 것을 특징으로 하는 유기전계발광소자.
  3. 제1항에 있어서,
    상기 제 1 기판과 상기 제 2 기판의 외곽에 위치하는 실란트를 포함하며,
    상기 제 1 기판과 상기 제 2 기판이 상기 실란트에 의해 합착시,
    상기 제 1 연결 전극은, 상기 제 1 전원 배선과 연결되며, 상기 제 2 연결 전극은 상기 구동 트랜지스터의 소오스 전극 또는 드레인 전극 중 어느 하나와 연결되는 것을 특징으로 하는 유기전계발광소자.
  4. 제 1 기판 상에, 게이트 전극, 스캔 배선, 제 1 전원 배선 및 제 2 전원 배선을 포함하는 신호 배선들을 형성하는 단계;
    상기 게이트 전극 및 신호 배선들을 포함한 제 1 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 상기 게이트 전극과 일정 영역이 대응되도록 반도체층을 형성하고, 상기 반도체층 상에 소오스 전극 및 드레인 전극을 형성하며, 상기 제 1 전원 배선에 연결되는 제 1 금속 전극과, 상기 제 2 전원 배선에 연결되는 제 2 금속 전극을 형성하는 단계;
    상기 제 1 기판과 대향 하는 제 2 기판 상에 제 1 전극을 형성하는 단계;
    상기 제 1 전극 상에 화소정의막을 형성하고, 상기 제 1 전극의 일부를 노출시키는 제 1 콘택홀 및 개구부와, 제 1 및 제 2 스페이서들을 동시에 형성하는 단계;
    상기 개구부 내에 유기 발광층을 형성하는 단계; 및
    상기 제 1 스페이서 상에 상기 제 1 전극에 연결되는 제 1 연결 전극과, 상기 제 2 스페이서 및 상기 유기 발광층 상에 제 2 연결 전극을 형성하는 단계를 포함하는 유기전계발광소자의 제조방법.
  5. 제4항에 있어서, 상기 제 1 및 제 2 스페이서는,
    상기 제 2 기판 상에 위치하는 화소정의막 상에 돌출 되도록 형성하는 것을 특징으로 하는 유기전계발광소자의 제조방법.
  6. 제4항에 있어서,
    상기 제 1 연결 전극과 상기 제 2 연결 전극 형성단계 이후에는,
    상기 제 1 기판과 상기 제 2 기판의 외곽에 실란트를 형성하고 합착하는 단계를 포함하며,
    상기 제 1 기판과 상기 제 2 기판을 합착하는 단계에서, 상기 제 2 기판 상에 형성된 상기 제 1 연결 전극은 상기 제 1 기판 상에 형성된 상기 제 1 전원 배선과 연결되며, 상기 제 2 기판 상에 형성된 상기 제 2 연결 전극은 상기 제 1 기판 상에 형성된 상기 소오스 전극 또는 드레인 전극 중 어느 하나와 연결되는 것을 특징으로 하는 유기전계발광소자의 제조방법.
  7. 제4항에 있어서, 상기 반도체층, 소오스 전극, 드레인 전극, 제 1 금속 전극 및 제 2 금속 전극을 형성하는 단계 이후에는,
    상기 제 1 금속 전극, 소오스 전극 및 드레인 전극 상에서, 상기 제 1 금속 전극의 일부와, 상기 소오스 전극 및 드레인 전극의 일부가 노출되도록 패시베이션막을 형성하는 단계를 더 포함하는 유기전계발광소자의 제조방법.
  8. 제4항에 있어서,
    상기 게이트 절연막은 상기 제 1 전원 배선과 상기 제 2 전원 배선을 노출시키는 제 1 및 제 2 비어홀을 포함하며,
    상기 제 1 금속 전극과 상기 제 2 금속 전극은,
    상기 제 1 및 제 2 비어홀을 통해 상기 제 1 전원 배선과 상기 제 2 전원 배선에 연결되는 것을 특징으로 하는 유기전계발광소자의 제조방법.
  9. 제4항에 있어서, 상기 제 1 연결 전극은,
    상기 제 1 콘택홀을 통해 연결되는 것을 특징으로 하는 유기전계발광소자의 제조방법.
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