KR101254743B1 - Thin film transistor array substrate, and manufacturing method thereof - Google Patents

Thin film transistor array substrate, and manufacturing method thereof Download PDF

Info

Publication number
KR101254743B1
KR101254743B1 KR1020060058975A KR20060058975A KR101254743B1 KR 101254743 B1 KR101254743 B1 KR 101254743B1 KR 1020060058975 A KR1020060058975 A KR 1020060058975A KR 20060058975 A KR20060058975 A KR 20060058975A KR 101254743 B1 KR101254743 B1 KR 101254743B1
Authority
KR
South Korea
Prior art keywords
metal line
gate
thin film
film transistor
contact hole
Prior art date
Application number
KR1020060058975A
Other languages
Korean (ko)
Other versions
KR20080000997A (en
Inventor
김경석
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020060058975A priority Critical patent/KR101254743B1/en
Publication of KR20080000997A publication Critical patent/KR20080000997A/en
Application granted granted Critical
Publication of KR101254743B1 publication Critical patent/KR101254743B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Abstract

게이트 메탈 라인과 데이터 메탈 라인 사이의 콘택 연결 구조에서 전체 연결 저항값을 줄일 수 있는 박막트랜지스터 어레이 기판 및 그 제조 방법이 제공된다. 박막트랜지스터 어레이 기판은, 투명한 기판 상에 형성된 게이트 메탈 라인; 게이트 메탈 라인 상부에 형성된 게이트 절연막; 게이트 절연막 상에 형성된 액티브층; 액티브층 상부에 형성되며, 게이트 메탈 라인과 중첩되는 데이터 메탈 라인; 데이터 메탈 라인 상부에 형성된 패시베이션막; 및 패시베이션막부터 게이트 메탈 라인 상부까지 형성된 적어도 하나의 콘택홀을 통해 게이트 메탈 라인과 데이터 메탈 라인을 연결시키는 메탈층을 포함하여 구성된다.Provided are a thin film transistor array substrate and a method of manufacturing the same, which can reduce an overall connection resistance value in a contact connection structure between a gate metal line and a data metal line. The thin film transistor array substrate includes: a gate metal line formed on a transparent substrate; A gate insulating film formed on the gate metal line; An active layer formed on the gate insulating film; A data metal line formed on the active layer and overlapping the gate metal line; A passivation film formed on the data metal line; And a metal layer connecting the gate metal line and the data metal line through at least one contact hole formed from the passivation layer to an upper portion of the gate metal line.

액정 표시장치, 박막트랜지스터 어레이 기판, 멀티 콘택홀, 게이트 라인, 데이터 라인, ITO 메탈 Liquid Crystal Display, Thin Film Transistor Array Board, Multi Contact Hole, Gate Line, Data Line, ITO Metal

Description

박막트랜지스터 어레이 기판 및 그 제조 방법 {THIN FILM TRANSISTOR ARRAY SUBSTRATE, AND MANUFACTURING METHOD THEREOF}Thin Film Transistor Array Substrate and Manufacturing Method Thereof {THIN FILM TRANSISTOR ARRAY SUBSTRATE, AND MANUFACTURING METHOD THEREOF}

도 1은 일반적인 액정 표시장치의 사시도이다.1 is a perspective view of a general liquid crystal display.

도 2는 종래의 기술에 따른 게이트 메탈 라인과 데이터 메탈 라인 사이의 콘택 연결 구조를 나타내는 평면도이다.2 is a plan view illustrating a contact connection structure between a gate metal line and a data metal line according to the related art.

도 3은 도 2의 A-A'를 절단선으로 하는 수직 단면도이다.3 is a vertical cross-sectional view taken along the line AA ′ of FIG. 2.

도 4는 본 발명의 실시예에 따른 게이트 메탈 라인과 데이터 메탈 라인 사이의 콘택 연결 구조를 나타내는 평면도이다.4 is a plan view illustrating a contact connection structure between a gate metal line and a data metal line according to an exemplary embodiment of the present invention.

도 5는 도 4의 B-B'를 절단선으로 하는 수직 단면도이다.FIG. 5 is a vertical cross-sectional view taken along the line BB ′ of FIG. 4.

도 6a 내지 도 6f는 본 발명의 실시예에 따른 게이트 메탈 라인과 데이터 메탈 라인 사이의 콘택 형성 과정을 나타내는 공정 흐름도이다.6A through 6F are flowcharts illustrating a process of forming a contact between a gate metal line and a data metal line according to an exemplary embodiment of the present invention.

<도면의 주요 부분에 관한 부호의 설명>DESCRIPTION OF THE REFERENCE NUMERALS

110: 투명 기판 120: 게이트 메탈 라인110: transparent substrate 120: gate metal line

130: 게이트 절연막 140: 액티브층130: gate insulating film 140: active layer

160: 데이터 메탈 라인 170: 패시베이션막160: data metal line 170: passivation film

180: ITO 메탈 200: 멀티 콘택홀180: ITO metal 200: multi contact hole

210: 상부 콘택홀 220: 하부 콘택홀210: upper contact hole 220: lower contact hole

본 발명은 액정 표시장치용 박막트랜지스터 어레이 기판 및 그 제조 방법에 관한 것으로, 보다 구체적으로, 액정 표시장치에 있어서 게이트 메탈 라인과 데이터 메탈 라인 사이의 콘택(Contact) 연결 구조 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor array substrate for a liquid crystal display and a method of manufacturing the same, and more particularly, to a contact connection structure between a gate metal line and a data metal line in a liquid crystal display and a method of manufacturing the same. .

일반적으로, 액정 표시장치는 액정 분자의 광학적 이방성과 복굴절 특성을 사용하여 화상을 표현하는 장치이다. 액정 표시장치는 전계 생성 전극이 각각 형성되어 있는 두 기판을 두 전극이 형성되어 있는 면이 마주 대하도록 배치하고, 두 기판 사이에 액정 물질을 주입하며, 이후, 두 전극에 전압을 인가하여 생성되는 전기장에 의해 상기 액정 분자 배열을 변경시키고, 이를 통하여 투명 절연 기판에 투과되는 빛의 양을 조절함으로써, 원하는 화상을 표현하게 된다.In general, a liquid crystal display is an apparatus that expresses an image by using optical anisotropy and birefringence characteristics of liquid crystal molecules. In the liquid crystal display, two substrates on which the field generating electrodes are formed are disposed so that the surfaces on which the two electrodes are formed face each other, a liquid crystal material is injected between the two substrates, and then a voltage is applied to the two electrodes. By changing the arrangement of the liquid crystal molecules by the electric field, and by controlling the amount of light transmitted through the transparent insulating substrate, the desired image is expressed.

이러한 액정 표시장치로는 박막 트랜지스터(Thin Film Transistor: TFT)를 스위칭 소자로 사용하는 박막 트랜지스터 액정 표시장치(TFT LCD)가 주로 사용되고 있다. TFT LCD는 백색광인 백라이트가 액정 화소를 통과하면서 광투과율이 조절된 후, 각 액정 화소 상에 1:1로 배치된 적색(R), 녹색(G) 및 청색(B)의 컬러필터층을 투과해 나오는 빛의 가법 혼색을 통해 TFT-LCD의 컬러 화면이 만들어진다.As the liquid crystal display, a thin film transistor liquid crystal display (TFT LCD) using a thin film transistor (TFT) as a switching element is mainly used. The TFT LCD transmits the red (R), green (G), and blue (B) color filter layers disposed 1: 1 on each liquid crystal pixel after the backlight having white light passes through the liquid crystal pixel and the light transmittance is adjusted. The color mixture of the TFT-LCD is produced by adding mixed color of the emitted light.

한편, 도 1은 일반적인 액정 표시장치의 사시도이다.1 is a perspective view of a general liquid crystal display.

도 1을 참조하면, 액정 표시장치 내에 구비된 액정 패널은, 일정 공간을 갖고 합착된 제1 기판(10), 제2 기판(20), 및 상기 제1 기판(10)과 제2 기판 (20) 사 이에 주입된 액정층(30)으로 구성된다. 이때, 제1 기판(10)은 스위칭 영역인 TFT 영역(TFT), 화소 영역(Pixel) 및 스토리지 영역(CST)으로 정의된다.Referring to FIG. 1, a liquid crystal panel provided in a liquid crystal display device includes a first substrate 10, a second substrate 20, and the first substrate 10 and the second substrate 20 bonded to each other with a predetermined space. It consists of a liquid crystal layer 30 injected between. In this case, the first substrate 10 is defined as a TFT region TFT, a pixel region Pixel, and a storage region C ST which are switching regions.

제1 기판(10)에는 투명한 글래스 기판(11) 상에 일정한 간격을 갖고 일 방향으로 복수개의 게이트 라인(12)이 배열되고, 또한 게이트 라인(12)에 수직한 방향으로 일정한 간격을 갖고 복수개의 데이터 라인(16)이 배열됨으로써, 화소 영역(Pixel)을 정의하게 된다.The first substrate 10 has a plurality of gate lines 12 arranged in one direction at regular intervals on the transparent glass substrate 11, and a plurality of gate lines 12 in a direction perpendicular to the gate line 12. By arranging the data lines 16, the pixel area Pixel is defined.

그리고 각 화소 영역(Pixel)에는 화소 전극(18)이 형성되고, 각각의 게이트 라인(12)과 데이터 라인(16)이 교차하는 부분에 박막 트랜지스터(TFT)가 형성되어, 박막 트랜지스터가 상기 게이트 라인(12)을 통해 인가되는 스캔 신호에 따라 데이터 라인(16)의 데이터 신호를 각각의 화소 전극(18)에 인가한다.In addition, a pixel electrode 18 is formed in each pixel region Pixel, and a thin film transistor TFT is formed at a portion where each gate line 12 and the data line 16 cross each other. The data signal of the data line 16 is applied to each pixel electrode 18 in accordance with the scan signal applied through (12).

그리고 제2 기판(20)에는 투명한 글래스 기판(21) 상에 화소 영역(Pixel)을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층(22)이 형성되고, 각각의 화소 영역에 대응되는 부분에는 색상을 표현하기 위한 R, G, B 칼라 필터층(23)이 형성되며, 칼라 필터층(23) 위에는 공통 전극(24)이 형성된다.In the second substrate 20, a black matrix layer 22 is formed on the transparent glass substrate 21 to block light except for the pixel region Pixel, and the color corresponding to each pixel region is formed in the second substrate 20. R, G, and B color filter layers 23 are formed to represent the common electrode 24 on the color filter layer 23.

화소 전극(18)과 병렬로 연결된 충전 커패시터(CST)가 게이트 라인(12)의 상부에 구성되며, 충전 커패시터(CST)의 제1 전극으로는 게이트 라인(12)의 일부를 사용하고, 제2 전극으로는 소스 및 드레인 전극과 동일층 동일 물질로 형성된 섬(island) 형상의 금속 패턴을 사용한다.A charging capacitor C ST connected in parallel with the pixel electrode 18 is configured on the gate line 12, and a portion of the gate line 12 is used as the first electrode of the charging capacitor C ST . As the second electrode, an island-shaped metal pattern formed of the same material as the source and drain electrodes is used.

이러한 액정 표시장치는 상기 화소 전극(18)과 공통 전극(24) 사이의 전계에 의해 상기 제1 기판(10) 및 제2 기판(20) 사이에 형성된 액정층(30)이 배향되고, 액정층(30)의 배향 정도에 따라 액정층(30)을 투과하는 빛의 양을 조절함으로써 원하는 화상을 표현할 수 있다.In the liquid crystal display, the liquid crystal layer 30 formed between the first substrate 10 and the second substrate 20 is aligned by an electric field between the pixel electrode 18 and the common electrode 24, and the liquid crystal layer is aligned. The desired image can be expressed by adjusting the amount of light passing through the liquid crystal layer 30 according to the degree of alignment of the 30.

한편, 도 2는 종래의 기술에 따른 게이트 메탈 라인과 데이터 메탈 라인 사이의 콘택 연결 구조를 나타내는 평면도이고, 도 3은 도 2의 A-A'를 절단선으로 하는 수직 단면도이다. 도 1에서는 게이트 라인 및 데이터 라인으로 설명하였지만, 이하 게이트 메탈 라인 및 데이터 메탈 라인으로 칭하기로 한다.2 is a plan view illustrating a contact connection structure between a gate metal line and a data metal line according to the related art, and FIG. 3 is a vertical cross-sectional view taken along line AA ′ of FIG. 2. Although described with reference to the gate line and the data line in FIG. 1, it will be referred to as a gate metal line and a data metal line hereinafter.

도 2 및 도 3을 참조하면, 종래의 기술에 따른 박막트랜지스터 어레이 기판에서, 게이트 메탈 라인과 데이터 메탈 라인의 연결이 필요한 부분은 ITO(Indium Tin Oxide) 메탈을 사용하여 연결할 수 있다.2 and 3, in the thin film transistor array substrate according to the related art, a portion requiring connection of the gate metal line and the data metal line may be connected using indium tin oxide (ITO) metal.

이때, 게이트 메탈 라인(42)과 데이터 메탈 라인(45)의 연결 구조는, 연결하고자 하는 게이트 메탈 라인(42)과 데이터 메탈 라인(16)이 서로 중첩되지 않으며, 패시베이션막(47)과 게이트 절연막(43)이 제거된 콘택홀(51) 및 상기 패시베이션막(46)이 제거된 콘택홀(52)에 각각 ITO 메탈(47)을 사용하여 연결하는 구조이다. 여기서, 도면부호 50은 멀티 콘택홀로서, ITO 메탈(47)을 사용하여 게이트 메탈 라인(42)과 데이터 메탈 라인(45)을 연결하기 위한 복수의 콘택홀(51, 52)을 나타낸다.In this case, in the connection structure between the gate metal line 42 and the data metal line 45, the gate metal line 42 and the data metal line 16 to be connected do not overlap each other, and the passivation layer 47 and the gate insulating layer are not overlapped with each other. The ITO metal 47 is connected to the contact hole 51 in which the 43 is removed and the contact hole 52 in which the passivation layer 46 is removed, respectively. Here, reference numeral 50 denotes a plurality of contact holes 51 and 52 for connecting the gate metal line 42 and the data metal line 45 using the ITO metal 47.

이 경우, 게이트 메탈 라인(42)과 데이터 메탈 라인(45)의 전체 연결 저항값은 각 콘택홀 부분(51, 52)의 ITO 메탈(18)과 게이트 메탈 라인(42)과 데이터 메탈 라인(45)의 순수 콘택홀 저항값과 직렬로 연결되는 ITO 메탈 라인(L) 연결 길이의 저항값에 크게 좌우된다.In this case, the total connection resistance value of the gate metal line 42 and the data metal line 45 is the ITO metal 18 and the gate metal line 42 and the data metal line 45 of the contact hole portions 51 and 52. ) Depends largely on the resistance of the ITO metal line (L) connection length in series with the pure contact hole resistance.

다시 말하면, 전체 연결 저항값은 각각의 게이트 메탈 라인의 연결 저항, 순수 ITO 라인 길이(L) 저항 및 각각의 데이터 메탈 라인의 연결 저항의 합이 된다.In other words, the total connection resistance value is the sum of the connection resistance of each gate metal line, the pure ITO line length (L) resistance, and the connection resistance of each data metal line.

결국, 종래의 기술에 따른 게이트 금속층과 데이터 금속층 사이의 라인 콘택 연결 구조는 순수 ITO 라인 길이(L)의 증가에 따라 전체 연결 저항값이 증가하게 되고, 이에 따라 액정 표시패널의 제조시 스미어(Smear)를 발생시킴으로써 액정 표시장치의 화질이 열화될 수 있다는 문제점이 있다.As a result, in the line contact connection structure between the gate metal layer and the data metal layer according to the related art, the total connection resistance value increases as the pure ITO line length L increases, and thus, smear in manufacturing the liquid crystal display panel. There is a problem that the image quality of the liquid crystal display device may be deteriorated by generating ().

본 발명이 이루고자 하는 기술적 과제는, 게이트 메탈 라인과 데이터 메탈 라인의 연결시 전체 연결 저항을 줄일 수 있는 박막트랜지스터 어레이 기판 및 그 제조 방법을 제공하기 위한 것이다.An object of the present invention is to provide a thin film transistor array substrate and a method of manufacturing the same that can reduce the overall connection resistance when the gate metal line and the data metal line are connected.

본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. The objects of the present invention are not limited to the above-mentioned objects, and other objects not mentioned can be clearly understood by those skilled in the art from the following description.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판은, 투명한 기판 상에 형성된 게이트 메탈 라인; 상기 게이트 메탈 라인 상부에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 액티브층; 상기 액티브층 상부에 형성되며, 상기 게이트 메탈 라인과 중첩되는 데이터 메탈 라인; 상기 데이터 메탈 라인 상부에 형성된 패시베이션막; 및 상기 패시베이션막부터 상기 게이트 메 탈 라인 상부까지 형성된 적어도 하나의 콘택홀을 통해 상기 게이트 메탈 라인과 데이터 메탈 라인을 연결시키는 메탈층을 포함하여 구성된다.In order to achieve the above object, the thin film transistor array substrate according to the present invention, a gate metal line formed on a transparent substrate; A gate insulating layer formed on the gate metal line; An active layer formed on the gate insulating layer; A data metal line formed on the active layer and overlapping the gate metal line; A passivation film formed on the data metal line; And a metal layer connecting the gate metal line and the data metal line through at least one contact hole formed from the passivation layer to an upper portion of the gate metal line.

여기서, 상기 적어도 하나의 콘택홀은, 상기 패시베이션막부터 상기 게이트 메탈 라인의 상부까지 형성된 하부 콘택홀; 및 상기 데이터 메탈 라인의 상측에서, 상기 하부 콘택홀보다 넓게 형성된 상부 콘택홀을 포함할 수 있다. The at least one contact hole may include a lower contact hole formed from the passivation layer to an upper portion of the gate metal line; And an upper contact hole formed at an upper side of the data metal line than the lower contact hole.

여기서, 상기 하부 콘택홀은 습식 식각 공정을 사용하여 형성되고, 상기 상부 콘택홀은 건식 식각 공정을 사용하여 형성되는 것을 특징으로 한다.The lower contact hole may be formed using a wet etching process, and the upper contact hole may be formed using a dry etching process.

여기서, 상기 메탈층은 화소 전극 또는 공통 전극 형성을 위한 메탈과 동일한 공정으로 형성되며, 상기 메탈층은 ITO(Indium Thin Oxide) 메탈일 수 있다.The metal layer may be formed by the same process as the metal for forming the pixel electrode or the common electrode, and the metal layer may be indium thin oxide (ITO) metal.

여기서, 상기 게이트 메탈 라인은 박막트랜지스터의 게이트 형성시에 함께 형성되며, 상기 데이터 메탈 라인은 박막트랜지스터의 소스/드레인 형성시에 함께 형성되는 것을 특징으로 한다.The gate metal line is formed together when the gate of the thin film transistor is formed, and the data metal line is formed together when the source / drain of the thin film transistor is formed.

한편, 본 발명에 따른 박막트랜지스터 어레이 기판의 제조 방법은, a) 투명한 기판 상에 게이트 메탈 라인 및 게이트 절연막을 순차적으로 형성하는 단계; b) 상기 게이트 절연막 상에 상기 게이트 메탈 라인과 일부 중첩되는 액티브층과 데이터 메탈 라인을 순차적으로 형성하는 단계; c) 상기 데이터 메탈 라인 상부에 패시베이션막을 형성하는 단계; d) 상기 패시베이션막부터 상기 게이트 메탈 라인 상부까지 적어도 하나의 콘택홀을 형성하는 단계; 및 e) 상기 적어도 하나의 콘택홀 상에 메탈을 증착하여 상기 게이트 메탈 라인과 데이터 메탈 라인을 연결하는 단계를 포함하여 이루어진다.On the other hand, a method of manufacturing a thin film transistor array substrate according to the present invention, a) step of sequentially forming a gate metal line and a gate insulating film on a transparent substrate; b) sequentially forming an active layer and a data metal line partially overlapping the gate metal line on the gate insulating layer; c) forming a passivation film on the data metal line; d) forming at least one contact hole from the passivation layer to an upper portion of the gate metal line; And e) depositing a metal on the at least one contact hole to connect the gate metal line and the data metal line.

여기서, 상기 d) 단계는, 상기 패시베이션막부터 상기 게이트 메탈 라인의 상부까지 하부 콘택홀을 형성하는 단계; 및 상기 데이터 메탈 라인의 상측에서, 상기 하부 콘택홀보다 넓게 상부 콘택홀을 형성하는 단계를 포함할 수 있다.Here, step d) may include forming a lower contact hole from the passivation layer to an upper portion of the gate metal line; And forming an upper contact hole at an upper side of the data metal line, than the lower contact hole.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있을 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것으로, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Specific details of other embodiments are included in the detailed description and the drawings. Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be embodied in various forms, and the present embodiments are merely provided to make the disclosure of the present invention complete and the general knowledge in the art to which the present invention belongs. It is provided to fully inform the person having the scope of the invention, the invention is defined only by the scope of the claims.

이하, 첨부된 도면을 참조하여 본 발명에 따른 박막트랜지스터 어레이 기판 및 그 제조 방법을 상세히 설명한다.Hereinafter, a thin film transistor array substrate and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예는 저저항의 콘택 연결 구조를 갖는 박막트랜지스터 어레이 기판을 개시한다. 구체적으로, 게이트 메탈 라인과 데이터 메탈 라인의 연결을 위해 ITO 메탈을 사용하는 연결 구조에 있어서, 기존의 연결 구조보다 연결 저항이 작아지도록 게이트 메탈과 소스 메탈의 라인을 중첩되게 배치하고, 그 상측부에 ITO 메탈을 사용하여 직접 연결시킴으로써, 전체 연결 저항을 작아지게 된다.Embodiments of the present invention disclose a thin film transistor array substrate having a low resistance contact connection structure. Specifically, in the connection structure using ITO metal for the connection of the gate metal line and the data metal line, the gate metal and the source metal lines are arranged to overlap each other so that the connection resistance is smaller than that of the conventional connection structure, and the upper portion thereof By direct connection using ITO metal, the overall connection resistance is reduced.

도 4는 본 발명의 실시예에 따른 게이트 메탈 라인과 데이터 메탈 라인 사이 의 콘택 연결 구조를 나타내는 평면도이고, 도 5는 도 4의 B-B'를 절단선으로 하는 수직 단면도이다.4 is a plan view illustrating a contact connection structure between a gate metal line and a data metal line according to an exemplary embodiment of the present invention, and FIG. 5 is a vertical cross-sectional view taken along line B-B 'of FIG. 4.

도 4 및 도 5를 참조하면, 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판은, 투명한 기판(110) 상에 형성된 게이트 메탈 라인(120); 상기 게이트 메탈 라인(120) 상부에 형성된 게이트 절연막(130); 상기 게이트 절연막(130) 상에 형성된 액티브층(140); 상기 액티브층(140) 상부에 형성되며, 상기 게이트 메탈 라인(120)과 중첩되는 데이터 메탈 라인(160); 상기 데이터 메탈 라인(160) 상부에 형성된 패시베이션막(170); 및 상기 패시베이션막(170)부터 상기 게이트 메탈 라인(120) 상부까지 형성된 적어도 하나의 콘택홀(210, 220)을 통해 상기 게이트 메탈 라인(120)과 데이터 메탈 라인(160)을 연결시키는 ITO 메탈(180)을 포함하여 구성된다.4 and 5, a thin film transistor array substrate according to an embodiment of the present invention includes a gate metal line 120 formed on a transparent substrate 110; A gate insulating layer 130 formed on the gate metal line 120; An active layer 140 formed on the gate insulating layer 130; A data metal line 160 formed on the active layer 140 and overlapping the gate metal line 120; A passivation layer 170 formed on the data metal line 160; And ITO metal connecting the gate metal line 120 and the data metal line 160 through at least one contact hole 210 or 220 formed from the passivation layer 170 to the upper portion of the gate metal line 120. 180).

본 발명의 실시예에 따른 박막트랜지스터 어레이 기판에서, 게이트 메탈 라인(120)과 데이터 메탈 라인(160)의 연결이 필요한 부분에서 멀티 콘택홀(200) 영역에 ITO 메탈을 사용하여 연결하게 된다. 이때, 게이트 메탈 라인(120)과 데이터 메탈 라인(160)의 연결 구조는, 연결하고자 하는 게이트 메탈 라인(120)과 데이터 메탈 라인(160)은 서로 중첩되도록 형성된다.In the thin film transistor array substrate according to an exemplary embodiment of the present invention, the ITO metal is connected to the multi contact hole 200 in a region where the gate metal line 120 and the data metal line 160 need to be connected. In this case, the connection structure between the gate metal line 120 and the data metal line 160 is formed such that the gate metal line 120 and the data metal line 160 to be connected overlap each other.

상기 게이트 메탈 라인(120)과 데이터 메탈 라인(160)의 중첩 부분에서, 습식 식각(Wet etch) 공정으로 하부 콘택홀(220)을 패시베이션막(170)부터 상기 게이트 메탈 라인(120) 상부까지 형성하고, 상기 데이터 메탈 라인(160) 상측에 보다 넓은 영역의 패시베이션막(170)이 제거되도록 건식 식각(Dry etch) 공정을 사용하 여 상부 콘택홀(210)을 형성하면, 결국, 게이트 메탈 라인(120) 상부까지 패시베이션막(170) 및 게이트 절연막(130)이 제거된다.In the overlapping portion of the gate metal line 120 and the data metal line 160, a lower contact hole 220 is formed from a passivation layer 170 to an upper portion of the gate metal line 120 by a wet etch process. In addition, when the upper contact hole 210 is formed by using a dry etch process to remove the passivation layer 170 of the wider area above the data metal line 160, the gate metal line ( The passivation layer 170 and the gate insulating layer 130 are removed to the upper portion.

이렇게 형성된 다수의 콘택홀(210, 220)에 ITO 메탈(180)을 증착함으로써, 게이트 메탈 라인(120)과 데이터 메탈 라인(160)을 연결하는 구조가 된다.By depositing the ITO metal 180 in the contact holes 210 and 220 formed as described above, the gate metal line 120 and the data metal line 160 are connected.

이때, 게이트 메탈 라인(120)과 데이터 메탈 라인(160)의 전체 연결 저항값은 각 콘택홀 부분(210, 220)의 ITO 메탈(180)과 게이트 메탈 라인(120)과 데이터 메탈 라인(160)의 순수 연결 저항값에 좌우된다.In this case, the total connection resistance values of the gate metal line 120 and the data metal line 160 may include the ITO metal 180, the gate metal line 120, and the data metal line 160 of the contact hole portions 210 and 220. Depends on the net connection resistance of

이 경우, 기존의 직렬로 연결되는 ITO 라인의 연결 길이의 부분이 존재하지 않게 되므로, 전체 연결 저항은 각 게이트 메탈 라인(120) 연결 저항과 각 데이터 메탈 라인(160) 연결 저항의 합이 된다.In this case, since the portion of the connection length of the existing ITO line connected in series does not exist, the total connection resistance is the sum of the connection resistance of each gate metal line 120 and the connection resistance of each data metal line 160.

결국, 도 3에 도시된 순수 ITO 라인 길이(L)의 부분이 존재하지 않게 되므로, 전체 연결 저항값이 작아질 수 있다.As a result, since the portion of the pure ITO line length L shown in FIG. 3 does not exist, the total connection resistance value can be reduced.

한편, 도 6a 내지 도 6f는 본 발명의 실시예에 따른 게이트 메탈 라인과 데이터 메탈 라인 사이의 콘택 형성 과정을 나타내는 공정 흐름도이다. 편의상, 박막트랜지스터는 도시하지 않고, 콘택 연결 구조만을 도시하여 설명하기로 한다.6A to 6F are flowcharts illustrating a process of forming a contact between a gate metal line and a data metal line according to an exemplary embodiment of the present invention. For convenience, the thin film transistor is not shown, and only the contact connection structure will be described and described.

먼저, 도 6a에 도시된 바와 같이, 투명한 절연 기판(110) 상에 게이트 메탈 라인(120)을 형성한다. 상기 게이트 메탈 라인(120)은 박막트랜지스터의 게이트 형성시와 동일한 공정으로 형성되며, 필요에 따라 상기 게이트와 연결되거나 연결되지 않을 수도 있다.First, as shown in FIG. 6A, the gate metal line 120 is formed on the transparent insulating substrate 110. The gate metal line 120 is formed in the same process as the gate forming of the thin film transistor, and may or may not be connected to the gate as necessary.

다음으로, 도 6b에 도시된 바와 같이, 상기 게이트 메탈 라인(120) 상에 게 이트 절연막(130)을 형성하고, 그 상부에 액티브층(140)과 데이터 메탈 라인(160)을 형성한다. 이때, 상기 데이터 메탈 라인(160)은 후속적으로 상기 게이트 메탈 라인(120)과 연결시키기 위해 상기 게이트 메탈 라인(120)과 중첩되게 형성한다. 마찬가지로, 상기 액티브층(140)과 데이터 메탈 라인(160)은 박막트랜지스터의 액티브층과 소스/드레인 형성시와 동일한 공정으로 형성된다.Next, as shown in FIG. 6B, a gate insulating layer 130 is formed on the gate metal line 120, and an active layer 140 and a data metal line 160 are formed thereon. In this case, the data metal line 160 is formed to overlap the gate metal line 120 to be subsequently connected to the gate metal line 120. Similarly, the active layer 140 and the data metal line 160 are formed by the same process as forming the active layer and the source / drain of the thin film transistor.

다음으로, 도 6c에 도시된 바와 같이, 상기 액티브층(140)과 데이터 라인(160) 상부에 패시베이션막(170)을 형성한다. 마찬가지로, 상기 패시베이션막(170)은 박막트랜지스터 형성시와 동일한 공정으로 형성된다.Next, as illustrated in FIG. 6C, a passivation layer 170 is formed on the active layer 140 and the data line 160. Similarly, the passivation film 170 is formed in the same process as the thin film transistor is formed.

다음으로, 상기 게이트 메탈 라인(120)과 상기 데이터 메탈 라인(160)을 연결시키기 위해서, 상기 패시베이션막(170)부터 상기 게이트 메탈 라인(120) 상부까지 멀티 콘택홀을 형성하게 되는데, 실질적으로 두 콘택홀, 즉, 하부 콘택홀과 상부 콘택홀을 형성하게 된다.Next, in order to connect the gate metal line 120 and the data metal line 160, a multi contact hole is formed from the passivation layer 170 to an upper portion of the gate metal line 120. A contact hole, that is, a lower contact hole and an upper contact hole is formed.

도 6d에 도시된 바와 같이, 습식 식각 공정을 사용하여 상기 패시베이션막(170)부터 상기 게이트 메탈 라인(120)의 상부까지 하부 콘택홀(220)을 형성하고, 다음으로, 도 6e에 도시된 바와 같이, 상기 데이터 메탈 라인(160)의 상측에서, 상기 하부 콘택홀(220)보다 넓은 상부 콘택홀(210)을 건식 식각 공정을 사용하여 형성하게 된다.As shown in FIG. 6D, a lower contact hole 220 is formed from the passivation layer 170 to the upper portion of the gate metal line 120 by using a wet etching process. Next, as shown in FIG. 6E. Likewise, the upper contact hole 210 wider than the lower contact hole 220 is formed on the data metal line 160 using a dry etching process.

이때, 상기 상부 및 하부 콘택홀(210, 220)은 한 번에 형성할 수도 있지만, 후속적으로 ITO 메탈(180) 증착시 상기 게이트 메탈 라인(120)과 상기 데이터 메탈 라인(160)을 전기적으로 양호하게 연결하기 위해 두 번에 나누어 형성하게 된다.In this case, although the upper and lower contact holes 210 and 220 may be formed at one time, the gate metal line 120 and the data metal line 160 are electrically connected to each other when the ITO metal 180 is subsequently deposited. In order to make a good connection, it is formed in two parts.

다음으로, 도 6f에 도시된 바와 같이, 상기 하부 콘택홀(220) 및 상부 콘택홀(210)이 형성된 부분에 ITO 메탈(180)을 증착함으로써, 상기 게이트 메탈 라인(120)과 상기 데이터 메탈 라인(160)을 전기적으로 연결하게 된다. 전술한 바와 같이, 기존의 연결 구조에 비해 ITO 메탈 라인(L)이 없기 때문에 전체 연결 저항이 작아지게 된다.Next, as shown in FIG. 6F, the gate metal line 120 and the data metal line are deposited by depositing the ITO metal 180 in the portion where the lower contact hole 220 and the upper contact hole 210 are formed. Electrically connect the 160. As described above, since there is no ITO metal line L as compared to the conventional connection structure, the overall connection resistance is reduced.

결국, 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판에 있어서, 게이트 메탈 라인과 데이터 메탈 라인의 연결이 필요한 부분에서 ITO 메탈을 사용하여 연결함으로써, 전체 연결 저항이 작아지는 구조를 구현할 수 있다.As a result, in the thin film transistor array substrate according to the embodiment of the present invention, by connecting the gate metal line and the data metal line using the ITO metal at the portion that needs to be connected, a structure in which the overall connection resistance is reduced can be realized.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야만 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, You will understand. Therefore, the embodiments described above are to be understood in all respects as illustrative and not restrictive.

본 발명에 따르면, 게이트 메탈 라인과 데이터 메탈 라인의 연결시 전체 연결 저항이 작아지게 함으로써, 스미어(Smear) 발생을 저감시킬 수 있고, 이에 따라 액정 표시장치의 화질을 개선할 수 있다.According to the present invention, when the gate metal line and the data metal line are connected to each other, the total connection resistance is reduced, thereby reducing smear and thus improving the image quality of the liquid crystal display.

Claims (15)

투명한 기판 상에 형성된 게이트 메탈 라인;A gate metal line formed on the transparent substrate; 상기 게이트 메탈 라인 상부에 형성된 게이트 절연막;A gate insulating layer formed on the gate metal line; 상기 게이트 절연막 상에 형성된 액티브층;An active layer formed on the gate insulating layer; 상기 액티브층 상부에 형성되며, 상기 게이트 메탈 라인과 중첩되는 데이터 메탈 라인;A data metal line formed on the active layer and overlapping the gate metal line; 상기 데이터 메탈 라인 상부에 형성된 패시베이션막; 및A passivation film formed on the data metal line; And 상기 패시베이션막부터 상기 게이트 메탈 라인 상부까지 형성된 적어도 하나의 콘택홀을 통해 상기 게이트 메탈 라인과 데이터 메탈 라인을 연결시키는 메탈층을 포함하고,A metal layer connecting the gate metal line and the data metal line through at least one contact hole formed from the passivation layer to an upper portion of the gate metal line; 상기 적어도 하나의 콘택홀은,The at least one contact hole, 상기 패시베이션막부터 상기 게이트 메탈 라인의 상부까지 형성된 하부 콘택홀; 및A lower contact hole formed from the passivation layer to an upper portion of the gate metal line; And 상기 데이터 메탈 라인의 상측에서, 상기 하부 콘택홀보다 넓게 형성된 상부 콘택홀An upper contact hole formed at an upper side of the data metal line than the lower contact hole 을 포함하는 박막트랜지스터 어레이 기판.Thin film transistor array substrate comprising a. 삭제delete 제1항에 있어서,The method of claim 1, 상기 하부 콘택홀은 습식 식각 공정을 사용하여 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.The lower contact hole is a thin film transistor array substrate, characterized in that formed using a wet etching process. 제1항에 있어서,The method of claim 1, 상기 상부 콘택홀은 건식 식각 공정을 사용하여 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.The upper contact hole is a thin film transistor array substrate, characterized in that formed using a dry etching process. 제1항에 있어서,The method of claim 1, 상기 메탈층은 ITO(Indium Thin Oxide) 메탈인 것을 특징으로 하는 박막트랜지스터 어레이 기판.The metal layer is a thin film transistor array substrate, characterized in that the indium thin oxide (ITO) metal. 제1항에 있어서,The method of claim 1, 상기 메탈층은 화소 전극 또는 공통 전극 형성을 위한 메탈과 동일한 공정으로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.The metal layer is a thin film transistor array substrate, characterized in that formed in the same process as the metal for forming a pixel electrode or a common electrode. 제1항에 있어서,The method of claim 1, 상기 게이트 메탈 라인은 박막트랜지스터의 게이트 형성시에 함께 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.The gate metal line is a thin film transistor array substrate, characterized in that formed together when forming the gate of the thin film transistor. 제1항에 있어서,The method of claim 1, 상기 데이터 메탈 라인은 박막트랜지스터의 소스/드레인 형성시에 함께 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.The data metal line is a thin film transistor array substrate, characterized in that formed together when forming the source / drain of the thin film transistor. a) 투명한 기판 상에 게이트 메탈 라인 및 게이트 절연막을 순차적으로 형성하는 단계;a) sequentially forming a gate metal line and a gate insulating film on the transparent substrate; b) 상기 게이트 절연막 상에 상기 게이트 메탈 라인과 일부 중첩되는 액티브층과 데이터 메탈 라인을 순차적으로 형성하는 단계;b) sequentially forming an active layer and a data metal line partially overlapping the gate metal line on the gate insulating layer; c) 상기 데이터 메탈 라인 상부에 패시베이션막을 형성하는 단계;c) forming a passivation film on the data metal line; d) 상기 패시베이션막부터 상기 게이트 메탈 라인 상부까지 적어도 하나의 콘택홀을 형성하는 단계; 및d) forming at least one contact hole from the passivation layer to an upper portion of the gate metal line; And e) 상기 적어도 하나의 콘택홀 상에 메탈을 증착하여 상기 게이트 메탈 라인과 데이터 메탈 라인을 연결하는 단계를 포함하고,e) depositing a metal on the at least one contact hole to connect the gate metal line and the data metal line; 상기 d) 단계는Step d) d-1) 상기 패시베이션막부터 상기 게이트 메탈 라인의 상부까지 하부 콘택홀을 형성하는 단계; 및d-1) forming a lower contact hole from the passivation layer to an upper portion of the gate metal line; And d-2) 상기 데이터 메탈 라인의 상측에서, 상기 하부 콘택홀보다 넓게 상부 콘택홀을 형성하는 단계d-2) forming an upper contact hole at an upper side of the data metal line than the lower contact hole 를 포함하는 박막트랜지스터 어레이 기판의 제조 방법.Method of manufacturing a thin film transistor array substrate comprising a. 삭제delete 제9항에 있어서,10. The method of claim 9, 상기 d-1) 단계의 하부 콘택홀은 습식 식각 공정을 사용하여 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조 방법.The lower contact hole of step d-1) is formed using a wet etching process. 제9항에 있어서,10. The method of claim 9, 상기 d-2) 단계의 상부 콘택홀은 건식 식각 공정을 사용하여 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조 방법.The upper contact hole of the step d-2) is formed using a dry etching process method of manufacturing a thin film transistor array substrate. 제9항에 있어서,10. The method of claim 9, 상기 메탈은 ITO(Indium Thin Oxide) 메탈인 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조 방법.The metal is a method of manufacturing a thin film transistor array substrate, characterized in that the ITO (Indium Thin Oxide) metal. 제9항에 있어서,10. The method of claim 9, 상기 a) 단계의 게이트 메탈 라인은 박막트랜지스터의 게이트 형성시에 함께 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조 방법.And the gate metal line of step a) is formed together when the gate of the thin film transistor is formed. 제9항에 있어서,10. The method of claim 9, 상기 b) 단계의 데이터 메탈 라인은 박막트랜지스터의 소스/드레인 형성시에 함께 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조 방법.The method of manufacturing a thin film transistor array substrate, characterized in that the data metal line of step b) is formed together when forming the source / drain of the thin film transistor.
KR1020060058975A 2006-06-28 2006-06-28 Thin film transistor array substrate, and manufacturing method thereof KR101254743B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060058975A KR101254743B1 (en) 2006-06-28 2006-06-28 Thin film transistor array substrate, and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060058975A KR101254743B1 (en) 2006-06-28 2006-06-28 Thin film transistor array substrate, and manufacturing method thereof

Publications (2)

Publication Number Publication Date
KR20080000997A KR20080000997A (en) 2008-01-03
KR101254743B1 true KR101254743B1 (en) 2013-04-15

Family

ID=39213086

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060058975A KR101254743B1 (en) 2006-06-28 2006-06-28 Thin film transistor array substrate, and manufacturing method thereof

Country Status (1)

Country Link
KR (1) KR101254743B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101255937B1 (en) * 2011-10-24 2013-04-23 하이디스 테크놀로지 주식회사 Method for forming via hole in display device and device having via hole
KR101984199B1 (en) 2012-10-08 2019-05-31 삼성디스플레이 주식회사 Display substrate and display apparatus comprising thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990060818A (en) * 1997-12-31 1999-07-26 김영환 Manufacturing Method of Semiconductor Device
KR100264757B1 (en) * 1997-01-28 2000-09-01 가네꼬 히사시 Active matrix lcd and method of producing the same
KR20040021987A (en) * 2002-09-06 2004-03-11 엘지.필립스 엘시디 주식회사 input metal line of liquid crystal display device and method for forming the same
KR20050117444A (en) * 2004-06-10 2005-12-14 삼성에스디아이 주식회사 Flat plane display device and fabricating method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100264757B1 (en) * 1997-01-28 2000-09-01 가네꼬 히사시 Active matrix lcd and method of producing the same
KR19990060818A (en) * 1997-12-31 1999-07-26 김영환 Manufacturing Method of Semiconductor Device
KR20040021987A (en) * 2002-09-06 2004-03-11 엘지.필립스 엘시디 주식회사 input metal line of liquid crystal display device and method for forming the same
KR20050117444A (en) * 2004-06-10 2005-12-14 삼성에스디아이 주식회사 Flat plane display device and fabricating method thereof

Also Published As

Publication number Publication date
KR20080000997A (en) 2008-01-03

Similar Documents

Publication Publication Date Title
TWI499851B (en) Pixel structure and liquid crystal display panel having the same
JP4448430B2 (en) Lower substrate, horizontal electric field mode liquid crystal display device and manufacturing method thereof
US8842248B2 (en) Display device
KR101835545B1 (en) Liquid crystal display device and Method for manufacturing the same
US20060028604A1 (en) Liquid crystal display device
KR100752950B1 (en) LCD with color-filter on TFT and method of fabricating of the same
US20040246409A1 (en) Array substrate, method of manufacturing the same and liquid crystal display apparatus having the same
USRE46222E1 (en) Display substrate with dual transistor and connection transistor, method of manufacturing the display substrate and display device having the display substrate
KR20110119002A (en) Fringe field switching mode liquid crystal display device and the method for fabricating the same
US20070236635A1 (en) Transflective Liquid Crystal Display Device
KR100669377B1 (en) Liquid crystal display and manufacturing method of the same
US20030160916A1 (en) Color display device
KR20090043114A (en) Display substrate and display panel having the same
US9400409B2 (en) Liquid crystal display
US20130342780A1 (en) Display substrate, a method of manufacturing the same and a display apparatus having the same
US8681297B2 (en) Liquid crystal display panel, and liquid crystal display device
KR101254743B1 (en) Thin film transistor array substrate, and manufacturing method thereof
JP2002328385A (en) Liquid crystal display device
KR101146490B1 (en) In Plane Switching Mode Display device and the fabrication method thereof
JPH11119227A (en) Liquid crystal display device
KR101307945B1 (en) Thin film transistor array substrate, and manufacturing method thereof
KR101093279B1 (en) In-Plane Switching mode Liquid Crystal Display Device and manufacturing method thereof
KR100603826B1 (en) Method for fabricating In plain switching and the same
KR20050113748A (en) In plane switching mode liquid crystal display device and the fabrication method
KR101325436B1 (en) Liquid crystal display panel, and method for manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160329

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170320

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190318

Year of fee payment: 7