KR101252082B1 - 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

Abstract

본 발명은 전극의 저항을 낮출 수 있는 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.

이를 위하여, 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판은 화소 영역을 정의하는 게이트 라인 및 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와; 상기 게이트 라인과 나란한 공통 라인과; 상기 공통 라인과 접속되고 상기 화소 영역에 형성된 다수 개의 공통 전극과; 상기 박막 트랜지스터와 접속되고 상기 공통 전극과 수평 전계를 형성하도록 상기 화소 영역에 형성된 다수 개의 화소 전극과; 상기 게이트 라인으로부터 연장된 게이트 패드 하부 전극과; 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극과; 상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극과; 상기 데이터 패드 하부 전극과 접속된 데이터 패드 상부 전극을 구비하고, 상기 공통 전극과, 화소 전극과, 게이트 패드 상부 전극과, 데이터 패드 상부 전극은 불투명한 도전층과 투명 도전층을 포함하는 이중 구조를 가지며, 상기 공통 전극은 상기 공통 전극과 상기 공통 라인 사이의 절연막과 보호막을 관통하는 제1 컨택홀을 통해 상기 공통 라인과 접속되고, 상기 화소 전극은 상기 화소 전극과 상기 박막 트랜지스터 사이의 상기 보호막을 관통하는 제2 컨택홀을 통해 상기 박막 트랜지스터의 드레인 전극과 접속되며, 상기 게이트 패드 상부 전극은 상기 절연막과 보호막을 관통하는 제3 컨택홀을 통해 상기 게이트 패드 하부 전극과 접속되고, 상기 데이터 패드 상부 전극은 상기 보호막을 관통하는 제4 컨택홀을 통해 상기 데이터 패드 하부 전극과 각각 접속되는 것을 특징으로 한다.

Description

수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법{THIN FILM TRANSISTOR SUBSTRATE OF HORIZONTAL ELECTRONIC FIELD APPLYING TYPE AND FABRICATING METHOD THEREOF}

도 1은 종래의 수평 전계 인가형 박막 트랜지스터 기판 중 한 화소 영역을 도시한 평면도.

도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도.

도 3은 본 발명의 제1 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판 중 한 화소 영역 및 패드 영역을 도시한 평면도.

도 4는 도 3에 도시된 박막 트랜지스터 기판을 Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ'선을 따라 절단하여 도시한 단면도.

도 5는 본 발명의 제2 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판을 도시한 단면도.

도 6은 본 발명의 제3 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판을 도시한 단면도.

< 도면의 주요 부분에 대한 부호의 설명 >

2, 102 : 게이트 라인 4, 104 : 데이터 라인

6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극

10, 110 : 소스 전극 12, 112 : 드레인 전극

13, 113, 115, 127, 133 : 컨택홀

14, 114 : 화소 전극

16, 16 : 공통 라인 18, 118 : 공통 전극

45, 145 : 기판

46, 146 : 게이트 절연막 48, 148 : 활성층

50, 150 : 오믹접촉층 52, 152 : 보호막

101 : 금속층 103 : 투명 도전층

124 : 게이트 패드 126 : 게이트 패드 하부 전극

130 : 게이트 패드 상부 전극 132 : 데이터 패드

134 : 데이터 패드 하부 전극 138 : 데이터 패드 상부 전극

14A, 114A : 화소 전극 수평부 14B, 114B : 화소 전극 핑거부

본 발명은 수평 전계를 이용하는 액정 표시 장치에 관한 것으로, 특히 공정을 단순화할 수 있는 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.

액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계 인가형과 수평 전계 인가형으로 대별된다.

수직 전계 인가형 액정 표시 장치는 상하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계 인가형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.

수평 전계 인가형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위칭(In Plane Switching; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 수평 전계 인가형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 가진다. 이하, 수평 전계 인가형 액정 표시 장치에 대하여 상세히 살펴보기로 한다.

수평 전계 인가형 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 기판(하판) 및 칼러 필터 기판(상판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 그 셀갭에 채워진 액정을 구비한다.

박막 트랜지스터 기판은 화소 단위의 수평 전계 형성을 위한 다수의 신호 배선들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.

도 1은 종래의 수평 전계 인가형 박막 트랜지스터 기판 중 한 화소 영역을 도시한 평면도이고, 도 2는 도 1에 도시된 한 화소 영역을 Ⅰ-Ⅰ', Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.

도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(45) 위에 게이트 절연막(46)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 형성하도록 형성된 화소 전극(14) 및 공통 전극(18)과, 공통 전극(18)과 접속된 공통 라인(16)을 구비한다.

게이트 신호를 공급하는 게이트 라인(2)과 데이터 신호를 공급하는 데이터 라인(4)은 교차 구조로 형성되어 화소 영역을 정의한다.

액정 구동을 위한 기준 전압을 공급하는 공통 라인(16)은 화소 영역을 사이에 두고 게이트 라인(2)과 나란하게 형성된다.

박막 트랜지스터(6)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(14)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(6)는 게이트 라인(2)과 접속된 게이트 전극(8), 데이터 라인(4)과 접속된 소스 전극(10), 화소 전극(14)과 접속된 드레인 전극(12), 게이트 전극(8)과 게이트 절연막(46)을 사이에 두고 중첩되면서 소스 전극(10) 및 드레인 전극(12) 사이에 채널을 형성하는 활성층(48), 소스 전극(10) 및 드레인 전극(12)과 활성층(48)과의 오믹 접촉을 위한 오믹 컨택층(50)을 구비한다. 그리고, 활성층(48) 및 오믹 컨택층(50)은 데이터 라인(4)과도 중첩된다.

화소 전극(14)은 보호막(52)을 관통하는 컨택홀(13)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속되어 화소 영역에 형성된다. 이러한 화소 전극(14)은 드레인 전극(12)과 접속되고 인접한 게이트 라인(2)과 나란하게 형성된 수평부(14A)와, 수평부(14A)로부터 화소 영역으로 신장된 핑거부(14B)를 구비한다.

공통 전극(18)은 공통 라인(16)과 접속되어 화소 영역에 형성된다. 이러한 공통 전극(18)은 화소 영역에서 화소 전극(14)의 핑거부(14B)와 나란하게 형성된다.

이에 따라, 박막 트랜지스터(6)를 통해 화소 신호가 공급된 화소 전극(14)의 핑거부(14B)와 공통 라인(16)을 통해 기준 전압(이하, 공통 전압)이 공급된 공통 전극(18) 사이에는 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.

이러한 박막 트랜지스터 기판에서 공통 전극(18)은 게이트 라인(2)과 동일한 게이트 금속층으로 형성되고, 화소 전극(14)은 투명 도전층으로 형성된다. 이와 달리, 공통 전극(18)이 데이터 라인(4)과 함께 소스/드레인 금속층으로 형성되거나, 화소 전극(14)과 함께 투명 도전층으로 형성되기도 하는데, 투명 도전층은 저항이 높은 단점이 있다. 특히, 액정 패널이 대형화될 수록 공통 전극(18) 및 화소 전극(14)의 길이가 길어지게 되는데, 이 경우 투명 도전층으로 형성된 공통 전극(18) 또는 화소 전극(14)의 저항이 증가하게 됨으로써 화질에 영향을 미치게 된다.

예를 들어, 15인치 패널에서 한 화소 영역 내 공통 전극(18) 또는 화소 전극(14)의 길이가 250㎛였다면, 60인치 패널에서는 그 전극의 길이가 1mm를 넘어설 것이다. 따라서, 패널의 인치가 4배 증가하면 같은 투명 전극 구조에서 공통 전극(18) 또는 화소 전극(14)의 저항은 1/4 이하가 되어야만 한다. 그러나, 투명 전극의 재질을 바꾸거나 구조를 조금 변경하는 것으로 저항을 1/4 이상 낮추는 것은 어려운 일이다. 또한, 투명 전극의 저항을 낮추기 위하여 투명 전극의 두께를 증가시키면, 두꺼운 투명 전극의 단차로 인하여 액정 분자 구동에 이상이 생겨 빛샘 등의 화질 저하 문제가 발생한다.

따라서, 본 발명의 목적은 전극의 저항을 낮출 수 있는 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판은 화소 영역을 정의하는 게이트 라인 및 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와; 상기 게이트 라인과 나란한 공통 라인과; 상기 공통 라인과 접속되고 상기 화소 영역에 형성된 다수 개의 공통 전극과; 상기 박막 트랜지스터와 접속되고 상기 공통 전극과 수평 전계를 형성하도록 상기 화소 영역에 형성된 다수 개의 화소 전극과; 상기 게이트 라인으로부터 연장된 게이트 패드 하부 전극과; 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극과; 상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극과; 상기 데이터 패드 하부 전극과 접속된 데이터 패드 상부 전극을 구비하고, 상기 공통 전극과, 화소 전극과, 게이트 패드 상부 전극과, 데이터 패드 상부 전극은 불투명한 도전층과 투명 도전층을 포함하는 이중 구조를 가지며, 상기 공통 전극은 상기 공통 전극과 상기 공통 라인 사이의 절연막과 보호막을 관통하는 제1 컨택홀을 통해 상기 공통 라인과 접속되고, 상기 화소 전극은 상기 화소 전극과 상기 박막 트랜지스터 사이의 상기 보호막을 관통하는 제2 컨택홀을 통해 상기 박막 트랜지스터의 드레인 전극과 접속되며, 상기 게이트 패드 상부 전극은 상기 절연막과 보호막을 관통하는 제3 컨택홀을 통해 상기 게이트 패드 하부 전극과 접속되고, 상기 데이터 패드 상부 전극은 상기 보호막을 관통하는 제4 컨택홀을 통해 상기 데이터 패드 하부 전극과 각각 접속되는 것을 특징으로 한다.

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상기 이중 구조는 상기 불투명한 도전층이 상부층에 형성되거나, 상기 투명한 도전층이 상부층에 형성된다.

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본 발명의 실시 예에 따른 수평 전계 인가형 박막 랜지스터 기판의 제조 방법은 게이트 라인, 상기 게이트 라인으로부터 연장된 게이트 패드 하부 전극, 상기 게이트 라인과 나란한 공통 라인, 및 이들을 덮는 절연막을 형성하는 단계와; 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인, 상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극, 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터, 및 이들을 덮는 보호막을 형성하는 단계와; 상기 절연막과 보호막을 관통하여 상기 공통 라인을 노출시키는 제1 컨택홀과, 상기 보호막을 관통하여 상기 박막 트랜지스터의 드레인 전극을 노출시키는 제2 컨택홀과, 상기 절연막과 상기 보호막을 관통하여 상기 게이트 패드 하부 전극을 노출시키는 제3 컨택홀과, 상기 보호막을 관통하여 상기 데이터 패드 하부 전극을 노출시키는 제4 컨택홀을 형성하는 단계와; 상기 제1 컨택홀을 통해 상기 공통 라인과 접속된 다수 개의 공통 전극과, 상기 제2 컨택홀을 통해 상기 드레인 전극과 접속된 다수 개의 화소 전극과, 상기 제3 컨택홀을 통해 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극과, 상기 제4 컨택홀을 통해 상기 데이터 패드 하부 전극과 접속된 데이터 패드 상부 전극을 형성하는 단계를 포함하고, 상기 공통 전극과, 화소 전극과, 게이트 패드 상부 전극과, 데이터 패드 상부 전극은 불투명한 도전층과 투명 도전층을 포함하는 이중 구조로 형성된 것을 특징으로 한다.

상기 이중 구조는, 상기 불투명 도전층과 투명 도전층을 순차적으로 적층한 다음 마스크 공정으로 패터닝하여 형성된다.

상기 이중 구조는, 상기 투명 도전층 및 불투명 도전층을 순차적으로 적층한 다음 마스크 공정으로 패터닝하여 형성된다.

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상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 본 발명의 바람직한 실시 예들을 도 3 내지 도 6을 참조하여 상세하게 설명하기로 한다.

도 3은 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판 중 한 화소 영역을 도시한 평면도이고, 도 4는 도 3에 도시된 박막 트랜지스터 기판을 Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ'선을 따라 절단하여 도시한 단면도이다.

도 3 및 도 4에 도시된 박막 트랜지스터 기판은 하부 기판(145) 위에 게이트 절연막(146)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 형성하도록 형성된 이중 구조의 화소 전극(114) 및 공통 전극(118)과, 공통 전극(118)과 접속된 공통 라인(116)을 구비한다.

게이트 신호를 공급하는 게이트 라인(102)과 데이터 신호를 공급하는 데이터 라인(104)은 교차 구조로 형성되어 화소 영역을 정의한다.

액정 구동을 위한 기준 전압을 공급하는 공통 라인(116)은 화소 영역을 사이에 두고 게이트 라인(102)과 동일층에 나란하게 형성된다.

박막 트랜지스터(106)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(114)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(106)는 게이트 라인(102)과 접속된 게이트 전극(108), 데이터 라인(104)과 접속된 소스 전극(110), 화소 전극(114)과 접속된 드레인 전극(112), 게이트 전극(108)과 게이트 절연막(146)을 사이에 두고 중첩되면서 소스 전극(110) 및 드레인 전극(112) 사이에 채널을 형성하는 활성층(148), 소스 전극(110) 및 드레인 전극(112)과 활성층(148)과의 오믹 접촉을 위한 오믹 컨택층(150)을 구비한다. 그리고, 활성층(148) 및 오믹 컨택층(150)은 데이터 라인(104)과도 중첩된다.

화소 전극(114)은 보호막(152) 위의 화소 영역에 형성되고, 보호막(152)을 관통하는 제1 컨택홀(113)을 통해 박막 트랜지스터(106)의 드레인 전극(112)과 접접속된 다수의 슬릿으로 구성된다.

공통 전극(118)은 보호막(152) 위의 화소 영역에 상기 화소 전극(114)과 수평 전계를 형성하도록 나란하게 형성되고, 보호막(152) 및 게이트 절연막(146)을 관통하는 제2 컨택홀(115)을 통해 공통 라인(116)과 접속된 다수의 슬릿으로 구성된다.

이에 따라, 박막 트랜지스터(106)를 통해 화소 신호가 공급된 화소 전극 (114)과, 공통 라인(116)을 통해 공급된 공통 전극(118) 사이에는 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.

게이트 라인(102)은 게이트 패드(124)를 통해 게이트 드라이버(미도시)와 접속된다. 게이트 패드(124)는 게이트 라인(102)으로부터 연장된 게이트 패드 하부 전극(126), 게이트 절연막(152) 및 보호막(154)을 관통하는 제3 컨택홀(127)을 통해 노출된 게이트 패드 하부 전극(126)과 접속된 게이트 패드 상부 전극(128)을 구비한다.

데이터 라인(104)은 데이터 패드(130)를 통해 데이터 드라이버(미도시)와 접속된다. 데이터 패드(130)는 데이터 라인(104)으로부터 그 아래의 반도체 패턴과 함께 연장된 데이터 패드 하부 전극(132), 보호막(152)을 관통하는 제4 컨택홀(133)을 통해 노출된 데이터 패드 하부 전극(132)과 접속된 데이터 패드 상부 전극(134)을 구비한다.

여기서, 화소 전극(114) 및/또는 공통 전극(118)은 이중층 이상의 도전층으로 형성된다. 그리고, 빛샘 방지를 위하여 이중층 이상의 도전층 중 적어도 한 층은 불투명한 도전층으로 형성된다. 또한, 적어도 한 도전층은 노출되더라도 산화가 잘 되지 않은 도전 물질로 이루어져야 한다. 그리고, 적어도 한 층은 비저항이 충분히 낮아서 화소 전극(114) 및 공통 전극(118)으로 사용되기에 적합하여야 한 다.

예를 들면, 화소 전극(114) 및 공통 전극(118)은 도 4와 같이 불투명 도전층(101)과 투명 도전층(103)이 적층된 이중 구조로 형성된다. 불투명 도전층(101)으로는 Cr, Cu, Ti, Al, AlNd 등과 같은 금속 물질이 이용되고, 투명 도전층(103)으로는 ITO, IZP, ITZO 등과 같은 투명 도전 물질이 이용된다. 이에 따라, 투명 도전층만 이용하는 경우 보다 화소 전극(114) 및 공통 전극(118)의 저항을 낮출 수 있게 된다. 이에 따라, 화소 전극(114) 및 공통 전극(118)은 액정 구동에 영향을 주지 않도록 최대한 낮은 두께를 갖는 것이 적합하다. 불투명 도전층(101)은 광을 차단할 수 있는 최소한의 두께를 갖고, 산화가 잘 되지 않아 상부에 위치하는 투명 도전층(103)도 불투명 도전층(101)을 보호하는 기능만 다 할 수 있는 최소한의 두께를 갖는 것이 좋다. 이 경우, 공통 전극(118)은 라인 저항 문제로 두께를 낮추는데 한계가 있는 공통 라인(116)과는 서로 다른 층에 형성되므로 두께를 최대한 낮추는데 유리하다.

그리고, 게이트 패드 상부 전극(128) 및 데이터 패드 상부 전극(134)은 상기 화소 전극(114) 및 공통 전극(118)과 동일한 이중층 구조로 형성된다. 이 경우, 투명 도전층만 이용하는 경우 보다 패드부의 저항이 감소되는 효과를 얻을 수 있게 된다. 이러한 화소 전극(118) 및 공통 전극(114)과 게이트 패드 상부 전극(128) 및 데이터 패드 상부 전극(134)은 동일한 마스크 공정으로 형성된다. 구체적으로, 보호막(152) 위에 불투명 도전층(101) 및 투명 도전층(103)이 순차적으로 적층된 다음 포토리소그래피 공정 및 식각 공정으로 불투명 도전층(101) 및 투명 도전층 (103)이 패터닝됨으로써 화소 전극(114), 공통 전극(118), 게이트 패드 상부 전극(128), 데이터 패드 상부 전극(134)가 형성된다.

한편, 불투명 도전층(101) 및 투명 도전층(103)은 도 5와 같이 적층 순서가 뒤바뀌어 형성될 수 있다. 이러한 구조는 불투명한 도전층(101)을 먼저 식각하고 투명 도전층(103)을 식각하는 것이 유리한 경우에 적합하다. 이 경우, 불투명한 도전층(101)으로는 Ti 등과 같이 내식성 및 강도가 강하여 패드 신뢰성이 높은 도전 물질이 이용된다.

반면에, 불투명한 도전층(101)으로 패드 신뢰성이 낮은 도전 물질이 이용된 경우 도 6과 같이 게이트 패드 상부 전극(128) 및 데이터 패드 상부 전극(134)은 투명 도전층의 단일 구조로 형성한다. 이는 투명 도전층(103)을 형성하고, 그 위에 불투명한 도전층(101)을 형성할 때, 금속 마스크를 이용하여 패드부에 불투명한 도전층(101)이 증착되지 않게 함으로써 가능하다. 이에 따라, 패드부는 투명 도전층의 패드 신뢰성을 그대로 유지할 수 있게 된다.

상술한 바와 같이, 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법은 공통 전극 및/또는 화소 전극을 불투명한 도전층과 투명 도전층을 포함하는 이중 이상으로 형성함으로써 저항을 낮출 수 있고 빛샘을 방지하여 컨트라스트를 향상시킬 수 있게 된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하 는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (17)

1. 화소 영역을 정의하는 게이트 라인 및 데이터 라인과;

   상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와;

   상기 게이트 라인과 나란한 공통 라인과;

   상기 공통 라인과 접속되고 상기 화소 영역에 형성된 다수 개의 공통 전극과;

   상기 박막 트랜지스터와 접속되고 상기 공통 전극과 수평 전계를 형성하도록 상기 화소 영역에 형성된 다수 개의 화소 전극과;

   상기 게이트 라인으로부터 연장된 게이트 패드 하부 전극과;

   상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극과;

   상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극과;

   상기 데이터 패드 하부 전극과 접속된 데이터 패드 상부 전극을 구비하고,

   상기 공통 전극과, 화소 전극과, 게이트 패드 상부 전극과, 데이터 패드 상부 전극은 불투명한 도전층과 투명 도전층을 포함하는 이중 구조를 가지며,

   상기 공통 전극은 상기 공통 전극과 상기 공통 라인 사이의 절연막과 보호막을 관통하는 제1 컨택홀을 통해 상기 공통 라인과 접속되고,

   상기 화소 전극은 상기 화소 전극과 상기 박막 트랜지스터 사이의 상기 보호막을 관통하는 제2 컨택홀을 통해 상기 박막 트랜지스터의 드레인 전극과 접속되며,

   상기 게이트 패드 상부 전극은 상기 절연막과 보호막을 관통하는 제3 컨택홀을 통해 상기 게이트 패드 하부 전극과 접속되고,

   상기 데이터 패드 상부 전극은 상기 보호막을 관통하는 제4 컨택홀을 통해 상기 데이터 패드 하부 전극과 각각 접속되는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
2. 삭제
3. 삭제
4. 삭제
5. 삭제
6. 삭제
7. 제 1 항에 있어서,

   상기 이중 구조는 상기 불투명한 도전층이 상부층에 형성되거나, 상기 투명한 도전층이 상부층에 형성된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
8. 삭제
9. 게이트 라인, 상기 게이트 라인으로부터 연장된 게이트 패드 하부 전극, 상기 게이트 라인과 나란한 공통 라인, 및 이들을 덮는 절연막을 형성하는 단계와;

   상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인, 상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극, 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터, 및 이들을 덮는 보호막을 형성하는 단계와;

   상기 절연막과 보호막을 관통하여 상기 공통 라인을 노출시키는 제1 컨택홀과, 상기 보호막을 관통하여 상기 박막 트랜지스터의 드레인 전극을 노출시키는 제2 컨택홀과, 상기 절연막과 상기 보호막을 관통하여 상기 게이트 패드 하부 전극을 노출시키는 제3 컨택홀과, 상기 보호막을 관통하여 상기 데이터 패드 하부 전극을 노출시키는 제4 컨택홀을 형성하는 단계와;

   상기 제1 컨택홀을 통해 상기 공통 라인과 접속된 다수 개의 공통 전극과, 상기 제2 컨택홀을 통해 상기 드레인 전극과 접속된 다수 개의 화소 전극과, 상기 제3 컨택홀을 통해 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극과, 상기 제4 컨택홀을 통해 상기 데이터 패드 하부 전극과 접속된 데이터 패드 상부 전극을 형성하는 단계를 포함하고,

   상기 공통 전극과, 화소 전극과, 게이트 패드 상부 전극과, 데이터 패드 상부 전극은 불투명한 도전층과 투명 도전층을 포함하는 이중 구조로 형성된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
10. 제 9 항에 있어서,

    상기 이중 구조는,

    상기 불투명 도전층과 투명 도전층을 순차적으로 적층한 다음 마스크 공정으로 패터닝하여 형성되는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
11. 제 9 항에 있어서,

    상기 이중 구조는,

    상기 투명 도전층 및 불투명 도전층을 순차적으로 적층한 다음 마스크 공정으로 패터닝하여 형성되는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
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