KR101244559B1 - 게이트 드라이버 - Google Patents

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KR101244559B1
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Abstract

본 발명은 표시장치에 관한 것으로, 특히 표시장치를 위한 게이트 드라이버에 관한 것이다. 본 발명에 따른 게이트 드라이버는, 게이트 드라이버의 내부면적을 저감시키기 위하여 스캔신호를 발생시키는 시프트레지스터의 출력노드를, 복수개의 게이트라인에 공통적으로 이용할 수 있도록 구성한 것을 특징으로 한다. 이러한 구성에 따르면 본 발명은 게이트 드라이버의 내장면적을 감소시킬 수 있어서 부피를 줄이는 것이 가능하게 된다. 또한 본 발명은 제품의 소형화 및 휴대용을 추구함에 있어서 도움이 되고, 나아가 내장면적의 감소에 따른 다양한 제품 적용 가능성도 기대할 수 있다.
게이트 드라이버, 출력노드, 내장면적

Description

게이트 드라이버{Gate driver}
도 1은 본 발명의 액정표시장치의 게이트드라이버를 도시한 블록도,
도 2는 본 발명의 제1 실시 예에 따른 게이트드라이버의 제 1 멀티채널스테이지의 상세한 회로구성도,
도 3은 도 2에 도시된 멀티채널스테이지를 구동하기 위한 전압파형도,
도 4는 본 발명의 제 2 실시 예에 따른 게이트드라이버의 제 2 멀티채널스테이지의 상세한 회로 구성도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 시프트레지스터 22 : 출력부
T1~T9 : 트랜지스터 ST1~STn : 멀티채널스테이지
본 발명은 표시장치에 관한 것으로, 특히 표시장치를 위한 게이트 드라이버에 관한 것이다.
일반적으로, 액정표시장치 또는 유기 EL(OLED)과 같이 액티브 매트릭 스(matrix) 형태로 배열된 화소들을 구동하여 화상을 표시하는 장치가 활발하게 연구되어 왔다.
특히, 액정표시장치는 액티브 매트릭스 형태로 배열된 화소들에 화상 정보에 따른 데이터신호를 개별적으로 공급하여, 액정층의 광투과율을 조절함으로써, 원하는 화상을 표시할 수 있도록 한 표시장치이다.
따라서 상기 액정표시장치는 화소들이 매트릭스 형태로 배열된 액정패널과 상기 액정패널을 구동하기 위한 구동회로를 구비한다. 액정패널에는 게이트라인들과 데이터라인들이 교차하여 배열되게 되고, 그 게이트라인들과 데이터라인들에 의하여 화소영역들이 구분된다. 이러한 화소영역들 각각에는 스위칭소자인 박막 트랜지스터(Thin Film Transistor)와, 상기 박막트랜지스터에 연결된 화소전극이 구비되게 된다. 이때, 상기 박막트랜지스터의 게이트단자는 상기 게이트라인에 연결되고, 소스단자는 상기 데이터라인에 연결되며, 드레인 단자는 상기 화소전극에 연결되게 된다.
구동회로는 게이트라인들 각각에 스캔신호(예컨대, 게이트신호)를 공급하기 위한 게이트드라이버와, 데이터라인들에 비디오신호를 공급하기 위한 데이터드라이버를 구비한다.
상기 게이트드라이버는 스캔신호를 상기 게이트라인들 각각에 공급하여 액정패널 상에 화소들이 1라인 분씩 순차적으로 선택되도록 한다. 상기 데이터드라이버는 게이트라인들이 순차적으로 선택될 때마다, 상기 데이터라인들에 비디오신호를 공급한다. 이에 따라, 액정표시장치는 화소별로 인가되는 비디오신호에 따라 화소 전극과 공통전극 사이에 인가되는 전계에 의해 액정층의 광투과율을 조절하여, 화상이 표시되게 한다.
한편, 최근 개발되고 있는 대부분의 전자기기들은 소형화, 휴대용을 추구하고 있다. 때문에 상기 액정표시장치의 구동회로인 게이트드라이버 내장면적을 감소시키는 것이 필수적으로 요구되고 있다.
종래 게이트 드라이버는, 스캔신호를 각 게이트라인에 공급하기 위하여 다수의 스테이지가 구비되게 된다. 상기 각 스테이지의 구조를 살펴보면, 셋트(set), 리셋(reset)신호가 입력되는 입력단과, 출력과 관련된 한개의 노드, 듀얼(Dual)로 갖춰진 상기 출력 바(bar) 노드 두개와, 이와 연결된 VDD odd/even 전원으로 구성되어 있다. 그리고 각 노드는 기본적인 역할을 하는 박막트랜지스터(TFT)와 수명확보를 위한 추가적인 다수의 트랜지스터(TFT)로 구성되어 있다. 따라서 종래 게이트 드라이버에 구성되는 각 스테이지마다 20여개의 박막트랜지스터(TFT)를 필요로 하였다.
상기와 같이 구성된 종래 게이트 드라이버는, 각 스테이지마다 독립적으로 노드를 구성하였고, 또한 각 노드에는 독립적으로 다수의 박막트랜지스터를 구비하였다. 따라서 종래 게이트 드라이버는 많은 수의 스테이지와 각 스테이지마다 구성된 많은 수의 박막트랜지스터로 인하여 내장면적의 저면적화를 이루기가 어려운 문제점이 있었다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 소 비전류를 감소시키고, 기본 패널과의 호환성을 높이면서 내장면적을 감소시키는 것이 가능한 게이트 드라이버를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일면의 실시 예에 따른 게이트 드라이버는 적어도 2이상의 쉬프트 신호를 순차적으로 출력하는 복수의 멀티 채널 스테이지를 구비하고, 각 멀티 채널 스테이지가, 상위의 멀티 채널 스테이지의 최하위 채널로부터의 스캔 신호 및 하위의 멀티 채널 스테이지의 최상위 채널로부터의 스캔 신호에 응답하여 제1 및 제2 노드를 제어하는 래치부; 상기 제1 노드 상의 신호와 적어도 3 이상의 클럭 신호 중 적어도 2 이상의 클럭 신호에 응답하여 적어도 2 이상의 채널을 통해 쉬프트된 스캔 신호가 출력되게 하는 풀-업 구동 스위치들; 및 상기 제2 노드 상의 신호에 응답하여 상기 적어도 2 이상의 채널 상에 제1 공급 전압을 공급하는 풀-다운 트랜지스터들을 구비한다.
이하, 첨부한 도면과 결부되어 본 발명에 바람직한 실시 예들이 상세히 설명될 것이다.
도 1은 본 발명의 액정표시장치의 게이트드라이버를 도시한 블록도이다.
도 1에 도시된 바와 같이, 본 발명의 게이트드라이버에는 다수의 멀티채널스테이지(ST1 내지 STn)가 구비된다. 상기 멀티채널스테이지들(ST1 내지 STn)은 스타트 펄스(SP) 입력라인에 종속 접속됨과 아울러 4상 클럭신호(C1 내지 C4) 입력라인 중 3개의 클럭신호 입력라인 각각에 접속된다. 4상 클럭신호(C1 내지 C4)는 도 3에 도시된 바와 같이 순차적으로 한 클럭 기간 만큼씩 위상 지연된 형태로 공급되게 된다. 이들 클럭신호들(C1 내지 C4) 중 3개의 클럭신호를 이용하여 멀티채널스테이지들(ST1 내지 STn) 각각은 스타트 펄스(SP)를 한 클럭 기간 만큼씩 시프트시키고 그 시프트된 스타트 펄스를 스캔신호로서 출력한다. 이때 하나의 멀티채널스테이지에서 출력되는 스캔신호는 복수개(3개)가 된다. 그리고 상기 멀티채널스테이지들(ST1 내지 STn) 각각에서 출력되는 스캔신호는 대응되는 게이트라인들(GL1 내지 GLn)에 공급되고, 상기 복수개의 스캔신호 중 하나의 스캔신호는 다음 스테이지에 스타트 펄스로 공급된다.
따라서 상기 다수의 멀티채널스테이지들은 게이트드라이버의 내부면적의 저감을 위하여 종래 세개의 스테이지가 한개의 출력노드(Q), 두개의 출력 바 노드(QB/O, QB/E)를 공유하게 구성된다. 다수의 멀티채널스테이지들은 도 2에 도시된 바와 같이 종속적으로 접속되어 스타트 펄스를 시프트시킴으로써 게이트라인들(GL)에 공급될 복수개의 스캔신호를 발생하게 된다.
구체적으로 살펴보면, 제1 멀티채널스테이지(ST1)에는 스타트 펄스(SP)가 입력되고, 제2 내지 제n 멀티채널스테이지들(ST2 내지 STn)에는 이전단 멀티채널스테이지(ST1 내지 STn-1)의 복수개의 스캔신호 중 하나의 스캔신호가 입력된다. 이들 복수개의 멀티채널스테이지들(ST1 내지 STn)은 도 3에 도시된 바와 같이 순차적으로 위상이 지연되는 제1 내지 제4 클럭신호(C1 내지 C4) 중 3개의 클럭신호를 입력받는다. 입력받은 3개의 클럭신호를 이용하여 멀티채널스테이지들(ST1 내지 STn)은 스타트 펄스(SP)를 순차적으로 시프트시켜 스타트 펄스(SP)를 순차적으로 가지 는 복수개의 스캔신호들을 발생한다.
도 2는 본 발명의 제1 실시 예에 따른 게이트드라이버의 제 1 멀티채널스테이지의 상세한 회로구성을 나타낸 도면이다.
앞서 설명한 바와 같이, 액정표시장치의 게이트드라이버에는 스캔신호들(Vg1 내지 Vgn)를 발생하기 위한 다수의 멀티채널스테이지들(ST1 내지 STn)이 구비된다.
이하의 설명에서는 이러한 멀티채널스테이지들(ST1 내지 STn) 중 제1 멀티채널스테이지(ST1)를 중심으로 설명한다. 나머지 멀티채널스테이지들(ST2 내지 STn)은 상기 제1 멀티채널스테이지(ST1)와 동일하게 동작하게 된다. 단지, 상기 제1 멀티채널스테이지(ST1)의 제 3스캔신호가 다음 제2 멀티채널스테이지(ST2)의 스타트 펄스로서 공급되고, 상기 제2 멀티채널스테이지(ST2)로부터 출력된 제3 스캔신호가 다음 제3 멀티채널스테이지(ST3)의 스타트 펄스로서 공급된다. 나머지도 멀티채널스테이지들(ST4 내지 STn) 각각도 모두 이전 멀티채널스테이지로부터의 하나의 스캔신호를 스타트 펄스로서 공급받아 한 클럭만큼 위상이 시프트된 소정의 하이논리의 펄스를 가지는 스캔신호를 발생시킨다.
도 2를 참조하면, 상기 제1 멀티채널스테이지(ST1)는, 스타트 펄스(SP) 및 다음 멀티채널스테이지(ST2)의 다음 스캔신호에 응답하여 비반전노드(Q)를 제어하고, 스타트 펄스(SP) 및 상기 비반전노드(Q)의 전압에 응답하여 제1 반전노드(QBO) 및 제2 반전노드(QBE)를 제어하는 시프트레지스터(21); 제 1 클럭신호(C1), 제 2 클럭신호(C2), 제 3 클럭신호(C3)를 입력하고, 상기 비반전노드(Q)의 전압과 제1 반전노드(QBO) 및 제2 반전노드(QBE)의 전압들에 응답하여 순차적으로 출력을 발생 시키는 출력부(22)를 구비한다.
상기 출력부(22)는 세개의 스캔신호를 발생하도록 구성되는데, 시프트레지스터(21)의 비반전노드(Q)와 제 1 클럭신호(C1) 공급라인 사이에 연결되어 제 1 스캔신호를 발생하는 트랜지스터(T1)를 포함한다. 상기 트랜스터(T1)에서 발생된 제 1 스캔신호는 게이트라인(GL1)에 공급된다.
그리고 상기 출력부(22)는, 시프트레지스터(21)의 비반전노드(Q)와 제 2 클럭신호(C2) 공급라인에 연결되어 제 2 스캔신호를 발생하는 트랜지스터(T2)를 포함한다. 상기 트랜지스터(T2)에서 발생된 제 2 스캔신호는 게이트라인(GL2)에 공급된다.
그리고 상기 출력부(22)는, 시프트레지스터(21)의 비반전노드(Q)와 제 3 클럭신호(C3) 공급라인에 연결되어 제 3 스캔신호를 발생하는 트랜지스터(T3)를 포함한다. 상기 트랜지스터(T3)에서 발생된 제 3 스캔신호는 게이트라인(GL3)에 공급된다. 그리고 상기 멀티채널스테이지(ST1)에서 발생된 제 3 스캔신호는 다음 단의 멀티채널스테이지(ST2)의 스타트펄스로 제공되어진다.
그리고 상기 시프트레지스터(21)의 반전노드(QB/O)와 반전노드(QB/E) 사이에는 풀-다운(Pull-down) 트랜지스터(T4,T5)가 연결되고 있다. 상기 풀-다운 트랜지스터(T4,T5)는 다음 단에 구성된 멀티채널스테이지의 출력이 하이상태일 때, 공급전원(VDD1,VDD2)에 의하여 어느 하나의 트랜지스터가 턴-온되어 상기 제 1 스캔신호의 잔류신호를 그라운드에 뮤트시킨다.
또한, 상기 시프트레지스터(21)의 반전노드(QB/O)와 반전노드(QB/E) 사이에 는 풀-다운(Pull-down) 트랜지스터(T6,T7)가 연결되고 있다. 상기 풀-다운 트랜지스터(T6,T7)는 다음 단에 구성된 멀티채널스테이지의 출력이 하이상태일 때, 공급전원(VDD1,VDD2)에 의하여 어느 하나의 트랜지스터가 턴-온되어 상기 제 2 스캔신호의 잔류신호를 그라운드에 뮤트시킨다.
또한, 상기 시프트레지스터(21)의 반전노드(QB/O)와 반전노드(QB/E) 사이에는 풀-다운(Pull-down) 트랜지스터(T8,T9)가 연결되고 있다. 상기 풀-다운 트랜지스터(T8,T9)는 다음 단에 구성된 멀티채널스테이지의 출력이 하이상태일 때, 공급전원(VDD1,VDD2)에 의하여 어느 하나의 트랜지스터가 턴-온되어 상기 제 3 스캔신호의 잔류신호를 그라운드에 뮤트시킨다.
도 3은 도 2에 도시된 멀티채널스테이지를 구동하기 위한 전압파형을 나타낸 도면이다. 제1 공급전압(VDD1)과 제2 공급전압(VDD2)은 소정 주기(예컨대, n 프레임 마다)로 반전된다. 따라서 제1 공급전압(VDD1)은 홀수 프레임에서 하이논리로 유지되다가 짝수 프레임에서 로우논리로 유지되고, 제2 공급전압(VDD2)은 홀수 프레임에서 로우논리로 유지되다가 짝수 프레임에서 하이논리로 유지된다.
그 외 스타트 펄스(SP)와 제1 및 제2 클럭신호(C1, C2)는 하이논리일 경우에 대략 20V이고 로우논리일 경우에 -5V이다. 예를 들어, 반전 주기가 1 프레임인 경우, 홀수 프레임에서 상기 제1 공급전압(VDD1)은 20V의 하이논리의 전압을 가지고 상기 제2 공급전압(VDD2)은 -10V의 로우논리의 전압을 갖는다. 그리고 짝수 번째 프레임에서 상기 제1 공급전압(VDD1)은 -10V의 로우논리의 전압을 가지고 상기 제2 공급전압(VDD2)은 20V의 하이논리의 전압을 가지도록 변경될 수 있다.
이러한 파형을 이용하여 스테이지의 동작을 설명한다.
제1 기간(t1), 즉 하이논리의 스타트 펄스(SP)가 인가되는 동안, 스타트 펄스(SP)에 의해 비반전노드(Q)에 하이논리의 신호가 충전된다. 이때, 제1 반전노드(QB/O) 및 제2 반전노드(QB/E)에 공급될 제1 및 제2 공급전압(VDD1, VDD2)의 공급이 차단된다. 따라서, 제1 기간(t1) 동안, 비반전노드(Q)에는 하이논리의 신호인 전압이 충전되고, 제1 반전노드(QBO) 및 제2 반전노드(QBE)에는 로우논리의 신호에 상당하는 전압이 나타난다. 결국, 스타트 펄스(SP)에 의해 제1 멀티채널스테이지(ST1)가 셋된다.
제2 기간(t2), 즉 하이논리의 제1 클럭신호(C1)가 인가되는 동안, 스타트 펄스(SP)는 로우논리가 되므로, 제1 클럭신호(C1)가 제1 트랜지스터(T1)의 소오스 단자로 입력된다. 이에 따라, 비반전노드(Q)는 플로팅 상태를 가지므로 이전의 하이논리의 전압이 유지된다. 마찬가지로, 제1 반전노드(QBO) 및 제2 반전노드(QBE) 또한 이전 상태로 유지된다. 이러한 경우, 제1 트랜지스터(T1)의 게이트 단자와 소오스 단자 사이에 형성된 내부 캐패시터(Cgs) 등의 영향으로 인해 부트스트래핑(Bootstrapping) 현상이 발생하여 비반전노드(Q)상의 하이논리의 신호는 40V 정도까지 승압되게 된다. 이렇게 승압된 비반전단자(Q) 상의 하이논리의 신호에 응답하는 제1 트랜지스터(T1)는 20V의 제1 클럭신호(C1)가 감쇄없이 제1 스캔신호로서 제1 게이트라인(GL1)에 출력되게 한다. 그리고 제3 기간(t3), 즉 하이논리의 제2 클럭신호(C2)가 인가되는 동안, 제 2 트랜지스터(T2)는 제 2 클럭신호(C2)를 감쇄없이 제 2 스캔신호로서 제 2 게이트라인(GL2)에 출력한다. 또한 제4 기 간(t4), 즉 하이논리의 제3 클럭신호(C3)가 인가되는 동안, 제 3 트랜지스터(T3)는 제 3 클럭신호(C3)를 감쇄없이 제 3 스캔신호로서 제 3 게이트라인(GL3)에 출력한다.
다음, 제 5 기간(t5), 즉 로우논리의 제1 클럭신호(C1), 제 2 클럭신호(C2), 제3 클럭신호(C3)가 인가됨과 아울러 다음 멀티채널스테이지(ST2)로부터 하이논리의 제 4 스캔신호(도시하지 않음)가 출력되는 동안, 제1 멀티채널스테이지(ST1)이 리셋된다. 하이논리의 제4 스캔신호는 제2 멀티채널스테이지(ST2)의 출력단자에 연결된 게이트라인을 충전시킴과 아울러 상기 제1 멀티채널스테이지(ST1)의 시프트레지스터(21)에도 입력된다. 따라서 다음 멀티채널스테이지(ST2)로부터의 하이논리의 스캔신호에 의해 비반전노드(Q) 상의 하이논리의 신호(즉, 고전위 전압)을 방전시켜 로우논리의 신호가 비반전노드(Q)에 나타나게 한다. 비반전노드(Q)가 로우논리로 전환될 때, 반전노드(QB/O)에 제 1 공급전압(VDD1)이 공급됨과 아울러, 제2 공급전압(VDD2)이 제2 반전노드(QB/E)에 공급된다. 다시 말하여, 제1 및 제2 반전노드(QB/O,QB/E) 중 어느 하나에 하이논리의 신호가 나타나는 반면에 비반전노드(Q)에는 로우논리의 신호가 발생된다. 이에 따라, 게이트라인(GL1) 상의 하이논리의 제1 스캔신호는, 제4 및 제5 트랜지스터(T4,T5) 중 어느 하나를 경유하여 방전되어, 로우논리를 가지게끔 리셋된다. 이와 같은 상태는 다음 프레임에서 다시 스타트 펄스(SP)가 인가될 때까지 지속된다. 또한 게이트라인(GL2) 상의 하이논리의 제2 스캔신호는, 제6 및 제7 트랜지스터(T6,T7) 중 어느 하나를 경유하여 방전되어, 로우논리를 가지게 되고, 게이트라인(GL3) 상의 하이논리의 제3 스캔신호는, 제8 및 제9 트랜지스터(T8,T9) 중 어느 하나를 경유하여 방전되어, 로우논리를 가지게끔 리셋된다. 이와 같은 상태는 다음 프레임에서 다시 스타트 펄스(SP)가 인가될 때까지 지속된다.
이러한 경우, 제1에서부터 제4 구간(t1~t4)은 활성 구간으로 정의될 수 있고, 제5 구간(t5)를 포함한 다음 프레임까지는 구간은 비활성 구간으로 정의될 수 있다.
상기의 제1 공급전압(VDD1)과 제2 공급전압(VDD2)은 소정 주기별로 반전될 수 있다. 예를 들어, 반전 주기가 1 프레임인 경우, 홀수 프레임동안 제1 공급전압(VDD1)은 하이논리를 유지하고 제2 공급전압(VDD2)은 로우 상태를 유지하며, 짝수 프레임동안 제1 공급전압(VDD1)은 로우논리를 유지하고 제2 공급전압(VDD2)은 하이논리를 유지한다.
이러한 경우, 홀수 프레임의 비활성 구간에는 제1 반전노드(QB/O)에 하이논리의 제1 공급전압(VDD1)이 공급되고 제2 반전노드(QB/E)에 로우논리의 제2 공급전압(VDD2)이 공급되며, 짝수 프레임의 비활성 구간에는 제1 반전노드(QB/O)에 로우논리의 제1 공급전압(VDD1)이 공급되고 제2 반전노드(QB/E)에 하이논리의 제2 공급전압(VDD2)이 공급된다.
이와 같이, 매 프레임별로 동작되는 경우, 제1 반전노드(QB/O) 및 제2 반전노드(QB/E)는 하이논리의 전압과 로우논리의 전압이 교대로 공급되게 된다. 따라서 제1 반전노드(QB/O)와 제2 반전노드(QB/E)에 교대로 하이논리의 전압과 로우논리의 전압이 공급되므로, 풀-다운 트랜지스터(T4,T5)(T6,T7)(T8,T9)의 게이트 단자에 스 트레스 전압이 누적되는 것을 방지하여 열화 발생을 근본적으로 차단시킬 수 있다. 이에 따라 제1 반전노드(QB/O) 및 제2 반전노드(QB/E)에 각각 접속된 풀-다운 트랜지스터(T4,T5)(T6,T7)(T8,T9)가 안정적으로 동작하게 됨으로써, 화질이 향상되고 또한 장수명이 가능해지게 된다.
도 4는 본 발명의 다른 실시예에 따른 게이트드라이버의 제 1 멀티채널스테이지의 상세한 회로구성을 나타낸 도면이다.
상기 제1 멀티채널스테이지(ST1)는, 스타트 펄스(SP) 및 다음 멀티채널스테이지(ST2)의 다음 스캔신호에 응답하여 비반전노드(Q)를 제어하고, 스타트 펄스(SP) 및 상기 비반전노드(Q)의 전압에 응답하여 제1 반전노드(QBO) 및 제2 반전노드(QBE)를 제어하는 시프트레지스터(21); 제 1 클럭신호(C1), 제 2 클럭신호(C2), 제 3 클럭신호(C3)를 입력하고, 상기 비반전노드(Q)의 전압과 제1 반전노드(QBO) 및 제2 반전노드(QBE)의 전압들에 응답하여 순차적으로 출력을 발생시키는 출력부(22)를 구비한다.
상기 출력부(22)는 세개의 스캔신호를 발생하도록 구성되는데, 시프트레지스터(21)의 비반전노드(Q)와 제 1 클럭신호(C1) 공급라인 사이에 연결되어 제 1 스캔신호를 발생하는 트랜지스터(T1)를 포함한다. 상기 트랜지스터(T1)에서 발생된 제 1 스캔신호는 게이트라인(GL1)에 공급된다.
상기 시프트레지스터(21)에 하이논리의 스타트 펄스(SP)가 인가되는 동안, 스타트 펄스(SP)에 의해 비반전노드(Q)에 하이논리의 신호가 충전된다. 이때, 제1 반전노드(QB/O)에 공급될 제 1 공급전압(VDD1의 공급이 차단된다. 따라서, 제1 기 간(t1) 동안, 비반전노드(Q)에는 하이논리의 신호인 전압이 충전되고, 반전노드(QBO)에는 로우논리의 신호에 상당하는 전압이 나타난다. 결국, 스타트 펄스(SP)에 의해 제1 멀티채널스테이지(ST1)가 셋된다.
그 다음, 하이논리의 제1 클럭신호(C1)가 인가되는 동안, 스타트 펄스(SP)는 로우논리가 되므로, 제1 클럭신호(C1)가 제1 트랜지스터(T1)의 소오스 단자로 입력된다. 이에 따라, 비반전노드(Q)는 플로팅 상태를 가지므로 이전의 하이논리의 전압이 유지된다. 마찬가지로, 반전노드(QBO) 또한 이전 상태로 유지된다. 이러한 경우, 제1 트랜지스터(T1)의 게이트 단자와 소오스 단자 사이에 형성된 내부 캐패시터(Cgs) 등의 영향으로 인해 부트스트래핑(Bootstrapping) 현상이 발생하여 비반전노드(Q)상의 하이논리의 신호는 40V 정도까지 승압되게 된다. 이렇게 승압된 비반전단자(Q) 상의 하이논리의 신호에 응답하는 제1 트랜지스터(T1)는 20V의 제1 클럭신호(C1)가 감쇄없이 제1 스캔신호로서 제1 게이트라인(GL1)에 출력되게 한다.
상기와 같은 동작으로, 시프트레지스터(21)의 비반전노드(Q)와 제 2 클럭신호(C2) 공급라인에 연결되어 제 2 스캔신호를 발생하는 트랜지스터(T2)는, 제 2 클럭신호를 감쇄없이 제 2 스캔신호로서 게이트라인(GL2)에 공급한다.
또한, 시프트레지스터(21)의 비반전노드(Q)와 제 3 클럭신호(C3) 공급라인에 연결되어 제 3 스캔신호를 발생하는 트랜지스터(T3)는, 제 3 클럭신호를 감쇄없이 제 3 스캔신호로서 게이트라인(GL3)에 공급한다. 그리고 상기 멀티채널스테이지(ST1)에서 발생된 제 3 스캔신호는 다음 단의 멀티채널스테이지(ST2)의 스타트펄스로 제공되어진다.
한편, 상기 시프트레지스터(21)의 반전노드(QB/O)에 트랜지스터(T4)가 연결되고 있다. 상기 트랜지스터(T4)는 다음 단에 구성된 멀티채널스테이지의 출력이 하이상태일 때, 공급전원(VDD1)에 의하여 턴-온되어 상기 제 1 스캔신호의 잔류신호를 그라운드에 뮤트시킨다.
즉, 다음 단 멀티채널스테이지(ST2)의 제 4 스캔신호가 하이상태가 될 때, 시프트레지스터(21)의 비반전노드(Q)는 로우상태로 전환되고 동시에 반전노드(QB/O)는 공급전원(VDD1)을 충전하여 하이상태로 전환된다.
즉 로우논리의 제1 클럭신호(C1), 제 2 클럭신호(C2), 제3 클럭신호(C3)가 인가됨과 아울러 다음 멀티채널스테이지(ST2)로부터 하이논리의 제 4 스캔신호(도시하지 않음)가 출력되는 동안, 제1 멀티채널스테이지(ST1)이 리셋된다. 하이논리의 제4 스캔신호는 제2 멀티채널스테이지(ST2)의 출력단자에 연결된 게이트라인을 충전시킴과 아울러 상기 제1 멀티채널스테이지(ST1)의 시프트레지스터(21)에도 입력된다. 따라서 다음 멀티채널스테이지(ST2)로부터의 하이논리의 스캔신호에 의해 비반전노드(Q) 상의 하이논리의 신호(즉, 고전위 전압)을 방전시켜 로우논리의 신호가 비반전노드(Q)에 나타나게 한다. 비반전노드(Q)가 로우논리로 전환될 때, 반전노드(QB/O)에 제 1 공급전압(VDD1)이 공급된다. 다시 말하여, 반전노드(QB/O)가 하이논리의 신호가 나타나는 반면에 비반전노드(Q)에는 로우논리의 신호가 발생된다. 이에 따라, 게이트라인(GL1) 상의 하이논리의 제1 스캔신호는, 제4 트랜지스터(T4)를 경유하여 방전되어, 로우논리를 가지게끔 리셋된다. 이와 같은 상태는 다음 프레임에서 다시 스타트 펄스(SP)가 인가될 때까지 지속된다.
또한 게이트라인(GL2) 상의 하이논리의 제2 스캔신호는, 시프트레지스터(21)의 반전노드(QB/O)에 연결되고 있는 트랜지스터(T5)를 경유하여 방전되어, 로우논리를 가지게 된다. 그리고 게이트라인(GL3) 상의 하이논리의 제3 스캔신호는, 시프트레지스터(21)의 반전노드(QB/O)에 연결되고 있는 트랜지스터(T6)를 경유하여 방전되어, 로우논리를 가지게끔 리셋된다. 이와 같은 상태는 다음 프레임에서 다시 스타트 펄스(SP)가 인가될 때까지 지속된다.
즉, 도 4에 도시되고 있는 본 발명의 다른 실시예는, 하나의 공급전원(VDD1)과 상기 공급전원(VDD1)에 의해서 동작하는 트랜지스터군(T4,R5,R6)을 하나씩만 연결해서, 게이트라인에 잔류되고 있는 스캔전원을 뮤트시켜버리도록 동작되어진다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 액정표시장치를 위한 게이트 드라이버에서 내부 면적을 감소시키는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
위에서 설명하고 있는 본 발명에 따른 게이트 드라이버는, 게이트 드라이버의 내부면적을 저감시키기 위하여 스캔신호를 발생시키는 시프트레지스터의 출력노드를, 복수개의 게이트라인에 공통적으로 이용할 수 있도록 구성한 것을 특징으로 한다. 이러한 특징에 따르면 본 발명은 게이트 드라이버의 내장면적을 감소시킬 수 있어서 부피를 줄이는 것이 가능하게 된다. 따라서 본 발명은 제품의 소형화 및 휴대용을 추구함에 있어서 도움이 되고, 나아가 내장면적의 감소에 따른 다양한 제품 적용 가능성도 기대할 수 있다.

Claims (5)

  1. 적어도 2이상의 쉬프트 신호를 순차적으로 출력하는 복수의 멀티 채널 스테이지를 구비하고, 각 멀티 채널 스테이지가,
    전단의 멀티 채널 스테이지의 2 이상의 채널 중 최하위 채널로부터의 제1 스캔 신호 및 후단의 멀티 채널 스테이지의 2 이상의 채널 중 최상위 채널로부터의 제2 스캔 신호에 응답하여 제1, 제2 및 제3 노드를 제어하는 래치부;
    상기 제1 노드 상의 신호와 적어도 3 이상의 클럭 신호 중 적어도 2 이상의 클럭 신호에 응답하여 적어도 2 이상의 채널을 통해 쉬프트된 2 이상의 스캔 신호가 출력되게 하는 풀-업 구동 스위치들; 및
    상기 제2 노드, 제3 노드 및 상기 풀-업 구동 스위치 사이에 연결되고, 상기 제2 스캔신호에 응답하여 상기 2 이상의 스캔신호를 방전시키는 풀-다운 트랜지스터를 구비하는 게이트 드라이버.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제2 스캔신호에 응답하여 제1 및 제2 공급전압 각각을 상기 제2 및 제3 노드 각각에 인가하는 게이트 드라이버.
  4. 제3 항에 있어서,
    상기 제1 및 제2 공급전압 각각은 상기 제2 및 제3 노드 각각에 교대로 공급되는 게이트 드라이버.
  5. 제1항에 있어서,
    상기 풀-다운 트랜지스터는 쌍으로 이루어지는 게이트 드라이버.
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